JPS5979492A - Ｅｐｒｏｍ装置 - Google Patents
Ｅｐｒｏｍ装置Info
- Publication number
- JPS5979492A JPS5979492A JP57189104A JP18910482A JPS5979492A JP S5979492 A JPS5979492 A JP S5979492A JP 57189104 A JP57189104 A JP 57189104A JP 18910482 A JP18910482 A JP 18910482A JP S5979492 A JPS5979492 A JP S5979492A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- dummy cell
- memory
- dummy
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
コノ発明は、ＭＯＳＦＥＴ（絶縁ゲ−１・型電昇９）、
！！、１−／ンソスタ）で構成されたＥＰ）？ＯＭ（Ｉ
Ｌ・りＩ−リカリ・ブ１．］グラ°ンフ゛ル・リード・
オンリー ・ノｌリフ装置に関する。
！！、１−／ンソスタ）で構成されたＥＰ）？ＯＭ（Ｉ
Ｌ・りＩ−リカリ・ブ１．］グラ°ンフ゛ル・リード・
オンリー ・ノｌリフ装置に関する。
１２△へ４０Ｓ（）！二ｚ−ティング・アバランシュイ
ンジェクションＭＯ５ＦＩｌｌ！、Ｔ）のような半導体
素子を記１．ａ素子（メモリセル）とするＥ Ｐ ＲＯ
ＩＶＩ装置が公知である。
ンジェクションＭＯ５ＦＩｌｌ！、Ｔ）のような半導体
素子を記１．ａ素子（メモリセル）とするＥ Ｐ ＲＯ
ＩＶＩ装置が公知である。
従来のＥＰＲＯＭ装置では、メモリセルからの読み出し
信号を増幅するセンスアンプは、固定電圧を基準電圧と
して読め出し信壮のハイレ・＼ル／ロウレヘルの識別を
している。この読み出しイ＾冒は電源電圧Ｖｃｃに追随
して変化するので、上記固定の基準電圧を用いたのでは
センスアンプ部での電源電圧マージンがあまり人きく取
れないとう欠点がある。
信号を増幅するセンスアンプは、固定電圧を基準電圧と
して読め出し信壮のハイレ・＼ル／ロウレヘルの識別を
している。この読み出しイ＾冒は電源電圧Ｖｃｃに追随
して変化するので、上記固定の基準電圧を用いたのでは
センスアンプ部での電源電圧マージンがあまり人きく取
れないとう欠点がある。
この発明の目的は、電源電圧マージンの拡大を図ったＥ
ｌ）ＲＯＭ装置を擢イバするごとるこある。
ｌ）ＲＯＭ装置を擢イバするごとるこある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例の回路図が示されてい
るわ 同図の各回路素子は、公知のＭＯ３半導体集わマ回路の
製造技術によって、シリコンのような半導体基１に一ヒ
において形成される。
るわ 同図の各回路素子は、公知のＭＯ３半導体集わマ回路の
製造技術によって、シリコンのような半導体基１に一ヒ
において形成される。
このＦ、 Ｐ ＲＯＭ装置ば、図示しない外部端子から
（ＪＬ給されるアドレス信号を受けるアドレスバッファ
を通して形成された相補アドレス信号がアトし・スデコ
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲに入力される。
（ＪＬ給されるアドレス信号を受けるアドレスバッファ
を通して形成された相補アドレス信号がアトし・スデコ
ーダＸ−ＤＣＲ，Ｙ−ＤＣＲに入力される。
アルレスデコーダＸ−ＤＣＲは、その相補ア（レス信号
に従ったメモリアレイＭ −Ａ ＲＹのツー１線Ｗの選
択信号を形成する。
に従ったメモリアレイＭ −Ａ ＲＹのツー１線Ｗの選
択信号を形成する。
アドレスデコーダＹ−ＤＣＲば、その相補アドレス信号
乙こ従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。
乙こ従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。
−に記メモリアレイＭ−ＡＲＹは、その代表として示さ
れている複数のＦＡＭＯ３ｌ−ランジスタ（不揮発性メ
モリ素子・・ＭＯ３ＦＥＴＱ１〜Ｑ６）と、ソー１−線
Ｗｌ、Ｗ２及びデータ線Ｄ１〜１〕１１とにより構成さ
れている。
れている複数のＦＡＭＯ３ｌ−ランジスタ（不揮発性メ
モリ素子・・ＭＯ３ＦＥＴＱ１〜Ｑ６）と、ソー１−線
Ｗｌ、Ｗ２及びデータ線Ｄ１〜１〕１１とにより構成さ
れている。
１−記メＴ：ＩＩアレイＭ−ΔＲＹにおいて、同じ行に
配置されたＦΔＭｏ５ｔ−ランジスクＱ１〜Ｑ３（Ｑ４
〜Ｑ６）のコントロールケ−１〜は、それぞれ対応する
ワード線Ｗｌ （Ｗ２）に接続され、同じ列に配置さ
れたＦΔＭＯ３＋・ランジスタＱ１゜Ｑ３〜Ｑ３．Ｑ６
のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに
接続されている。
配置されたＦΔＭｏ５ｔ−ランジスクＱ１〜Ｑ３（Ｑ４
〜Ｑ６）のコントロールケ−１〜は、それぞれ対応する
ワード線Ｗｌ （Ｗ２）に接続され、同じ列に配置さ
れたＦΔＭＯ３＋・ランジスタＱ１゜Ｑ３〜Ｑ３．Ｑ６
のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに
接続されている。
そして、上記ＦＡＭＯ３Ｉ−ランシスタの共通ソース線
ＣＳば、ディプレッションＭ ＯＳ Ｆ ＩＥ Ｔ Ｑ
２２を介して接地されている。また、１−記各テタ線Ｄ
１〜Ｄｎは、カラム（列）選択スイッチＭＯ３ＦＥ−Ｖ
ＱＩＩ〜Ｑ１３を介して、共通デ り線ＣＤに接続され
ている。
ＣＳば、ディプレッションＭ ＯＳ Ｆ ＩＥ Ｔ Ｑ
２２を介して接地されている。また、１−記各テタ線Ｄ
１〜Ｄｎは、カラム（列）選択スイッチＭＯ３ＦＥ−Ｖ
ＱＩＩ〜Ｑ１３を介して、共通デ り線ＣＤに接続され
ている。
この実施例では、１−記メモリアレイＭ−ＡＲＹからの
読み出しのための基準電圧を形成するため、次のダミー
セルアレイＤＣＡが設ＬＪられる。
読み出しのための基準電圧を形成するため、次のダミー
セルアレイＤＣＡが設ＬＪられる。
１つのダミーセルは、上記同様なＦＡＭＯ３トランジス
タＱ７．Ｑ８の直列回路により構成される。これらのＦ
ＡＭＯ５Ｉ・ランジスタＱ７．ＱＢは、それぞれ上記メ
モリセルを構成するＦＡＭＯＳトランジスタＱ１〜Ｑ６
と同一のコンダクタンス特性を持つように形成される。
タＱ７．Ｑ８の直列回路により構成される。これらのＦ
ＡＭＯ５Ｉ・ランジスタＱ７．ＱＢは、それぞれ上記メ
モリセルを構成するＦＡＭＯＳトランジスタＱ１〜Ｑ６
と同一のコンダクタンス特性を持つように形成される。
他のタミーセルを構成する直列形態のＦへＭＯ８１ラン
シスタＱ９．ＱＩＯも上記同様である。
シスタＱ９．ＱＩＯも上記同様である。
そして、１−記ＦＡＭＯ３Ｉ−ランジスタＱ７．Ｑ８（
Ｑ９、（λ１０）のコントロールゲートは、対応する行
のワード線Ｗ２ （Ｗｌ）に接続され、上記ド△Ｍ Ｏ
Ｓ ｌ・ランジスタＱ７．Ｑ９のドレインは、ダミーデ
ータ線ＤＤに接続される。また、上記Ｆ Ａ Ｍ ＯＳ
）ランジスクＱ８．ＱＩＯのソースは、１−記共通ソ
ース線Ｃ８に接続される。
Ｑ９、（λ１０）のコントロールゲートは、対応する行
のワード線Ｗ２ （Ｗｌ）に接続され、上記ド△Ｍ Ｏ
Ｓ ｌ・ランジスタＱ７．Ｑ９のドレインは、ダミーデ
ータ線ＤＤに接続される。また、上記Ｆ Ａ Ｍ ＯＳ
）ランジスクＱ８．ＱＩＯのソースは、１−記共通ソ
ース線Ｃ８に接続される。
したがって、ソート線選択動作により１行のメモリセル
と、１つのダミーセルとが同時に選択される。
と、１つのダミーセルとが同時に選択される。
そして、アドレスデコーダＹ−ＤＣＲで形成された選４
）Ｊ （，３号により、カラムスイッチＭ ＯＳ Ｆ
ＥＴ Ｑ Ｉ ｌ〜Ｑ１３のうらいずれか１つと、タミ
ーデータ線ｆ） Ｉ）を選択するＭＯ３ＦＥＴＱ］４と
がオン状態とされるので、次に説明するセンスアンプＳ
Δには、１つのメモリセルからの読み出し信冒と、に記
タミーセルからの基準電圧とが入力され２る。
）Ｊ （，３号により、カラムスイッチＭ ＯＳ Ｆ
ＥＴ Ｑ Ｉ ｌ〜Ｑ１３のうらいずれか１つと、タミ
ーデータ線ｆ） Ｉ）を選択するＭＯ３ＦＥＴＱ］４と
がオン状態とされるので、次に説明するセンスアンプＳ
Δには、１つのメモリセルからの読み出し信冒と、に記
タミーセルからの基準電圧とが入力され２る。
センスアンプＳＡは、」１記選択されたメモリセル及び
ダミーセルからの信号を受りる差動ＭＯ３ＦＥＴＱＩ
７．Ｑｌ ８と、その共通ソースに設しノられたＭＯ３
ＦＥＴＱ］９と、Ｊ−記差動Ｍ ＯＳ ＦＥＴＱ１７．
Ｑｌ８の１〜レインに設のられた負荷ＭＯ３ＦＩＥＴＱ
Ｉ ５．Ｑｌ ６とにより構成される。
ダミーセルからの信号を受りる差動ＭＯ３ＦＥＴＱＩ
７．Ｑｌ ８と、その共通ソースに設しノられたＭＯ３
ＦＥＴＱ］９と、Ｊ−記差動Ｍ ＯＳ ＦＥＴＱ１７．
Ｑｌ８の１〜レインに設のられた負荷ＭＯ３ＦＩＥＴＱ
Ｉ ５．Ｑｌ ６とにより構成される。
上記負荷ＭＯ３ＦＥＴＱＩ ５．Ｑｌ ６は、特に制限
されないが、他のＭＯＳ Ｆ ＥＴとは異なりｐチャン
ネルＭ ＯＳ Ｆ ｒ？、ｉ’で構成され、電流ミラー
形態にされることによって、アクティブな９荷として作
用する。また、」−記ＭＯＳ Ｆ ＥＴＱ １９は、そ
のゲートに所定のタイミング信５３φｐａが印加され、
このタイミング信号φｐａのハイレベルによりオン状態
となってセンスアンプＳＡを活性化させる。
されないが、他のＭＯＳ Ｆ ＥＴとは異なりｐチャン
ネルＭ ＯＳ Ｆ ｒ？、ｉ’で構成され、電流ミラー
形態にされることによって、アクティブな９荷として作
用する。また、」−記ＭＯＳ Ｆ ＥＴＱ １９は、そ
のゲートに所定のタイミング信５３φｐａが印加され、
このタイミング信号φｐａのハイレベルによりオン状態
となってセンスアンプＳＡを活性化させる。
に記センスアンプＳＡの人力には、タイミング信号φｐ
ｃを受４ＪるプリチャージＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２０、Ｑ２１が設けられ、読み出し動作に先立−２てＶ
ｃｃ−Ｖｔｌ＋ （ＭＯ３ＦＢＴＱ２０．Ｑ２４のしき
い値電圧）レベルにプリチャージされる。そし、゛乙そ
の読み出し環１陥出力は、データ出カバソファＤ０１３
を通して外部出力端子ＤｏｕＬから出力される。
ｃを受４ＪるプリチャージＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２０、Ｑ２１が設けられ、読み出し動作に先立−２てＶ
ｃｃ−Ｖｔｌ＋ （ＭＯ３ＦＢＴＱ２０．Ｑ２４のしき
い値電圧）レベルにプリチャージされる。そし、゛乙そ
の読み出し環１陥出力は、データ出カバソファＤ０１３
を通して外部出力端子ＤｏｕＬから出力される。
なお、図示しないが、上記メモリセル構成するＦＡＭＯ
３のフローティングゲー１〜に電荷ヲアハランシ□注入
するための高電圧を供給する吉込め用回１１！８が上記
アドレスデコーダＸ−ＤＣＲ，Ｙ−１） ＣＲ及びデー
タ入カバソファＤＩＢに設けられるものである。
３のフローティングゲー１〜に電荷ヲアハランシ□注入
するための高電圧を供給する吉込め用回１１！８が上記
アドレスデコーダＸ−ＤＣＲ，Ｙ−１） ＣＲ及びデー
タ入カバソファＤＩＢに設けられるものである。
なお、ごの書込め動作は、フローティングケ＝１−に電
萄をアバランシュ注入してそのしきい値電圧を１０ｉめ
て、ゲ−］・に印加されるワード線選択レー・＼ルの丁
゛ではオフ状態になるようにされる。一方、−１−記電
荷を注入しないＦＡＭＯ３Ｉ−ランジスタばオン状態に
なる。
萄をアバランシュ注入してそのしきい値電圧を１０ｉめ
て、ゲ−］・に印加されるワード線選択レー・＼ルの丁
゛ではオフ状態になるようにされる。一方、−１−記電
荷を注入しないＦＡＭＯ３Ｉ−ランジスタばオン状態に
なる。
この実施例では、上述のようにダミーセルを構成する直
列形態のＭＯ３ＦＥＴＱ７．ＱＢ等は、それぞれメモリ
セルを構成するＭＯ３ＦＥＴＱＩ等と同一ザイスのＭＯ
ＳＦＥＴとされいる。したがって、読め出し動作におい
て、オン状態になるよ・う乙こな１＃＋ｕを記憶してい
るメモリセルのＭＯＳＦＥＴと、それに対応したダミー
セルのＭＯＳＦＥＴとが選択されたとき、ダミーセルの
ＭＯＳＦＥＴの合成コンダクタンスが、上記選択された
メモリセルのＭＯＳＦＥＴのコンダクタンスのそれのほ
ぼ１／２になる。
列形態のＭＯ３ＦＥＴＱ７．ＱＢ等は、それぞれメモリ
セルを構成するＭＯ３ＦＥＴＱＩ等と同一ザイスのＭＯ
ＳＦＥＴとされいる。したがって、読め出し動作におい
て、オン状態になるよ・う乙こな１＃＋ｕを記憶してい
るメモリセルのＭＯＳＦＥＴと、それに対応したダミー
セルのＭＯＳＦＥＴとが選択されたとき、ダミーセルの
ＭＯＳＦＥＴの合成コンダクタンスが、上記選択された
メモリセルのＭＯＳＦＥＴのコンダクタンスのそれのほ
ぼ１／２になる。
これに対して、Ｌ記選択されたメモリセルのＭＯＳＦＥ
Ｔにオフ状態になるような情報か記憶されているときに
は、ダミーセルにお＆Ｊる合成コンダクタンスが、この
選択さたメそりセルのそれよりも大きな値になる。
Ｔにオフ状態になるような情報か記憶されているときに
は、ダミーセルにお＆Ｊる合成コンダクタンスが、この
選択さたメそりセルのそれよりも大きな値になる。
したがって、センスアンプＳΔの読み出し信号は、第２
１ｇ＋のタイミング図に示すようＯこ、上記タミーセル
で形成された基準電圧Ｖ Ｒにり１してメモリセルを構
成するＭＯＳＦＥＴのオン／オフ状態に従った読み出し
信号■１、／ Ｖ Ｈが得られるので、そのＷｆｔ ’
ｊ出し信号のロウレベル／ハイレヘルの識別を行うこと
ができる。
１ｇ＋のタイミング図に示すようＯこ、上記タミーセル
で形成された基準電圧Ｖ Ｒにり１してメモリセルを構
成するＭＯＳＦＥＴのオン／オフ状態に従った読み出し
信号■１、／ Ｖ Ｈが得られるので、そのＷｆｔ ’
ｊ出し信号のロウレベル／ハイレヘルの識別を行うこと
ができる。
この実施例では、ダミーセルを構成するＭＯ３ＰＩＦ、
ＴＱ７．ＱＢ等と、メモリセルを構成するＭ□５ＦＥＴ
ＱＩ等とは同時に形成することができるため、製造工程
が増えることはない。しかも、同時に形成することによ
り、例えば製造条件のハラツギ等によって、メモリセル
のＭＯ３ＦＥＴＱ１等の特性、例えばコンダクタンス特
性に変化が生じた場合、ダミーセルのＭＯ３ＦＥＴＱ７
．ＱＢ等にも同様な特性の変化が生しる。このため、製
造条件のバラツキ等に影響されることなく、読み出しマ
ージンを大きくできる。
ＴＱ７．ＱＢ等と、メモリセルを構成するＭ□５ＦＥＴ
ＱＩ等とは同時に形成することができるため、製造工程
が増えることはない。しかも、同時に形成することによ
り、例えば製造条件のハラツギ等によって、メモリセル
のＭＯ３ＦＥＴＱ１等の特性、例えばコンダクタンス特
性に変化が生じた場合、ダミーセルのＭＯ３ＦＥＴＱ７
．ＱＢ等にも同様な特性の変化が生しる。このため、製
造条件のバラツキ等に影響されることなく、読み出しマ
ージンを大きくできる。
また、電源電圧Ｖｃｃの変動は上記メモリセル及びダミ
ーセルのＳノこみ出し信号に対して、同様な影響を与え
る。したがって、この電源電圧Ｖｃｃの変動成分は、セ
ンスアンプＳＡＯ差動増幅動作により相殺されるので電
源電圧マージンを大きくすることができる。
ーセルのＳノこみ出し信号に対して、同様な影響を与え
る。したがって、この電源電圧Ｖｃｃの変動成分は、セ
ンスアンプＳＡＯ差動増幅動作により相殺されるので電
源電圧マージンを大きくすることができる。
ざらに、この実施例では、データ線にカップリングツイ
ス等が生じる場合には、同様な構成のダミーデータ線に
も同様なカップリングツイスが生しるので１、二のよう
なノイズに対してもその影響を受＆Ｊることかない。
ス等が生じる場合には、同様な構成のダミーデータ線に
も同様なカップリングツイスが生しるので１、二のよう
なノイズに対してもその影響を受＆Ｊることかない。
ツ１−のごとより、この実Ｉｆｆり１ノのＦＡＲＯＭ装
置は、動作マージンを大幅に拡大することができる。
置は、動作マージンを大幅に拡大することができる。
この発明は、前記実施例に限定されない。
センスアンプＳＡの具体的回路構成は、差動増幅回路を
構成するものであれば何であってもよい。
構成するものであれば何であってもよい。
また、ブリヂャージＭ ＯＳ ＦＥ Ｔに代え、適当な
負荷手段を設りる４）のであってもよい。
負荷手段を設りる４）のであってもよい。
さらに、その周辺回路の構成は、種々の実施形態を採る
ことができるものである。
ことができるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのセンスアンプの動作を説明するだめのタイミング
図である。 Ｘ−１）ＣＲ，Ｙ ＤＣＲ・・７ Ｆ’ｌｚスデコー
ダ、Ｍ−ΔＲＹ・・メモリアレイ、ＤＣＡ・・ダミーセ
ルアレイ、ＳΔ・・センスアンプ、Ｄ Ｉ １３・・デ
ータ入力ハノファ、ＤＯＢ・・デ タ出力ハノファ
、そのセンスアンプの動作を説明するだめのタイミング
図である。 Ｘ−１）ＣＲ，Ｙ ＤＣＲ・・７ Ｆ’ｌｚスデコー
ダ、Ｍ−ΔＲＹ・・メモリアレイ、ＤＣＡ・・ダミーセ
ルアレイ、ＳΔ・・センスアンプ、Ｄ Ｉ １３・・デ
ータ入力ハノファ、ＤＯＢ・・デ タ出力ハノファ
Claims (1)
- 【特許請求の範囲】 １、不１ｉ１ｉ発（＋！ ２１’導体記憶素子をメモリ
セルとするメ０リアＬ・イＪ１、上記メモリセルと同様
な直列形態の２個の記１意素了−からなるダミーセルと
、このダミーセルを一ヒ記メモリセルとともに選択する
ダー、−セル選択回路と、上記選択されたメモリセル及
びダミーセセルからの読み出しｆδ号を受＆）る差動用
り１°Δ回ｂ’＆で構成されたセンスアンプとを含むこ
とをｑキ徴とするＰ、ＰＲＯＭ装置。 ２．１′記タミーセルは、各ワ−１ご線に設δノられる
ものでＪ’ｌ Ｚｌことを特徴とする特許請求の範囲第
１Ｊ′口記載のＩＥＩ旧＜０Ｍ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189104A JPS5979492A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189104A JPS5979492A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979492A true JPS5979492A (ja) | 1984-05-08 |
Family
ID=16235423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189104A Pending JPS5979492A (ja) | 1982-10-29 | 1982-10-29 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979492A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165797A (ja) * | 1986-01-17 | 1987-07-22 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| US6501675B2 (en) | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134387A (en) * | 1979-11-01 | 1981-10-21 | Texas Instruments Inc | Semiconductor memory |
| JPS56156985A (en) * | 1980-02-04 | 1981-12-03 | Texas Instruments Inc | Decoder |
-
1982
- 1982-10-29 JP JP57189104A patent/JPS5979492A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134387A (en) * | 1979-11-01 | 1981-10-21 | Texas Instruments Inc | Semiconductor memory |
| JPS56156985A (en) * | 1980-02-04 | 1981-12-03 | Texas Instruments Inc | Decoder |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165797A (ja) * | 1986-01-17 | 1987-07-22 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| US6501675B2 (en) | 2001-05-14 | 2002-12-31 | International Business Machines Corporation | Alternating reference wordline scheme for fast DRAM |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917753A (en) | Sensing circuitry for reading and verifying the contents of electrically programmable/erasable non-volatile memory cells | |
| JPH0160789B2 (ja) | ||
| US6141277A (en) | Semiconductor memory preventing sense amplifier malfunctions due to effects of noise generated in output buffer | |
| JPH0679440B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS5948890A (ja) | メモリ回路 | |
| US5982693A (en) | Sense amplifier with improved bit line initialization | |
| JP2001256789A (ja) | 半導体集積回路 | |
| EP0238366B1 (en) | Data read circuit for use in semiconductor memory device | |
| JPS5979492A (ja) | Ｅｐｒｏｍ装置 | |
| US5274590A (en) | Read only memory device with recharging transistor automatically supplementing current to an input node of output invertor | |
| JP2595266B2 (ja) | Ｒｏｍ回路 | |
| JPH0666116B2 (ja) | 半導体記憶装置 | |
| JPH0136200B2 (ja) | ||
| JPS59117788A (ja) | Ｅｐｒｏｍ装置 | |
| JPS6085497A (ja) | 半導体記憶装置 | |
| JP2004103057A (ja) | 半導体記憶装置 | |
| JPS62165795A (ja) | 半導体記憶装置 | |
| JPS6122496A (ja) | 半導体記憶装置 | |
| JPS6180589A (ja) | ダイナミツク型ｒａｍ | |
| JPS59140688A (ja) | スタテイツク型ｍｏｓｒａｍ | |
| JPH02129962A (ja) | 読み出し専用メモリ | |
| JPS59186196A (ja) | 横型レシオレスｒｏｍ | |
| JPS6325892A (ja) | 半導体記憶装置 | |
| JPS59188892A (ja) | Ｅｐｒｏｍ装置 | |
| JPS6050799A (ja) | 半導体記憶装置 |