JPS62165797A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成されたＥＦＲＯＭ　（エレクトリカリ・プログラ
マブル・リード・オンリー・メモ１月装置に利用して有
効な技術に関するものである。

〔従来の技術〕

ＦＡＭＯ５（フローティング・アバランシェ・インジェ
クションＭＯＳ　Ｆ　ＥＴ）のような半導体素子を記憶
素子（メモリセル）とするＥＰＲＯＭ装置が公知である
（例えば、特開昭５４−１５２９９３号公報参照）。Ｅ
ＰＲＯＭ装置においては、約１２Ｖのような比較的高い
電圧にされた書込み用高電圧ｖｐｐを用いて、上記ＦＡ
ＭＯ３）ランジスタのフローティングゲートへ選択的に
電荷をアバランシェ注入することによってそのしきい値
電圧を変化させて論理“０”又は論理“１”の書き込み
が行われる。

〔発明が解決しようとする問題点〕

本願発明者等においては、上記のようなＦＡＭＯＳトラ
ンジスタの読み出し動作の高速化のために、第３図に示
したようなセンスアンプＳＡを開発した。メモリアレイ
から共通データｖＡＣＤに読み出された信号は、増幅Ｍ
ＯＳＦＥＴＱＩ　１のソースに供給される。この増幅Ｍ
ＯＳＦＥＴＱＩ　１のゲートには、共通データ線ＣＤの
反転増幅信号が供給される。すなわち、上記共通データ
線ＣＤにゲートが結合されたＭＯＳＦＥＴＱ１３とその
ドレインに設けられたＰチャンネル型の負荷ＭＯＳＦＥ
ＴＱ１４は、反転増幅回路を構成しその出力信号を上記
ＭＯＳＦＥＴＱＩ　１のゲートに伝えるものである。上
記増幅ＭＯＳＦＥＴＱＩ　１のドレインには、負荷手段
としてのＰチャンネルＭＯＳＦＥＴＱ１２が設けられる
。上記増幅ＭＯＳＦＥＴＱＩＩのドレイン出力は、例え
ばＣＭＯＳインバータ回路ＩＶに供給され、そのロジッ
クスレッシ目ルド電圧を参照電圧して読み出し信号のハ
イレベル／ロウレベルの識別が行われる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。図示し
ないメモリアレイ内の選択されたメモリセルが高いしき
い値電圧（０″）をもっている場合、共通データ線ＣＤ
と回路の接地点との間に直流電流通路が形成されない。

この場合、共通データ線ＣＤは、上記Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑｌｌ及びＱ１２からの電流供給によって比較的
ハイレベルにされる。このとき、共通データ線ＣＤが所
定電位に達すると上記反転増幅回路の出力（３号の反転
出力信号によってＭＯＳＦＥＴＱＩ　１がオフ状態にさ
れ、その電流供給が停止される。それ故に、共通データ
線のハイレベルは、比較的低い電位に制限される。これ
に対して、メモリアレイ内の選択されたメモリセルが低
いしきい値電圧をもっている場合、共通データＩＣＤと
回路の接地点との間にカラムスイッチＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　％データ線、選択されたメモリセル及びＭＯＳＦ
ＥＴＱ１１、Ｑ１２を介する直流電流経路が形成される
。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。このようなバイアス回路による共通データ％ｉＣＤの
ハイレベルとロウレベルとの振幅制限は、共通データ′
１ＩＡＣＤ等に信号変化速度を制限する浮遊容量等の容
量が存在するにかかわらずに、読み出しの高速化を図る
ことができる。

しかしながら、メモリアレイのアドレッシングにおいて
、非選択のデータ線に結合されたＦＡＭＯＳトランジス
タがオン状態のとき、そのデータ線の電位は回路の接地
電位のようなロウレベルにされる。したがって、第４図
のタイミング図に示すように、アドレス信号ＡＸ、ＡＹ
の切り換えによって、ワード線の切り換え及び、上記ロ
ウレベルにされたデータ線が選択され、そのデータ線に
結合されたＦＡＭＯＳトランジスタがオフ状態のとき、
センスアンプＳＡから上記データ線に一時的に電流が流
れる。これにより、増幅ＭＯＳＦＥＴＱＩＩのドレイン
出力電圧Ａは、上記の電流供Ｍｌ１１作に伴い一瞬ロウ
レベル側にされるという反転動作を行う。これにより、
上記論理“０”の読み出し動作が遅くなってしまう。ま
た、上記センスアンプＳＡの一時的な反転読み出しによ
って、出力回路が応答して比較的大きな負荷容ｌを駆動
するための比較的大きな電流を流すことになってしまい
、回路の接地線又はｔＳ電圧線に比較的大きなノイズを
発生させる原因となり、動作マージンを悪くするものと
なる。

この発明の目的は、動作の高速化を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリア１／イからの読み出し動作を第１の
タイミング信号に従って上記メモリアレイの共通データ
線をセンスアンプのロジ：ノクスレッショルド電圧付近
のレベルまでチャージアップさせるプリチャージ回路と
、上記第１のタイミング信号より後れて発生される第２
のタイミング信号に従って動作状態にされ、上記共通デ
ータ線の信号を増幅する増幅回路を含むセンスアンプと
により行うようにするものである。

〔作　用〕

上記した手段によれば、センスアンプがその動作を開始
する前に、共通データ線の電位をそのロジックスレンシ
ョルド電圧付近までチャージアップできるから、センス
アンプの高速読み出しが可能となる。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ３集積回路の製造技術によって、特に制限
されないが、１個の単結晶シリコンのような半埋体基板
上において形成される。

この実施例のＥＦＲＯＭ装置ｌは、特に制限されないが
、８つのデータ入出力端子を持つようにされ、８ビツト
構成のデータの書き込み及び読み出しが可能のようにさ
れる−　ＥＰＲＯＭ装置は、＋５ボルトのような電源電
圧と、十数ボルトのような高いレベルの書き込み電圧Ｖ
ＰＩ）とによって動作される。ＥＰＲＯＭ装置は、通常
の読み出し動作において＋５ｖのような電源電圧ＶＣＣ
によって動作される。ＥＰＲＯＭ装置は、アドレス入力
端子を介して供給される外部アドレス信号、及び制御端
子ＣＥ、ＯＥ、ＰＧＭを介して供給されるチップイネー
ブル信号、出力イネーブル（言号、プログラム信号によ
ってその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、特に制限されないが、８
組のメモリアレイＭ−ＡＲＹとデータ人力／出力回路が
設けられるが同図では、そのうちの１つのメモリアレイ
Ｍ　−Ａ　ＲＹと、データ入力回路ＤＩＢ及びデータ出
ツノ回路ＤＯＢが代表として例示的に示されている。メ
モリア【／イＭ−八ＲＹへ、複数のＦＡＭＯＳトランジ
スタ（不揮発性メモリ素子・・ＭＯＳＦＥＴＱＩ〜Ｑ６
）と、ワード線Ｗｔ、Ｗ２及びデータ線Ｄｉ、Ｄ２〜Ｄ
ｎとにより構成されている。メモリアレイＭ−ＡＲＹに
おいて、同じ行に配置されたＦ　Ａ　Ｘ　ＯＳトランジ
スタＱ１〜Ｑ３　　（Ｑ４〜Ｑ６）のコントロールゲー
トは、それぞれ対応するワード線Ｗ１（Ｗ２）に接続さ
れ、同じ列に配置されたＦＡＭＯ３）ランジスタＱ１と
Ｑ４、Ｑ２とＱ５及びＱ３とＱ６のドレインは、それぞ
れ対応するデータ線Ｄ１〜Ｄｎに接続されている。

上記ＦＡＭＯＳトランジスタの共通ソース腺Ｃ３’ｔよ
、特に制限されないが、書込み信号ｔｖ　＜・を受ける
ディプレッション型ＭＯＳＦＥＴＱＩ　Ｏを介して接地
されている。このＭＯＳＦＥＴＱＩ　Ｏは、次の理由に
よって設けられている。すなわち、メモリセル、例えば
Ｑｌにデータを書き込む場合には、ワード線Ｗ１に書き
込みレベルの高電圧が与えられ、データ線ＤＩに書き込
むべきデータに従った高電圧が与えられろ。この場合、
選択データ線ＤＩに結合された非ｊ負択とされるべきメ
モリセルＱ４のフローティングゲートは、それとデータ
線Ｄ１との不所望な静電結合によって、データ線Ｄ１が
高電位にされると、それに応じてその電位が不所望に上
昇されてしまう。その結果、非選択であることによって
オフ状態に維持されるべきメモリセルＱ４が不所望に導
通してしまう。すなわち、非選択であるべきメモリセル
にリーク電流が流れてしまい、選択されるべきメモリセ
ルＱ１に流れるべき書き込み電流が減少されてしまう。

図示のＭＯ３ＦＦ、ＴＱｌｏは、書き込み時の上記内部
制御信号τのロウレベルによってそのコンダクタンスが
比較的小さくされる。これにより、書き込み時に流され
る書き込み電流によって生ずる共通ソース線ＣＳの電位
は、ＭＯＳＦＥＴＱＩＯのコンダクタンスが比較的小さ
くされることによって比較的高い電位にされる。この共
通ソー５ス線Ｃ８の電位が比較的高くされるとＦＡＭＯ
３）ランジスタは、基板効果によってそのしきい値電圧
は比較的高くされる。このように、非選択とされるべき
Ｆ　Ａ　Ｍ　ＯＳドランジスクの実効的なしきい値電圧
が高くされる結果としてその非選択とされるべぎＦＡＭ
ＯＳトランジスタに流れるリーク電流を小さくできる。

これによって、書き込み高電圧によって形成された書き
込み電流が効率よく選択されたＦＡＭＯ３）ランジスタ
に供給されるので、効率的な書き込み動作を行うことが
できる。

なお、読み出し動作時には、上記制御信号マτのハイレ
ベルによってＭＯＳＦＥＴＱＩ　Ｏのコンダクタンスは
、比較的大きくされる。これにより、論理″Ｉ”書き込
みのＦＡＭＯ３Ｉ−ランジスクに流れる電流を大きくで
きるから、読み出し速度を速くすることができる。

この実施例のＥＦＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＲ，ＹＤＣＨに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッフ
ァＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回
路ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号表逆相
のアト【／大信号とからなる相補アドレス信号を形成す
る。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても同様）のワード線に
供給されるべき選択信号を形成する。Ｘアドレスデコー
ダＸＤＣＲは、特に制限されないが、＋５ｙの電源電圧
によって動作される。それ故に、ＸアドレスデコーダＸ
ＤＣＲは、５ボルト系の選択信号を形成する。これに対
して、メモリアレイＭ−ＡＲＹによって必要とされる選
択信号のレベルは、読み出し動作において、例えばはＭ
’　５　Ｖのハイレベルとはゾ０■のロウレベルであり
、書き込み動作の時においてはｙ′書き込み電圧Ｖｌ）
ｐレベルのハイレベルとはＱＱＶのロウレベルである。

ＸアドレスデコーダＸＤＣＲから出力される５■系の選
択信号に応答してメモリアレイＭ−ＡＲＹのワード線を
それぞれ必要とされるレベルにさせるために、Ｘアドレ
スデコーダＸＤＣＲの出力部には、高電圧Ｖｌｌ＋）を
動作電圧とするレベル変換回路が設けられる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データｖＡＣＤが設けられている。メモリアレイＭ−
ＡＲＹのデータ線とそのメモリアレイに対応される共通
データ線ＣＤとの間には、カラムスイッチ回路を構成す
るＭＯ５ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の１！′ｉＩＩ　ｍのために利用される。ここ
で、カラムスイッチ回路は、書き込み動作において、書
き込み電圧レベルの書き込み信号を伝送できる能力が必
要とされる。カラムスイッチＭＯＳＦＥＴを十分にオン
オフさせることができるようにするため、Ｙアドレスデ
コーダＸＤＣＲの出力部には、高電圧Ｖｐｌ）を動作電
圧とするレベル変換回路が設けられる。

上記共通データ線ＣＤには、センスアンプＳＡの入力段
回路を構成する次に説明する初段増幅回路が設けられる
。

上記共通データ線ＣＤには、そのソースが接続されたＮ
チャンネル型の増幅ＭＯＳＦＥＴＱＩ　１が設けられる
。この増幅ＭＯＳＦＥＴＱＩ　１のドレインと電源電圧
端子Ｖｃｃとの間には、Ｐチャンネル型の負荷ＭＯＳＦ
ＥＴＱＩ　２が設けられる。

上記共通データ線ＣＤの電圧は、Ｎチャンネル型のＩ！
ｌ！勤ＭＯＳＦＥＴＱＩ　３とＰチャンネル型の負荷Ｍ
ＯＳＦＥＴＱＩ　４とからなる反転増幅回路の入力であ
る開動ＭＯＳＦＥＴＱＩ　３のゲートに供給される。こ
の反転増幅回路の出力電圧は、ＭＯ３ＦＦ、ＴＱＩＩと
Ｑ１２とからなる増幅回路の入力である上記増幅ＭＯＳ
ＦＥＴＱＩ　１のゲートに供給される。さらに、センス
アンプの非動作期間での無駄な電流消費を防止するため
、上記増幅ＭＯＳＦＥＴＱＩ　１のゲートと回路の接地
電位点との間には、ＮチャンネルＭＯＳＦＥＴＱＩ　５
が設けられる。このＭＯＳＦＥＴＱ１５と上記反転増幅
回路を構成するＰチャンネルＭＯＳＦＥＴＱＩ４のゲー
トは、共通にセンスアンプの動作タイミング信号ｓｃ２
が供給される。

この実施例では、読み出し動作の高速化を図るために、
上記共通データ線ＣＤには、次のプリチャージ回路が設
けられる。このプリチャージ回路は、上記入力段回路と
類似の回路により構成される。すなわち、Ｎチャンネル
ＭＯＳＦＥＴＱＩ　８とＰチャンネルＭＯＳＦＥＴＱ１
９は、上記反転増幅回路に対応し、ＮチャンネルＭＯＳ
　Ｆ　ＥＴＱ１６とＰチャンネルＭＯＳＦＥＴＱＩ　７
は、上記増幅回路と対応している。また、Ｎチャンネル
ＭＯＳＦＥＴＱ２０は、上記ＭＯＳＦＥＴＱ１５と対応
している。ただし、このプリチャージ回路は、その素子
定数が上記初段回路のそれと若干異なっている。プリチ
ャージ回路の反転増幅回路の利得は、比較的大きく設定
されること等によって、共通データ線ＣＤの電位が比較
的低いレベルに達すると、上記ＭＯＳＦＥＴＱＩ　６が
早（オフ状態にされる。また、上記ＭＯＳＦＥＴＱＩ　
９とＱ２０のゲートに供給されるタイミング信号Ｔ７１
は、上記タイミング信号ｓｃ’ｌより早いタイミングで
発生される。言い換えるならば、センスアンプＳＡの動
作タイミングより、上記プリチャージ回路の動作タイミ
ングが早くされる。さらに、ＭＯＳＦＥＴＱ１６及びＱ
１７は、共通データ線ＣＤの電位を高速に所望の電位に
するため、上記初段増幅回路のそれに比べて電流供給能
力が大きくされる。

上記増幅用のＭＯＳＦＥＴＱＩＩは、ケート接地型ソー
ス入力の増幅動作を行い、その出力信号ＡをＣＭＯＳイ
ンバータ回路に伝え、このインバータ回路のロジックス
レッショルド電圧を参照電圧とするハイレベル／ロウレ
ベルの識別が行われる。このようなセンスアンプＳＡの
出力信号は、データ出力バッファＤＯＢを介して上記外
部端子Ｉ１０から送出される。

また、外部端子Ｉ１０から供給される書き込み信号は、
書き込み動作モードのときに動作状態にされるデータ入
カバソファＤＸＢを介して上記共通データ％％ＣＤに伝
えられる。

タイミング制御回路Ｃ０ＮＴは、外部端子ＣＥ。

ＯＥ、ＰＧＭ及びｖｐｐに供給されるチップイネーブル
信号、アウトプットイネーブル信号、プログラム信号及
び書込み用高電圧に応じて、内部制御信号ｃｏ、ｗＲ，
ｓｃｌ、ｓｃ２等のタイミング信号、及びアドレスデコ
ーダに選択的に供給する読み出し用低電圧Ｖｃｃ／’！
き込み用高電圧Ｖｉ）Ｇ１等を形成する。例えば、チッ
プイネーブル信号ＣＥがロウレベルで、アウトプットイ
ネーブル信号０レベルなら、書き込みモードとされ、上
記内部信号；τはロウレベルにＣＯはハイレベルにされ
る。

また、チップイネーブル信号ＣＥがロウレベルで、アウ
トプットイネーブル信号ＯＥがロウレベルで、プログラ
ム信号ＰＧＭがハイレベルでＶｐＧ）が書込み用高電圧
なら、ベリファイモードとされ、上記内部信号；］とｃ
ｅはハイレベルにされる。さらに、チップイネーブル信
号ＣＢがロウレベルで、アウトプットイネーブル信号Ｏ
Ｅがロウレベルで、プログラム信号ＰＧＭがハイレベル
でＶｐｐが読み出し用低電圧なら、読み出しモードとさ
れ、上記内部信号ｗｅ、：ｃｅはハイレベルにされる。

この実施例の読み出し動作の一例を第２図に示したタイ
ミング図に従って次に説明する。

アドレス信号ＡＸとＡＹが供給され、チップイネーブル
信号ＣＥがロウレベルにされると、アドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＲは１つのメモリセルの選択動作を
行う０選択されたメモリセルは、書込みデータに従って
ワード線選択レベルに対して高いしきい値電圧か又は低
いしきい値電圧を持つものである。

前の読み出しサイクルにおいて回路の接地電位にされた
データ線が選択され、それに結合されたメモリセルがワ
ード線選択レベルにかかわらずにオフ状態にされている
ような前述したワーストケースにおいて、センスアンプ
ＳＡの動作開始前に発生されるタイミング信号ｓｃｌに
よってプリチャージ回路が動作し、共通データ線ＣＤの
電位をＭＯＳＦＥＴＱＩ　７及びＱ１６を通して高速に
一定のレベルにプリチャージされる。この後、タイミン
グ信号ｓｃ２が発生されセンスアンプＳＡが動作状態に
される。上記のようにメモリセルがオフ状態ナラ共通デ
ータｍｃＤ＆！ＭＯＳＦＥＴＱＩ２とＱｌｌを介して微
少電圧分だけさらにチャージアップされ、そのドレイン
出力Ａを７１イレベルにするものである。これにより、
上記出力信号Ａの信号が共通データＸＣＤへの電流供給
によって大きく落ち込むことがないから、高速に／Ｓイ
レベルの出力信号を得ることができる。また、出力回路
は上記出力信号Ａが変化しないことより、不所望な負荷
容量−・のチャーシアツブ又はディスチャージ電流を流
すことがない。これによって、センスアンプＳＡの動作
タイミングにおいて、回路の接地線や電源線にノイズが
発生しないから動作マージンの向上を図ることができる
。

なお、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、プリチャージ回路の動
作によっても共通データ線ＣＤは比較的゛ロウレベルに
される。この場合、共通データ線ＣＤのハイレベルは、
上記プリチャージ回路ないしセンスアンプＳＡの反転増
幅回路により形成された比較的低いレベルの出力電圧が
ＭＯＳＦＥＴＱ１６及びＱｌｌのゲートに供給されるこ
とによって比較的低い電位に制限される。一方、共通デ
ータ線ＣＤのロウレベルは、このロウレベルの電位を受
ける反転増幅回路により形成された比較的高いレベルの
電圧がＭＯＳＦＥＴＱＩ　１のゲートに供給されること
によって比較的高い電位に制限される。このような共通
データ線ＣＤのハイレベルとロウレベルとを制限すると
、この共通データｖＡＣＤ等に信号変化速度を制限する
浮遊容量等の容量が存在するにかかわらずに、読み出し
の高速化を図ることができる。すなわち、複数のメモリ
セルからのデータを次々に読み出すような場合において
共通データ線ＣＤの一方のレベルが他方のレベルへ変化
させられるまでの時間を短くすることができる。

上記した実施例から得られる作用効果は、以下の通りで
ある。すなわち、 （１）共通データ線に早いタイミングで動作し、レベル
リミッタ機能を持つプリチャージ回路を設けることによ
って、その後に動作状態にされるセンスアンプに、共通
データ線をプリチャージさせるための電流が流れなくで
きる。これによって、オフ状態にされたメモリセルの読
み出しにおいて、センスアンプの出力に一時的な反転信
号が出力されないから、動作の高速化を図ることができ
るという効果が得られる。

（２）上記（１）により、センスアンプの出力に一時的
な反転信号が出力されるのを防止できるから、センスア
ンプの動作タイミングにおいて、出力回路に比較的大き
な負荷容量をチャージアップ又はディスチャージさせる
ための比較的大きな電流が流れることを防止できる。こ
れによって、電源供給線又は回路の接地電位にノイズが
発生しなくできるため動作マージンの向上を図ることが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プリチャージ
回路は、上記センスアンプの類似の回路を用いるものの
他、タイミング信号に従って共通データ線の電位を所望
の電位にさせるものであれば何であってもよい。また、
プリチャージ回路とセンスアンプＳＡとの間にインバー
タ回路等からなる遅延回路を設けて、上記プリチャージ
回路の動作タイミング信号から遅延されたセンスアンプ
側に供給されるタイミング信号を形成するものとしても
よい。上記ＥＰＲＯＭ装置は、１チツプのマイクロコン
ピュータに内蔵されるものであってもよい。

以上の説明では主として本願発明者によってなされた発
明をその前景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）又はマスク型ＲＯＭのように
、記憶情報に従って比較的高いしきい値電圧か低いしき
い値電圧を持つようにされた記憶素子を含む半導体記憶
装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、早いタイミングで共通データ線を所望のレ
ベルにプリチャージさせるプリチャージ回路を設けるこ
とによって、それより遅く動作させられ、レベルリミッ
タ機能を持つセンスアンプの出力に不所望な反転出力が
一時的に出力されてしまうのを防止できる。これによっ
て、読み出し動作の高速化を図ることができるという効
果が得られる。

【図面の簡単な説明】

第１図は、この発明が通用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、動作の一例を示すタイミング図、第３図は、
この発明に先立って考えられたセンスアンプの一例を示
す回路図、 第４図は、その動作の一例を示すタイミング図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアン
プ、ＤＯＢ・・データ出力回路、ＤＴＢ・・データ入力
回路、Ｃ０ＮＴ・・制御回路 ７・−

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従って比較的高いしきい値電圧か比較的
   低いしきい値電圧を持つようにされた記憶素子がマトリ
   ックス配置されて構成されたメモリアレイと、第１のタ
   イミング信号に従って上記メモリアレイの共通データ線
   をセンスアンプのロジックスレッショルド電圧付近のレ
   ベルまでチャージアップさせるプリチャージ回路と、上
   記第１のタイミング信号より後れて発生される第２のタ
   イミング信号に従って動作状態にされ、上記共通データ
   線の信号を増幅する増幅回路を含むセンスアンプとを含
   むことを特徴とする半導体記憶装置。 ２、上記センスアンプ及びプリチャージ回路は、上記共
   通データ線にそのソースが結合されたＭＯＳＦＥＴと、
   上記第１及び第２のタイミング信号に従ってそれぞれ上
   記共通データ線の信号を増幅して上記ＭＯＳＦＥＴのゲ
   ートに伝える反転増幅回路と、上記ＭＯＳＦＥＴのドレ
   インに設けられた負荷手段及び上記ＭＯＳＦＥＴのゲー
   トと回路の接地電位点の間に設けられ、上記第１、及び
   第２のタイミング信号に従ってそれぞれスイッチ制御さ
   れるＭＯＳＦＥＴからなることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。 ３、上記記憶素子は、ＦＡＭＯＳトランジスタであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体記憶装置。