JPS62143299A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＦＡＭＯＳ　（フローティングゲート・アバランシェイ
ンジェクション・絶縁ゲートＷ界効果トランジスタ）を
記憶素子（メモリセル）とするＥＰＲＯＭ　（エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
装置に利用して有効な技術に関するものである。

〔前景技術〕

ＦＡＭＯＳ　（フローティング・アバランシュインジェ
クションＭＯＳ　Ｆ　ＥＴ）のような半導体素子を記憶
素子（メモリセル）とするＥＦＲＯＭ装置が公知である
（例えば、特開昭５４−１５２９３３号公報参照）。

ＦＡＭＯＳトランジスタは、その書き込み動作によって
、ゲートに結合されるワード線の選択レベルに対して高
いしきい値電圧又は低いしきい値電圧を持つようにされ
る。しかしながら、動作電源電圧Ｖｃｃの上昇とともに
ワード線の選択レベルも上昇し、そのレベルが上記高い
しきい値電圧を越えるとＦＡＭＯＳ！−ランジスタがオ
フ状態からオン状態に切り替わる。これにより、第３図
に実線で示すように読み出しハイレベルＶＨは、電源電
圧Ｖｃｃが一定の電圧レベルを越えると逆に低下してし
まう。したがって、ＣＭＯ３（相補型ＭＯ８）インバー
タ回路のロジックスレッショルド電圧を用いて、第３図
に破線で示したように読み出しハイレベルとロウレベル
を識別するための基準電圧ＶＲＩを形成すると、基準電
圧ＶＲＩと上記読み出しハイレベルＶＨとがクロスする
点が上限の動作電圧Ｖｌとされる。なお、書き込み不足
等によって、比較的低いしきい値電圧を持つＦＡＭＯＳ
トランジスタが存在すると、同図に点線で示したように
読み出しハイレベルＶＨ’　の低下が速くなるため、動
作上限電圧がｖ２のようにいっそう低くなってしまう。

なお、動作上限電圧を高くするため、基１＃電圧ＶＲＩ
を比較的低（設定すると、比較的低い動作電圧のもとて
の読み出し動作において、ハイレベルＶ　Ｈからロウレ
ベルＶＬに切り換わるときの信号変化量が大きくなって
動作速度が遅くなってしまう。

なお、上記ＥＰＲＯＭ装置にあっては、書き込み効率を
筋くする等のために、動作電圧を高くして使用されるこ
とが多いので、上記動作上限電圧が低（されると、ハイ
レベル側のマージンが小すくされる結果、ベリヘアイモ
ードでの不良発生が多くなってしまう。

〔発明の目的〕

この発明の目的は、動作上限電圧を太き（するとともに
高速動作化を図った半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイの読み出し電圧を受けるセンス
アンプとして、動作電圧レベルを検出する電圧検出回路
によって形成された制御信号により、その制御信号が形
成される動作電圧に従った異なるロジックスレッショル
ド電圧を持つようにされた複数のインバータ回路を択一
的に動作状態にさせるようにするものである。

〔実施例〕

第１図には、この発明をＥＰＲＯＭ装置に適用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ５（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンふルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャ
ンネルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図のｔ源端子Ｖｃｃに結合される。

特に制限されないが、この実施例のＥＰＲＯＭ装置は、
図示しない外部端子から供給されるＸ。

Ｙアドレス信号（図示せず）を受けるアドレスバッファ
を通して形成された相補アドレス信号がアドレスデコー
ダＤＣＨに供給される。同図では、アドレスバッファと
アドレスデコーダとが同じ回路ブロックＸＡＤＢ−ＤＣ
Ｒ，ＹＡＤＢ−ＤＣＲとしてそれぞれ示されている。特
に制限されないが、上記アドレスデコーダＸＡＤＢ、Ｙ
ＡＤＢは、内部チップ選択信号Ｃθにより活性化され、
外部端子からのアドレス信号を取り込み、外部端子から
供給されたアドレス信号と同相の内部アドレス信号と逆
相のアドレス信号とからなる相補アドレス信号を形成す
る。

アドレスデコーダＤＣＲ（Ｘ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択
信号を形成する。

アドレスデコーダＯＣＲ（Ｙ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、代表として示されてい
る複数のＦＡＭＯＳトランジスタ（不揮発性メモリ素子
・・ＭＯ３ＦＢＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２
及びデータ線Ｄ１〜Ｄｎとにより構成されている。メモ
リアレイＭ−ＡＲＹにおいて、同じ行に配置されたＦＡ
ＭＯ３）ランジスクＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコン
トロールゲートは、それぞれ対応するワード線Ｗｌ　　
（Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ３Ｉ
−ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６のドレインは、そ
れぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。

上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ８は、特
に制限されないが、書込み信号Ｗｉを受けるディプレッ
ション型ＭＯ３ＦＥＴＱＩＯを介して接地されている。

このＭＯＳ　Ｆ　ＥＴＱｌｏは、書き込み時に上記内部
制御信号τのロウレベルによってそのコンダクタンスが
比較的小さくされる。これにより、共通ソース線Ｃ８の
電位は、ＭＯ３ＦＥＴＱＩＯのコンダクタンスが比較的
小さくされることによって比較的高い電位にされる。こ
の共通ソース線Ｃ８の電位が比較的高くされるとＦＡＭ
Ｏ３）ランジスタのしきい値電圧は比較的高（される。

したがって、データ線に書き込み高電圧が供給され、ワ
ード線が非選択とされることによって非選択とされたＦ
ＡＭＯＳトランジスタの実効的なしきい値電圧が高くさ
れるため、それに流れるリーク電流を小さくできる。

これによって、外部端子から供給される書き込み電流が
効率よく選択されたＦＡＭＯ３Ｉ−ランジスタに供給さ
れるので、効率的な書き込み動作を行うことができる。

なお、読み出し動作時には、上記制御信号７τのハイレ
ベルによってＭＯ３ＦＥＴＱＩＯのコンダクタンスは、
比較的大きくされる。これにより、読み出し速度を速く
するものである。

上記各データ′４ｉＡＤ１〜Ｄｎは、上記アドレスデコ
ーダＤＣＲ（Ｙ）によって形成された選択信号を受ける
カラム（列）選択スイッチＭＯＳ　Ｆ　ＥＴＱ７〜Ｑ９
を介して、共通データ線ＣＤに接続される。共通データ
％ｉ　ＣＤには、外部端子Ｉ１０から入力される書込み
信号を受ける書込み用のデータ入カバソファＤＩＢの出
力端子が接続される。

以上の各Ｍ　ＯＳ　Ｆ　Ｅ　Ｔは、ＮチャンネＪｌ／Ｍ
Ｏ３ＦＥＴにより構成されている。

上記共通データ線ＣＤには、センスアンプＳＡの入力段
回路を構成し、次に説明する初段増幅回路が設けられる
。

上記共通データ線ＣＤには、そのソースが接続されたＮ
チャンネル型の増幅ＭＯ３ＦＥＴＱＩ　１が設けられる
。この増幅ＭＯ３ＦＥＴＱＩ　１のドレインと電源電圧
端子Ｖｃｃとの間には、Ｐチャンネル型の負荷ＭＯ３Ｆ
ＥＴＱＩ　２が設けられる。

上記負荷ＭＯ３ＦＥＴＱＩ　２は、読み出し動作のため
に共通データ線ＣＤにプリチャージ電流を流すような動
作を行う。

上記増幅ＭＯ３ＦＥＴＱＩ　１の感度を高くするため、
共通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯ
５ＦＥＴＱＩ　ｌとＰチャンネル型の負荷ＭＯ３ＦＥＴ
ＱＬ４とからなる反転増幅回路の入力である駆動ＭＯ３
ＦＥＴＱＩ　３のゲートに供給される。この反転増幅回
路の出力電圧は、上記増幅ＭＯ３ＦＥＴＱＩ　１のゲー
トに供給される。

さらに、センスアンプの非動作期間での無駄な電流消費
を防止するため、上記増幅ＭＯＳ　Ｆ　ＥＴＱｌｌのゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
３ＦＥＴＱ１５が設けられる。このＭＯ３ＦＥＴＱＩ　
５と上記ＰチャンネルＭＯ３ＦＥＴＱ１４のゲートは、
共通にセンスアンプの動作タイミング信号マτが供給さ
れる。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ｓｃはロウレベルにされ、ＭＯ３ＦＥＴＱ
１４はオン状態に、ＭＯ３ＦＥＴＱ１５はオフ状態にさ
れる。そして、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣ
Ｒによって選択されたメモリセルは、書込みデータに従
って、ワード線選択レベルに対して高いしきい値電圧か
又は低いしきい値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳ　ｌ”　Ｅ’ｒＱ　１２とＱｌｌからの電流供給
によって比較的ハ１°レベルにされる。

一方、選択されたメモリセルがワード線１ＡＩＲレベル
によってオン状態にされている場合、共通データ線ＣＤ
は比較的ロウレベルにされる。

この場合、共通データ、ｖｉｌＣＤのハイレベルは、こ
のハイレベルの電位を受ける反転増幅回路により形成さ
れた比較的低いレベルの出力電圧がＭＯ３ＦＥＴＱＩ　
１のゲートに供給されることによって比較的低い電位に
制限される。一方、共通データ線ＣＤのロウレベルは、
このロウレベルの電位を受ける反転増幅回路により形成
された比較的高いレベルの電圧がＭＯ３ＦＥＴＱＩ　ｌ
のゲートに供給されることによって比較的高い電位に制
限される。このような共通データ線ＣＤのハイレベルと
ロウレベルとを制限すると、この共通データ線ＣＤ等に
信号変化速度を制限する浮遊容量等の容量が存在するに
かかわらずに、読み出しの高速化を図ることができる。

すなわち、複数のメモリセルからのデータを次々に読み
出すような場合において共通データ線ＣＤの一方のレベ
ルが他方のレベルへ変化させられるまでの時間を短くす
ることができる。このような高速動作読み出し動作のた
めに、上記負荷ＭＯ３ＦＥＴＱ１２のコンダクタンスは
比較的大きく設定される。

なお、上記増幅用のＭＯ３ＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣ：
ＭＯＳインバータ回路によって構成されたセンスアンプ
ＳＡに伝える。そして、このセンスアンプＳＡの出力信
号は、データ出力バッファＤＯＢを介して上記外部端子
Ｉ１０から送出される。

上記センスアンプＳＡは、後に詳述するように、異なる
ロジックスレッシッルド電圧を持つ２つのＣＭＯＳイン
バータ回路と、電源電圧Ｖｃｃのレベルを検出する電圧
検出回路ＶＣの出力信号により、その動作電圧に従った
最適なロジンクスレソショルド電圧を持つようにされた
一方のＣＭＯＳインバータ回路が択一的に動作させられ
る。

タイミング制御回路Ｃ０ＮＴは、外部端子ＣＥ。

ＯＥ、ＰＧＭ及びＶＧＩＧ＋に供給されるチップイネー
ブル信号、アウトプットイネーブル信号、プログラム信
号及び書込み用高電圧に応じて、内部制御信号Ｃ，ｅ、
Ｗｅ、ＩＣ等のタイミング信号、及びアドレスデコーダ
に選択的に供給する読み出し用低電圧Ｖｃｃ／書き込み
用高電圧Ｖｐρ等を形成する。

例えば、チップイネーブル信号ＣＥが口うレベルで、ア
ウトプットイネーブル信号ＯＥがハイレベルで、プログ
ラム信号ＰＧＭがロウレベルなら、書き込みモードとさ
れ、上記内部信号マτはロウレベルにｃｅはハイレベル
にされる。そして、アドレスデコーダ回路ＸＤＣＲ，Ｙ
ＤＣＲ及びデータ入力回路ＤＩＲには、その高電圧ｖｐ
ｐが供給される。

また、チップイネーブル信号ＧＥがロウレベルで、アウ
トプットイネーブル信号ＯＥがロウレベルで、プログラ
ム信号ＰＧＭがハイレベルでｖｐｐが書込み用高電圧な
ら、ベリファイモードとされ、上記内部信号ｗｅとｃｅ
はハイレベルにされる。

このベリファイモードでは、各回路ＸＤＣＲ，ＹＤＣＲ
及びＤＡＢには、その動作電圧が上記高電圧ｖｐｐから
電源電圧Ｖｃｃのように切り換えられて供給される。

さらに、チップイネーブル信号ＣＥがロウレベルで、ア
ウトプットイネーブル信号ＯＥがロウレベルで、プログ
ラム信号ＰＧＭがハイレベルでｖｐｐが読み出し用低電
圧（Ｖｃｃと同じレベル）なら、読み出しモードとされ
、上記内部信号ｗｅとｃｅはハイレベルにされる。

第２図には、上記センスアンプＳＡと電圧検出回路ＶＣ
の一実施例の回路図が示されている。

上記初段増幅回路を構成する増幅〜１０３　Ｆ　Ｅ　’
Ｉ’Ｑｌｌのドレイン出力電圧は、ＰチャンネルＭＯ３
ＦＩＦ、ＴＱ１６とＮチャン皐ルＭＯＳ　Ｆ　ＥＴＱ　
１７からなる第１のＣＭＯＳインバータ回路と、Ｐチャ
ンネルＭＯ３ＦＥＴＱ２０とＮチャンネルＭＯ３ＦＥＴ
Ｑ２１からなる第２のＣＭＯＳインバータ回路の人力に
共通に伝えられる。上記それぞれのＣＭ　ＯＳインパー
ク回路には、ＰチャンネルＭＯＳＦＥＴＱＩ　８．Ｑ３
０を介してそれぞれ電源電圧Ｖｃｃが供給され、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１９．Ｑ２３を介してぞれぞれ回
路の接地電位が供給される。上記２つのＣＭＯＳインバ
ータ回路の出力端子は共通接続され、特に制限されない
が、出力用のＣＭＯＳインバータ回路ＩＶ２の入力に伝
えられる。

上記２つのＣＭ　ＯＳインバータ回路を電源電圧Ｖｃｃ
のレベルに応じて選択的に動作させるため、次の電圧検
出回路ＶＣが設けられる。電圧検出回路ＶＣは、次の各
回路素子により構成される。

電源電圧Ｖｃｃと回路の接地電位点との間には、分圧回
路を構成する直列ＭＯ３ＦＥＴＱ２４ないしＱ２７が設
けらレル。上記ＭＯ３ＦＥＴＱ２４ないしＭＯ３ＦＥＴ
Ｑ２−６は、エンハンスメント型のＮチャンネルＭＯＳ
　Ｆ　ＥＴにより構成され、そのゲートとドレ・Ｃンが
結合されることによってダイオード形態にされる。また
、上記ＭＯ３ＦＥＴＱ２７は、ディプレッジタン型のＮ
チャンネルＭＯＳ　Ｆ　ＥＴにより構成され、そのゲー
トが回路の接地電位に接続される。これによって、上記
ＭＯ３ＦＥＴＱ２６とＱ２７の接続点から、電源電圧Ｖ
ｃｃ、が上記ＭＯ３ＦＥＴＱ２４ないしＱ２６とＭＯ３
ＦＥＴＱ２７のコンダクタンス比に従って分圧されて出
力される。この分圧出力電圧は、ＰチャンネルＭＯ３Ｆ
ＥＴＱ２８とＮチャンネルＭ○５ＦＥＴＱ２９からなる
Ｃ　Ｍ　ＯＳインバータ回路の入力端子に供給される。

このＣＭＯＳインバータ回路（０２８，Ｑ２９）は、そ
のロジックスレッショルド電圧を基準電圧とする電圧比
較動作を行う。特に制限されないが、この電圧比較動作
においてヒステリシス特性を持たせるため、上記Ｐチャ
ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２８には、並列形態
にＰチャンネルＭＯ３ＦＥＴＱ３０が設けられる。

このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３０のゲートには、上
記ＣＭＯＳインバータ回路（Ｑ２８．Ｑ２９）の出力（
言分Ｃを受けるＣＭＯＳインバータ回路ＩＶＩの反転出
力信号Ｃが供給される。これにより、例えば、上記分圧
出力電圧がＣＭＯＳインバータ回路（Ｑ２８、Ｑ２９）
のロジックスレッショルド電圧より低いとき、その出力
信号Ｃがハイレベルにされる。これによって、ＣＭＯＳ
インハ′−夕回路ＩＶ１の出力信号Ｃがロウレベルにな
るため、上記ＰチャンネルＭＯ３ＦＥＴＱ３０はオン状
態にされる。この状態では、ＰチャンネルＭＯ５ＦＥＴ
Ｑ２８とＱ２０がオン状態にされるため、そのロジック
スレッショルド電圧が比較的問（される。上記分圧出力
電圧が上記ロジックスレッショルド電圧を越えると、そ
の出力信号Ｃがハイレベルからロウレベルに変化し、Ｃ
ＭＯＳＭＯＳインバータ回路■Ｖ１信号Ｃがロウレベル
からハイレベルに変化する。これによって、Ｐチャンネ
ルＭＯ３ＦＥＴＱ３０がオン状態からオフ状態に変化す
るため、正（Ｍ還がかかりそのロジックスレッショルド
電圧が低くされるため、上記ＣＭＯＳインバータ回路（
Ｑ２８．Ｑ２９）の出力信号Ｃは急速にハイレベルから
ロウレベルに変化する。したがって、ＣＭＯＳインバー
タ回路（Ｑ２８ないしＱ３０）は、その電圧比較動作に
おいてロジックスレッショルド電圧が変化することによ
って、ヒステリシス特性を持つものとなる。このような
ヒステリシス特性によって、分圧出力電圧がロジックス
レッショルド電圧付近の中間レベルに維持されたとき、
ＰチャンネルＭＯ３ＦＥＴ２８とＮチャンネルＭＯ３Ｆ
ＥＴＱ２９を通して比較的大きな直流電流が発生してし
まうのを防止できるとともに、電圧比較出力信号Ｃ２Ｃ
がハイレベル／ロウレベルに交互に変化してしまうこと
を防止できるものとなる。

上記出力信号Ｃは、センスアンプＳＡを構成する第１の
ＣＭＯＳインバータ回路に設けられたＮチャンネルＭＯ
３ＦＥＴＱ１９と第２のＣＭＯＳインバータ回路に設け
られＰチャンネルＭＯ３ＦＥ’ｌ”Ｑ２２のゲートに供
給される。また、上記ＣＭＯＳインバータ回路ＩＶＩの
出力信号Ｃは、上記第１のＣＭＯＳインバータ回路に設
けられたＰチ中ンネルＭＯ３ＦＥＴＱ１　Ｂと第２のＣ
ＭＯＳインバータ回路に設けられたＮチャンネルＭＯ３
ＦＥ’ｒＱ２３のゲートに供給される。

この実施例のセンスアンプＳＡの動作を第３図の電圧特
性図に従って説明する。

ＭＳ電圧Ｖｃｃが電圧比較回路ＶＣのロジックスレッシ
ョルド電圧Ｖ３（Ｖ３”）より低いとき、上記のような
電圧比較動作によって出力信号Ｃがハイレベルに、出力
信号Ｃがロウレベルにされる。

これにより、第１のＣＭＯＳインバータ回路に設けられ
たＮチャンネルＭＯ３ＦＥＴＱＩ　９とＰチャンネルＭ
Ｏ３ＦＥＴＱ１Ｂがオン状態にされる。

これにより、第１のＣＭＯＳインバータ回路（Ｑ１６、
Ｑ１７）は、電源電圧Ｖｃｃと回路の接地電位が供給さ
れることによって動作状態にされる。

このとき、第２のＣＭＯＳインバータ回路は、上記（Ｓ
　号Ｃのハイレベルと信号ＣのロウレベルによってＰチ
ャンネルＭＯ３ＦＥＴＱ２２とＮチャンネルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　２３が共にオフ状態にされる結果、そ
の出力がハイインピーダンス状態にされる。上記第１の
ＣＭＯ３・インバータ回路は、電源電圧Ｖｃｃが低電圧
頭載のときに動作状態乙こされることより１．そのロジ
ックスレッショルド電圧は、第３図に破線で示したよう
に比較的高い電圧ＶＲ１を持つように設定される。言い
換えるならば、上記ロジックスレッショルド電圧ＶＲＩ
は、上記電源電圧Ｖｃｃが電圧■３に達するまでの読み
出しハイレベルＶＨとロウレベルＶＬ、のはｙ′巾間レ
ベルに設定されろら 電源電圧Ｖｃｃが電圧比較回路ＶＣＯＣソロクスレッシ
ョルド電圧Ｖ３（Ｖ３”）より高くされると、上記のよ
うな電圧比較動作によって出力信号Ｃがロウレベルに、
出力信号Ｃがハイレベルにされる。これにより、第１の
ＣＭＯＳインバータ回路に設けられたＮチャンネルＭＯ
ＳＦＥＴＱ１９とＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　１　Ｂがオフ状態にされる。したがって、第１のＣ
ＭＯＳインバータ回路（Ｑ１６．Ｑ１７）は、その出力
がハイインピーダンス状態にされる。このとき、第２の
Ｃ？、’１ｏＳインバータ回路は、上記（’ｆｆ号Ｃの
ロウＬ・ベルと信号ＣのハーイレベルによってＰチャン
ネルＭＯ３ＦＥＴＱ２２とＮチャンネルＭＯ３ＦＥＴＱ
２３が共にオン状態にされて電源電圧Ｖｃｃと回路の接
地電位が供給されることによって動作状態にされる。こ
のように第２のＣＭＯＳインバータ回路は、電源電圧Ｖ
ｃｃが高電圧領域のときに９１作状態にされることより
、動作上限電圧を高（するために、そのロジックスレッ
ショルド電圧が、第３図に点線で示したように比較的低
い電圧ＶＲ２を持つように設定される。これによって、
読み出しハイレベルＶＨの電源電圧Ｖｃｃの上昇に伴う
レベル低下を対して、ロジックスレッショルド電圧ＶＲ
２が低くされるため、そのクロスポイントをより高い電
圧■１°　とすることができる。このことは、書き込み
量不足によって同図に点線で示したような読み出しハイ
レベルＶ　Ｈ’　に対しても、ロジックスレッショルド
電圧ＶＲ２とのクロスポイントをより高い電圧Ｖ２’　
とすることができる。

なお、電源電圧Ｖｃｃが逆に、高いレベルから低いレベ
ルに変化するとき、上記電圧Ｖ３”より低い電圧ｖ３”
において、上記ロジックスレッショルド電圧ＶＲ２から
ＶＲＩへの切り換え、言い換えるならば、第２のＣＭＯ
Ｓインバータ回路に代わって第１のＣＭＯＳインバータ
回路が動作状態にされる。

〔効　果〕

（１）電源電圧の上昇を検出して、異なるロジックスレ
ッショルド電圧を持つ複数のＣＭＯＳインバータ回路を
択一的に動作させることによって、センスレベルを切り
換えることができる。これによって、上記１！源電圧の
上昇に伴って変化する読み出Ｌ　（ｉ　号のレベルに対
応したセンスレベルに切す換えることができるから、動
作上限電圧をより高くすることができるという効果が得
られる。

（２）上記（１）により、比較的低い動作電圧のもとで
は、そのセンスレベルを読み出しハイレベルとロウレベ
ルのはｙ′中間レベルに設定することによって、高速読
み出し動作を行うことができるという効果が得られる。

（３）上記（１）により、書き込み量不足のメモリセル
に対して、ハイレベル側のマージンを大きくできるから
、書き込み不良の教済を行うことができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電圧検出回路
としては、差動回路を用いるもの等何であってもよい。

さらに、センスアンプを構成するＣＭＯＳインバータを
３以上設けて、電源電圧の上昇に伴い低電圧領域、中電
圧領域及び高電圧領域に分けてそれぞれのＣＭＯＳイン
バータ回路を順次に択一的に動作状態にさせ、それぞれ
の動作電圧領域に応じた３つのセンスレベルに切り換え
るようにするものであってもよい。また、上記ＣＭＯＳ
インバータ回路に代えて、ＮチャンネルＭＯ３ＦＥＴ又
はＰチャンネルＭＯ３ＦＥＴからなる駆動ＭＯＳ　Ｆ　
ＥＴと負荷ＭＯ３ＦＥＴからなるインバータ回路を用い
るものであってもよい。

また、複数ビットからなる記憶データを並列的に書込み
／読み出すＥＰＲＯＭ装置にあっては、上記第１図のメ
モリアレイＭ−ＡＲＹとセンスアンプＳＡ及びデータ出
カバソファ及びデータ人力バッファ等を複数個設けるこ
とによって構成できる。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、その記憶情報に従った比較的高いしきい値
電圧又は低いしきい値電圧を持つようにされた記憶素子
を用いたもの、例えばマスクＲＯＭ、ＭＮＯＳ　（メタ
ル・ナイトライド・オキサイド・セミコンダクタ）のよ
うな記憶素子を用いたＥＥＰＲＯＭ等の半導体記憶装置
にも同様に利用でき、これらの記憶回路は、１チツプの
マイクロコンピュータ等のディジタル集積回路に内蔵さ
れるものであってもよい。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、そのセンスアンプと電圧検出回路の一実施例
を示す回路図、 第３図は、記憶情報の読み出し動作を説明するための電
圧特性図である。 ＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲ・・アドレスバッ
ファ・アドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレイ
、ＳＡ・・センスアンプ、ＤＩＢ・・データ人力バッフ
ァ、ＤＯＢ・・データ出カバソファ、Ｃ０ＮＴ・・タイ
ミング制御回路パ・″“ゝ・、

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従ってゲートに結合されるワード線の選
   択レベルに対して高いしきい値電圧又は低いしきい値電
   圧を持つようにされた記憶素子がマトリックス配置され
   て構成されたメモリアレイと、上記メモリアレイの読み
   出し電圧を受け、制御信号に従って動作状態にされ、そ
   の制御信号が形成される動作電圧に従った異なるロジッ
   クスレッショルド電圧を持つようにされた複数のインバ
   ータ回路と、動作電圧レベルを検出して上記複数のイン
   バータ回路を択一的に動作状態にさせる制御信号を形成
   する電圧検出回路とを含むことを特徴とする半導体記憶
   装置。 ２、上記メモリアレイの読み出し電圧は、メモリアレイ
   の共通データ線の信号振幅を制限するレベルリミッタ機
   能を持つ初段増幅回路により形成されるものであること
   を特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ３、上記メモリアレイを構成する記憶素子は、ＦＡＭＯ
   Ｓトランジスタであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体記憶装置。