JPS6325892A

JPS6325892A - 半導体記憶装置

Info

Publication number: JPS6325892A
Application number: JP61167936A
Authority: JP
Inventors: Akira Takahashi; 高橋　昌; Takeshi Furuno; 毅古野; Minoru Fukuda; 実福田; Yoichi Matsuno; 松野　庸一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-18
Filing date: 1986-07-18
Publication date: 1988-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ＦＡＭＯ３（フローティングデート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ）を記
憶素子（メモリセル）とするＥＰＲＯＭ（エレクトリカ
リ・プログラマブル・リード・オンリー・メモ１月装置
に利用して有効な技術に関するものである。

〔従来の技術〕

ＦＡＭＯ５（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ（エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）装置が公知で
ある（例えば、特開昭５４−１５２９３３号公報参照）
。

〔発明が解決しようとする問題点〕

ワード線とデータ線との交点にマトリックス配置された
ＦＡＭＯ３の選択動作は、チップイネーブル信号が供給
されることによって開始される。

この場合、記憶容量を大きくするために、ワード線には
多数のメモリセルが接続されるよう比較的長く配置され
る。。このため、第３図のタイミング図に示すように、
その選択回路であるデコーダ回路の近端側ＷＡに対して
ワード線の遠端側ＷＢでは選択レベルに達するまでに遅
延が生じる。−方、データ線の選択信号線は、カラムス
イッチ回路に対して、はり等距離をもってカラムデコー
ダ回路が配置される。このため、上記ワード線の遠端側
に配置されたメモリセルの読み出し動作においては、先
にデータ線の選択動作が行われることになってしまう、
したがって、選択されるべき記憶素子がワード線の選択
レベルに対して低いしきい値電圧を持つものであっても
、上記ワード線の選択レベルの立ち上がりの遅延によっ
て上記データ線の選択が行われたにもかかわらずオフ状
態のままに置かれる。このため、センスアンプは、共通
データ、ｌＣＤ及び選択されたデータ線りに対してチャ
ージアップを行って、データｉＤ及び共通データ線ＣＤ
を−Ｈハイレベルにした後に、上記ワード線の遠端側Ｗ
Ｂが選択レベルに達することによりデータ線り及び共通
データ線ＣＤの電位がメモリセルにより引き抜かれてロ
ウレベル（論理“１１）の読み出し信号のセンス動作を
行うことになる。このような共通データ線ＣＤ及びデー
タＦｃＤの過充電動作によって、ワード線の遠端側に配
置されるメモリセルのロウレベルの読み出し動作が遅く
されてしまう。メモリアクセスは、上記のようなワース
トケースを考慮して設定されなければならないため、メ
モリアクセスが遅くなるものである。

この発明の目的は、読み出し動作の高速化を図った半導
体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

ホラにおいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアクセス時にカラム系（データ線）選
択回路及びセンスアンプの動作開始タイミングを、口１
り系（ワード線）の選択動作に対して遅れたタイミング
で行うようにするものである。

〔作　用〕

上記した手段によれば、ワード線の遠端側の選択タイミ
ングにぼり同期して、データ線の選択動作及びセンスア
ンプの動作開始タイミングを合わせることができるため
、上記のような過充電が防止ないし軽減できるため、ロ
ウレベルの読み出し動作を高速に行うことができる。

〔実施例〕

第１図には、この発明をＥＰＲＯＭ装置に適用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知の０Ｍ
Ｏ３（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴのｉ板ゲートを構成する。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第１図の電源端子Ｖｃｃに結合される。　　
　　′ 特に制限されないが、この実施例のＥＦＲＯＭ装置は、
図示しない外部端子から供給されるＸ。

Ｙアドレス信号（図示せず）を受けるＸ（ロウ）アドレ
スバッファＸＡＤＢ、Ｙ　（カラム）アドレスバッファ
ＹＡＤＢを通してそれぞれ形成された相補アドレス信号
がＸデコーダＸＤＣＲ，ＹデコーダＹＤＣＲに供給され
る。特に制限されないが、上記アドレスバッファＸＡＤ
Ｂ、ＹＡＤＢは、チップイネーブル信号ＣＥに基づき形
成される図示しない内部チップ選択信号ｃｅにより活性
化され、外部端子からのアドレス信号を取り込み、外部
端子から供給されたアドレス信号と同相の内部アドレス
信号と逆相のアドレス信号とからなる相補アドレス信号
を形成する。

ＸデコーダＸＤＣＲは、上記ＸアドレスバッファＸＡＤ
Ｂを通して供給される相補アドレス信号を解読して、メ
モリアレイＭ−ＡＲＹのワード線Ｗの選択信号を形成す
る。この実施例では、上記ＸデコーダＸＤＣＲは、上記
内部チップ選択信号ｃｏとほゞ同時に発生される、言い
換えるならば、チップイネーブル信号ＣＵＥに従って形
成される活性化パルスｃｅｘにより上記ワード線Ｗの選
択動作を開始する。

ＹデコーダＹＤＣＲは、上記ＹアドレスバッファＹＡＤ
Ｂを通して供給される相補アドレス信号を解読してメモ
リアレイＭ−ＡＲＹのデータ線りの選択信号を形成する
。この実施列では、上記ＹデコーダＹＤＣＲは、後述す
るように上記内部チップ選択信号ｃｅに対して遅延され
た、言い換えるならば、ＸデコーダＸＤＣＲの活性化パ
ルスＣｅｘに対して遅延された活性化パルスｃｅｙによ
り上記データ線りの選択動作を開始する。

なお、上記Ｘ、　ＹデコーダＸＤＣＲ，ＹＤＣＲを構成
する単位回路Ｕ　Ｘ　Ｄ　ＣＲは、例えば、内部アドレ
ス信号と活性化パルスｃ　ｅ　ｘ、　　ｃ　ｅ　ｙを受
けるナンド（ＮＡＮＤ）ゲートｌ１ｉｌＯ路により構成
される。これによって、上記活性化パルスｃ　ｅ　ｘ。

ｃｅｙのハイレベル（論理″１゛）によって、各ナント
ゲート回路は、内部アドレス信号のデコード信号を形成
する。言い換えるならば、ワード線。

データ線の選択信号を形成するものとなる。また、高電
圧によるメモリセルの電気的な書き込み動作を行うため
、上記ナントゲート回路の出力側には、比較的低い電源
電圧Ｖｃｃと書き込み用の高電圧Ｖｐｐが選択的に供給
され、これらの動作電圧と上記デコード出力に応じて動
作するレベル変換回路が設けられる。

上記メモリアレイＭ−ＡＲＹは、代表として示されてい
る複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ素子
・・ＭＯＳＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ２
及びデータ線Ｄ１〜Ｄｎとにより構成されている。メモ
リアレイＭ−ＡＲＹにおいて、同じ行に配置されたＦＡ
ＭＯＳトランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコン
トロールゲートは、それぞれ対応するワード線Ｗｌ　　
（Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ３）
ランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６のドレインは、それ
ぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。上
記ＦＡＭＯＳトランジスタの共通ソース線Ｃ８は、特に
制限されないが、書込み信号７τを受けるディプレッシ
ョン型ＭＯＳ　Ｆ　ＥＴＱ　１０を介して接地されてい
る。このＭＯＳ　Ｆ　ＥＴＱｌｏは、書き込み時に上記
内部制御信号ｗｅのロウレベルによってそのコンダクタ
ンスが比較的小さくされる。これにより、共通ソース線
Ｃ８の電位は、ＭＯ３ＦＥＴＱＩＯのコンダクタンスが
比較的小さくされることによって比較的高い電位にされ
る。この共通ソース線Ｃ８の電位が比較的高（されると
ＦＡＭＯ３）ランジスタのしきい値電圧は比較的高くさ
れる。したがって、データ線に書き込み高電圧が供給さ
れ、ワード線が非選択とされることによって非選択とさ
れたＦＡＭＯＳトランジスタの実効的なしきい値電圧が
高くされるため、それに流れるリーク電流を小さくでき
る。

これによって、外部端子から供給される書き込み電流が
効率よく選択されたＦＡＭＯ３）ランジスタに供給され
るので、効率的な書き込み動作を行うことができる。な
お、読み出し動作時には、上記制御信号マτのハイレベ
ルによってＭＯ３ＦＥＴＱＩＯのコンダクタンスは、比
較的大きくされる。これにより、読み出し速度を速くす
るものである。

上記各データ線Ｄ１〜Ｄｎは、上記アドレスデコーダＤ
ＣＲ（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチＭＯＳ　Ｆ　ＥＴＱ７〜Ｑ９を介し
て、共通データ線ＣＤに接続される。共通データ線ＣＤ
には、外部端子Ｉ１０から入力される書込み信号を受け
る書込み用のデータ入カバソファＤＩＢの出力端子が接
続される。

以上の各ＭＯＳ　Ｆ　ＥＴは、ＮチャンネルＭＯ３ＦＥ
Ｔにより構成されている。

上記共通データ線ＣＤには、センスアンプＳＡの入力段
回路を構成し、次に説明する初段増幅回路が設けられる
。

上記共通データ線ＣＤには、そのソースが接続されたＮ
チャンネル型の増幅ＭＯ３ＦＥＴＱＩ　１が設けられる
。この増幅ＭＯ３ＦＥＴＱＩ　１のドレインと電源電圧
端子Ｖｃｃとの間には、Ｐチャンネル型の負荷ＭＯ３Ｆ
ＥＴＱＩ　２が設けられる。

上記負荷ＭＯ３ＦＥＴＱ１２は、読み出し動作のために
共通データ線ＣＤ及び選択されるデータ線に読み出し電
流を流すような動作を行う。

上記増幅ＭＯ３ＦＥＴＱＩ　１の感度を高くするため、
共通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯ
３ＦＥＴＱＩ　３とＰチャンネル型の負荷ＭＯ３ＦＥＴ
ＱＩ　４とからなる反転増幅回路の入力である駆動ＭＯ
３ＦＥＴＱＩ　３のゲートに供給される。この反転増幅
回路の出力電圧は、上記増幅ＭＯ３ＦＥＴＱＩ　１のゲ
ートに供給される。

さらに、センスアンプの非動作期間での無駄な電流消費
を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲート
と回路の接地電位点との間には、ＮチャンネルＭＯ３Ｆ
ＥＴＱＩ　５が設けられる。このＭＯ３ＦＥＴＱ１５と
上記ＰチャンネルＭｏ５ＦＥＴＱ１４のゲートは、共通
にセンスアンプの動作タイミング信号７τが供給される
。このタイミング信号ｓｃは、上記ＹデコーダＹＤＣＲ
の活性化パルスｃｅｙとはり同期して発生される。すな
わち、センスアンプの活性化パルスＴτは、後述するよ
うに上記ＸデコーダＸＤＣＲの活性化パルスｃｅｘに対
して遅延されたタイミングで発生させられる。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ＳＣはロウレベルにされ、ＭＯ３ＦＥＴＱ
Ｉ　４はオン状態に、ＭＯＳ　Ｆ　ＥＴＱ１５はオフ状
態にされる。そして、デコーダＸＤＣＲ，ＹＤＣＲによ
って選択されたメモリセルは、書込みデータに従って、
ワード線選択レベルに対して高いしきい値電圧か又は低
いしきい値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ３ＦＥＴＱ１２とＱｌｌからの電流供給によって比
較的ハイレベルにされる。

一方、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、共通データ線ＣＤは比
較的ロウレベルにされる。この場合、共通データ４％　
ＣＤのハイレベルは、このハイレベルの電位を受ける反
転増幅回路により形成された比較的低いレベルの出力電
圧がＭＯ３ＦＥＴＱ１１のゲートに供給されることによ
って比較的低い電位に制限される。一方、共通データｖ
ＡＣＤのロウレベルは、このロウレベルの電位を受ける
反転増幅回路により形成された比較的高いレベルの電圧
がＭＯ３ＦＥＴＱＩ　１のゲートに供給されることによ
って比較的高い電位に制限される。このような共通デー
タ線ＣＤのハイレベルとロウレベルとを制限すると、こ
の共通データ線ＣＤ等に信号変化速度を制限する浮遊容
量等の容量が存在するにかかわらずに、読み出しの真速
化を図ることができる。すなわち、複数のメモリセルか
らのデータを次々に読み出すような場合において共通デ
ータ！＋１ＣＤの一方のレベルが他方のレベルへ変化さ
せられるまでの時間を短くすることができる。このよう
な高速動作読み出し動作のために、上記負１Ｍ０ｓＦＥ
ＴＱ１２のコンダクタンスは比較的大きく設定される。

なお、上記増幅用（７）ＭＯ３ＦＥＴＱＩ　ｌは、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路によって構成されたセンスアン
プＳＡに伝える。そして、このセンスアンプＳＡの出力
信号は、データ出力バッファＤＯＢを介して上記外部端
子Ｉ１０から送出される。

タイミング制御回路Ｃ０ＮＴは、外部端子ＣＢ。

ＯＲ，ＰＧＭ及びｖｐｐに供給されるチップイネーブル
信号、アウトプットイネーブル信号、プログラム信号及
び書込み用高電圧に応じて、内部制御信号ｃｅ、ｗｅ、
ｓｃ等のタイミング信号、及びアドレスデコーダに選択
的に供給する読み出し用低電圧Ｖｃｃ／書き込み用高電
圧ＶｐＩ）を出力する。

例えば、チップイネーブル信号ＣＥがロウレベルで、ア
ウトプットイネーブル信号ＯＥがハイレベルで、プログ
ラム信号ＰＧＭがロウレベルなら、書き込みモードとさ
れ、上記内部信号ｗｅはロウレベルに、及びｃ　ｅ　ｘ
、　　ｃ　ｅ　ｙ及び丁τはハイレベルにされる。そし
て、デコーダＸＤＣＲ，ＹＤＣＲ及びデータ入力回路Ｄ
ＩＢには、その動作電圧として高電圧ｖｐｐが供給され
る。

また、チップイネーブル信号ＣＥがロウレベルで、アウ
トプットイネーブル信号ＯＥがロウレベルで、プログラ
ム信号ＰＧＭがハイレベルでＶｐｐが書込み用高電圧な
ら、ベリファイモードとされ、上記内部信号τ、ｃｅｘ
及びｃｅｙはハイレベルに、ＳＣはロウレベルにされる
。このベリファイモードでは、各回路ＸＤＣＲ，ＹＤＣ
Ｒ及びＤＩＢには、その動作電圧が上記高電圧Ｖｌ）Ｇ
ｌから電源電圧Ｖｃｃのように切り換えられて供給され
る。

さらに、チップイネーブル信号ＣＥがロウレベルで、ア
ウトプットイネーブル信号ＯＥがロウレベルで、プログ
ラム信号Ｐ　Ｇ　Ｍがハイレベルでｖｐｐが読み出し用
低電圧（Ｖｃｃと同じレベル）なら、読み出しモードと
され、上記内部信号漬、ｃｅＸ及びＣＬ！ｙ及びｓｃは
バーＣレベルに、丁フはロウレベルにされる。

第２図には、この実施例の読み出し動作の一例を説明す
るためのタイミング図が示されている。

チンブイネーブル信号ＣＥがロウレベルにされると（図
示しないアウトプットイネーブル信号ＯＥがロウ【ノベ
ル、ｖｐｐが読み出し用の低電圧Ｖｃｃのとき）、上記
信号ＣＥのロウレベルにより内部チップ選択信号ｃｅが
ハイレベルになり、アドレスバッファＸＡＤＢとＹＡＤ
Ｂは、外部端子から供給されるアドレス信号の取り込み
を行う（図示せず）。

上記信号ＣＥのロウレベルに応じて、ＸデコーダＸＤＣ
Ｒの活性化パルスｃｏｘは、比較的早いタイミングでハ
イレベルにされる。これによって、Ｘデコーダ回路ＸＤ
ＣＲが動作を開始して、入力されたアドレス信号を解読
して１つのワード線Ｗの選択信号を形成する。このとき
、ワード線Ｗにおける上記ＸデコーダＸＤＣＲの近端側
ＷＡの電位は、早いタイミングで選択レベルに達するが
、遠端側ＷＢの電位は遅れて選択レベルに立ち上がる。

この実施例では、タイミング制御回路Ｃ０ＮＴは、Ｙデ
コーダＹＤＣＲ及びセンスアンプの活性化パルスｃｅｙ
、Ｔ下を、上記パルスｃｅｘに対して遅延された信号と
される。これらのパルス信号ｃｅｙの立ち上がりタイミ
ング及びＴτの立ち下がりタイミングは、上記ワード線
Ｗの遠端側ＷＢにおける選択レベルの立ち上がりタイミ
ングとは！゛一致するくことが最も望ましい。

このように、カラム系の選択動作タイミングとセンスア
ンプの動作タイミングとが遅延されているため、例えば
、上記ワード線Ｗの遠端側ＷＢに配置されたメモリセル
の読み出し動作において、」二記メモリセルのしきい値
電圧がワード線の選択レベルに対して低いしきい値電圧
を持つようにされていた場合においても、上記カラムス
イッチＭＯ３ＦＥＴがオフ状態、センスアンプが非動作
状態に置かれるため、前述のような過充電が行われない
、そして、上記遠端側ＷＢの電位が所望の選択レベルに
されるのとほゞ同時にカラムスイッチＭＯ３ＦＥＴがオ
ン状態に、センスアンプが動作状態にされる。これによ
り、前述のような過充電によって共通データ線ＣＤ及び
データ線りの電位が一旦ハイレベルにされた後にロウレ
ベルに変化することがなく、メモリセルを通して流れる
電流によってすみやかにロウレベルに変化する。これに
よって、高速読み出しを行うことができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１）メモリアクセス時にカラム系（データ線）選択回
路及びセンスアンプの動作開始タイミングを、ロウ系（
ワード線）の選択動作に対して遅れたタイミングで行う
ようにすることによって、ワード線の遠端側の選択タイ
ミングにはゾ同期して、データ線の選択動作及びセンス
アンプの動作開始タイミングを合わせることができる。

これにより、前述のような過充電が防止ないし軽減でき
るため、読み出し動作の高速化を図ることができるとい
う効果が得られる。

（２）上記（１）により、センスアンプから一時的な反
転信号が出力されないから、比較的大きな負荷容量を駆
動するために、大きな駆動電流を流すようにされた出力
ＭＯＳ　Ｆ　ＥＴを含む出力回路において、上記センス
アンプの出力に応じた反転信号が出力されなくなる。こ
のため、出力回路での動作の高速化が図られるとともに
、上記−時的な反転出力動作による電源供給線や回路の
接地線に発生するノイズを低減できるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、カラム系の選
択動作は、アドレスバッファの活性化パルスに遅延を設
けて、Ｘデコーダへのアドレス信号の供給を遅らせて、
データ線の選択動作を遅らせるようにするものであって
もよい。なお、カラム系の選択タイミング及びセンスア
ンプの動作タイミングは、必ずしもワード線の遠端側の
選択タイミングに合わせる必要はない、少なくとも、ワ
ード線の選択タイミングよりデータ線の選択タイミング
及びセンスアンプの動作タイミングを遅らせることによ
って、前述のような過充電の軽減を図ることができるか
ら、読み出し動作速度を改善を図ることができるもので
ある。

なお、複数ビットからなる記憶データを並列的に書込み
／読み出すＥＰＲＯＭ装置にあっては、上記第１図のメ
モリアレイＭ−ＡＲＹとセンスアンプＳＡ及びデータ出
カバソファ及びデータ入カバソファ等を複数個設けるこ
とによって構成できる。

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、書き込み動作のために高電圧を必要とし、
比較的低い電圧により読み出し動作を行うＭＮＯＳ　（
メタル・ナイトライド・オキサイド・セミコンダクタ）
のような記　Ａ憶素子を用いて電気的な消去を行うこと
ができるＥＥＰＲＯＭ、及びマスクＲＯＭ等の不揮発性
記憶素子により構成された半導体記憶装置にも同様に利
用でき、これらの記憶回路は、１チフブのマイクロコン
ピュータ等に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すわなち、メモリアクセス時にカラム系選択回路及び
センスアンプの動作開始タイミングを、ロウ系の選択動
作に対して遅れたタイミングで行うようにすることによ
って、ワード線の遠端側の選択タイミングにはり同期し
て、データ線の選択動作及びセンスアンプの動作開始タ
イミングを合わせることができるから、共通データ線や
選択されるデータ線への過充電の防止ないし軽減が図ら
れることによって、読み出し動作の高速化を図ることが
できる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、第２図は、その読み出し動作の一例を説明するためのタ
イミング図、第３図は、従来の読み出し動作を説明するためのタイミ
ング図である。

Claims

【特許請求の範囲】１、記憶情報に従ってゲートに結合されるワード線の選
択レベルに対して高いしきい値電圧又は低いしきい値電
圧を持つようにされた記憶素子がワード線とデータ線と
の交点にマトリックス配置されて構成されたメモリアレ
イと、上記データ線を共通データ線に接続させるカラム
スイッチ回路と、上記ワード線の選択動作を行うロウ系
の選択回路と、上記データ線の選択動作を行うカラム系
の選択回路と、上記共通データ線の信号を受けるセンス
アンプとを含み、メモリアクセス時に上記カラム系選択
回路及びセンスアンプの動作開始タイミングを、上記ロ
ウ系の選択動作に対して遅れたタイミングで行うことを
特徴とする半導体記憶装置。２、上記カラム系選択回路及びセンスアンプの動作開始
タイミングは、カラム系選択回路に対して遠端側のワー
ド線が所定の選択レベルにされるタイミングとほゞ一致
するように設定されるものであることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。３、上記記憶素子は、フローティングゲートへの電荷の
注入によって、電気的な書き込み動作が行われるもので
あることを特徴とする特許請求の範囲第１又は第２項記
載の半導体記憶装置。