JP2555396B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、書き込みモード
のとき、選択されたワード線におけるメモリセルの情報
を一旦読み出してラッチ回路に保持させてそのラッチ回
路に書き込むべきデータを供給するという第１書き込み
モードと、この後メモリセルの消去動作を行って上記ラ
ッチ回路に保持された書き込み信号によりメモリセルへ
の書き込みを行うという第２書き込みモードとを備えた
EEPROM（エレクトリカリ・イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して有効な技術
に関するものである。

〔従来の技術〕

データの電気的な書き込み及び消去が可能な半導体不
揮発性記憶素子、例えばMNOS（メタル・ナイトライド・
オキサイド・セミコンダクタ）は、比較的薄いシリコン
酸化膜とその上に形成され比較的厚いシリコン窒化膜
（ナイトライド）との２層構造のゲート絶縁膜を持つ絶
縁ゲート電界効果トランジスタ（以下、単にMNOSトラン
ジスタという）であり、記憶情報の書込みだけでなく消
去も電気的に行うことができる。MNOS技術は、例えば特
開昭56-156370公報に記載されている。

消去状態もしくは記憶情報が書込まれていない状態で
は、Ｎチャンネル型MNOSトランジスタのしきい値電圧は
負の電圧になっている。記憶情報の書込み又は消去のた
めに、ゲート絶縁膜には、トンネル現象によりキャリア
の注入が生じるような高電界が作用させられる。

上記公報に従うと、MNOSトランジスタは、Ｎ型半導体
基板に形成されたＰ型ウェル領域に形成される。また、
周辺回路を構成するMOSFETが、MNOSトランジスタのため
のウェル領域に対して独立にされたウェル領域に形成さ
れる。

書込み動作において、MNOSトランジスタの基体ゲート
としてのウェル領域には、例えばほゞ回路の接地電位の
0Vが印加され、ゲートには、書き込みのための高電圧が
印加される。ソース領域及びドレイン領域には、書込む
べき情報に応じてほゞ0Vの低電圧又は書き込みレベルの
高電圧が印加される。このときMNOSトランジスタのチャ
ンネル形成領域、すなわちソース領域及びドレイン領域
との間のシリコン領域表面には、上記ゲートの正の高電
圧に応じてチャンネルが誘導される。このチャンネルの
電位はソース領域及びドレイン領域の電位と等しくな
る。ソース領域及びドレイン領域に上記のように0Vの電
圧が印加されるとゲート絶縁膜には上記ゲートの高電圧
に応じた高電界が作用する。その結果、ゲート絶縁膜に
はトンネル現象によりチャンネルからキャリアとしての
電子が注入される。これによって、MNOSのしきい値値電
圧は、例えば負の電圧から正の電圧に変化する。

ソース領域及びドレイン領域に書き込みレベルの高電
圧が印加された場合、ゲートとチャンネルとの間の電位
差が小さい値にされる。このような小電圧差では、トン
ネル現象による電子の注入を起こさせるには不十分とな
る。そのため、MNOSのしきい値電圧は変化しない。

また、消去の場合には、MNOSトランジスタのゲートに
0Vを与えながらその基体ゲートとしてのウェル領域に正
の高電圧を印加して、逆方向のトンネル現象を生じしめ
て、キャリアとしての電子を基体ゲートに戻すことによ
り行われる。

〔発明が解決しようとする課題〕

本願出願人においては、この発明に先立ってEEPROM装
置の書き換えを簡便にするため、書き込みモードが指示
されると、選択されたワード線におけるメモリセルの記
憶情報を読み出してラッチ回路に取り込み（データ退
避）、そのラッチ回路に書き換えるべきデータを供給
し、上記メモリセルの消去動作を行った後に上記ラッチ
回路の保持情報に従った書き込みを行うという書き込み
方式を開発した。このような一連の各動作ステップは、
基準時間信号を受けるタイマー回路によって形成される
時間信号によって管理される。

ところで、メモリセルの高速読み出し動作のために
は、データ線のプリチャージレベルをセンスアンプの動
作電圧付近に設定することが考えられる。この構成で
は、選択されたメモリセルによりプリチャージされたデ
ータ線のレベルを、センスアンプにおいてロウレベルと
見倣されるレベルへの引き抜きが速くできる。

しかしながら、上記のような書き込みモードにおいて
は、上記メモリセルの記憶情報をラッチ回路に退避させ
る必要があるため、プリチャージレベルを上記のように
低くすると、ラッチ回路に伝えられるハイレベル（プリ
チャージレベル）の信号レベルが低くなるため、ラッチ
回路へのデータ転送、言い換えるならば、ラッチ回路の
反転動作を難しくする。それ故、上記のようなEEPROMに
おけるデータ線のプリチャジレベルとしては、電源電圧
レベルのような比較的高いレベルに設定する必要があ
り、読み出し動作での高速化を妨げる原因になってい
る。

この発明の目的は、ラッチ回路への確実なデータ退避
を行うとともに、高速読み出しを可能にしたEEPROMのよ
うな半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルの記憶情報をラッチ回路に退避させる構成を
採るEEPROMにおいて、上記メモリセルの記憶情報をラッ
チ回路に転送させる書き込み動作のとき、メモリセルが
結合されたデータ線を電源電圧のような電圧レベルにプ
リチャージする第１のプリチャージ回路と、上記メモリ
セルの記憶情報を読み出し動作のとき、上記データ線を
センスアンプの動作電圧付近にプリチャージする第２の
プリチャージ回路とを設けて、それぞれの動作モードに
応じたプリチャージレベルを設定する。

〔作用〕

上記した手段によれば、書き込みモードと読み出しモ
ードに応じて、データ線のプリチャージレベルが最適に
設定できる。

〔実施例〕

第２図には、この発明が適用されるEEPROMの一実施例
の要部回路図が示されている。

この実施例のEEPROM装置は、図示しないアドレスバッ
ファやＸデコーダＸ−DCR及びＹデコーダＹ−DCRからな
るアドレス選択回路と、このアドレス選択回路の出力信
号や制御信号に応答して書き込み／消去動作のための電
圧を形成する回路、及び上記制御信号を形成する制御回
路CONTを含んでいる。

EEPROM装置は、特に制限されないが、外部から供給さ
れる＋5Vのような比較的低い電源電圧Vccと、−12Vのよ
うな負の高電圧−Vppとによって動作される。上記選択
回路を構成するＸアドレスデコーダＸ−DCR等は、CMOS
回路により構成される。CMOS回路は、＋5Vのような比較
的低い電源電圧Vccが供給されることによって、その動
作を行う。したがって、アドレスデコーダＸ−DCR及び
Ｙ−DCRにより形成される選択／非選択信号のレベル
は、ほゞ＋5Vとされ、ロウレベルは、ほゞ回路の接地電
位の0Vにされる。

図示のEEPROMを構成する素子構造それ自体は、本発明
に直接関係が無いので図示しないけれども、その概要は
次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコン
から成るような半導体基板上に形成される。MNOSトラン
ジスタは、Ｎチャンネル型とされ、それは、上記半導体
基板の表面に形成されたＰ型ウェル領域もしくはＰ型半
導体領域上に形成される。Ｎチャンネル型MOSFETは、同
様にＰ型半導体領域上に形成される。

Ｐチャンネル型MOSFETは、上記半導体基板上に形成さ
れる。

１つのメモリセルは、特に制限されないが、１つのMN
OSトランジスタと、それに直列接続された２つのMOSFET
とから構成される。１つのメモリセルにおいて、１つの
MNOSトランジスタと２つのMOSFETは、例えばNNOSトラン
ジスタのゲート電極に対してそれぞれ２つのMOSFETのゲ
ート電極の一部がオーバーラップされるようないわゆる
スタックゲート構造とされる。これによって、メモリセ
ルのサイズは、それを構成する１つのMNOSトランジスタ
と２つのMOSFETとが実質的に一体構造にされることにな
り、小型化される。

各メモリセルは、特に制限されないが、共通のウェル
領域に形成される。Ｘデコーダ、ＹデコーダのようなCM
OS回路を構成するためのＮチャンネルMOSFETは、各メモ
リセルのための共通のＰ型ウェル領域に対して独立にさ
れたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成
される複数のＰチャンネルMOSFETに対する共通の基体ゲ
ートを構成し、回路の電源電圧Vccレベルにされる。CMO
S回路を構成するためのＮチャンネルMOSFETの基体ゲー
トとしてのウェル領域は、回路の接地電位０ボルトに維
持される。

第２図において、メモリアレイＭ−ARYは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、MNOSトランジスタQ2と、そのドレインと
データ線（ビット線もしくはディジット線）D1との間に
設けられたアドレス選択用MOSFETQ1と、特に制限されな
いが、上記MNOSトランジスタQ2のソースと共通ソース線
との間に設けられた分離用MOSFETQ3とから構成される。
なお、前述のようなスタックゲート構造が採用される場
合、MNOSトランジスタQ2のチャンネル形成領域にMOSFET
Q1、Q3のチャンネル形成領域が直接的に隣接されること
になる。それ故に、MNOSトランジスタQ2のドレイン、ソ
ースは、便宜上の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレ
ス選択用MOSFETQ1等のゲートは、第１ワード線W11に共
通接続され、それに対応されたMNOSトランジスタQ2等の
ゲートは、第２ワード線W12に共通接続されている。同
様に他の同一の行に配置されたメモリセルアドレス選択
用MOSFET及びMNOSトランジスタのゲートは、それぞれ第
１ワード線W21,W22に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用MO
SFETQ1等のドレインは、データ線線D1に共通接続されて
いる。同様に他の同一の列に配置されたメモリセルのア
ドレス選択用MOSFETのドレインは、それぞれデータ線D2
に共通接続されている。

各メモリセルにおける分離用MOSFETQ3のソースは共通
にされ、共通ソース線CSを構成している。

この実施例のメモリアレイＭ−ARYは、ほゞ次のよう
な電位によって動作される。

まず、読み出し動作において、ウェル領域WELLの電位
Vwは、ほゞ回路の接地電位０ボルトに等しいロウレベル
にされる。共通ソース線CSは、接地電位と実質的に等し
いロウレベルにされる。分離用MOSFETQ3のゲートに結合
された制御線は、これらのMOSFETQ3をオン状態にさせる
ように、ほゞ電源電圧Vccに等しいようなハイレベルに
される。それぞれMNOSトランジスタのゲート電極に結合
された第２ワード線W12ないしW22は、ほゞ接地電位に等
しいような電位、すなわちMNOSトランジスタの高しきい
値電圧と低しきい値電圧との間の電圧とされる。第１ワ
ード線W11ないしW21のうちの選択されれるべきワード線
は、ほゞ電源電位Vccに等しいような選択レベルもしく
はハイレベルされ、残りのワード線すなわち非選択ワー
ド線は、ほゞ接地電位に等しいような非選択レベルもし
くはロウレベルにされる。データ線D1ないしD2のうちの
選択されるべきデータ線には、センス電流が供給され
る。第１ワード線によって選択されたメモリセスにおけ
るMNOSトランジスタが低しきい値電圧を持っているな
ら、そのメモリセルは、それが結合されたデータ線に対
して電流通路を形成する。選択されたメモリセルにおけ
るMNOSトランジスタが高しきい値電圧を持っているな
ら、そのメモリセルは、実質的に電流通路を形成しな
い。従ってメモリセルのデータの読み出しは、センス電
流の検出によって行われる。

書き込み動作において、ウェル領域WELLは、ほゞ−Vp
pに等しいような負の高電圧にされ、分離用MOSFETQ3の
ゲート電極に結合された制御線は、それらのMOSFETQ3を
オフ状態にさせるように負の高電位にされる。第１ワー
ド線W11ないしW21のうち１つのワード線はほゞ電源電圧
Vccに等しいような選択レベルにされ、残りの第１ワー
ド線はほゞ接地電位に等しいような非選択レベルもしく
はロウレベルにされる。第２ワード線W12ないしW22のう
ち選択されたワード線は、ほゞ電源電圧Vccに等しいよ
うな選択レベルにされ、残りの第２ワード線は、電圧−
Vppに近い負の高電圧にされる。データ線は、メモリセ
ルに書き込まれるべきデータに応じて、ほゞ電源電圧Vc
cに等しいようなハイレベルもしくは負電圧−Vppに近い
負の高電圧を持つロウレベルにされる。

消去動作において、ウェル領域WELL及び共通ソース線
CSは、ほゞ電源電圧Vccに等しいような消去レベルもし
くはハイレベルにされる。第１ワード線W11ないしW21は
及び第２ワード線W12ないしW22は、消去のために、基本
的にはそれぞれ回路の電源電圧Vccにほゞ等しいレベル
及び電圧−Vppに実質的に等しいレベルされる。しかし
ながら、この実施例に従うと、特に制限されないが、各
メモリ行毎のメモリセルの消去が可能となるように、第
１、第２ワード線のレベルが決定される。第１ワード線
W11ないしW21のうちの消去が必要とされるメモリ行に対
応された第１ワード線は、ほゞ電源電圧Vccに等しいよ
うな消去レベルにされ、消去が必要とされないメモリ行
に対応された第１ワード線は、ほゞ回路の接地電位のよ
うな非消去レベルにされる。第２ワード線W12ないしW22
のうちの上記消去レベルにされる第１ワード線と対応す
る第２ワード線は、ほゞ負電圧−Vppに等しいような消
去レベルにされ、上記非消去レベルにされる第１ワード
線と対応する第２ワード線は、ほゞ電源電圧Vccに等し
いような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すな
わちMNOSトランジスタの基体ゲートに電源電圧Vccを印
加することによって各MNOSトランジスタの記憶情報を消
去する構成がとられる。他方、CMOS回路を構成するＮチ
ャンネルMOSFETの基体ゲートは、MNOSトランジスタの基
体ゲートとは独立に、例えば０ボルトのような電位にさ
れることが必要とされる。それ故に、前述のように各メ
モリセルの基体ゲート、すなわち、メモリアレイＭ−AR
Yが形成された半導体領域WELLは、Ｘデコーダ,Yデコー
ダ等の周辺回路を構成するＮチャンネルMOSFETが形成さ
れる半導体領域（ウェル領域）と電気的に分離される。

なお、メモリアレイＭ−ARYの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞれ独立のウェル
領域に形成したり、同じ行もしくは列に配置されるメモ
リセルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイＭ−ARYは１つの共通なウェル領域W
ELLに形成される。

上記第１、第２ワード線W11ないしW21及びW12ないしW
22は、それぞれＸデコーダＸ−DCRによって駆動され
る。ＸデコーダＸ−DCRは、特に制限されないが、メモ
リアレイＭ−ARYのメモリ行に一対一対応された複数の
単位デコーダ回路から成る。１つの単位デコーダ回路
は、例えば図示のような、アドレス信号を受けるノア
（NOR）ゲート回路NOR1、ゲート回路Ｇ及びレベル変換
回路LVCから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時におい
て、それに対応されたノアゲート回路の出力を、対応の
第１ワード線に伝達させ、また書き込み動作において対
応のノアゲート回路の出力にかかわらずに第１ワード線
を回路の接地電位に実質的に等しいレベルにさせる構成
とされる。この実施例に従うと、ゲート回路Ｇは、前述
の選択消去動作を可能とするために、読み出し動作時と
ともに、消去動作時においても、それに対応されたノア
ゲート回路の出力を対応の第１ワード線に伝達させるよ
うに構成される。

レベル変換回路LVCは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をほゞ電源電圧
Vccに等しい選択レベルにさせ、ノアゲート回路の出力
がロウレベルの非選択レベルならそれに応じて第２ワー
ド線をほゞ負電圧−Vppに等しい非選択レベルにさせ
る。レベル変換回路LVCは、また消去動作時において、
それに対応されたノアゲート回路の出力がハイレベルの
選択レベルならそれに応じて第２ワード線をほゞ負電圧
−Vppに等しい消去選択レベルにさせ、ノアゲート回路
の出力がロウレベルの非選択レベルならそれに応じて第
２ワード線をほゞ電源電圧Vccに等しい消去非選択レベ
ルにさせる。

分離用MOSFETQ3等のゲートは、制御電圧発生回路Vig
−Ｇにより形成される制御電圧Vigが供給される制御線
に共通結合されている。これら分離用MOSFETQ3等のソー
スは、それぞれ共通化されて共通ソース線CSを構成す
る。上記分離用MOSFETQ3に供給される制御電圧Vigは、M
NOSトランジスタへ後述するような書き込み動作におい
て、第２ワード線W21ないしW22のうちの選択されるべき
メモリセルが結合されたワード線がハイレベル（5V）と
され、基体ゲートとしてのウェル領域WELLが約−12Vと
されるとともに、データ線例えばD1が約−10Vにされた
とき、上記MOSFETQ3をオフ状態にさせるように約−10V
のような低い電位にされる。これにより、例えデータ線
D2が＋5Vのようなハイレベルにされていても、データ線
D2から上記書き込みを行うべきメモリセル側に電流が流
れ込むのが防止される。

共通ソース線CSは、共通ソース線駆動回路DVRの出力
端子に結合されている。

駆動回路DVRは、基本的には、消去動作時に共通ソー
ス線CSをほゞ電源電圧Vccレベルに駆動することがで
き、また読み出し動作時に共通ソース線CSをほゞ回路の
接地電位にまで駆動することができる出力特性を持てば
良い。これによって、消去動作において、ウェル領域WE
LLが電源電圧Vccレベルにされたとき、MOSFETQ3の共通
ソース線CSに結合された電極とウェル領域WELLとの間の
接合が順方向にバイアスされてしまうことを防ぐことが
できる。また、読み出し動作に必要とされる電流経路
を、共通ソース線CSと回路の接地点との間に形成させる
ことができる。

駆動回路CVRは、特に制限されないが、第２図に示さ
れているように、回路の電源端子Vccと共通ソース線CS
との間に設けられたMOSFETQ6、共通ソース線CSと回路の
接地点との間に並列接続されたMOSFETQ7及びQ8、及びCM
OSインバータ回路IVから成る。

上記MOSFETQ7,Q8のゲートには、制御信号erが供給さ
れ、MOSFETQ6のゲートには、上記制御信号erがインバー
タ回路IVによって反転されて供給される。これにより、
上記MOSFETQ7,Q8とQ6は、上記制御信号erのレベルに応
じて相補的にオン／オフ状態にされる。制御信号erは、
基本的には、消去動作時においてMOSFETQ6をオン状態に
させ、かつMOSFETQ7及びQ8をオフ状態にさせるようにほ
ゞ電源電圧Vccに等しいようなハイレベルにされ、読み
出し及び書き込み動作時において、ほゞ０ボルトに等し
いようなロウレベルにされる。この実施例に従うと、制
御信号erは、ウェル領域WELLに形成されたMOSFET等によ
って形成されたPN接合が順方向バイアス状態にされてし
まうことを防ぐように、ウェル領域の電位の変化タイミ
ングに対応してその出力タイミングが制御される。

この実施例に従うと、第２ワード線W12,W22と共通ソ
ース領域CSとの間に、それぞれMOSFETQ4,Q5が設けられ
ている。これらのMOSFETQ4,Q5は、制御信号▲
▼によってスイッチ制御される。特に制限されない
が、制御信号▲▼は、そのハイレルがほゞ電
源電圧Vccに等しいレベルにされ、そのロウレベルがほ
ゞ接地電位に等しいレベルにされる。MOSFETQ4,Q5は、
第２ワード線W12,W22に負電位が与えられたときでも良
好にオフ状態にされるように、Ｐチャンネル型にされ
る。スイッチMOSFETQ4,Q5等は、読み出し動作のとき
に、MNOSトランジスタQ2等のゲートと共通ソース線CSを
短絡して両者を同電位にするようにオン状態にされる。
これらのスイッチMOSFETQ4,Q5は、次の理由によって各
第２ワード線と共通ソース線CSとの間に設けられてい
る。

すなわち、駆動回路DVRにおけるMOFETQ7,Q8は、読み
出し動作時に制御信号erがほゞ０ボルトに等しいロウレ
ベルにされることによってオン状態にされる。この場
合、MOSFETQ7,Q8は、それらが図示のように並列接続さ
れているけれども、無視し得ないオン抵抗を持つ。その
結果、共通ソース線CSは、読み出し時にそれに流れる電
流によってその電位が上昇する。特に、MOSFETQ7,Q8が
Ｐチャンネル型から成る場合、これらのMOSFETQ7,Q8
は、共通ソース線CSを回路の接地電位にまで変化させる
ような駆動能力を持たないので、共通ソース線CSの電位
の浮き上がり量が大きくなる。すなわち、MOSFETQ7,Q8
は、それにおける共通ソース線CSに結合された電流転送
電極が、メモリアレイＭ−ARY及び共通ソース線CSを介
して与えられる正電位に対してソース電極として作用す
ることになるので、共通ソース線CSがそれぞれのしきい
値電圧以下の電位になると実質的にオフ状態になる。こ
のような共通ソース線CSの電位の上昇は、MNOSトランジ
スタの基板効果による実効的なしきい値電圧の増大をも
たらし、低しきい値電圧を持つべきMNOSトランジスタの
コンダクタンスを減少させる。言い換えると、低いしき
い値電圧持つMNOSトランジスタを介して流れる読み出し
電流が減少される。上記短絡MOSFETQ4,Q5は、読み出し
動作時に各第２ワード線W12,W22の電位を共通ソース線C
Sの電位と実質的に等しくさせ、これによってMNOSトラ
ンジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイＭ−ARYが形成されるウェル領域WEL
Lには、制御電圧発生回路Vw−Ｇにより形成された制御
電圧Vw−Ｇが供給される。この電圧Vwは、書き込み動作
のときに約−12Vのような負の高電圧にされ、消去動作
のときに約＋5Vの電位にされ、それ以外において約0Vに
される。

この実施例では、読み出し動作の高速化を図るため
に、メモリアレイＭ−ARYの各データ線D1,D2には、デー
タ線D1,D2をカラムスイッチMOSFETQ9,Q10と電気的に分
離させるＮチャンネルMOSFETQ11,Q12が設けられる。す
なわち、上記各データ線D1,D2等と共通データ線CDとの
間には、上記MOSFETQ11,Q12等とＹゲート（カラムスイ
ッチ）回路Ｃ−SWとしてのＮチャンネルMOSFETQQ9,Q10
等がそれぞれ直列形態に設けられる。上記データ線分離
用のMOSFETQ11,Q12は、上記MNOSトランジスタと同じＰ
型のウェル領域WELLに形成される。これらのMOSFEQ11,Q
12のゲートには、制御電圧発生回路Vc−Ｇにより形成さ
れる制御電圧Vcが供給される。この制御電圧Vcは、書き
込み動作状態のときのみ、−12Vのような負の高電圧に
され、それ以外の読み出し及び消去動作状態のときに
は、電源電圧Vccのようなハイレベルにされる。これに
よって、上記MOSFETQ11,Q12は、書き込み動作状態のと
きにオフ状態にされる。また、上記MOSFETQ11,Q12は、
消去動作状態のとき上記ウェル領域WELLが電源電圧Vcc
のようなハイレベルにされることによってオフ状態にさ
れる。それ故、上記MOSFETQ11,Q12は、読み出し動作状
態のときにのみオン状態にされる。これによって、書き
込み動作の時に、上記MOSFETQ11,Q12等がオフ状態にさ
れるから、データ線の電位が負の高電圧にされても後述
するカラムスイッチMOSFETQ9,Q10との接続点がフローテ
ィング状態にされる。これにより、上記相互接続点に結
合されるスイッチMOSFETQ9,Q10のソース，ドレインとそ
れが形成されるウェル領域とが順バイアスされてしまう
ことを防止できる。

上記カラムスイッチ回路Ｃ−SWを構成するMOSFETQ9,Q
10のゲートには、ＹデコーダＹ−DCRの出力信号が供給
される。ＹデコーダＹ−DCRの各出力は、読み出し動作
時においてほゞ電源電圧Vccに等しいような選択レベル
又はほゞ０ボルトに等しいような非選択レベルにされ
る。

上記共通データ線CDは、入出力回路IOBを構成するデ
ータ入力回路DIBの出力端子と、センスアンプSAと出力
バッファ回路PBCとからなるデータ出力回路DOBの入力端
子に結合されている。この入力出力回路IOBを構成する
データ入力回路の入力端子とデータ出力回路の出力端子
は、外部端子I/Oに結合される。

この実施例に従うと、各データ線D1,D2には、消去／
書き込みに先立って前の記憶情報を保持（退避）するた
めのラッチ回路FFが設けられるとともに、書き込み動作
時においてラッチ回路FFの記憶情報に従って選択的にデ
ータ線の電位を負の高電圧−Vppにさせるレベル変換回
路LVCが設けられる。これらによって、後述するような
自動書き換え動作や１つの選択ワード線に結合された複
数のメモリセルへのデータの同時書き込みが可能とされ
る。

制御回路CONTは、外部端子▲▼、▲▼、▲
▼に供給されるチップイネーブル信号、ライトイネー
ブル信号、アウトプットイネーブル信号及び外部端子Vp
pに供給される書き込み電圧を受けることによって、種
々の動作モードを判別し、ゲート回路Ｇ、レベル変換回
路LVC、制御電圧発生回路Vig−Ｇ、駆動回路DVR、デー
タ入力回路DIB、データ出力回路DOB等の回路の動作を制
御するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、外部端
子▲▼、▲▼及び▲▼の信号（以下、信号
▲▼、▲▼、▲▼のように記す）のロウレ
ベル、ロウレベル及びハイレベルによって指示され、ス
タンバイ動作モードは、信号▲▼のハイレベルによ
って指示される。第２図のラッチ回路FFにデータを書き
込ませるための第１書き込み動作モードは、信号▲
▼、▲▼、▲▼及びVppのロウレベル、ロウレ
ベル、ハイレベル及びロウレベルによって指示され、メ
モリセルにデータを書き込ませるための第２書き込み動
作モードは、信号▲▼、▲▼、▲▼及びVp
pのロウレベル、ロウレベル、ハイレベル及びハイレベ
ルによって指示される。消去動作モードは、第２書き込
み動作モードが指示されたとき所定期間だけ指示され
る。

制御回路CONTから出力される種々の制御信号は、この
実施例に従うと、時系列的に出力される。第１図の発振
回路OSCは、EEPROM装置の外部端子VccとGNDとの間に加
えられる＋５ボルトのような電源電圧Vccによって動作
される。なお、発振回路OSCは、回路の低消費電力のた
めに必要なら、例えば端子Vppに書き込み電圧が印加さ
れたときのみ動作されるように制御されてもよい。

次に、第３図に示したタイミング図に従って、この実
施例回路の第２書き込み動作モードを説明する。

データの書き換えを行う場合、第２書き込みモードに
先立って、図示しない第１書き込みモードが実施され
る。すなわち、第１書き込みモードでは、アドレス指示
されたワード線に結合された全てのメモリセルの記憶情
報が一旦読み出されて第１図に示した各ラッチ回路FFに
保持される。そして、外部端子から供給されたデータ信
号が書き込むべきメモリセルのデータ線に対応されたラ
ッチ回路に取り込まれる。例えば、ワード線に結合され
たメモリセルに対して全ビットの書き替えを行う場合、
Ｙアドレスが順次に切り換えられることによって、外部
端子から供給された複数ビットからなる書き込み信号が
それぞれ対応されたラッチ回路に順次に取り込まれる。

この後、同図に示すように第２書き込みモードが実施
される。上記ワード線に結合されたMNOSトランジスタの
消去動作が実施され、その後に上記ラッチ回路FFの情報
に従って１ワード線分のメモリセルに対して一斉に書き
込み動作が実施される。以上の動作により、外部からは
スタティック型RAMと同様な書き込み動作を行うことが
できる。

図示しない外部信号▲▼、▲▼、▲▼及
びVppのロウレベル、ロウレベル、ハイレベル及びハイ
レベルによって指示される第２書き込みモードにおいて
は、制御信号EWがロウレベルからハイレベルにされる。
この信号EWのハイレベルへの立ち上がりから所定の時間
差をもって各内部信号▲▼、▲▼、▲
▼がそれぞれハイレベルからロウレベルに変化され
る。上記内部信号▲▼のロウレベル（erのハイレベ
ル）によって、第２図の駆動回路DVRにおけるMOSFETQ6
がオン状態にされるので、メモリアレイＭ−ARYの共通
ソース線CSは＋5Vのようなハイレベルにされる。上記内
部信号▲▼と▲▼の時間差によってリセット
信号crが一時的に＋5Vから−4Vのようなロウレベルにさ
れる。これによって、レベル変換回路LVCの出力端子
（ワード線W12等）が接地電位にリセットされた後、フ
ローティング状態でロウレベル（0V）にされる。また、
上記内部信号▲▼と▲▼の時間差によって
リセット信号▲▼が一時的に＋5Vから−4Vのような
ロウレベルにされる。これにより、ウェルWELLや分離用
MOSFET等比較的大きな寄生容量を持つ負荷に対する上記
同様なリセット動作が実施される。

上記内部信号▲▼のロウレベルによって、Ｘデ
コーダＸ−DCRがそのレベル変化動作を開始する。例え
ば、選択された第２ワード線、言い換えるならば消去を
実施すべきMNOSトランジスタのゲート電位は前記説明し
たように約−10Vのような負の高電圧に低下される。な
お、非選択とされるべきワード線、言い換えれば消去動
作が禁止されるMNOSトランジスタのゲート電圧は、図示
しないが前記動作説明から明らかなように＋5Vのような
ハイレベルにされる。

この後、内部信号▲▼のロウレベルによって
メモリアレイＭ−ARYの基体ゲート、言い換えるなら
ば、ウェル領域WELLの駆動電圧を形成する制御電圧発生
回路Vw−Ｇは、その電圧Vwを＋5Vのようなハイレベルに
する。

これにより、選択されたワード線に結合されるMNOSト
ランジスタのゲートと基体ゲート間には負の高電圧が供
給される結果、そのフローティグゲートに取り込まれた
情報電荷は、上記高電界によるトンネル効果によって基
体ゲートに戻される。なお、非選択のワード線に結合さ
れたMNOSトランジスタのゲートと基体ゲートとは同電位
にされるから、その消去は行われない。

また、その消去終了においては各内部信号▲
▼、▲▼及び▲▼のように上記消去開始とは
逆の順序でそれぞれが時間差をもってロウレベルからハ
イレベルにされる。これに応じて、ウェル領域WELL、第
２ワード線及びデータ線の順序でもとの状態に復旧す
る。また、上記内部信号により各リセット信号▲
▼、▲▼及び▲▼が形成される。以上の動作タ
イミングにおいては、消去開始においてはＰ型のウェル
領域WELLを最後に電源電圧Vccのようなハイレベルに持
ち上げるものであり、その終了にあたっては最初に低下
させるものであるので、ウェル領域WELL内に形成された
アドレス選択用MOSFETや分離用MOSFETのＮ型のドレイ
ン、ソースとウェル領域WELLとのPN接合を逆バイアス状
態に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われ
る。

内部信号▲▼′、▲▼が順に時間差をも
ってハイレベルからロウレベルにされる。

上記内部信号▲▼′のロウレベルにより、制御電
圧発生回路Vw−Ｇは、その電圧Vwを−12Vのような負の
高電圧−Vppにさせる。これによって、まずメモリアレ
イＭ−ARYが形成されるウェル領域WELLが負の高電圧−V
ppに低下される。これと同期して、制御電圧発生回路Vi
g−Ｇも、その電圧Vigを約−12Vのような負の高電圧に
させる。これによって、メモリセルの各分離用MOSFETが
オフ状態にされる。同様に電圧Vcも上記のような−12V
のような負の高電圧にされる。これによって、データ線
分離用のスイッチMOSFETQ11、Q12等がオフ状態にされ
る。また、上記内部信号▲▼′のロウレベルによっ
て、ＸデコーダＸ−DCRのゲート回路Ｇが開いて、選択
されたメモリセルの第１ワード線はハイレベル（＋5V）
にされ、非選択のワード線は回路の接地電位（0V）にさ
れる（図示せず）。

次に、内部信号▲▼のロウレベルに同期し
て、ＸデコーダＸ−DCRは、選択された第２ワード線を
ハイレベル（＋5V）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路LVCは、上記ハイレベルの選択信号ならその第２ワ
ード線を＋5Vのようなハイレベルに、ロウレベルの非選
択信号なら、図示しないがその第２ワード線を−10Vの
ような負の高電圧にする。また、各データ線に結合され
たレベル変換回路LVCが動作状態にされ、それに対応し
たラッチ回路FFの記憶情報に従って、例えば論理“1"を
書き込みのものは約−10Vのような負の高電圧にされ、
論理“0"を書き込むもの（書き込み禁止）のものは約＋
5Vのようなハイレベルにされる。したがって、論理“1"
が書き込まれるMNOSトランジスタのゲート電圧が約＋5
V、その基体ゲート（ウェリ領域WELL）の電圧が約−12
V、及びドレイン（データ線）電圧が約−10Vとなるか
ら、その基体ゲートにおけるチャンネルとゲート電極間
に約15Vのような高電界が作用して、トンネル効果によ
る電子の注入が行われる。これに対して、論理“0"が書
き込まれるMNOSトランジスタは、そのドレイン電圧が約
＋5Vにされるため、ゲートとチャンネル間に高電圧が印
加されないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号▲
▼、▲▼′のように上記開始時とは逆の順序でそ
れぞれが時間差をもってロウレベルからハイレベルにさ
れる。これに応じて、データ線及び第２ワード線、ウェ
ル領域の順序でもとの状態に復旧する。また、上記内部
信号により各リセット信号▲▼、▲▼及び▲
▼が形成される。以上の動作タイミングにおいては、
その開始においてはＰ型のウェル領域WELLを最初に負の
高電圧に低下させるものであり、その終了にあたっては
最後に復旧させるものであるので、ウェル領域WELL内に
形成されたアドレス選択用MOSFETや分離用MOSFETのＮ型
のドレイン、ソースとウェル領域WELLとのPN接合を逆バ
イアス状態に維持させることができる。

第１図には、上記のようなEEPROMに設けられるデータ
線プリチャージ回路の一実施例の回路図が示されてい
る。なお、同図には、どれと関連するラッチ回路及びセ
ンスアンプの具体的回路図も示されている。

この実施例では、データ線に対して書き込みモードと
読み出しモードに応じて選択的に動作させられる２つの
プリチャージ回路WPC,RPCが設けられる。

プリチャージ回路WPCは、プリチャージ出力線と電源
電圧Vccとの間に設けられたＰチャンネル型のプリチャ
ージMOSFETQ21と、そのゲートに制御信号PERMを伝える
インバータ回路N3から構成される。制御信号PERMは、書
き込み許容信号であり、例えば制御回路CONTに含まれる
レジスタにより形成される。この信号PERMは、通常の読
み出し動作のときには論理“0"が書き込まれており、ラ
イトイネーブル信号WEをアクティブになっても直ちに論
理“1"にならず、前記のようなデータ退避を行う第１の
書き込みサイクルのときに論理“1"がセットされる。プ
リチャージ回路RPCは、後述するようなセンスアンプSA
におけるレベルリミッタ回路が利用され、上記プリチャ
ージ出力線の電圧を受ける増幅MOSFETQ19と負荷MOSFETQ
19からなる反転増幅回路と、この反転増幅回路の出力信
号がゲートに供給され、上記プリチャージ出力線と電源
電圧Vccとの間に設けられたＮチャンネル型のプリチャ
ージMOSFETQ20から構成される。なお、上記負荷MOSFETQ
18は、そのゲートにプリチャージ信号▲▼が供給
されることによって、プリチャージ動作のときのみオン
状態になり負荷としての作用を行う。このようなプリチ
ャージ信号▲▼により上記反転増幅回路の動作を
行わせる構成を採ることによって、そこで消費される直
流電流を低減させることができる。

上記プリチャージ出力線は、プリチャージ信号▲
▼を受けるＰチャンネル型のスイッチMOSFETQ22を介
して代表として示されているデータ線D1と結合される。
他のデータ線も上記同様なスイッチMOSFETにより上記プ
リチャージ出力線と結合される。

センスアンプSAは、高速読み出しのために次のような
レベルリミッタ回路が設けられる。レベルリミッタ回路
は、共通データ線CDの信号を受けるMOSFETQ25と、負荷M
OSFETQ26とからなる反転増幅回路と、上記共通データ線
CDと電源電圧Vccとの間に設けられ、上記反転増幅回路
の出力信号がゲートに供給されたMOSFETQ27から構成さ
れる。上記共通データ線CDの信号は、ゲートに上記反転
増幅回路の出力信号が供給されたベース接地型の増幅MO
SFETQ23のソースに供給される。このMOSFETQ23のドレイ
ンと電源電圧Vccとの間には、Ｐチャンネル型の負荷MOS
FETQ24が設けられる。この負荷MOSFETQ24のゲートに
は、定常的に回路の接地電位が供給されることによって
抵抗素子として作用する。上記増幅MOSFETQ23と負荷MOS
FETQ24からなる初段回路の増幅出力信号は、CMOSインバ
ータ回路N4に供給される。このCMOSインバータ回路N4の
出力信号は、出力バッファOBCの入力に伝えられる。

センスアンプの非動作期間での無駄な電流消費を防止
するため、ＰチャンネルMOSFETQ26のゲートにはセンス
アンプの動作タイミング信号▲▼が供給される。

メモリセルの読み出し時において、センスアンプ動作
タイミング信号▲▼はロウレベルにされ、MOSFETQ2
6はオン状態にされる。メモリセルは、選択されたワー
ド線のレベルに対して記憶情報に従ってオン状態かオフ
状態にされる。メモリセルがワード線が選択レベルにさ
れているにもかかわらずオフ状態にされている場合、共
通データ線CDは、上記MOSFETQ24とQ23からの電流供給に
よって比較的ハイレベルにされる。一方、選択されたメ
モリセルがワード線選択レベルによってオン状態にされ
ている場合、共通データ線CDは比較的ロウレベルにされ
る。

この場合、共通データ線CDのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がMOSFETQ27のゲートに供給
されることによって比較的低い電位に制限される。一
方、共通データ線CDのロウレベルは、このロウレベルの
電位を受ける反転増幅回路により形成された比較的高い
レベルの電圧がMOSFETQ27のゲートに供給されることに
よって比較的高い電位に制限される。このような共通デ
ータ線CDのハイレベルとロウレベルとを制限すると、こ
の共通データ線CD等に信号変化速度を制限する浮遊容量
等の容量が存在するにかかわらずに、読み出しの高速化
を図ることができる。すなわち、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線CDの一方のレベルが他方のレベルへ変化させられる
までの時間を短くすることができる。

ラッチ回路FFは、情報保持動作を行うインバータ回路
N1と帰還用のクロックドインバータ回路N2からなるフリ
ップフロップ回路と、メモリセルからの読み出し信号を
上記フリップフロップ回路に転送するというデータ退避
を行うとき信号EWのロウレベルによってオン状態にされ
るＰチャンネル型のスイッチMOSFETQ17と、書き込み動
作のときロウレベルになる信号▲▼によってオ
ン状態にされるMOSFETQ15及び上記フリップフロップ回
路に保持された信号を受けるMOSFETQ16からなり、上記
フリップフロップ回路の保持情報をデータ線に戻す回路
とから構成される。

この実施例では、メモリセルの記憶情報をラッチ回路
FFに退避させるという第１書き込みモードのとき、それ
に先立って信号PERMがハイレベルになり、プリチャージ
回路WPCが動作状態になる。すなわち、上記信号PERMの
ハイレベルに応じてインバータ回路N3の出力がロウレベ
ルになりMOSFETQ21がオン状態になってデータ線D1等を
電源電圧Vccのようなハイレベルにプリチャージする。
このようなプリチャージ動作のとき、プリチャージ信号
▲▼はロウレベルにされるため、上記MOSFETQ21
のオン状態により形成されるプリチャージ信号は、プリ
チャージ信号線と各データ線に対応して設けられるスイ
ッチMOSFETQ22等を介して各データ線に伝えられる。

それ故、選択されたメモリセルがオフ状態ならそのデ
ータ線は上記のようなハイレベルを維持するため、信号
EWのロウレベルによってオン状態にされるスイッチMOSF
ETQ17を介してフリップフロップ回路を構成するインバ
ータ回路N1の入力には、比較的高いレベルが供給される
ため、ハイレベルのデータ退避が高速、かつ確実に行わ
れる。なお、選択されたメモリセルがオン状態なら上記
プリチャージ電圧を回路の接地電位のようなロウレベル
に引き抜くため、上記フリップフロップ回路を構成する
インバータ回路N1にはロウレベルが供給される。上記フ
リップフロップ回路を構成する帰還用インバータ回路N2
は、図示ないがそのクロック端子に上記データ転送動作
のとき発生されるタイミング信号が供給され、非動作状
態（出力ハイインピーダンス状態）にされる。このイン
バータ回路N2は、データ保持状態のときには動作状態に
なり、インバータ回路N1の正帰還ループを構成する。

なお、このとき、プリチャージ回路RPCは、上記プリ
チャージ信号線のハイレベルにより、MOSFETQ19がオン
状態になってMOSFETQ20をオフ状態にさせるため、実質
的にその動作が無効にされる。

メモリセルの読み出しモードのときには、上記信号PE
RMはロウレベルのままにされる。それ故、インバータ回
路N3の出力信号がハイレベルになり、MOSFETQ21はオン
状態のままに置かれる。これによって、プリチャージ回
路WPCは非動作状態にされる。

これに対して、プリチャージ回路RPCは、プリチャー
ジ信号▲▼のロウレベルによりMOSFETQ18がオン
状態になり、これを負荷とする反転増幅回路が動作状態
になる。それ故、プリチャージ信号線にセンスアンプSA
における初段回路と同様な中間電圧を発生させる。すな
わち、MOSFETQ18とQ19とのコンダクタンス比に従って決
まる中間電圧からMOSFETQ20のしきい値電圧分だけレベ
ルシフトされた中間電圧とされる。この中間電圧は、上
記同様にプリチャージ信号線と各データ線に設けられた
スイッチMOSFETQ22等を介してデータ線D1等に伝えら
れ、データ線のプリチャージ動作を行うものである。こ
の構成においては、選択されたメモリセルが結合された
データ線が、共通データ線CDに結合されたとき、センス
アンプの動作点付近にデータ線のプリチャージが行われ
ているから、上記メモリセルのオン状態／オフ状態に応
じて信号がデータ線及び共通データ線を通してセンスア
ンプの入力に伝えられる結果となる。センスアンプSA
は、その増幅信号を出力するものとなるから読み出し動
作の高速化を実現できる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１） メモリセルの記憶情報をラッチ回路に退避させ
る構成を採るEEPROMにおいて、上記メモリセルの記憶情
報をラッチ回路に転送させる書き込み動作のとき、書き
込み用のプリチャージ回路によって上記データ線を電源
電圧のような高いレベルにプリチャージすることによっ
て、ラッチ回路へのデータ退避を高速に、かつ確実に行
うことができるという効果が得られる。

（２） 上記EEPROMのメモリセルの記憶情報をセンスア
ンプを通して読み出すとき、読み出し用のプリチャージ
回路によって、センスアンプの動作電圧点付近にプリチ
ャージすることによって、メモリセルの高速読み出しが
可能になるという効果が得られる。

（３） 上記のように２つのプリチャージ回路を設ける
ものであるため、ラッチ回路とセンスアンプは、それぞ
れの回路の持つ最も安定な領域で動作させることができ
るから動作の安定化を実現できるという効果が得られ
る。

（４） 書き込み動作モードとして、その前に読み出し
を行って書き込み前の記憶情報をラッチ回路に保持させ
て、上記ラッチ回路に書き替え情報をセットするという
第１書き込みモードと、１ワード線分のMNOSトランジス
タの消去を行うとともに、上記ラッチ回路の記憶情報に
従って１ワード線分のMNOSトランジスタの書き込みを行
うという第２書き込みモードとを備えることによって、
外部からはRAMとほゞ同様な制御によりその書き込み動
作を実施することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、読み出し用
のプリチャージ回路は、実装されるセンスアンプの具体
的構成に応じて、その最も感度が高い動作電圧点付近に
設定されるものであれば何であってもよい。また、EEPR
OMに対する動作モードを設定する信号は、上記のような
組み合わせの他、第１書き込み動作と第２書き込み動作
とが、制御回路CONT内に設けられる適当なシーケンス回
路によって連続的かつ自動的に実行されるようにされて
もよい。また、各メモリセルの分離用MOSFETQ3を省略し
て、MNOSトランジスタのソースを基準電位線に接続させ
るものであってもよい。この場合、基準電位線は、書き
込み動作の時にフローティング状態にされ、読み出し及
び消去動作の時に回路の接地電位が与えられるようにさ
れる。

さらに、電気的に書き込み／消去が可能とされる記憶
素子は、FLOTOX（フローティングゲート・トンネルオキ
サイド）型であってもよい。このような記憶素子を用い
る場合には、その書き込み／消去動作に応じた制御電圧
が供給されるものである。

この発明は、消去動作と書き込み動作とが内部の時間
信号に基づいて形成される制御信号によって時系列的に
行われる機能を持つことを条件として、各種EEPROMのよ
うな半導体記憶装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、メモリセルの記憶情報をラッチ回路に退
避させる構成を採るEEPROMにおいて、上記メモリセルの
記憶情報をラッチ回路に転送させる書き込み動作のと
き、メモリセルが結合されるデータ線を電源電圧のよう
な高いレベルにプリチャージする第１（書き込み用）の
プリチャージ回路を設け、上記メモリセルの記憶情報を
センスアンプを通して読み出す動作のとき、上記データ
線をセンスアンプの動作電圧点付近にプリチャージする
第２（読み出し用）のプリチャージ回路を設けることに
より、上記書き込み動作と読み出し動作に応じてデータ
線のプリチャージレベルを最適に設定できるものとな
る。

【図面の簡単な説明】

第１図は、この発明の一実施例の示す要部回路図、 第２図は、この発明が適用されるEEPROMの一実施例を示
す回路図、 第３図は、その消去及び書き込み動作の一例を示すタイ
ミング図である。 WPC……プリチャージ回路（書き込み用）、RPC……プリ
チャージ回路（読み出し用）、Ｍ−ARY……メモリアレ
イ、Ｘ−DCR……Ｘデコーダ、LVC……レベル変換回路、
FF……ラッチ回路、Vig−G,Vw−Ｇ……制御電圧発生回
路、IOB……入出力回路、WELL……ウェル領域、DV……
分周回路、OSC……発振回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】電気的に書き込み及び消去が可能にされた
   半導体不揮発性記憶素子と、上記半導体不揮発性記憶素
   子が結合されるデータ線にその記憶情報が転送されるラ
   ッチ回路と、上記ラッチ回路の保持情報に従って、上記
   データ線に書き込み信号を発生させるレベル変換回路
   と、上記不揮発性記憶素子の記憶情報をラッチ回路に転
   送させる書き込み動作のとき、上記データ線を電源電圧
   のような電圧レベルにプリチャージする第１のプリチャ
   ージ回路と、上記半導体不揮発性記憶素子からの記憶情
   報読み出し動作のとき、上記データ線をセンスアンプの
   動作電圧付近にプリチャージするための第２のプリチャ
   ージ回路とを備えてなることを特徴とする半導体記憶装
   置。
2. 【請求項２】上記センスアンプは、共通データ線に伝え
   られた読み出し信号を受ける反転増幅回路と、電源電圧
   と上記共通データ線との間に設けられたMOSFETとからな
   るレベルリミッタ回路と、上記反転増幅回路の出力信号
   がゲート供給され、上記共通データ線がソースに伝えら
   れるゲート接地型の増幅MOSFETとを含んでなる特許請求
   の範囲第１項記載の半導体記憶装置。
3. 【請求項３】上記第２のプリチャージ回路は、互いに直
   列接続された二つのMOSFETを含み、この二つのMOSFETの
   コンダクタンス比によって決定される電圧に基づいて、
   上記データ線のプリチャージ電圧を形成する特許請求の
   範囲第１項又は第２項に記載の半導体記憶装置。