JPH01184791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、書き込みモードの
とき、選択されたワード線におけるメモリセルの情報を
一旦読み出してランチ回路に保持させてそのラッチ回路
に書き込むべきデータを供給するという第１書き込みモ
ードと、この後メモリセルの消去動作を行って上記ラッ
チ回路に保持された書き込み信号によりメモリセルへの
書き込みを行うという第２書き込みモードとを備えたＥ
ＥＰＲＯＭ　（エレクトリカリ・イレーザブル＆プログ
ラマブル・リード・オンリー・メモリ）に利用して有効
な技術に関するものである。

（従来の技術〕 データの電気的な書き込み及び消去が可能な半導体不揮
発性記憶素子、例えばＭＮＯＳ　（メタル・ナイトライ
ド・オキサイド・セミコンダクタ）は、比較的薄いシリ
コン酸化膜とその上に形成され比較的厚いシリコン窒化
膜（ナイトライド）との２層構造のゲート絶縁膜を持つ
絶縁ゲート電界効果トランジスタ（以下、単にＭＮＯＳ
）ランジスタという）であり、記憶情叩の書込みだけで
なく消去も電気的に行うことができる。ＭＮＯ３技術は
、例えば特開昭５６−４５６３７０公報に記載されてい
る。

消去状態もしくは記憶情報が書込まれていない状態では
、Ｎチャンネル型ＭＮＯ３）ランジスタのしきい値電圧
は負の電圧になっている。記憶情報の書込み又は消去の
ために、ゲート絶縁膜には、トンネル現象によりキャリ
アの注入が生じるような高電界が作用させられる。

上記公報に従うと、ＭＮＯＳトランジスタは、Ｎ型半逗
体基板に形成されたＰ型ウェル領域に形成される。また
、周辺回路を構成するＭＯＳＦＥＴが、ＭＮＯＳ）ラン
ジスタのためのウェル領域に対して独立にされたウェル
領域に形成される。

書込み動作において、ＭＮＯＳトランジスタの基体ゲー
トとしてのウェル領域には、例えばはｙ゛回路接地電位
のＯＶが印加され、ゲートには、書き込みのための高電
圧が印加される。ソース領域及びドレイン領域には、書
込むべき情報に応じてはｈ’　ｏ　ｖの低電圧又は書き
込みレベルの高電圧が印加される。このときＭＮＯＳ）
ランジスタのチャンネル形成領域、すなわちソース領域
及びドレイン領域との間のシリコン領域表面には、上記
ゲートの正の高電圧に応じてチャンネルが誘導される。

このチャンネルの電位はソース領域及びドレイン領域の
電位と等しくなる。ソース領域及びドレイン領域に上記
のようにＯｖの電圧が印加されるとゲート絶縁膜には上
記ゲートの高電圧に応じた高電界が作用する。その結果
、ゲート絶縁膜にはトンネル現象によりチャンネルから
キャリアとしての電子が注入される。これによって、Ｍ
ＮＯＳのしきい値値電圧は、例えば負の電圧から正の電
圧に変化する。

ソース領域及びドレイン領域に書き込みレベルの高電圧
が印加された場合、ゲートとチャンネルとの間の電位差
が小さい値にされる。このような小電圧差では、トンネ
ル現象による電子の注入を起こさせるには不十分となる
。そのため、ＭＮＯＳのしきい値電圧は変化しない。

また、消去の場合には、ＭＮＯＳ）ランジスタのゲート
にＯｖを与えながらその基体ゲートとしてのウェル領域
に正の高電圧を印加して、逆方向のトンネル現象を生じ
しめて、キャリアとしての電子を基体ゲートに戻すこと
により行われる。

〔発明が解決しようとする課題） 本願出願人においては、この発明に先立ってＥＥＰＲＯ
Ｍ装置の書き換えを簡便にするため、書き込みモードが
指示されると、選択されたワード線におけるメモリセル
の記憶情報を読み出してラッチ回路に取り込み（データ
退避）、そのラッチ回路に書き換えるべきデータを供給
し、上記メモリセルの消去動作を行った後に上記ラッチ
回路の保持情報に従った書き込みを行うという書き込み
方式を開発した。このような一連の各動作ステップは、
基準時間信号を受けるタイマー回路によって形成される
時間信号によって管理される。

ところで、メモリセルの高速読み出し動作のためには、
データ線のプリチャージレベルをセンスアンプの動作電
圧付近に設定することが考えられる。この構成では、選
択されたメモリセルによりプリチャージされたデータ線
のレベルを、センスアンプにおいてロウレベルと見做さ
れるレベルへの引き抜きが速くできる。

しかしながら、上記のような書き込みモードにおいては
、上記メモリセルの記憶情報をラッチ回路に退避させる
必要があるため、プリチャージレベルを上記のように低
くすると、ラッチ回路に伝えられるハイレベル（プリチ
ャージレベル）の信号レベルが低くなるため、ラッチ回
路へのデータ転送、言い換えるならば、ラッチ回路の反
転動作を難しくする。それ故、上記のようなＥＥＰＲＯ
Ｍにおけるデータ線のプリチャージレベルとしては、電
源電圧レベルのような比較的高いレベルに設定する必要
があり、読み出し動作での高速化を妨げる原因になって
いる。

この発明の目的は、ラッチ回路への確実なデータ退避を
行うとともに、高速読み出しを可能にしたＥＥＰＲＯＭ
のような半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本順において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルの記憶情報をラッチ回路に退避さ
せる構成を採るＥＥＰＲＯＭにおいて、上記メモリセル
の記憶情報をラッチ回路に転送させる書き込み動作のと
き、メモリセルが結合されたデータ線を電源電圧のよう
な電圧レベルにプリチャージする第１のプリチャージ回
路と、上記メモリセルの記憶情報を読み出し動作のとき
、上記データ線をセンスアンプの動作電圧付近にプリチ
ャージする第２のプリチャージ回路とを設けて、それぞ
れの動作モードに応じたプリチャージレベルを設定する
。

〔作　用〕

上記した手段によれば、書き込みモードと読み出しモー
ドに応じて、データ線のプリチャージレベルが最適に設
定できる。

〔実施例〕

第２図には、この発明が適用されるＥＥＰＲＯＭの一実
施例の要部回路図が示されている。

この実施例のＥＥＰＲＯＭ装置は、図示しないアドレス
バッファやＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−Ｄ
ＣＲからなるアドレス選択回路と、このアドレス選択回
路の出力信号や制御信号に応答して書き込み／消去動作
のための電圧を形成する回路、及び上記制御信号を形成
する制御回路Ｃ０ＮＴを含んでいる。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５ｖのような比較的低い電源電圧Ｖｃｃと、
−１２ｖのような負の高電圧−ｖｐｐとによって動作さ
れる。上記選択回路を構成するＸアドレスデコーダＸ−
ＤＣＲ等は、０Ｍ０３回路により構成される。０Ｍ０３
回路は、＋５Ｖのような比較的低い電源電圧Ｖｃｃが供
給されることによって、その動作を行う。したがって、
アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲにより形成
される選択／非選択信号のレベルは、は’、’＋５ｙと
され、ロウレベルは、はり回路の接地電位の０■にされ
る。

図示のＥＥＰＲＯＭを構成する素子構造それ自体は、本
発明に直接関係が無いので図示しないけれども、その概
要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコンか
ら成るような半導体基板上に形成される。

ＭＮＯＳ）ランジスタは、Ｎチャンネル型とされ、それ
は、上記半導体基板の表面に形成されたＰ型ウェル領域
もしくはＰ型半導体領域上に形成される。Ｎチャンネル
型ＭＯＳ　Ｆ　ＥＴは、同様にＰ型半導体領域上に形成
される。

Ｐチャンネル型ＭＯ３ＦＥＴは、上記半導体基板上に形
成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳ）ランジスタと、それに直列接続された２つのＭＯ
ＳＦＥＴとから構成される装置のメモリセルにおいて、
１つのＭＮＯＳ）ランジスタと２つのＭＯＳＦＥＴは、
例えばＭＮＯＳ）ランジスタのゲート電極に対してそれ
ぞれ２つのＭＯＳＦＥＴのゲート電極の一部がオーバー
ラツプされるようないわゆるスタックドゲート構造とさ
れる。これによって、メモリセルのサイズは、それを構
成する１つのＭＮＯＳ）ランジスタと２つのＭＯＳ　Ｆ
　ＥＴとが実質的に一体構造にされることになり、小型
化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、Ｙデコーダのような０Ｍ
０３回路を構成するためのＮチャンネルＭＯ３ＦＥＴは
、各メモリセルのための共通のＰ型ウェル領域に対して
独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半３体基板は、その上に形成さ
れる複数のＰチャンネルＭＯ３ＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。０Ｍ０３回路を構成するためのＮチャンネルＭＯＳ
　Ｆ　ＥＴの基体ゲートとしてのウェル領域は、回路の
接地電位０ボルトに維持される。

第２図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、ＭＮＯＳ　）ランジスタＱ２と、そのド
レインとデータ！ＲＩＡ（ビット線もしくはデイジット
線）ＤＩとの間に設けられたアドレス選択用ＭＯ３ＦＥ
ＴＱＩと、特に制限されないが、上記ＭＮＯ３）ランジ
スタＱ２のソースと共通ソース線との間に設けられた分
離用ＭＯ３ＦＥＴＱ３とから構成される。なお、前述の
ようなスタックドゲート構造が採用される場合、ＭＮＯ
ＳトランジスタＱ２のチャンネル形成領域にＭＯ３ＦＥ
ＴＱＩ、Ｑ３のチャンネル形成領域が直接的に隣接され
ることになる。それ故に、ＭＮＯＳトランジスタＱ２の
ドレイン、ソースは、便宜上の用語であると理解された
い。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱ１等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳ）ラン
ジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通接
続されている。同様に他の同一の行に配置されたメモリ
セルアドレス選択用ＭＯ３ＦＥＴ及びＭＮＯ３Ｉ−ラン
ジスタのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ２
２に共通接続されている。

−同一の列に配置されたメモリセルのアドレス選択用Ｍ
Ｏ３ＦＥＴＱＩ等のドレインは、データ線線Ｄ１に共通
接続されている。同様に他の同一の列に配置されたメモ
リセルのアドレス選択用ＭＯ３ＦＥＴのドレインは、そ
れぞれデータ線Ｄ２に共通接続されている。

各メモリセルにおける分離用ＭＯ３ＦＥＴＱ３のソース
は共通にされ、共通ソース線Ｃ８を構成している。

この実施例のメモリアレイＭ−ＡＲＹは、はり次のよう
な電位によって動作される。

まず、読み出し動作において、ウェル領域ＷＥＬＬの電
位ＶＷは、はり回路の接地電位０ボルトに等しいロウレ
ベルにされる。共通ソース線Ｃ８は、接地電位と実質的
に等しいロウレベルにされる。分離用ＭＯ３ＦＥＴＱ３
のゲートに結合された制御線は、これらのＭＯ３ＦＥＴ
Ｑ３をオン状態にさせるように、はゾ電源電圧Ｖｃｃに
等しいようなハイレベルにされる。それぞれＭＮＯＳ）
ランジスタのゲート電極に結合された第２ワード線Ｗ１
２ないしＷ２２は、はり接地電位に等しいような電位、
すなわちＭＮＯＳ）ランジスタの高しきい値電圧と低し
きい値電圧との間の電圧とされる。第１ワード線Ｗｌｌ
ないしＷ２１のうちの選択されるべきワード線は、はゾ
電源電圧Ｖｃｃに等しいような選択レベルもしくはハイ
レベルされ、残りのワード線すなわち非選択ワード線は
、はり接地電位に等しいような非選択レベルもしくは口
′ウレベルにされる。データ線り工ないしＤ２のうちの
選択されるべきデータ線には、センス電流が供給される
。第１ワード線によって選択されたメモリセルにおける
ＭＮＯＳ）ランジスタが低しきい４ｆｉ　電圧を持って
いるなら、そのメモリセルは、それが結合されたデータ
線に対して電流通路を形成する０選択されたメモリセル
におけるＭＮＯＳトランジスタが高しきい値電圧を持っ
ているなら、そのメモリセルは、実質的に電流通路を形
成しない。従ってメモリセルのデータの読み出しは、セ
ンス電流の検出によって行われる。

書き込み動作において、ウェル領域ＷＥＬＬは、はＶ−
Ｖｐｐに等しいような負の高電圧にされ、分離用ＭＯ３
ＦＥＴＱ３のゲート電極に結合された制御線は、それら
のＭＯ３ＦＥＴＱ３をオフ状態にさせるように負の高電
位にされる。第１ワード線ＷｌｌないしＷ２１のうち１
つのワード線ははゾ電源電圧Ｖｃｃに等しいような選択
レベルにされ、残りの第１ワード線はは覧′接地電位に
等しいような非選択レベルもしくはロウレベルにされる
。第２ワード線Ｗ１２ないしＷ２２のうち選択されたワ
ード線は、はゾ電源電圧Ｖｃｃに等しいような遺灰レベ
ルにされ、残りの第２ワード線は、電圧−ＶｐＩ）に近
い負の高電圧にされる。データ線は、メモリセルに書き
込まれるべきデータに応じて、はｙ゛電源電圧Ｖｃｃに
等しいようなハイレベルもしくは負電圧−ｖｐｐに近い
負の高電圧を持つロウレベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
線Ｃ８は、はゾ電源電圧Ｖｃｃに等しいような消去レベ
ルもしくはハイレベルにされる。第１ワード線Ｗ１１な
いしＷ２１は及び第２ワード線Ｗ１２ないしＷ２２は、
消去のために、基本的にはそれぞれ回路の電源電圧Ｖｃ
ｃには一′等しいレベル及び電圧−Ｖｌ）りに実質的に
等しいレベルされる。しかしながら、この実施例に従う
と、特に制限されないが、各メモリ行毎のメモリセルの
消去が可能となるように、第１、第２ワード線のレベル
が決定される。第１ワード線ＷｌｌないしＷ２１のうち
の消去が必要とされるメモリ行に対応された第１ワード
線は、はソ゛電源電圧Ｖｃｃに等しいような消去レベル
にされ、消去が必要とされないメモリ行に対応された第
１ワード線は、はり回路の接地電位のような非消去レベ
ルにされる。第２ワード線Ｗ１２ないしＷ２２のうちの
上記消去レベルにされる第１ワード線と対応する第２ワ
ード線は、はり負電圧−ｖｐｐに等しいような消去レベ
ルにされ、上記非消去レベルにされる第１ワード線と対
応する第２ワード線は、はゾ電源電圧Ｖｃｃに等しいよ
うな非消去しにルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳ）ランジスタの基体ゲートに電源電圧Ｖｃｃ
を印加することによって各ＭＮＯＳトランジスタの記憶
情報を消去する構成がとられる。

他方、０Ｍ０３回路を構成するＮチャンネルＭＯ３ＦＥ
Ｔの基体ゲートは、ＭＮＯＳトランジスタの基体ゲート
とは独立に、例えばＯボルトのような電位にされること
が必要とされる。それ故に、前述のように各メモリセル
の基体ゲート、すなわち、メモリアレイＭ−ＡＲＹが形
成された半導体領域ＷＥＬＬは、Ｘデコーダ、Ｙデコー
ダ等の周辺回路を構成するＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔが形成される半導体領域（ウェル領域）と電気的に分
離される。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞれ独立のウェル
領域に形成したり、同じ行もしくは列に配置されるメモ
リセルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイＭ−Ａ’ＲＹは１つの共通なウェル
領域ＷＥＬＬに形成される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸ−ＤＣＲによっ
て罵区動される。ＸデコーダＸ−ＤＣＲは、特に制限さ
れないが、メモリアレイＭ−ＡＲＹのメモリ行に一対一
対応された複数の単位デコーダ回路から成る。１つの単
位デコーダ回路は、例えば図示のような、アドレス信号
を受けるノア（ＮＯＲ）ゲート回路ＮｏＲ１、ゲート回
路Ｇ及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をはゾ電源電圧
Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の出
力がロウレベルの非選択レベルならそれに応じて第２ワ
ード線をはゾ負電圧−ｖｐｐに等しい非選択レベルにさ
せる。レベル変換回路ＬＶＣは、また消去動作時におい
て、それに対応されたノアゲート回路の出力がハイレベ
ルの選択レベルならそれに応じて第２ワード線をはり負
電圧−ｖｐｐに等しい消去選択レベルにさせ、ノアゲー
ト回路の出力がロウレベルの非選択レベルならそれに応
じて第２ワード線をはゾ電源電圧Ｖｃｃに等しい消去非
選択レベルにさせる。

分離用ＭＯ３ＦＥＴＱ３等のゲートは、制御電圧発生回
路Ｖｉｇ−Ｇにより形成される制御電圧Ｖｉｇが供給さ
れる制御線に共通結合されている。これら分離用ＭＯ３
ＦＥＴＱ３等のソースは、それぞれ共通化されて共通ソ
ース線ＣＳを構成する。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳトランジスタへ後述するような書き込み
動作において、第２ワード線Ｗ２１ないしＷ２２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５Ｖ）とされ、基体ゲートとしてのウェル領
域ＷＥＬＬが約−１２ｖとされるとともに、データ線例
えばＤｌが約−１０■にされたとき、上記ＭＯ３ＦＥＴ
Ｑ３をオフ状態にさせるように約−１０Ｖのような低い
電位にされる。これにより、例えデータ線Ｄ２が＋５Ｖ
のようなハイレベルにされていても、データ線Ｄ２から
上記書き込みを行うべきメモリセル側に電流が流れ込む
のが防止される。

共通ソース線ＣＳは、共通ソース線駆動回路ＤＶＲの出
力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線Ｃ３をはゾ電源電圧Ｖｃｃレベルに駆動することが
でき、また読み出し動作時に共通ソース線ＣＳをほり回
路の接地電位にまで駆動することができる出力特性を持
てば良い。これによって、消去動作において、ウェル領
域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、ＭＯ
ＳＦＥＴＱ３め共通ソース線Ｃ８に結合された電極とウ
ェル領域ＷＥＬＬとの間の接合が順方向にバイアスされ
てしまうことを防ぐことができる。また、読み出し動作
に必要とされる電流経路を、共通ソース線Ｃ８と回路の
接地点との間に形成させることができる。

駆動回路ＤＶＲは、特に制限されないが、第２図に示さ
れているように、回路の電源端子Ｖｃｃと共通ソースｖ
ＡＣ８との間に設けられたＭＯＳＦＥＴＱ６、共通ソー
ス線ＣＳと回路の接地点との間に並列接続されたＭＯＳ
ＦＥＴＱ７及びＱ８、及びＣＭＯＳインバータ回路ＩＶ
から成る。

上記ＭＯ３ＦＥＴＱ？、ＱＢのゲートには、制御信号ｅ
ｒが供給され、ＭＯＳＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路Ｉｖによって反転されて供
給される。これにより、上記ＭＯ３ＦＥＴＱ７．Ｑ８と
Ｑ６は、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭＯＳＦＥＴＱ６をオン状態にさせ
、かつＭＯＳＦＥＴＱ？及びＱ８をオフ状態にさせるよ
うにはゾ電源電圧Ｖｃｃに等しいようなハイレベルにさ
れ、読み出し及び書き込み動作時において、はゾ０ボル
トに等しいようなロウレベルにされる。この実施例に従
うと、制御信号ｅｒは、ウニｔｔｔ　９ｉ域ＷＥＬＬに
形成されたＭＯＳＦＥＴ等によって形成されたＰＮ接合
が順方向バイアス状態にされてしまうことを防ぐように
、ウェル領域の電位の変化タイミングに対応してその出
力タイミングが制御される。

この実施例に従うと、第２ワード線Ｗ１２．Ｗ２２と共
通ソース線Ｃ８との間に、それぞれＭＯＳＦＥＴＱ４．
Ｑ５が設けられている。これらのＭＯ３ＦＥＴＱ４．Ｑ
５は、制御信号ｅｒ／ｗｅによってスイッチ制御される
。特に制限されないが、制御信号ｅｒ／ｗｅは、そのハ
イレベルがはゾ電源電圧Ｖｃｃに等しいレベルにされ、
そのロウレベルがはり接地電位に等しいレベルにされる
。

ＭＯ３ＦＥＴＱ４．Ｑ５は、第２ワード線Ｗ１２゜Ｗ２
２に負電位が与えられたときでも良好にオフ状態にされ
るように、Ｐチャンネル型にされる。

スイッチＭＯ３ＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳトランジスタＱ２等のゲートと共通ソ
ース線ＣＳを短絡して両者を同電位にするようにオン状
態にされる。これらのスイッチＭＯ３ＦＥＴＱ４．Ｑ５
は、次の理由によって各第２ワード線と共通ソース線Ｃ
８との間に設けられている。

すなわち、駆動回路ＤＶＲにおけるＭＯ３ＦＥＴＱ７．
ＱＢは、読み出し動作時に制御信号ｅｒがはＶＱボルト
に等しいロウレベルにされることによってオン状態にさ
れる。この場合、ＭＯ３ＦＥＴＱ７．ＱＢは、それらが
図示のように並列接続されているけれども、無視し得な
いオン抵抗を持つ。その結果、共通ソース線Ｃ８は、読
み出し時にそれに流れる電流によってその電位が上昇す
る。特に、ＭＯ３ＦＥＴＱ７．ＱＢがＰチャンネル型か
ら成る場合、これらのＭＯ３ＦＥＴＱ７゜ＱＢは、共通
ソース線Ｃ８を回路の接地電位にまで変化させるような
駆動能力を持たないので、共通ソース線Ｃ８の電位の浮
き上がり量が大きくなる。すなわち、ＭＯ３ＦＥＴＱ７
．ＱＢは、それにおける共通ソース線Ｃ８に結合された
電流転送電極が、メモリアレイＭ−ＡＲＹ及び共通ソー
ス＆ＩＣ３を介して与えられる正電位に対してソース電
極として作用することになるので、共通ソース線Ｃ８が
それぞれのしきい値電圧以下の電位になると実質的にオ
フ状態になる。このような共通ソース線Ｃ８の電位の上
昇は、ＭＮＯＳ　トランジスタの基板効果による実効的
なしきい値電圧の増大をもたらし、低しきい値電圧を持
つべきＭＮＯＳトランジスタのコンダクタンスを減少さ
せる。言い換えると、低いしきい値電圧持つＭＮＯＳ）
ランジスタを介して流れる読み出し電流が減少される。

上記短絡ＭＯ３ＦＥＴＱ４．Ｑ５は、読み出し動作時に
各第２ワード線Ｗ１２．Ｗ２２の電位を共通ソース線Ｃ
８の電位と実質的に等しくさせ、これによってＭＮＯＳ
）ランジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬには、制御電圧発生回路Ｖｗ−Ｇにより形成され
た制御電圧Ｖｗ−Ｇが供給される。

この電圧Ｖｗは、書き込み動作のときに約−１２Ｖのよ
うな負の高電圧にされ、消去動作のときに約＋５Ｖの電
位にされ、それ以外において約ＯＶにされる。

この実施例では、読み出し動作の高速化を図るために、
メモリアレイＭ−ＡＲＹの各データ線Ｄ１、Ｄ２には、
データ線Ｄｉ、Ｄ２をカラムスイッチＭＯ３ＦＥＴＱ９
．ＱＩＯと電気的に分離させるＮチャンネルＭＯ３ＦＥ
ＴＱＩ１．Ｑｌ２が設けられる。すなわち、上記各デー
タ線Ｄｉ、０２等と共通データ線ＣＤとの間には、上記
ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２等とＹゲート（カラム
スイッチ）回路Ｃ−５ＷとしてのＮチャンネルＭＯ３Ｆ
ＥＴＱＱ９．ＱＩＯ等がそれぞれ直列形態に設けられる
。上記データ線分離用のＭＯＳ　Ｆ　ＥＴＱｌｌ、Ｑｌ
２は、上記ＭＮＯＳトランジスタと同じＰ型のウェル領
域ＷＥＬＬに形成される。これらのＭＯ３ＦＥＴＱＩ　
１．Ｑｌ　２のゲートには、制御電圧発生回路Ｖｃ−Ｇ
により形成される制御電圧Ｖｃが供給される。この制御
電圧Ｖｃは、書き込み動作状態のときのみ、−１２ｖの
ような負の高電圧にされ、それ以外の読み出し及び消去
動作状！Ｌ鴫のときには、電源電圧ＶＣＣのようなハイ
レベルにされる。これによって、上記ＭＯＳ　Ｆ　ＥＴ
Ｑｌｌ、Ｑｌ２は、書き込み動作状態のときにオフ状態
にされる。また、上記ＭＯ３ＦＥＴＱＩ　１゜Ｑｌ２は
、消去動作状態のとき上記ウェル領域ＷＥＬＬが電源電
圧Ｖｃｃのようなハイレベルにされることによってオフ
状態にされる。それ故、上記ＭＯ３ＦＥＴＱＩ　１．Ｑ
ｌ２は、読み出し動作状態のときにのみオン状態にされ
る。これによって、書き込み動作の時に、上記ＭＯ３Ｆ
ＥＴＱＩ　１゜Ｑ１２等がオフ状態にされるから、デー
タ線の電位が負の高電圧にされても後述するカラムスイ
ッチＭＯ５ＦＥＴＱ９．ＱＩＯとの接続点がフローティ
ング状態にされる。これにより、上記相互接続点に結合
されるスイッチＭＯ３ＦＥＴＱ９．Ｑ１０のソース、ド
レインとそれが形成されるウェル領域とが順バイアスさ
れてしまうことを防止できる。

上記カラムスイッチ回路Ｃ−５Ｗを構成するＭＯ３ＦＥ
ＴＱ９．ＱＩＯのゲートには、ＹデコーダＹ−ＤＣＲの
出力信号が供給される。ＹデコーダＹ−ＤＣＲの各出力
は、読み出し動作時においてはゾ電源電圧Ｖｃｃに等し
いような選択レベル又ははゾ０ボルトに等しいような非
選択レベルにされる。

上記共通データ線ＣＤは、入出力回路ＩＯＢを構成する
データ入力回路ＤＩＢの出力端子と、センスアンプＳＡ
と出カバソファ回路ＯＢＧとからなるデータ出力回路Ｄ
ＯＢの入力端子に結合されている。この入力出力回路Ｊ
ＯＢを構成するデータ入力回路の入力端子とデータ出力
回路の出力端子は、外部端子Ｉ１０に結合される。

この実施例に従うと、各データ線Ｄ１．Ｄ２には、消去
／書き込みに先立って前の記憶情報を保持（退避）する
ためのラッチ回路ＦＦが設けられるとともに、書き込み
動作時においてラッチ回路ＦＦの記憶情報に従って選択
的にデータ線の電位を負の高電圧−ｖｐｐにさせるレベ
ル変換回路ＬＶＣが設けられる。これらによって、後述
するような自動書き換え動作や１つの選択ワード線に結
合された複数のメモリセルへのデータの同時書き込みが
可能とされる。

制御回路Ｃ０ＮＴは、外部端子ＣＢ、ＷＥ、ＯＥに供給
されるチップイネーブル信号、ライトイネーブル信号、
アウトプットイネーブル信号及び外部端・子ｖｐｐに供
給される書き込み電圧を受けることによって、種々の動
作モードを判別し、ゲート回路Ｇ、レベル変換回路ＬＶ
Ｃ１制御電圧発生回路ｖｉｇ−Ｇ、駆動回路ＤＶＲ、デ
ータ入力回路ＤＩＲ、データ出力回路ＤＯＢ等の回路の
動作を制御するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、ＧＥ、Ｗ
Ｅ、ＯＥのように記す）のロウレベル、ロウレベル及び
ハイレベルによって指示され、スタンバイ動作モードは
、信号ＣＥのハイレベルによって指示される。第２図の
ランチ回路ＦＦにデータを書き込ませるための第１書き
込み動作モードは、信号ＣＥ、ＷＥ、ＯＢ及びＶｐｐ（
７）Ｉｆｆウレヘル、ロウレベル、ハイレベル及びロウ
レベルによって指示され、メモリセルにデータを書き込
ませるための第２書き込み動作モードは、信号ＣＥ、Ｗ
Ｅ、ＯＥ及びｖｐｐのロウレベル、ロウレベル、ハイレ
ベル及びハイレベルによって指示される。

消去動作モードは、第２書き込み動作モードが指示され
たとき所定期間だけ指示される。

制御回路Ｃ０ＮＴから出力される種々の制御信号は、こ
の実施例に従うと、時系列的に出力される。第１図の発
振回路ＯＳＣは、ＥＥＰＲＯＭ装置の外部端子Ｖｃｃと
ＧＮＤとの間に加えられる＋５ボルトのような電源電圧
Ｖｃｃによって動作される。なお、発振回路ＯＳＣは、
回路の低消費電力のために必要なら、例えば端子Ｖｐｐ
に書き込み電圧が印加されたときのみ動作されるように
制御されてもよい。

次に、第３図に示したタイミング図に従って、この実施
例回路の第２書き込み動作モードを説明する。

データの書き換えを行う場合、第２書き込みモードに先
立って、図示しない第１書き込みモードが実施される。

すなわち、第１書き込みモードでは、アトＬ・ス指示さ
れたワード線に結合された全てのメモリセルの記憶情報
が一旦読み出されて第１図に示した各ラッチ回路ＦＦに
保持される。そして、外部端子から供給されたデータ信
号が書き込むべきメモリセルのデータ線に対応されたラ
ッチ回路に取り込まれる。例えば、ワード線に結合され
たメモリセルに対して全ビットの書き替えを行う場合、
Ｙアドレスが順次に切り換えられることによって、外部
端子から供給された複数ビットからなる書き込み信号が
それぞれ対応されたラッチ回路に順次に取り込まれる。

この後、同図に示すような第２書き込みモードが実施さ
れる。上記ワード線に結合されたＭＮＯＳトランジスタ
の消去動作が実施され、その後に上記ラッチ回路ＦＦの
情報に従って１ワ一ド線分のメモリセルに対して一斉に
書き込み動作が実施される。以上の動作により、外部か
らはスタティック型ＲＡＭと同様な書き込み動作を行う
ことができる。

図示しない外部信号ＣＢ、ＷＥ、ＯＥ及びＶｐＩ）のロ
ウレベル、ロウレベル、ハイレベル及ヒハイレベルによ
って指示される第２書き込みモードにおいては、制御１
６号ＥＷがロウレベルからハイレベルにされる。この信
号ＥＷのハイレベルへの立ち上がりから所定の時間差を
もって各内部信号漬ｒ、　ｅ　ｒ　ｔ、　８　ｒ　ｔ　
ｓがそれぞれハイレベルからロウレベルに変化される。

上記内部信号ｅｒのロウレベル［ｅｒのハイレベル）に
よって、第２図の駆動回路ＤＶＲにおけるＭＯＳ　Ｆ　
ＥＴＱ　６がオン状態にされるので、メモリアレイＭ−
ＡＲＹの共通ソース線Ｃ８は＋５ｖのようなハイレベル
にされる。上記内部信号ｏｒとｅｒｔの時間差によっ°
ζリセット信号ｃｒが一時的に＋５ｖから一４■のよう
なロウレベルにされる。これによって、レベル変換回路
ＬＶＣの出力端子（ワード線Ｗ１２等）が接地電位にリ
セットされた後、フローティング状態でロウレベル（Ｏ
Ｖ）にされる。また、上記内部信号ｅｒとａｒｔｓの時
間差によってリセット信号ｃｕが一時的に＋５Ｖから一
４ｖのよなロウレベルにされる。これにより、ウェルＷ
ＥＬＬや分離用ＭＯｓＦＥＴ等比較的大きな寄生容量を
持つ負荷に対する上記同様なリセット動作が実施される
。

上記内部信号ｅｒｔのロウレベルによって、Ｘデコーダ
Ｘ−ＤＣＲがそのレベル変化動作を開始する０例えば、
選択された第２ワード線、言い換えるならば消去を実施
すべきＭＮＯＳトランジスタのゲート電位は前記説明し
たように約−１０Ｖのような負の高電圧に低下される。

なお、非選択とされるべきワード線、言い換えれば消去
動作が禁止ささるＭＮＯＳ）ランジスタのゲート電圧は
、図示しないが前記動作説明から明らかなように＋５■
のようなハイレベルにされる。

この後、内部信号ｅｒｔ５のロウレベルによってメモリ
アレイＭ−ＡＲＹの基体ゲート、言い換えるなば、ウェ
ル領域ＷＥＬＬの駆動電圧を形成する制御電圧発生回路
Ｖｗ−Ｇは、その電圧Ｖｗを＋５ｖのようなハイレベル
にする。

これにより、選択されたワード線に結合されるＭＮＯＳ
）ランジスタのゲートと基体ゲート間には負の高電圧が
供給される結果、そのフローティグゲートに取り込まれ
た情報電荷は、上記高電界によるトンネル効果によって
基体ゲートに戻される。なお、非選択のワード線に結合
されたＭＮＯＳトランジスタのゲートと基体ゲートとは
同電位にされるから、その消去は行われない。

また、その消去終了においては各内部信号ｅｒｔｓＳｅ
ｒｔ及びｓｒのように上記消去開始とは逆の順序でそれ
ぞれが時間差をもってロウレベルからハイレベルにされ
る。これに応じて、ウェル領域ＷＥＬＬ、第２ワード線
及びデータ線の順序でもとの状態に復旧する。また、上
記内部信号により各リセット信号Ｃｒ、Ｃｕ及びｃｗが
形成される０以上の動作タイミングにおいては、消去開
始においてはＰ型のウェル領域ＷＥＬＬを最後に電源電
圧Ｖｃｃのようなハイレベルに持ち上げるものであり、
その終了にあたっては最初に低下させるものであるので
、ウェル領域ＷＥＬＬ内に形成されたアドレス選択用Ｍ
ＯＳＦＥＴや分離用ＭＯ３ＦＥＴのＮ型のドレイン、ソ
ースとウェル領域ＷＥＬＬとのＰＮ接合を逆バイアス状
態に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われる
。

内部信号ｗｅ’、ｗｅｔｓが順に時間差をもってハイレ
ベルからロウレベルにされる。

上記内部信号ｗｅ’　のロウレベルにより、制御電圧発
生回路Ｖｗ−Ｇは、その電圧Ｖｗを−１２■のような負
の高電圧−ｖｐｐにさせる。これによって、まずメモリ
アレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬが負
の高電圧−ｖｐｐに低下される。これと同期して、制御
電圧発生回路Ｖｉｇ−Ｇも、その電圧Ｖｉｇを約−１２
Ｖのような負の高電圧にさせる。これによって、メモリ
セルの各分離用ＭＯ５ＦＥＴがオフ状態にされる。同様
に電圧Ｖｃも上記のような一１２Ｖのような負の高電圧
にされる。これによって、データ線分離用のスイッチＭ
Ｏ３ＦＥＴＱＩ　１、Ｑ１２等がオフ状態にされる。ま
た、上記内部信号ｗｅ’　のロウレベルによって、Ｘデ
コーダＸ−ＤＣＲのゲート回路Ｇが開いて、選択された
メモリセルの第１ワード線はハイレベル（＋　５　Ｖ）
にされ、非選択のワード線は回路の接地電位（ＯＶ）に
される（図示せず）。

次に、内部信号ｗｅｔｓのロウレベルに同期して、Ｘデ
コーダＸ−ＤＣＲは、選択された第２ワード線をハイレ
ベル（＋　５　Ｖ）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路ＬＶＣは、上記ハイレベルの選択信号ならその第２
ワード線を＋５ｖのようなハイレベルに、ロウレベルの
非選択信号なら、図示しないがその第２ワード線を一１
０■のような負の高電圧にする。また、各データ線に結
合されたレベル変換回路ＬＶＣが動作状態にされ、それ
に対応したラッチ回路ＦＦの記憶情報に従って、例えば
論理“１”を書き込みのものは約−１０Ｖのような負の
高電圧にされ、論理“Ｏ”を書き込むもの（書き込み禁
止）のものは約＋５Ｖのようなハイレベルにされる。し
たがって、論理“ｌ”が書き込まれるＭＮＯＳ）ランジ
スタのゲート電圧が約＋５ｖ、その基体ゲート（ウェリ
領域ＷＥ　Ｌ　Ｌ）の電圧が約−１２Ｖ１及びドレイン
（データ線）電圧が約−１０■となるから、その基体ゲ
ートにおけるチャンネルとゲート電極間に約１５Ｖのよ
うな高電界が作用して、トンネル効果による電子の注入
が行われる。これに対して、論理“０”が書き込まれる
ＭＮＯＳ）ランジスタは、そのドレイン電圧が約＋５ｖ
にされるため、ゲートとチャンネル間に高電圧が印加さ
れないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号Ｗｅｔｓ、
ｗｅ’　のように上記開始時とは逆の順序でそれぞれが
時間差をもってロウレベルからハイレベルにされる。こ
れに応じて、データ線及び第２ワード線、ウェル領域の
順序でもとの状態に復旧する。また、上記内部信号によ
り各リセット信号５、δ及びｉが形成される。以上の動
作タイミングにおいては、その開始においてはＰ型のウ
ェル領域ＷＥＬＬを最初に負の高電圧に低下させるもの
であり、その終了にあたっては最後に復旧させるもので
あるので、ウェル領域ＷＥＬＬ内に形成されたアドレス
選択用ＭＯＳ　Ｆ　ＥＴや分離用ＭＯＳ　Ｆ　ＥＴのＮ
型のドレイン、ソースとウェル領域ＷＥＬＬとのＰＮ接
合を逆バイアス状態に維持させることができる。

第１図には、上記のようなＥＥＰＲＯＭに設けられるデ
ータ線プリチャージ回路の一実施例の回路図が示されて
いる。なお、同図には、それと関連するランチ回路及び
センスアンプの具体的回路図も示されている。

この実施例では、データ線に対して書き込みモードと読
み出しモードに応じて選択的に動作させられる２つのプ
リチャージ回路ＷＰＣ，ＲＰＣが設けられる。

プリチャージ回路ＷＰＣは、プリチャージ出力線と電源
電圧Ｖｃｃとの間に設けられたＰチャンネル型のプリチ
ャージＭＯ３ＦＥＴＱ２１と、そのゲートに制御信号Ｐ
ＥＲＭを伝えるインバータ回路Ｎ３から構成される。制
御信号ＰＥＲＭは、書き込み許容信号であり、例えば制
御回路Ｃ０ＮＴに含まれるレジスタにより形成される。

この信号ＰＥＲＭは、通常の読み出し動作のときには論
理゛Ｏ″が書き込まれており、ライトイネーブル信号Ｗ
Ｅをアクティブになっても直ちに論理″１”にならず、
前記のようなデータ退避を行う第１の書き込みサイクル
のときに論理″１”がセットされる。プリチャージ回路
ＲＰＣは、後述するようなセンスアンプＳＡにおけるレ
ベルリミッタ回路が利用され、上記プリチャージ出力線
の電圧を受ける増幅ＭＯ３ＦＥＴＱＩ　９と負荷ＭＯＳ
　Ｆ　ＥＴＱ１９からなる反転増幅回路と、この反転増
幅回路の出力信号がゲートに供給され、上記プリチャー
ジ出力線と電源電圧Ｖｃｃとの間に設けられたＮチャン
ネル型のプリチャージＭＯ３ＦＥＴＱ２０から構成され
る。なお、上記負荷ＭＯＳ　Ｆ　ＥＴＱ１８は、そのゲ
ートにプリチャージ信号ＰＲＥが供給されることによっ
て、プリチャージ動作のときのみオン状態になり負荷と
しての作用を行う。

このようなプリチャージ信号ＰＲＥにより上記反転増幅
回路の動作を行わせる構成を採ることによって、そこで
消費される直流電流を低減させることができる。

上記プリチャージ出力線は、プリチャージ信号ＰＲＥを
受けるＰチャンネル型のスイッチＭＯ３ＦＥＴＱ２２を
介して代表として示されているデータ線Ｄｉと結合され
る。他のデータ線も上記同様なスイッチＭ　ＯＳ　Ｆ　
Ｅ　Ｔにより上記プリチャージ出力線と結合される。

センスアンプＳＡは、畜速読み出しのために次のような
レベルリミッタ回路が設けられる。レベルリミッタ回路
は、共通データ′ｆａＣＤの信号を受けるＭＯ３ＦＥＴ
Ｑ２５と、負荷ＭＯ３ＦＥＴＱ２６とからなる反転増幅
回路と、上記共通データ線ＣＤと電源電圧Ｖｃｃとの間
に設けられ、上記反転増幅回路の出力信号がゲートに供
給されたＭＯ３ＦＥＴＱ２７から構成される。上記共通
データ線ＣＤの信号は、ゲートに上記反転増幅回路の出
力信号が供給されたベース接地型の増幅ＭＯ３ＦＥＴＱ
２３のソースに供給される。このＭＯ３ＦＥＴＱ２３の
ドレインと電源電圧ＶＣＣとの間には、Ｐチャンネル型
の負荷ＭＯ３ＦＥＴＱ２４が設けられる。この負荷ＭＯ
３ＦＥＴＱ２４のゲートには、定常的に回路の接地電位
が供給されることによって抵抗素子として作用する。上
記増幅ＭＯ３ＦＥＴＱ２３と負荷ＭＯ３ＦＥＴＱ２４か
らなる初段回路の増幅出力信号は、ＣＭＯＳインバータ
回路Ｎ４に供給される。このＣＭＯＳインバータ回路Ｎ
４の出力信号は、出カバソファＯＢＣの入力に伝えられ
る。

センスアンプの非動作期間での無駄な電流消費を防止す
るため、ＰチャンネルＭＯ３ＦＥＴＱ２６のゲートには
センスアンプの動作タイミング信号ＲＤが供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ＲＤはロウレベルにされ、ＭＯ３ＦＥＴＱ
２６はオン状態にされる。メモリセルは、選択されたワ
ード線のレベルに対して記憶情報に従ってオン状態かオ
フ状態にされる。メモリセルがワード線が選択レベルに
されているにもかかわらずオフ状態にされている場合、
共通データ線ＣＤは、上記ＭＯ３ＦＥＴＱ２４とＱ２３
からの電流供給によって比較的ハイレベルにされる。一
方、選択されたメモリセルがワード線選択レベルによっ
てオン状態にされている場合、共通データ線ＣＤは比較
的ロウレベルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭ０ＳＦＥＴＱ２７のゲー
トに供給されることによって比較的低い電位に制限され
る。一方、共通データ線ＣＤのロウレベルは、このロウ
レベルの電位を受ける反転増幅回路により形成された比
較的高いレベルの電圧がＭＯ３ＦＥＴＱ２７のゲートに
供給されることによって比較的高い電位に制限される。

このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

ラッチ回路ＦＦは、情報保持動作を行うインバータ回路
Ｎ１と帰還用のクロックドインバータ回路Ｎ２からなる
フリップフロップ回路と、メモリセルからの読み出し信
号を上記フリップフロップ回路に転送するというデータ
退避を行うとき信号ＥＷのロウレベルによってオン状態
にされるＰチャンネル型のスイッチＭＯ５ＦＥＴＱ１７
と、書き込み動作のときロウレベルになる信号ｗｅｔｓ
によってオン状態にされるＭＯ５ＦＥＴＱＩ　５及び上
記フリップフロップ回路に保持された信号を受けるＭＯ
５ＦＥＴＱＩ　６からなり、上記フリップフロップ回路
の保持情報をデータ線に戻す回路とから構成される。

この実施例では、メモリセルの記憶情報をラッチ回路Ｆ
Ｆに退避させるという第１書き込みモードのとき、それ
に先立って信号ＰＥＲＭがハイレベルになり、プリチャ
ージ回路ＷＰＣが動作状態になる。すなわち、上記信号
ＰＥＲＭのハイレベルに応じてインバータ回路Ｎ３の出
力がロウレベルになりＭＯ３ＦＥＴＱ２１がオン状態に
なってデータ線Ｄ１等を電源電圧Ｖｃｃのようなハイレ
ベルにプリチャージする。このようなプリチャージ動作
のとき、プリチャージ信号ＰＲＥはロウレベルにされる
ため、上記ＭＯ５ＦＥＴＱ２１のオン状態により形成さ
れるプリチャージ信号は、プリチャージ信号線と各デー
タ線に対応して設けられるスイッチＭＯ３ＦＥＴＱ２２
等を介して各データ線に伝えられる。

それ故、選択されたメモリセルがオフ状態ならそのデー
タ線は上記のようなハイレベルを維持するため、信、＝
　Ｅ　Ｗのロウレベルによってオン状態にされるスイッ
チＭＯ５ＦＥＴＱＩ　７を介してフリップフロップ回路
を構成するインバータ回路Ｎ１の入力には、比較的高い
レベルが供給されるため、ハイレベルのデータ退避が高
速、かつ確実に行われる。なお、選択されたメモリセル
がオン状態なら上記プリチャージ電圧を回路の接地電位
のようなロウレベルに引き抜くため、上記フリップフロ
ップ回路を構成するインバータ回路Ｎ１にはロウレベル
が供給される。上記フリップフロップ回路を構成する帰
還用インバータ回路Ｎ２は、図示ないがそのクロック端
子に上記データ転送動作のとき発生されるタイミング信
号が供給され、非動作状態（出力ハイインピーダンス状
Ｂ）にされる。このインバータ回路Ｎ２は、データ保持
状態のときには動作状態になり、インバータ回路Ｎ１の
正帰還ループを構成する。

なお、このとき、プリチャージ回路ＲＰＣは、上記プリ
チャージ信号線のハイレベルにより、ＭＯ３ＦＥＴＱＩ
　９が？：／状態ニナッテＭ　ＯＳ　Ｆ　ＥＴＱ２０を
オフ状態にさせるため、実質的にその動作が無効にされ
る。

メモリセルの読み出しモードのときには、上記信号Ｐ　
Ｅ　ＲＭはロウレベルのままにされる。それ故、インバ
ータ回路Ｎ３の出力信号がハイレベルになり、ＭＯ３Ｆ
ＥＴＱ２１はオフ状態のままに置かれる。これによって
、プリチャージ回路ＷＰＣは非動作状態にされる。

これに対して、プリチャージ回路ＲＰＣは、プリチャー
ジ信号ＰＲＥのロウレベルによりＭＯ３ＦＥＴＱ１Ｂが
オン状態になり、これを負荷とする反転１１幅回路が動
作状態になる。それ故、プリチャージ信号線をセンスア
ンプＳＡにおける初段回路と同様な中間電圧を発生させ
る。すなわち、ＭＯ３ＦＥＴＱＩ　８とＱ１９とのコン
ダクタンス比に従って決まる中間電圧からＭＯ３ＦＥＴ
Ｑ２０のしきい値電圧骨だけレベルシフトされた中間電
圧とされる。この中間電圧は、上記同様にプリチャージ
信号線と各データ線に設けられたスイッチＭＯ５ＦＥＴ
Ｑ２２等を介してデータ線Ｄ１等に伝えられ、データ線
のプリチャージ動作を行うものである。この構成におい
ては、選択されたメモリセルが結合されたデータ線が、
共通データ線ＣＤに結合されたとき、センスアンプの動
作点付近にデータ線のプリチャージが行われているから
、上記メモリセルのオン状Ｓ／オフ状態に応じた信号が
データ線及び共通データ線を通してセンスアンプの人力
に伝えられる結果となる。センスアンプＳＡは、その増
幅信号を出力するものとなるから読み出し動作の高速化
を実現できる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）メモリセルの記憶情報をランチ回路に退避させる
構成を採るＥＥＰＲＯＭにおいて、上記メモリセルの記
憶情報をラッチ回路に転送させる書き込み動作のとき、
書き込み用のプリチャージ回路によって上記データ線を
電源電圧のような高いレベルにプリチャージすることに
よって、ランチ回路へのデータ退避を高速に、かつ確実
に行うことができるという効果が得られる。

（２）上記ＥＥＰＲＯＭのメモリセルの記憶情報をセン
スアンプを通して読み出すとき、読み出し用のプリチャ
ージ回路によって、センスアンプの動作電圧点付近にプ
リチャージすることによって、メモリセルの高速読み出
しが可能になるという効果が得られる。

（３）上記のように２つのプリチャージ回路を設けるも
のであるため、ラッチ回路とセンスアンプは、それぞれ
の回路の持つ最も安定な領域で動作させることができる
から動作の安定化を実現できるという効果が得られる。

（４）書き込み動作モードとして、その前に読み出しを
行って書き込み前の記憶情報をランチ回路に保持させて
、上記ラッチ回路に書き替え情報をセットするという第
１書き込みモードと、１ワ一ド線分のＭＮＯＳ）ランジ
スタの消去を行うとともに、上記ラッチ回路の記憶情報
に従って１ワ一ド線分のＭＮＯＳ）ランジスタの書き込
みを行うという第２書き込みモードとを備えることによ
って、外部からはＲＡＭとはり同様な制御によりその書
き込み動作を実施することができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、読み出し用の
プリチャージ回路は、実装されるセンスアンプの具体的
構成に応じて、その最も感度が高い動作電圧点付近に設
定されるものであれば何であってもよい。また、ＥＥＦ
ＲＯＭに対する動作モードを設定する信号は、上記のよ
うな組み合わせの他、第１書き込み動作と第２書き込み
動作とが、制御回路Ｃ０ＮＴ内に設けられる適当なシー
ケンス回路によって連続的かつ自動的に実行されるよう
にされてもよい。また、各メモリセルの分離用ＭＯ３Ｆ
ＥＴＱ３を省略して、ＭＮＯＳ）ランジスタのソースを
基準電位線に接続させるものであってもよい。この場合
、基準電位線は、書き込み動作の時にフローティング状
態にされ、読み出し及び消去動作の時に回路の接地電位
が与えられるようにされる。

さらに、電気的に書き込み／消去が可能とされる記憶素
子は、ＦＬＯＴＯＸ　（フローティングゲート・トンネ
ルオキサイド）型であってもよい。

このような記憶素子を用いる場合には、その書き込み／
消去動作に応じた制御電圧が供給されるものである。

この発明は、消去動作と書き込み動作とが内部の時間信
号に基づいて形成される制御信号によって時系列的に行
われる機能を持つことを条件として、各種ＥＥＰＲＯＭ
のような半導体記憶装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、メモリセルの記憶情報をラッチ回路に退避
させる構成を採るＥＥＰＲＯＭにおいて、上記メモリセ
ルの記憶情報をラッチ回路に転送させる書き込み動作の
とき、メモリセルが結合されるデータ線を電源電圧のよ
う卒高いレベルにプリチャージする第１　（書き込み用
）のプリチャージ回陀を設け、上記メモリセルの記憶情
報をセンスアンプを通して読み出す動作のとき、上記デ
ータ線をセンスアンプの動作電圧点付近にプリチャージ
する第２（読み出し用）のプリチャージ回路を設けろこ
とにより、上記書き込み動作と読み出し動作に応じ°ζ
データ線のプリチャージレベルを最適に設定できるもの
となる。

４、ｒｆ！ＪＴ！ｉＪの筒車な説明 第１図は、この発明の一実施例の示す要部回路図、 第２図は、この発明が適用されるＥＥＰＲＯＭの一実施
例を示す回路図、 第３回は、その消去及び書き込み動作の一例を示すタイ
ミング図である。

ＷＰＣ・・プリチャージ回路（書き込み用）、ＲＰＣ・
・プリチャージ回路（読み出し用）、Ｍ−ＡＲＹ・・メ
モリアレイ、Ｘ−０ＣＲ・・Ｘデコーダ、■、ＶＣ・・
レベル変換回路、ＦＦ・・ラッチ回路、Ｖ　ｉＨＧ　、
　Ｖ　ｗ　−Ｇ　・・制′４Ｈ％圧発生回路、ＩＯＢ・
・入出力回路、ＷＥＬＬ・・ウェル領域、ＤＶ・・分周
回路、Ｏ２０・・廃振回路代理人弁理士　小川　勝馬〆
１゛ （、′ ”（、−ン′ 第１図 第２図 Ｖｃｏ〇− ＶｐＩ）　ｏ−＋ ＧＮＯＯ］ 第３図 四 ｖ

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み及び消去が可能にされた半導体不
   揮発性記憶素子と、上記不揮発性記憶素子が結合される
   データ線にその記憶情報が転送されるラッチ回路と、上
   記ラッチ回路の保持情報に従って上記データ線に書き込
   み信号を発生させるレベル変換回路と、上記不揮発性記
   憶素子の記憶情報をラッチ回路に転送させる書き込み動
   作のとき、上記データ線を電源電圧のような電圧レベル
   にプリチャージする第１のプリチャージ回路と、上記不
   揮発性記憶素子の記憶情報を読み出し動作のとき、上記
   データ線をセンスアンプの動作電圧付近にプリチャージ
   する第２のプリチャージ回路とを備えてなることを特徴
   とする半導体記憶装置。 ２、上記センスアンプは、共通データ線に伝えられた読
   み出し信号を受ける反転増幅回路と、電源電圧と上記共
   通データ線との間に設けられたＭＯＳＦＥＴとからなる
   レベルリミッタ回路と、上記反転増幅回路の出力信号が
   ゲートに供給され、上記共通データ線がソースに伝えら
   れるゲート接地型の増幅ＭＯＳＦＥＴとから構成され、
   上記第２のプリチャージ回路は、上記レベルリミッタ回
   路と類似の回路によりプリチャージ電圧を形成するもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 ３、上記不揮発性記憶素子は、それに対する書き込みモ
   ードが、選択されたワード線における不揮発性記憶素子
   の記憶情報を読み出してラッチ回路に転送させる第１ス
   テップと、そのラッチ回路に書き換えデータを供給する
   第２ステップからなる第１書き込みモードと、選択され
   たワード線における不揮発性記憶素子の消去動作を行う
   第３ステップと、上記ラッチ回路に保持された書き換え
   データを不揮発性記憶素子に書き込む第４ステップから
   なる第２書き込みモードとからなることを特徴とする特
   許請求の範囲第１又は第２項記載の半導体記憶装置。