JP3332875B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気的一括消去機能
を備えた不揮発性半導体記憶装置に係り、特に一括消去
動作後のしきい値電圧ばらつきを抑制可能な不揮発性半
導体記憶装置に関する。

【０００２】

【従来の技術】従来、記憶内容を書き換えることができ
る不揮発性半導体記憶装置としては、ＥＰＲＯＭとＥＥ
ＰＲＯＭが広く用いられてきた。ＥＰＲＯＭは高集積度
とそれに伴う低コストを、ＥＥＰＲＯＭは記憶内容を電
気的に（すなわち機器に実装した状態で）１ビット毎に
書き替えることができる高機能（使い易さ）をそれぞれ
特徴としてきたが、これら両者の特徴をかねそなえた不
揮発性半導体記憶装置に対する要求は強い、フラッシュ
型ＥＥＰＲＯＭは、電気的書替機能が消去に関してチッ
プ一括(あるいはブロック一括）に限定されることを除
けば、この要求を満たすものとして位置付けられ、これ
を実現するための新しい構造の記憶素子が数多く提案さ
れている。

【０００３】特開昭６２−２７６８７８号で開示されて
いる記憶素子は、その代表的なものである。以下、この
記憶素子をＦＡＳＴ（Floating gate Asymmetric Sourc
e and drain Tunnel oxide）型と呼ぶことにする。図３
はその断面構造の概略を示した図である。この記憶素子
は、ＥＰＲＯＭのＦＡＭＯＳ型記憶素子と同様１素子／
ビットの浮遊ゲート型電界効果トランジスタ構造を有し
ており、高集積性に優れている。

【０００４】書き込みはＥＰＲＯＭと同様にドレイン１
接合近傍で発生させたホットキャリアを浮遊ゲート２に
注入することにより行なう。書き込みによりメモリセル
の制御ゲート４からみたしきい値は高くなる。一方、消
去は制御ゲート４を接地し、ソース３に高電圧を印加す
る事により浮遊ゲート２とソース３の間に高電界を発生
させ、薄い酸化膜５をとおしたトンネル現象を利用して
浮遊ゲート２に蓄積された電子をソース３に引き抜くこ
とによって行なう。消去により制御ゲート４からみたし
きい値は低くなる。読み出しはドレイン１に弱い書き込
みが起こりにくいよう１Ｖ程度の低電圧を印加し、制御
ゲート４に５Ｖ程度を印加し、流れるチャネル電流の大
小を情報の０と１に対応させる。なお、図中６はｐ型シ
リコン基板、７はｎ型拡散層、８は低濃度のｎ型拡散
層、９はｐ型拡散層である。

【０００５】このように電子のトンネルによって消去動
作を行う記憶素子では、消去電圧を印加する領域（ここ
ではソース領域）と浮遊ゲート電極間の静電容量結合を
如何に小さく抑えるかが、セルの微細化と消去の低電圧
化を両立させるためのポイントとなる。ＦＡＳＴ型記憶
素子では、浮遊ゲート電極下のゲート酸化膜を全面的に
薄膜化する（トンネル酸化膜にする）とともに、浮遊ゲ
ート電極とソース領域の重なり部分を同領域の拡散、回
り込みによって自己整合的に形成することにより、電子
のトンネル領域を極限まで微細化し、上記容量結合の低
減を図っている。

【０００６】ＩＥＥＥ主催１９８９年２月国際固体回路
会議の論文集１４０頁〜１４１頁（IEEE 1nt．Solid-St
ateCircuits Conference, Digest of Technical Paper
s, p.140-141, Feb., 1989)では、上記ＦＡＳＴ型記憶
素子と同様の記憶素子を用いた１ＭｂフラッシュＥＥＰ
ＲＯＭチップ一括電気的消去特性が開示されている。

【０００７】

【発明が解決しようとする課題】上記従来技術であるＦ
ＡＳＴ型記憶素子を用いたフラッシュＥＥＰＲＯＭで
は、電気的一括消去動作によって実現される“１”状態
しきい値電圧（しきい値電圧低レベル）の制御性確保が
重要な課題となる。これは、消去後しきい値電圧が高す
ぎても低すぎても、後に続く読み出し動作で不良となる
ためである。

【０００８】消去後しきい値電圧が高すぎる場合は、
“１”読み出しに必要な電流が不足するため、読み出し
電源電圧下限値あるいは読み出し速度の劣化が起こる。
すなわち、当然のことであるが、消去動作が不足しては
ならない。

【０００９】一方、消去後しきい値電圧が低く、ディブ
リート状態になると、読み出し時にワード線が選択され
ない記憶素子にも電流がながれてしまうため、本来は電
流がながれない“０”状態の読み出しが不可能となる。
ＦＡＳＴ型記憶素子は選択トランジスタを持たないた
め、過消去を行なうこともできないことになる。

【００１０】この結果、ＦＡＳＴ型記憶素子を用いたフ
ラッシュＥＥＰＲＯＭにおいて、共通ソース線に消去電
圧を印加し、多数の記憶素子を同時に一括して消去する
ためには、個々の記憶素子の消去特性にばらつきが無い
こと、あるいは少なくともそのばらつきが小さく抑えら
れていることが重要な前提条件となる。

【００１１】しかしながら、現実には、素子構造のばら
つき、あるいはトンネル酸化膜特性のばらつき等、様々
な要因の影響により、ＬＳＩレベルで一括消去動作を行
なうと、消去特性間に大きなばらつきが現れており、こ
れを如何に使いこなしていくかが設計上の大きな問題と
なっている。

【００１２】本発明の目的は、上記ＦＡＳＴ型記憶素子
を用いた不揮発性半導体記憶装置であって、一括消去動
作を行なう記憶素子の消去特性間に大きなばらつきがあ
っても、消去後のしきい値電圧のばらつきを充分に小さ
く抑えることが可能な不揮発性半導体記憶装置を提供す
ることにある。

【００１３】

【課題を解決するための手段】本願発明の新たなる側面
は、電気的に消去可能にされた不揮発性記憶素子からな
るメモリセルが複数個マトリックス配置され、ワード線
方向に複数のメモリブロックに分割された不揮発性半導
体記憶装置において、メモリセルに情報を書き込む書込
モード、メモリセルのしきい電圧の状態を読み出す読み
出しモード、複数のメモリブロックの一つのメモリブロ
ック内のメモリセルのしきい電圧を所定の範囲内にする
ための電圧を印加する消去動作とメモリブロック内の上
記メモリセルのしきい電圧の状態を読み出す動作とを行
う消去モードとを備え、消去モードにおける読み出し動
作の際の情報に基づいて消去動作の継続、停止を行う消
去制御回路を具備し、消去制御回路がメモリブロック内
のメモリセルを選択するためのアドレス発生回路を含む
ことを特徴とする。

【００１４】すなわち、具体的回路が図８に示されるよ
うに、本願発明ではメモリの内部で消去動作のためのア
ドレスを形成するため、外部でアドレスを形成して入力
する必要がなく、メモリ装置自体が消去動作を自立的に
制御することができる。

【００１５】また、すでに述べた目的は、一括消去動作
の実質的な終点を、各記憶素子の個々の消去速度に応じ
て、各記憶素子ごとに、あるいはいくつかの記憶素子の
まとまりごとに個別に制御することにより実現される。
具体的には、図１に示すように以下に述べる手段を組み
合わせることによって、実現される。

【００１６】図１に、メモリアレイＭ−ＡＲＲＡＹが２
つ以上のブロック（図１ではＭＢ１〜ＭＢ４）に分割さ
れており、各ブロックは少なくとも１つの記憶素子から
なり、各ブロックごとに独立に電気的消去を行なう手段
（図中ではＥＤ１〜４）を有する。

【００１７】第二に、電気的消去に先だって各ブロック
ごとにブロック内の全ての記憶素子のしきい電圧が低
く、消去する必要がないか、あるいは１つでもしきい電
圧の高い素子があるかを判定する手段（図中では読出し
装置ＳＡ）を備える。

【００１８】第三に、ブロック内の全ての記憶素子のし
きい電圧が低く、消去する必要がない時には一括消去の
消去動作を行なわないよう消去電圧の印加を阻止する手
段を備える。即ち、ＥＤ１〜４にＳＡの出力を受けて消
去電圧を印加するか否かを判定する機能を有する。

【００１９】最後に、対象となる全記憶素子に対して必
要充分な消去動作が行なわれた時点で一括消去は終了す
る。これは装置内部で判定しても良いし、外部の制御装
置で判定しても良い。

【００２０】図１ではメモリアレイ（Ｍ−ＡＲＲＡＹ）
に読出し装置ＳＡが１つの場合を示したが、一般には８
ビット単位あるいは１６ビット単位での読出し，書込み
が行なえるようメモリアレイと読出し装置ＳＡは合計で
８組あるいは１６組設けられるよう構成される。８組の
場合には図２に示すような構成となる。

【００２１】また図１では、メモリアレイＭ−ＡＲＲＡ
Ｙ全体を消去する事を想定していたが、このうちの一部
だけを消去する部分消去であっても良い。即ち、ブロッ
クＭＢ１，ＭＢ２を同時に消去する際にはＭＢ１，ＭＢ
２がそれを構成するブロックとなる。

【００２２】上記手段によれば、チップとしての一括消
去動作は、対象となる全記憶素子の中で消去が最も遅い
ものが終了するまで続けられるが、個々の消去ブロック
に注目すれば、必要なレベルまで消去が進んだ記憶素子
にたいしては、それ以上実質的な消去が行なわれること
はない。その結果、一括消去の対象となる記憶素子の消
去特性間にばらつきがあっても、消去終了後のしきい値
電圧を精度良く所望の値に揃えることが可能となる。

【００２３】

【発明の実施の形態】以下の実施例において、以下に列
挙する技術が説明される。

【００２４】１．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルが複数個マトリックス配置さ
れてなるメモリアレイにおいて、上記メモリセルのコン
トロールゲートに負の電圧を印加し、フローティングゲ
ートに蓄積された情報電荷をソース、ドレインもしくは
ウェルに引き抜く事によってしきい電圧変化か行われる
ものであることを特徴とする不揮発性半導体記憶装置。

【００２５】２．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルが複数個マトリックス配置さ
れてなるメモリアレイにおいて、上記メモリアレイはワ
ード線方向に分割され、上記メモリセルを複数個有して
なるメモリブロックを複数有し、上記複数のメモリブロ
ックの各メモリブロックごとに共通化された共通ソース
線を持つことを特徴とする不揮発性半導体記憶装置。

【００２６】３．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルが複数個マトリックス配置さ
れてなるメモリアレイと、上記メモリセルのゲートに接
続されたワード線に負の電圧を印加する負電圧発生回路
とを具備し、上記負電圧発生回路がチャージボンプ型で
あることを特徴とする不揮発性半導体記憶装置。

【００２７】４．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルが複数個マトリックス配置さ
れてなるメモリアレイと、上記メモリセルのゲートに接
続されたワード線に負の電圧を印加する負電圧発生回路
と、上記負電圧発生回路に上記ワード線を介して接続さ
れるアドレスデコーダと、上記ワード線と上記アドレス
デコーダとの間に接続されたトランジスタとを具備する
ことを特徴とする不揮発性半導体回路装置。

【００２８】５．第１の電源線と、第２の電源線と、そ
のソース電極が固定電位に接続され、そのゲート電極が
入力線に接続された第１導電型の第１ＭＯＳＦＥＴと、
そのドレイン電極が上記第１ＭＯＳＦＥＴのドレイン電
極に接続され、そのソース電極が上記第１の電源線に接
続され、そのゲート電極が制御線に接続された第２導電
型の第２ＭＯＳＦＥＴと、そのゲート電極が上記制御線
に接続され、そのドレイン電極が上記第２ＭＯＳＦＥＴ
のドレイン電極に接続され、そのソース電極が固定電位
に接続された第１導電型の第３ＭＯＳＦＥＴと、そのソ
ース電極が上記入力線に接続され、そのゲート電極が上
記第３ＭＯＳＦＥＴのドレイン電極に接続され、そのド
レイン電極が出力線に接続された第１導電型の第４ＭＯ
ＳＦＥＴと、そのドレイン電極が上記第４ＭＯＳＦＥＴ
のドレイン電極に接続され、そのソース電極が第２の電
源線に接続され、そのゲート電極が固定電位に接続され
た第２導電型の第５ＭＯＳＦＥＴとを具備することを特
徴とするセンスアンプ。

【００２９】６．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルが複数個マトリックス配置さ
れ、ワード線方向に複数のメモリブロックに分割された
不揮発性半導体記憶装置において、上記メモリセルに情
報を書き込む書込モード、上記メモリセルのしきい電圧
の状態を読み出す読み出しモード、上記複数のメモリブ
ロックの一つのメモリブロック内の上記メモリセルのし
きい電圧を所定の範囲内にするための電圧を印加する消
去動作と上記メモリブロック内の上記メモリセルのしき
い電圧の状態を読み出す動作とを行う消去モードとを備
え、上記消去モードにおける読み出し動作の際の情報に
基づいて上記消去動作の継続、停止を行う消去制御回路
を具備し、上記消去制御回路が上記メモリブロック内の
上記メモリセルを選択するためのアドレス発生回路を含
むことを特徴とする不揮発性半導体記憶装置。

【００３０】７．電気的に消去可能にされた不揮発性記
憶素子からなるメモリセルに情報を書き込む書込モード
と、上記メモリセルのしきい電圧を読み出す読み出しモ
ードと、上記メモリセルのしきい電圧を所定の範囲内に
するための電圧を印加する消去動作及び上記メモリセル
のしきい電圧の状態を読み出す動作とを行う消去モード
とを備え、上記消去モードにおける読み出し動作の際に
上記メモリセルのゲートに接続されたワード線に印加さ
れる電圧は、上記読み出しモードの際に上記ワード線に
印加される電圧より小さいことを特徴とする不揮発性半
導体記憶装置。

【００３１】８．電気的に消去可能にされた不揮発性記
憶素子からなる複数のメモリセル具備する不揮発性半導
体記憶装置において、上記複数のメモリセルのしきい電
圧を所定の範囲内に変化させるための電圧を印加する消
去動作と上記メモリセルのしきい電圧の状態を順次読み
出す読み出し動作とを行う消去モードを備え、上記消去
モードにおける読み出し動作中、しきい電圧が上記所定
の範囲内にないメモリセルが検出された時点で、上記読
み出し動作を中止し、上記消去動作に移ることを特徴と
する不揮発性半導体記憶装置。

【００３２】（実施例１）以下、本発明の一実施例を図
４〜図１１を用いて説明する。本実施例ではメモリセル
として図３に示したものを想定している。即ち、消去は
ゲートを接地し、ソースに高電圧を印加して行なう。

【００３３】図の各回路素子は特に制限されないが、公
知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によ
り、１個の単結晶シリコンのような半導体基板上におい
て形成される。

【００３４】特に制限されないが、集積回路は単結晶ｐ
型シリコンからなる半導体基板上に形成される。ｎチャ
ネルＭＯＳＦＥＴはかかる半導体基板装置に形成された
ソース領域、ドレイン領域及びソース領域とドレイン領
域との間の半導体基板上に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。

【００３５】ｐチャネルＭＯＳＦＥＴは上記半導体基板
表面に形成されたｎ型ウェル領域に形成される。これに
よって半導体基板はその上に形成された複数のｎチャネ
ルＭＯＳＦＥＴの共通の基板ゲートを構成し、回路の接
地電位が供給される。ｐチャネルＭＯＳＦＥＴの共通の
基板ゲート、即ちｎ型ウェル領域は電源電圧Ｖｃｃに接
続される。あるいは高電圧回路であれば外部から与えら
れた高電圧Ｖｐｐ、内部発生高電圧等に接続される。あ
るいは集積回路は単結晶ｎ型シリコンからなる半導体基
板上に形成しても良い。この場合ｎチャネルＭＯＳＦＥ
Ｔはｐ型ウェル領域に形成される。

【００３６】特に制限されないが、この実施例のＥＥＰ
ＲＯＭは外部端子から供給されるアドレス信号ＡＸ，Ａ
Ｙを受けるアドレスバッファＡＤＢを通して形成された
相補アドレス信号がアドレスデコーダＸＤＣＲ，ＹＤＣ
Ｒに供給される。特に制限されないが、上記アドレスバ
ッファＸＡＤＢ，ＹＡＤＢは内部チップ選択信号￣ｃｅ
により活性化され、外部端子からのアドレス信号ＡＸ，
ＡＹを取り込み、外部端子から供給されたアドレス信号
と同相の内部アドレス信号と逆送のアドレス信号とから
なる相補アドレス信号を形成する。

【００３７】行アドレスデコーダＸＤＣＲはアドレスデ
コーダ活性化信号ＤＥにより活性化され、アドレスバッ
ファＸＡＤＢの相補アドレス信号に従ったメモリアレイ
Ｍ−ＡＲＲＡＹのワード線Ｗの選択信号を形成する。

【００３８】列アドレスデコーダＹＤＣＲはアドレスデ
コーダ活性化信号ＤＥにより活性化され、アドレスバッ
ファＡＤＢの相補アドレス信号に従ったメモリアレイＭ
−ＡＲＲＡＹのデータ線Ｄ１〜Ｄ４の選択信号を形成す
る。

【００３９】上記メモリアレイＭ−ＡＲＲＡＹは代表と
して例示的に２つのメモリブロックＭＢ１，ＭＢ２が示
されている。メモリブロックＭＢ１は記憶素子（メモリ
セル）Ｍ１〜Ｍ８とワード線Ｗ１〜Ｗ４及びデータ線Ｄ
１〜Ｄ２とにより、メモリブロックＭＢ２は記憶素子Ｍ
９〜Ｍ１６とワード線Ｗ１〜Ｗ４及びデータ線Ｄ３〜Ｄ
４とにより構成されている。

【００４０】上記メモリブロックにおいて同じ行に配置
された記憶素子のゲートはそれぞれ対応するワード線に
接続され、同じ列に配置された記憶素子のドレインはそ
れぞれ対応するデータ線に接続されている。上記記憶素
子のソースはソース線ＣＳ１〜ＣＳ２に結合される。こ
の実施例では上記ソース線ＣＳ１〜ＣＳ２には消去制御
回路ＥＤ１〜ＥＤ２が設けられる。

【００４１】特に制限されないが、先に述べたように８
ビットあるいは１６ビット単位での書込み・読出しを行
なうため、上記メモリアレイは合計で８組あるいは１６
個設けられるよう構成される。

【００４２】上記１つのメモリアレイＭ−ＡＲＲＡＹを
構成する各データ線Ｄ１〜Ｄ４は上記アドレスデコーダ
ＹＤＣＲによって形成された選択信号を受ける列選択ス
イッチＭＯＳＦＥＴＱ１〜Ｑ４を介して共通データ線Ｃ
Ｄに接続される。共通データ線ＣＤには外部端子Ｉ／Ｏ
から入力される書込み信号を受ける書込み用データ入力
バッファＤＩＢの出力端子が書込み時オンとなるＭＯＳ
ＦＥＴＱ５を介して接続される。同様に他のメモリアレ
イに対しても上記同様な列選択スイッチＭＯＳＦＥＴが
設けられ、それに対応したアドレスデコーダにより選択
信号が形成される。

【００４３】上記メモリアレイＭ−ＡＲＲＡＹに対応し
て設けられる共通データ線ＣＤには、スイッチＭＯＳＦ
ＥＴＱ６を介してセンスアンプＳＡに結合される。

【００４４】図５にセンスアンプＳＡの回路を示すが、
上記共通データ線ＣＤは読出し制御信号ｒｅによりオン
状態にされるＭＯＳＦＥＴＱ６を介してそのソースが接
続されるｎチャネル型ＭＯＳＦＥＴＱ７のソースに接続
される。このｎチャネル型ＭＯＳＦＥＴＱ７のドレイン
と電源電圧端子Ｖｃｃとの間にはそのゲートに回路の接
地電位の印加されたｐチャネル型の負荷ＭＯＳＦＥＴＱ
８が設けられている。上記負荷ＭＯＳＦＥＴＱ８は読出
し動作のために共通データ線ＣＤにプリチャージ電流を
流すような動作を行なう。

【００４５】上記ＭＯＳＦＥＴＱ７の感度を高くするた
め、及びデータ線電位はほぼ一定の低い電圧に保ち、読
出し中の弱い書込みを防止するため、スイッチＭＯＳＦ
ＥＴＱ６を介した共通データ線ＣＤの電位はｎチャネル
型の駆動ＭＯＳＦＥＴＱ９とｐチャネル型の負荷ＭＯＳ
ＦＥＴＱ１０からなる反転増幅回路の入力である駆動Ｍ
ＯＳＦＥＴＱ９のゲートに供給される。

【００４６】この反転増幅回路の出力電圧は上記ＭＯＳ
ＦＥＴＱ７のゲートに供給される。さらにセンスアンプ
の非動作期間での無駄な電源消費を防ぐため上記ＭＯＳ
ＦＥＴＱ７のゲートと回路の接地電位点との間にはｎチ
ャネル型ＭＯＳＦＥＴＱ１１が設けられる。このＭＯＳ
ＦＥＴＱ１１と上記ｐ型ＭＯＳＦＥＴＱ１０のゲートに
は共通にセンスアンプの動作タイミング信号￣ｓｃが供
給される。

【００４７】タイミング制御回路ＣＮＴＲは特に制限さ
れないが、外部端子￣ＣＥ，￣ＯＥ，￣ＷＥ，￣ＥＥ及
びＶｐｐに供給されるチップイネーブル信号、アウトプ
ットイネーブル信号、ライトイネーブル信号、イレーズ
イネーブル信号及び書込み／消去用高電圧に応じて内部
制御信号￣ｃｅ，￣ｓｃ等のタイミング信号、及びアド
レスデコーダ等に選択的に供給する読出し用低電圧Ｖｃ
ｃ／書込み用高電圧Ｖｐｐ等を発生する。例えば図６の
ような各モードと外部信号の関係を仮定すると、これを
実現するためのタイミング制御回路ＣＮＴＲとしては図
７に示すものが例として考えられる。

【００４８】読出しモードでは上記内部信号￣ｃｅはロ
ウレベル，ＤＥ，ｒｅがハイレベル，￣ｓｃがロウレベ
ルにされる。アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ
が活性化され、１つのワード線、１つのデータ線が選択
される。アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ，デ
ータ入力回路ＤＩＢにはその動作電圧として低電圧Ｖｃ
ｃが供給される。ＭＯＳＦＥＴＱ１０はオン状態に、Ｍ
ＯＳＦＥＴＱ１１はオフ状態にされる。

【００４９】メモリセルは予め書込まれたデータに従っ
てワード線の選択レベルに対して高いしきい値か、低い
しきい値を持つものである。各アドレスデコーダＸＤＣ
Ｒ，ＹＤＣＲによって選択されたメモリセルのしきい値
が高く、ワード線が選択レベルにされているにもかかわ
らずオフ状態にされている 場合、共通データ線ＣＤは
ＭＯＳＦＥＴＱ８とＱ７からの電流供給によって比較的
高いハイレベルにされる。一方、選択されたメモリセル
がワード線選択レベルによってオン状態にされている場
合、共通データ線ＣＤ葉比較的低いロウレベルにされ
る。

【００５０】この場合、共通データ線ＣＤのハイレベル
はこれを受ける反転増幅回路により形成された比較的低
いロウレベルの出力電圧ＭＯＳＦＥＴＱ７のゲートに供
給されることによって比較的低い電位に制限される。一
方、共通データ線ＣＤのロウレベルはこれを受ける反転
増幅回路により形成された比較的高いハイレベルの出力
電圧がＭＯＳＦＥＴＱ７のゲートに供給されることによ
って比較的高い電位に制限される。

【００５１】なお、上記増幅用のＭＯＳＦＥＴＱ７はゲ
ート接地型ソース入力の増幅動作を行ない、その出力信
号をＣＭＯＳインバータ回路ＩＮＶＩに伝える。そして
この出力信号はインバータＩＮＶ２で波形整形される。
信号ＳＯはメモリのしきい値が高い場合ハイレベルとな
り、低い場合ロウレベルとなる。対応したデータ出力バ
ッファＤＯＢによって、特に制限されないが、増幅され
て上記外部端子Ｉ／Ｏから送出される。このデータ出力
バッファＤＯＢはデータ出力バッファ制御信号ＤＯ，￣
ＤＯにより制御される。ＤＯが読出しモード，書込み後
のベリファイモードではハイレベルとなり、データ出力
バッファＤＯＢを活性化し、Ｉ／Ｏ端子にデータを送出
する。他のメモリブロックに対応した共通データ線と外
部端子との間においても上記同様なセンスアンプならび
にデータ出力バッファからなる読出し回路がそれぞれ設
けられる。

【００５２】書込みモードでは上記内部信号￣ｃｅはロ
ウレベル，ＤＥ，ｗｒ，￣ｓｅはハイレベルとされ、ｒ
ｅ，ＤＯはロウレベルにされる。アドレスデコーダ回路
ＸＤＣＲ，ＹＤＣＲが活性化され、１つのワード線、１
つのデータ線が選択される。アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲ，データ入力回路ＤＩＢにはその動作電
圧として高電圧Ｖｐｐが供給される。ＭＯＳＦＥＴＱ６
はオフとされ、データ出力バッファＤＯＢ，センスアン
プは非活性化される。書込みが行なわれるワード線はそ
の電圧が上記高電圧Ｖｐｐになる。浮遊ゲートに電子を
注入すべき記憶素子が接続されたデータ線はＭＯＳＦＥ
ＴＱ５，ＤＩＢを介して高電圧Ｖｐｐに接続される。こ
れにより記憶素子に書込みが行なわれる。書き込まれた
状態の記憶素子はその浮遊ゲートに電子が蓄積され、し
きい電圧は高くなり、ワード線を選択してもドレイン電
流は流れない。電子の注入が行なわれない場合にはしき
い電圧は低くワード線を選択すると電流が流れる。他の
メモリブロックに対応した共通データ線と外部端子との
間においても上記同様な入力段回路及びデータ入力バッ
ファからなる書込み回路とがそれぞれ設けられる。

【００５３】書込み後のベリファイモードでは高電圧が
Ｖｐｐ端子に印加されている以外は読出しモードと同じ
状態になる。アドレスデコーダ回路、ＸＤＣＲ，ＹＤＣ
Ｒ，データ入力回路ＤＩＢにはその動作電圧として高電
圧ＶｐｐからＶｃｃに切り替えられて供給される。使用
者は書き込まれたか、どうかの確認を行なう。

【００５４】書込み／消去インヒビットモードでは各デ
コーダは活性化されているが、書込み／消去用の高電圧
が各デコーダには供給されない。

【００５５】消去モードについて図８〜図１１を用いて
説明する。図８は図４中に示した消去制御回路ＥＣＮＴ
Ｒを、図９は図４中の消去電圧印加回路ＥＤを、図１０
はアドレスバッファ回路ＡＤＢデコーダ回路ＸＤＣＲ，
ＹＤＣＲを、図１１は消去モードのタイミングチャート
をそれぞれ示す。

【００５６】消去モードでは、制御信号ＤＥ，ｗｒ，ｒ
ｅ，ＤＯがロウレベル，ｓｃがハイレベルとなる。

【００５７】￣ＥＥ０がハイレベルからロウレベルに変
化すると消去モードの開始となる。まず遅延回路Ｄ１に
より決められた時間だけリセットパルスＲＳＴがハイレ
ベルとなり、消去電圧印加回路ＥＤをセットする。次に
フリップフロップ回路ＦＦがセットされ、消去したいブ
ロックの読出しを行なう。この間消去前読出しモード信
号ＥＶがロウレベルとされ、発振器ＯＳＣが発振を開始
し、内部アドレスを発生する。２進カウンタＢＣにより
順次分周された信号Ａ０Ｉ，Ａ１Ｉ，Ａ２Ｉがアドレス
バッファＡＤＢに供給され、これで１つのワード線、１
つの列選択スイッチが選ばれる。この時ＥＥ１がハイレ
ベルのため、アドレスバッファＡＤＢはＡ３を除き、外
部からの入力を受け付けない。アドレス信号Ａ３は外部
より与えられ、内部ブロックＭＢ１あるいはＭＢ２の選
択に用いられる。

【００５８】内部アドレスにより選択されたメモリの読
出しが行なわれるとその結果が消去電圧印加回路ＥＤに
帰還される。図９に示したようにメモリブロックＭＢ１
については列選択信号Ｙ１，Ｙ２のいずれかがハイレベ
ルの期間で発振パルスＯＳがロウレベルの時に、センス
アンプＳＡの出力ＳＯがハイレベル、即ちメモリセルの
しきい電圧が高いと判定されるとフリップフロップがリ
セットされ、あとで述べる消去期間に共通ソース線ＣＳ
１に高電圧が印加される。センスアンプＳＡの出力ＳＯ
にハイレベルが検出されないと、あとで述べる消去期間
に消去パルス￣ＥＰがロウレベルとなっても共通ソース
線ＣＳ１には高電圧が印加されない。メモリブロック内
のすべてのメモリセルについて読出しが完了すると読出
し完了信号ＥＲがハイレベルとなり、フリップフロップ
ＦＦをリセットし、￣ＥＶをロウレベルにする。次に消
去期間となり、遅延回路Ｄ２で決められた期間の時間が
経過後、消去パルス￣ＥＰがロウレベルとなり、全ワー
ド線をロウレベルにし、共通ソース線ＣＳ１に高電圧が
印加される。

【００５９】図４に示した場合にはメモリブロックに１
つの消去電圧印加回路ＥＤが１つしかないので、８組あ
るいは１６組ある各Ｉ／Ｏ（メモリアレイ）ごとに最適
化が実行される。またチップ全体を消去する際にはさら
にメモリブロックＭＢ１，ＭＢ２ごとに最適化が実行さ
れる。

【００６０】上記、読出しにおいては動作電源電圧マー
ジンを確保するためにセンスアンプＳＡ，デコーダ回路
ＸＤＣＲ，ＹＤＣＲに通常の読出し電圧（例えば５Ｖ）
より低い電圧Ｖｅｖ，例えば３．５Ｖが供給される。こ
れは記憶装置内部で発生させる事が好ましいが、外部よ
り与えてもよい。

【００６１】本発明の効果を図１８に示す。縦軸は消去
後の装置内のしきい電圧ばらつきを、横軸は１つのメモ
リブロック内の記憶素子数を示す。ここでは数値内には
メモリアレイＭ−ＡＲＲＡＹが８個存在し、８ビット単
位の書き込み、読出しを行なうものを対象とした。メモ
リブロック内の記憶素子が小さいほど効果が大きいのは
言うまでもないが、周辺回路が複雑となる。しきい電圧
ばらつきの抑圧効果と周辺回路の複雑さの兼ね合いでメ
モリブロックの大きさを決めればよい。

【００６２】本実施例では消去前の読出しをメモリブロ
ック内すべての記憶素子について行なう場合を示した
が、本発明はこれに限定されるものではない。８組の読
出し／書込み単位で構成されている場合にはすべての読
出し／書込み単位内でしきい電圧の高いメモリセルが検
出された時点で読出しを打ち切り、消去動作に移っても
良い。これにより消去前の読出し時間を短縮できる。

【００６３】本実施例では書込み／消去を外部からの高
電圧Ｖｐｐを用いて行なう場合を対象としたが本発明は
これに限定されるものではない。書込み／消去時に流れ
る電流が小さければ装置内部でＶｃｃから所望の高電圧
を発生させ、これを書込み／消去に用いても良い。ま
た、この内部昇圧電源を外部高電圧Ｖｐｐと併用しても
構わない。

【００６４】なお本発明は上記実施例に限定されるもの
でない事は言うまでもない。通常の書込み／読出し等の
制御を行なう回路部分や消去を制御する回路部分等の構
成は上記原理を実現するものであればどのようなもので
あっても構わない。

【００６５】（実施例２）本発明の第２の実施例を図１
２〜図１４を用いて説明する。

【００６６】図１２は本実施例による不揮発性記憶装置
の内部ブロック図であり、実施例１の図４に相当するも
のである。ここでメモリセルとしては消去時にゲートに
負の電圧を印加し、ソースに正の電圧（ここでは外部電
源であるＶｃｃ）を印加し、ゲートとソース間の高電界
により浮遊ゲート中の電子をソースに引き抜く方式のメ
モリを用いている。

【００６７】この消去動作を除けば本実施例は実施例１
と本質的な動作上の差はないので、実施例１との違いの
みを述べる。

【００６８】トランジスタＱ１２〜１５はデプレッショ
ン型のｐＭＯＳＦＥＴであり、消去時にフード線にかか
る負の電圧がデコーダ回路に印加されるのを防ぐ役割を
している。同時に読出し／書込み動作時にはこのトラン
ジスタでの電圧降下，速度低下を防ぐためデプレッショ
ン型としている。

【００６９】消去電圧印加回路ＥＤ１，ＥＤ２は図１３
に示すように最終段を除けば図９と同じであり、図９で
は共通ソース線ＣＳ１にＶｐｐを印加するようにしてい
たが、この場合にはＶｃｃを印加する。

【００７０】図１４は負電圧印加回路ＮＥＧの回路を示
している。いわゆるチャージポンプ回路である。消去信
号￣ＥＰがロウレベルにされると遅延回路Ｄ３で決めら
れた時間経過後、信号￣ＥＰＤＬＹがロウレベルにさ
れ、デコーダ切り離し信号ＳＥＴがハイレベルとなる。
これにより行デコーダ回路ＸＤＣＲはワード線から電気
的に切り離される。次に発振器ＯＳＣ２が発振を開始
し、相補的パルス信号ＰＵ１とＰＵ２が発生し、これに
よりチャージポンプの原理により負電圧Ｖｐｐｎが発生
する。これをさらにパルスＰＵ１を用いて同じくチャー
ジポンプの原理に従ってワード線に印加する。消去信号
￣ＥＰがハイレベルにされるとパルスＰＵ１とＰＵ２は
停止されるが、信号￣ＥＰＤＬＹがハイレベルとなるま
での期間負電圧リセット信号ＰＲＳＴとＥＲＳＴが負電
位の節点を０Ｖないし正の電圧とし、消去を停止する。

【００７１】本実施例における消去モード中の動作は実
施例１の場合と同じように実行される。実施例１ではソ
ースに高電圧を印加して消去していたのが、ソースにＶ
ｃｃ，ゲートに負電圧を印加する点が異なる。

【００７２】（実施例３）本発明の第３の実施例を図１
５〜図１７を用いて説明する。

【００７３】図１５は本実施例による不揮発性記憶装置
の内部ブロック図であり、実施例１の図４、実施例２の
図１２に相当するものである。ここでメモリセルとして
は実施例２と同じく、消去時にゲートに負の電圧を印加
し、ソースに正の電圧（ここでは外部電源であるＶｃ
ｃ）を印加し、ゲートとソース間の高電界により浮遊ゲ
ート中の電子をソースに引き抜く方式のメモリを用いて
いる。

【００７４】実施例２と本質的な動作上の差はないが、
メモリブロックがソースだけでなくソースとワード線に
よって決まっている点が異なる。以下、実施例１，実施
例２との違いのみを述べる。

【００７５】図１６は負電圧印加回路ＮＥＧの回路を示
し、図１４とはメモリブロックを選択するためのデコー
ド機能が内蔵されている点が異なる。

【００７６】またアドレスバッファ回路は図１７に示す
ように外部入力Ａ１，Ａ３がブロックの選択に用いられ
る点が異なる。さらにワード方向のメモリブロックの選
択、即ちメモリブロックＭＢ１とＭＢ３，ＭＢ２とＭＢ
４の選択を行なうために、アドレスバッファ回路ＡＤＢ
のうちＡ０入力部、行デコーダＸＤＣＲ消去電圧印加時
にもメモリブロックの選択が行なえるようになってい
る。即ち、ａ０，￣ａ０共にロウレベルとなり、Ａ１ア
ドレス入力により決まる２本のワード出力ＷＩ１とＷＩ
２、あるいはＷＩ３とＷＩ４がハイレベルとなる。この
出力ＷＩ１〜ＷＩ４は負電圧印加回路ＮＥＧに供給され
る。しかし、トランジスタＱ１２〜Ｑ１５の働きによ
り、消去時にはデコーダ回路の出力はワード線Ｗ１〜Ｗ
４には印加されない。

【００７７】本実施例における消去モード中の動作は実
施例２の場合と同じように実行される。但し、実施例２
に対して図８中の２進カウンタＢＣが１段不要となる。

【００７８】

【発明の効果】本発明によれば、消去動作時の消費電流
が小さく、かつ、信頼性に優れた電気的書替可能な微細
不揮発性メモリセルを実現することができる。

【図面の簡単な説明】

【図１】本発明の原理を説明するための半導体記憶装置
のブロック図。

【図２】本発明の原理を説明するための半導体記憶装置
のブロック図。

【図３】メモリセルを構成する半導体素子の断面図。

【図４】本発明の実施例の半導体記憶装置の概略回路
図。

【図５】本発明の実施例の半導体記憶装置における部分
回路図。

【図６】本発明の実施例の装置の動作モードと外部信号
の関係を示す説明図。

【図７】本発明の実施例の半導体記憶装置におけるタイ
ミング制御回路回路図。

【図８】本発明の実施例の半導体記憶装置における消去
制御回路回路図。

【図９】本発明の実施例の半導体記憶装置における消去
電圧印加回路回路図。

【図１０】本発明の実施例の半導体記憶装置におけるア
ドレスバッファ回路とデコーダ回路回路図。

【図１１】本発明の実施例の半導体記憶装置の消去モー
ドの動作タイミング図。

【図１２】本発明の実施例の半導体記憶装置の概略回路
図。

【図１３】本発明の実施例の半導体記憶装置における部
分回路図。

【図１４】本発明の実施例の半導体記憶装置における部
分回路図。

【図１５】本発明の実施例の半導体記憶装置の概略回路
図。

【図１６】本発明の実施例の半導体記憶装置における部
分回路図。

【図１７】本発明の実施例の半導体記憶装置における部
分回路図。

【図１８】本発明の実施例の半導体記憶装置におけるメ
モリブロック内の記憶素子数と消去後のしきい値のバラ
ツキの関係を示すグラフである。

【符号の説明】

ＡＤＢ…アドレスバッファ、ＸＤＣＲ…行アドレスデコ
ーダ、ＹＤＣＲ…列アドレスデコーダ、Ｍ１〜Ｍ１６…
メモリアレイ、ＣＮＴＲ…タイミング制御回路、ＥＣＮ
ＴＲ…消去制御回路、ＥＤ１，ＥＤ２…消去電圧印加回
路、ＤＯＢ…データ出力バッファ、ＤＩＢ…データ入力
バッファ、ＣＳ１〜ＣＳ２…共通ソース線、ＣＤ…共通
データ線、ＳＡ…センスアンプ、ＭＢ１〜ＭＢ４…メモ
リブロック。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−103593（ＪＰ，Ａ) 特開 平１−273296（ＪＰ，Ａ) 特開 平１−158777（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】電気的に消去可能にされた不揮発性記憶素
   子からなるメモリセルが、半導体基板上に、複数個マト
   リックス配置され、複数のメモリブロックに分割され各
   ブロック毎の電気的一括消去機能を有する不揮発性半導
   体記憶装置において、 上記メモリセルに情報を書き込む書き込みモードと、 上記メモリセルのしきい電圧の状態を読み出す読み出し
   モードと、 選択されたメモリブロック内の各メモリセルのしきい電
   圧を所定の範囲内に変化させるための電圧を印加する消
   去動作と該メモリブロック内のメモリセルのしきい電圧
   の状態を順次読み出す読み出し動作とを行なう消去モー
   ドと、を備え、 上記消去モードにおける読み出し動作の際の情報に基づ
   いて上記消去動作の継続，停止を行う消去回路を、上記
   半導体基板と同一基板上に具備し、 上記消去回路が、上記消去モードにおける読み出し動作
   を行う上記メモリブロック内の上記メモリセルを選択す
   るためのアドレス発生回路を含み、 上記不揮発性半導体記憶装置は、上記消去モードにおけ
   る読み出し動作中、しきい電圧が上記所定の範囲内にな
   いメモリセルが検出された時点で、上記読み出し動作を
   中止し、上記消去動作を開始することを特徴とする不揮
   発性半導体記憶装置。
2. 【請求項２】上記メモリセルは、フローティングゲート
   とコントロールゲートとの２層ゲート構造を持つＭＯＳ
   ＦＥＴであることを特徴とする請求項１記載の不揮発性
   半導体記憶装置。
3. 【請求項３】上記フローティングゲートに蓄積された電
   荷をトンネル現象を利用してソース，ドレインもしくは
   ウェルに引き抜く事によって電気的消去が行われるもの
   であることを特徴とする請求項２記載の不揮発性半導体
   記憶装置。
4. 【請求項４】上記複数のメモリセルのしきい電圧を所定
   の範囲内に変化させるための電圧を印加する消去動作に
   おいて、上記コントロールゲートに負の電圧を印加する
   ことを特徴とする請求項２または３記載の不揮発性半導
   体記憶装置。
5. 【請求項５】上記メモリセルのコントロールゲートに接
   続されたワード線に負の電圧を印加する負電圧発生回路
   と、上記負電圧発生回路に上記ワード線を介して接続さ
   れるアドレスデコーダと、上記ワード線と上記アドレス
   デコーダとの間に接続されたトランジスタとを具備する
   ことを特徴とする請求項２または３記載の不揮発性半導
   体記憶装置。
6. 【請求項６】上記メモリセルが複数個マトリックス配置
   されてメモリアレイを構成し、上記メモリアレイはワー
   ド線方向に分割され、上記メモリセルを複数個有してな
   るメモリブロックを複数有し、上記複数のメモリブロッ
   クの各メモリブロックごとに共通化された共通ソース線
   を持つことを特徴とする請求項１乃至５のうちのいずれ
   かに記載の不揮発性半導体記憶装置。