JPS63127495A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば書き込みモードのとき、選択されるメモリセルの情報
を一旦読み出してラッチ回路に保持させてそのラッチ回
路に書き込むべきデータを供給するという第１書き込み
モードと、この後メモリセルの消去動作を行って上記ラ
ッチ回路に保持された書き込み信号によりメモリセルへ
の書き込みを行うという第２書き込みモードとを備えた
ＥＥＦＲＯＭ　（エレクトリカリ・イレーザブル・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。

〔従来の技術〕

データの電気的な書き込み及び消去が可能な半導体不揮
発性記憶素子、例えばＭＮＯＳ　（メタル・ナイトライ
ド・オキサイド・セミコンダクタ）は、比較的薄いシリ
コン酸化膜とその上に形成され比較的厚いシリコン窒化
膜（ナイトライド）との２Ｎ構造のゲート絶縁膜を持つ
絶縁ゲート電界効果トランジスタ（以下、単にＭＮＯＳ
トランジスタという）であり、記憶情報の書込みだけで
なく消去も電気的に行うことができる。ＭＮＯＳ技術は
、例えば特開昭５６−１５６３７０公報に記載されてい
る。

消去状態もしくは記憶情報が書込まれていない状態では
、Ｎチャンネル型ＭＮＯ５）ランジスタのしきい値電圧
は負の電圧になっている。記憶情報の書込み又は消去の
ために、ゲート絶縁膜には、トンネル現象によりキャリ
アの注入が生じるような高電界が作用させられる。

上記公報に従うと、ＭＮＯＳ）ランジスタは、Ｎ型半導
体基板に形成されたＰ型ウェル領域に形成される。また
、周辺回路を構成するＭＯＳＦＥＴが、ＭＮＯＳ）ラン
ジスタのためのウェル領域に対して独立にされたウェル
領域に形成される。

書込み動作において、ＭＮＯＳ）ランジスタの基体ゲー
トとしてのウェル領域には、例えばほり回路の接地電位
のＯＶが印加され、ゲートには、書き込みのための高電
圧が印加される。ソース領域及びドレイン領域には、書
込むべき情報に応じてはｓ−Ｔ　Ｑ　ｙの低電圧又は書
き込みレベルの高電圧が印加される。このときＭＮＯＳ
）ランジスタのチャンネル形成領域、すなわちソース領
域及びドレイン領域との間のシリコン領域表面には、上
記ゲートの正の高電圧に応じてチャンネルが誘導される
。このチャンネルの電位はソース領域及びドレイン領域
の電位と等しくなる。ソース領域及びドレイン領域に上
記のようにＯＶの電圧が印加されるとゲート絶縁膜には
上記ゲートの高電圧に応じた高電界が作用する。その結
果、ゲート絶縁膜にはトンネル現象によりチャンネルか
らキャリアとしての電子が注入される。これによって、
ＭＮＯＳのしきい価値電圧は、例えば負の電圧から正の
電圧に変化する。

ソース領域及びドレイン領域に書き込みレベルの高電圧
が印加された場合、ゲートとチャンネルとの間の電位差
が小さい値にされる。このような小電圧差では、トンネ
ル現象による電子の注入を起こさせるには不十分となる
。そのため、ＭＮＯＳのしきい値電圧は変化しない。

また、消去の場合には、ＭＮＯＳ）ランジスタのゲート
にＯＶを与えながらその基体ゲートとしてのウェル領域
に正の高電圧を印加して、逆方向のトンネル現象を生じ
しめて、キャリアとしての電子を基体ゲートに戻すこと
により行われる。

〔発明が解決しようとする問題点〕

本願発明者等は、上記のようなＭＮＯＳ）ランジスタを
用い、その書き込みモードのとき、選択されるメモリセ
ルの情報を一旦読み出してラッチ回路に保持させてその
ラッチ回路に書き込むべきデータを供給するという第１
書き込みモードと、この後メモリセルの消去動作を行っ
て上記ラッチ回路に保持された書き込み信号によりメモ
リセルへの書き込みを行うという第２書き込みモードと
を備えたＥＥＰＲＯを開発した。この場合、上記消去動
作及び第２書き込みモードは、内蔵の発振回路により形
成される基準時間信号を用いて設定される。半導体集積
回路に形成される抵抗やＭＯＳＦＥＴの回路素子は、比
較的大きな製造バラツキを持つものであるため、上記発
振回路の発振周波数も比較的大きなバラツキを持つよう
になる。

したがうて、この発振周波数を基準時間として設定され
る上記消去時間及び書き込み時間も大きなバラツキを持
つものとなり、動作マージンを悪化させる原因となって
いる。

この発明の目的は、素子の製造バラツキに対して安定し
た発振周波数を持つようにされた発振回路を具備する半
導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１の抵抗素子の第１のキャパシタからなる
第１の時定数回路と、上記第１のキャパシタに対して並
列形態に設けられ、上記第１の抵抗素子の製造バラツキ
に対して大きな製造バラツキを持つようにされた第２の
抵抗素子と第２のキャパシタとの直列回路とにより信号
遅延回路を構成するものである。

〔作　用〕

上記した手段によれば、第１の抵抗素子のプロセスバラ
ツキに対して第２の抵抗素子のプロセスバラツキが大き
くすることより第２のキャパシタに流れる電流が大きく
変化して、上記第１の抵抗を介して第１のキャパシタに
流れる充放電電流の変化量を小さく抑えることができる
。

〔実施例〕

第３図には、この発明をＥＥＰＲＯＭ装置に適用した場
合の一実施例の要部回路図が示されている。この実施例
のＥＥＦＲＯＭ装置は、図示しないアドレスバッファや
ＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−ＤＣＲからな
るアドレス選択回路と、このアドレス選択回路の出力信
号や制御信号に応答して書き込み／消去動作のための電
圧を形成する回路、及び上記制御信号を形成する制御回
路Ｃ０ＮＴを含んでいる。

ＥＥＦＲＯＭ装置は、特に制服されないが、外部から供
給される＋５Ｖのような比較的低い電源電圧Ｖｃｃと、
−１２Ｖのような負の高電圧−ｖｐｐとによって動作さ
れる。上記選択回路を構成するＸアドレスデコーダＸ−
ＤＣＲ等は、ＣＭＯ３回路により構成される。ＣＭＯ３
回路は、＋５ｖのような比較的低い電源電圧Ｖｃｃが供
給されることによって、その動作を行う。したがって、
アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲにより形成
される選択／非選択信号のレベルは、はｆ＋５ｖとされ
、ロウレベルは、はＶ゛回路接地電位の０■にされる。

図示のＥＥＦＲＯＭ装置を構成する素子構造それ自体は
、本発明に直接関係が無いので図示しないけれども、そ
の概要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコンか
ら成るような半導体基板上に形成される。

ＭＮＯＳ）ランジスタは、Ｎチャンネル型とされ、それ
は、上記半導体基板の表面に形成されたＰ型ウェル領域
もしくはＰ型半導体領域上に形成される。Ｎチャンネル
型ＭＯ３ＦＥＴは、同様にＰ型半導体領域上に形成され
る。

Ｐチャンネル型ＭＯ３ＦＥＴは、上記半導体基板上に形
成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳ）ランジスタと、それに直列接続された２つのＭＯ
Ｓ　Ｆ　ＥＴとから構成される。１つのメモリセルにお
いて、１つのＭＮＯＳトランジスタと２つのＭＯＳＦＥ
Ｔは、例えばＭＮＯＳ）ランジスタのゲート電極に対し
てそれぞれ２つのＭＯＳＦＥＴのゲート電極の一部がオ
ーバーラツプされるようないわゆるスタックドゲート構
造とされる。これによって、メモリセルのサイズは、そ
れを構成する１つのＭＮＯＳ）ランジスタと２つのＭＯ
ＳＦＥＴとが実質的に一体構造にされることになり、小
型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、ＹデコーダのようなＣＭ
Ｏ３回路を構成するためのＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔは、各メモリセルのための共通のＰ型ウェル領域に対
して独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯＳ　Ｆ　ＥＴに対する共通
の基体ゲートを構成し、回路の電源電圧Ｖｃｃレベルに
される。ＣＭＯ３回路を構成するためのＮチャンネルＭ
Ｏ３ＦＥＴの基体ゲートとしてのウェル領域は、回路の
接地電位０ボルトに維持される。

第３図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、ＭＮＯＳ）ランジスタＱ２と、そのドレ
インとデータ線（ビット線もしくはディジット線）ＤＩ
との間に設けられたアドレス選択用ＭＯ３ＦＥＴＱＩと
、特に制限されないが、上記ＭＮＯＳトランジスタＱ２
のソースと共通ソース線との間に設けられた分離用ＭＯ
３ＦＢＴＱ３とから構成される。なお、前述のようなス
タックドゲート構造が採用される場合、ＭＮＯＳトラン
ジスタＱ２のチャンネル形成領域にＭＯ３ＦＥＴＱＩ、
Ｑ３のチャンネル形成領域が直接的に隣接されることに
なる。それ故に、ＭＮＯＳ）ランジスタＱ２のドレイン
、ソースは、便宜上の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱ１等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳ）ラン
ジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通接
続されている。同様に他の同一の行に配置されたメモリ
セルアドレス選択用ＭＯＳ　Ｆ　ＥＴ及びＭＮＯＳ　）
ランジスタのゲートは、それぞれ第１ワード線Ｗ２１．
Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
３ＦＥＴＱ１等のドレインは、データ線線Ｄ１に共通接
続されている。同様に他の同一の列に配置されたメモリ
セルのアドレス］Ｊ［Ｍ。

５ＦＥＴのドレインは、それぞれデータ線Ｄ２に共通接
続されている。各メモリセルにおける分離用ＭＯ３ＦＥ
ＴＱ３のソースは共通にされる。

この実施例のメモリアレイＭ−ＡＲＹは、はり次のよう
な電位によって動作される。

まず、読み出し動作において、メモリアレイＭ−ＡＲＹ
が形成されるウェル領域ＷＥＬＬＩの電位Ｖｗは、はり
回路の接地電位０ボルトに等しいロウレベルにされる。

分離用ＭＯ３ＦＥＴＱ３のゲートに結合された制？１１
線（Ｖｉｇ）は、これらのＭＯ３ＦＥＴＱ３をオン状態
にさせるように、はり電源電圧Ｖｃｃに等しいようなハ
イレベルにされる。それぞれＭＮＯＳ）ランジスタのゲ
ート電極に結合された第２ワード線Ｗ１２ないしＷ２２
は、はり接地電位に等しいような電位、すなわちＭＮＯ
Ｓトランジスタの高しきい値電圧（正）と低しきい値電
圧（負）との間の電圧とされる。第１ワード線Ｗｌｌな
いしＷ２１のうちの選択されるべきワード線は、はゾ電
源電圧Ｖｃｃに等しいような選択レベルもしくはハイレ
ベルされ、残すのワード線すなわち非選択ワード線は、
はり接地電位に等しいような非選択レベルもしくはロウ
レベルにされる。データ線り工ないしＤ２のうちの選択
されるべきデータ線には、後述するようなセンスアンプ
ＳＡからセンス電流が供給される。第１ワード線によっ
て選択されたメモリセルにおけるＭＮＯＳトランジスタ
が低しきい値電圧を持っているなら、そのメモリセルは
、それが結合されたデータ線に対して電流通路を形成す
る。選択されたメモリセルにおけるＭＮＯＳ）ランジス
タが高しきい値電圧を持っているなら、そのメモリセル
は、実質的に電流通路を形成しない。従ってメモリセル
のデータの読み出しは、センス電流の検出によって行わ
れる。

この実施例では、特に制限されないが、読み出しマージ
ンを大きくすること及び高速読み出し化のために、上記
のようなセンスアンプＳＡの読み出し基準電圧は、ダミ
ーセルによって形成される。

すなわち、ダミーセルは、上記同様なＭＮＯＳ）ランジ
スタＱ５とアドレス選択用のＭＯＳ　Ｆ　ＥＴＱ４及び
分離用ＭＯ３ＦＥＴＱ６から構成される。

上記アドレス選択用のＭＯ３ＦＥＴＱ４のゲートは、そ
れに対応した第１のワード線Ｗｌｌに結合される。また
、ＭＮＯＳ）ランジスタＱ５のゲートは、ヴアージンレ
ベル（書き込み及び消去が行われ無い）のしきい値電圧
を持つ。これによって、上記書き込み及び消去状態のＭ
ＮＯＳ）ランジスタのほり中間のしきい値電圧を持つよ
うにされる。

それ故、このヴアージンレベルを維持するため、ダミー
セルを構成するＭＮＯＳ）ランジスＱ５等に対する書き
込み／消去を防止するため、そのゲートは、対応する第
２のワード線Ｗ１２等から分離され、常に読み出し状態
とするように回路の接地電位点に結合される。この場合
、ＭＮＯＳ）ランジスタＱ５のゲートは、適当な抵抗手
段（図示せず）を介して回路の接地電位に結合される。

この理由は、上記第１のワード線ＷｌｌとＭＮＯＳトラ
ンジスタＱ５との容量カンプリングによる電位の浮き上
がり及びその回復待時間が、上記メモリセルのそれ（第
２のワード線Ｗ１２）と同様に生じさせるためのもので
ある。上記ダミーセルが形成されるウェル領域ＷＥＬＬ
２は、周辺回路を構成するＮチャンネルＭＯ３ＦＥＴが
形成されるウェル領域と同様に回路の接地電位が定常的
に供給される。

上記ダミーセルは、ダミーデータ線ＤＤに結合される。

このダミーデータ線ＤＤのは、ダミーカラムスイッチＭ
Ｏ３ＦＥＴＱ７を介して、センスアンプＳＡに基準端子
に結合される。上記ＭＯ３ＦＥＴＱ７のゲートには、定
常的に電源電圧Ｖｃｃが供給される。

センスアンプＳＡは、上記メモリアレイＭ−ＡＲＹのア
ドレッシングによって共通データＩＣＤに出力された読
み出し信号を、上記ダミーセルにより形成される基準電
圧Ｖｒｅｆを参照してハイレベル／ロウレベルの判定を
行う。

なお、書き込み動作において、ウェル領域ＷＥＬＬＩは
、は−ニーＶｐｐに等しいような負の高電圧にされ、分
離用ＭＯ５ＦＥＴＱ３のゲート電極に結合された制′ａ
線（Ｖｉｇ）は、それらのＭＯ３ＦＥＴＱ３をオフ状態
にさせるように負の高電位にされる。第１ワード線Ｗｌ
ｌないしＷ２１は、はり接地電位に等しいような非選択
レベルもしくはロウレベルにされる。第２ワード線Ｗ１
２ないしＷ２２のうちの１つのワード線は、はソ゛電源
電圧Ｖｃｃに等しいような選択レベルにされ、残りの第
２ワード線は、電圧−ｖｐｐに近い負の高電圧にされる
。データ線は、メモリセルに書き込まれるべきデータに
応じて、は覧゛電源電圧ＶＣＣに等しいようなハイレベ
ルもしくは負電圧−ＶｐＩ）に近い負の高電圧を持つロ
ウレベルにされる。

消去動作において、ウェル領域Ｖ／ＥＬＬＩは、はゾ電
Ｂ電圧Ｖｃｃに等しいようだ消去レベルもしくはハイレ
ベルにされる。第１ワード線ＷｌｌないしＷ２１及び第
２ワード線Ｗ１２ないしＷ２２は、消去のために、基本
的にはそれぞれ回路の電源電圧Ｖｃｃにほり等しいレベ
ル及び電圧−Ｖｌ）ｐに実質的に等しいレベルされる。

しかしながら、この゛実施例に従うと、特に制限されな
いが、各メモリ行毎のメモリセルの消去が可能となるよ
うに、第１、第２ワード線のレベルが決定される。第１
ワード線ＷｌｌないしＷ２１のうちの消去が必要とされ
るメモリ行に対応された第１ワード線は、は！°電Ｓ電
圧Ｖｃｃに等しいような消去レベルにされ、消去が必要
とされないメモリ行に対応された第１ワード線は、はり
回路の接地電位のような非消去レベルにされる。第２ワ
ード線Ｗ１２ないしＷ２２のうちの上記消去レベルにさ
れる第１ワード線と対応する第２ワード線は、はり負電
圧−Ｖｐｐに等しいような消去レベルにされ、上記非消
去レベルにされる第１ワード線と対応する第２ワード線
は、はゾ電源電圧Ｖｃｃに等しいような非消去レベルに
される。

この実施例に従うと、上述のようにウェル領域ＷＥＬＬ
Ｉ、すなわちＭＮＯＳトランジスタの基体ゲートに電源
電圧Ｖｃｃ印加することによって各ＭＮＯ３）ランジス
タの記憶情報を消去する構成がとられる。他方、ＣＭＯ
３回路を構成するＮチャンネ／ｌｚＭＯ３ＦＥＴ（７）
基体ゲートは、ＭＮＯＳトランジスタの基体ゲートとは
独立に、例えば０ボルトのような電位にされることが必
要とされる。

それ故に、前述のように各メモリセルの基体ゲート、す
なわち、メモリアレイＭ−ＡＲＹが形成された半導体領
域ＷＥＬＬＩは、Ｘデコーダ、Ｙデコーダ等の周辺回路
を構成するＮチャンネルＭＯ３ＦＥＴが形成される半導
体領域（ウェル領域）と電気的に分離される。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞ゛れ独立のウェ
ル領域に形成したり、同じ行もしくは列に配置されるメ
モリセルを共通のウェル領域に形成したりすることがで
きる。この実施例では、前述のようにメモリセルの全体
すなわちメモリアレイＭ−ＡＲＹは１つの共通なウェル
領域ＷＥＬＬ１に形成される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸ−ＤＣＲによ・
って駆動される。ＸデコーダＸ−ＤＣＲは、特に制限さ
れないが、メモリアレイＭ−ＡＲＹのメモリ行に一対一
対応された複数の単位デコーダ回路から成る。１つの単
位デコーダ回路は、例えば図示のような、アドレス信号
を受けるノア（ＮＯＲ）ゲート回路Ｎ０ＲＩ、ゲート回
路Ｇ及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少な（とも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がパイレベルの選
択レベルならそれに応じて第２ワード線をはゾ電源電圧
Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の出
力がロウレベルの非選択レベルならそれに応じて第２ワ
ード線をはゾ負電圧−Ｖｌ）Ｐに等しい非選択レベルに
させる。レベル変換回路ＬＶＣは、また消去動作時にお
いて、それに対応されたノアゲート回路の出力がハイレ
ベルの選択レベルならそれに応じて第２ワード線をはゾ
負電圧−ｖｐｐに等しい消去選択レベルにさせ、ノアゲ
ート回路の出力がロウレベルの非選択レベルならそれに
応じて第２ワード線をはゾ電源電圧Ｖｃｃに等しい消去
非選択レベルにさせる。

分離用ＭＯ３ＦＥＴＱ３等のゲートは、制御電圧発生回
路Ｖｉｇ−Ｇにより形成される制御電圧■ｉｇが供給さ
れる制御線に共通結合されている。これら分離用ＭＯＳ
　Ｆ　ＥＴＱ　３等のソースは、特に制限されないが、
回路の接地電位に結合される。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳ、トランジスタへ後述するような書き込
み動作において、第２ワード線Ｗ２１ないしＷ２２のう
ちの選択されるべきメモリセルが結合されたワード線が
ハイレベル（５ｖ）とされ、基体ゲートとしてのウェル
領域ＷＥＬＬが約−１２Ｖとされるとともに、データ線
例えばＤｌが約−ＩＯＶにされたとき、上記ＭＯ３ＦＥ
ＴＱ３をオフ状態にさせるように約−１０ｖのような低
い電位にされる。これにより、例えデータ線Ｄ２が＋５
ｖのようなハイレベルにされていても、データ線Ｄ２か
ら上記書き込みを行うべきメモリセル側に電流が流れ込
むのが防止される。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬＩには、制ｗｉ！１圧発生回路Ｖｗ−Ｇにより形
成された制御電圧Ｖｗ−Ｇが供給される。この電圧Ｖｗ
は、書き込み動作のときに約−１２Ｖのような負の高電
圧にされ、消去動作のときに約＋５■の電位にされ、そ
れ以外において約Ｏｖにされる。

この実施例では、読み出し動作の高速化を図るために、
特に制限されないが、メモリアレイＭ−ＡＲＹの各デー
タ線ＤＩ、Ｄ２を選択するカラムスイッチＭＯ３ＦＥＴ
Ｑ９、ＱＩＯ等は、Ｎチャンネル型とされる。この場合
、上記各データ線Ｄ１、Ｄ２とこれらのＮチャンネルＭ
ｏ５ＦＥＴＱ９、ＱＩＯ等と電気的に分離させるＮチャ
ンネルＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２が設けられる。

すなわち、上記各データ線ＤＩ、０２等と共通データ線
ＣＤとの間には、上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ２等
とＹゲート（カラムスイッチ）回路ｃ−８Ｗとしｒ（７
）Ｎチャンネ７１／ＭＯ３ＦＥＴＱ９．ＱＩＯ等がそれ
ぞれ直列形態に設けられる。上記データ線分離用のＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　２は、上記ＭＮＯ３）ランジ
スタと同じＰ型のウェル領域ＷＥＬＬに形成される。こ
れら（７）ＭＯ３ＦＥＴＱ１１、Ｑｌ２のゲートには、
制御電圧発生回路Ｖｃ−Ｇにより形成される制御電圧Ｖ
ｃが供給される。この制御電圧Ｖｃは、書き込み動作状
態のときのみ、−１２ｖのような負の高電圧にされ、そ
れ以外の読み出し及び消去動作状態のときには、電源電
圧Ｖｃｃのようなハイレベルにされる。これによって、
上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２は、書き込み動作
状態のときにオフ状態にされる。また、上記ＭＯ３ＦＥ
ＴＱＩ　１．Ｑｌ　２は、消去動作状態のとき上記ウェ
ル領域ＷＥＬＬが電源電圧Ｖｃｃのようなハイレベルに
されることによってオフ状態にされる。それ故、上記Ｍ
Ｏ３ＦＥＴＱ１１、Ｑｌ２は、読み出し動作状態のとき
にのみオン状態にされる。これによって、書き込み動作
の時に、上記ＭＯ５ＦＥＴＱＩ　１．Ｑｌ　２等がオフ
状態にされるから、データ線の電位が負の高電圧にされ
ても後述するカラムスイッチＭＯＳ　Ｆ　ＥＴＱ９．Ｑ
ＩＯとの接続点がフローティング状態にされる。これに
より、上記相互接続点に結合されるスイッチＭＯ３ＦＥ
ＴＱ９．ＱＩＯのソース。

ドレインとそれが形成されるウェル領域とが順バイアス
されてしまうことを防止できる。

上記カラムスイッチ回路Ｃ−５Ｗを構成するＭＯ３ＦＥ
ＴＱ９．ＱＩＯのゲートには、ＹデコーダＹ−ＯＣＲの
出力信号が供給される。ＹデコーダＹ−ＤＣＲの各出力
は、読み出し動作時においてはゾ電ａｔ圧Ｖｃｃに等し
いような選択レベル又ははゾロボルトに等しいような非
選択レベルにされる。

上記共通データ線ＣＤは、入出力回路ＩＯＢを構成する
データ入力回路ＤＩＢの出力端子と、センスアンプＳＡ
と出カバソファ回路ＯＢＧとからなるデータ出力回路Ｄ
ＯＢの入力端子に結合されている。この入力出力回路Ｉ
ＯＢを構成するデータ入力回路の入力端子とデータ出力
回路の出力端子は、外部端子Ｉ１０に結合される。

この実施例に従うと、各データ線ＤＩ、Ｄ２には、消去
／書き込みに先立って前の記憶情報を保持するためのラ
ッチ回路ＦＦが設けられるとともに、書き込み動作時に
おいてラッチ回路ＦＦの記憶情報に従って選択的にデー
タ線の電位を負の高電圧−Ｖｌ）ｐにさせるレベル変換
回路ＬＶＣが設けられる。これらによって、後述するよ
うな自動書き換え動作や１つの選択ワード線に結合され
た複数のメモリセルへのデータの同時書き込みが可能と
される。

制御回路Ｃ０ＮＴは、外部端子ＣＢ、ＷＥ、ＯＥに供給
されるチップイネーブル信号、ライトイネーブル信号、
アウトプットイネーブル信号及び外部端子ｖｐｐに供給
される書き込み電圧を受けることによって、種々の動作
モードを判別し、ゲート回路Ｇ、レベル変換回路ＬＶＣ
１制御電圧発生回路Ｖｉｇ−Ｇ、データ入力回路ＤＩＢ
、データ出力回路ＤＯＢ等の回路の動作を制御するため
の種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、ＣＥＳＷ
ＥＳＯＥのように記す）のロウレベル、ハイレベル及び
ロウレベルによって指示され、スタンバイ動作モードは
、信号ＣＥのハイレベルによって指示される。第３図の
ラッチ回路ＦＦにデータを書き込ませるための第１書き
込み動作モードは、信号ＧＥ、、ＷＥ、ＯＥ及びｖｐｐ
のロウレベル、ロウレベル、ハイレベル及びロウレベル
によって指示され、メモリセルにデータを書き込ませる
ための第２書き込み動作モードは、信号ＣＥ、ＷＥ、Ｏ
Ｒ及びＶｐｐのロウレベル、ロウレベル、ハイレベル及
びハイレベルによって指示される。

消去動作モードは、第２書き込み動作モードが指示され
たときタイマー回路ＴＭによって所定期間だけ指示され
る。

制御回路Ｃ０ＮＴから出力される種々の制御信号は、こ
の実施例に従うと、タイマー回路ＴＭによって時系列的
に出力される。第３図の発振回路ＯＳＣは、ＥＥＰＲＯ
Ｍ装置の外部端子ＶｃｃとＧＮＤとの間に加えられる＋
５ボルトのような電源電圧Ｖｃｃによって動作される。

なお、発振回路Ｏ８Ｃは、回路の低消費電力のために必
要なら、例えば端子ＶＰｐに書き込み電圧が印加された
ときのみ動作されるように制御されてもよい。

データの書き換えを行う場合、第２書き込みモードに先
立って、第１書き込みモードが実施される。すなわち、
第１書き込みモードでは、アドレス指示されたワード線
に結合された全てのメモリセルの記憶情報が一旦読み出
されて第３図に示した各ラッチ回路ＦＦに保持される。

そして、外部端子から供給されたデータ信号が書き込む
べきメモリセルのデータ線に対応されたラッチ回路に取
り込まれる。例えば、ワード線に結合されたメモリセル
に対して全ビットの書き替えを行う場合、Ｙアドレスが
順次に切り換えられることによって、外部端子から供給
された複数ビットからなる書き込み信号がそれぞれ対応
されたラッチ回路に順次に取り込まれる。

そして、タイマー回路ＴＭにより設定された時間に従っ
て上記ワード線に結合されたＭＮＯＳトランジスタの消
去動作が実施され、その後に上記ラッチ回路ＦＦの情報
に従って１ワ一ド線分のメモリセルに対して一斉に書き
込み動作が実施される。以上の動作により、外部からは
スタティック型ＲＡＭと同様な書き込み動作を行うこと
ができる。

第１図には、上記発振回路ＯＳＣの一実施例の回路図が
示されている。

この実施例の発振回路は、リング状に縦列接続された奇
数（５）個からなるインバータ回路Ｎ１ないしＮ５と、
これらのインバータ回路Ｎ１ないしＮ５との間にそれぞ
れ設けらる遅延回路から構成される。インバータ回路Ｎ
１の出力とインバータ回路Ｎ２の入力との間に設けられ
る遅延回路は、第１の抵抗Ｒ１と第１のキャパシタＣ１
からなる時定数回路と、上記キャパシタＣ１に並列形態
に設けられる第２の抵抗Ｒ２とキャパシタＣ２からなる
直列回路から構成される。上記直列回路を構成する第２
の抵抗Ｒ２は、上記抵抗Ｒ１のプロセスバラツキに対し
て大きなプロセスバラツキを持つようにされる。例えば
、上記抵抗Ｒ１及びＲ２は、ポリシリコン層から構成さ
れ、第２図に示すような方形のパターンにされ、抵抗Ｒ
１に対して抵抗Ｒ２の幅が小さく設定される。これによ
り、マスク合わせのバラツキにより上記抵抗Ｒ１とＲ２
のパターンにおいてΔＷだけ幅が狭くなったとき、全体
に占める上記バラツキΔＷに相当する面積の割合が、抵
抗Ｒ２の方が大きくされる。これによって、抵抗Ｒ２に
おける抵抗値のバラツキの割合は、抵抗Ｒ１における抵
抗値のバラツキに対して太き（される。言い換えるなら
ば、抵抗Ｒ２のバラツキは抵抗Ｒ１のバラツキに対して
プロセスバラツキに敏感になる。

これによって、第１図において、抵抗Ｒ１の抵抗値が大
きくされることによって、キャパシタＣＩとの時定数が
大きくされる方向に変化する。このとき、抵抗Ｒ２の抵
抗値のバラツキがより大きく変化して、キャパシタＣ２
に流れる充放電電流をより多く小さくさせる。言い換え
るならば、設定値に対して、抵抗Ｒ１を介してキャパシ
タ０２側に流れる電流をより多く制限する。この結果、
キャパシタＣ２側に流れる電流がより多く減少させられ
る電流分がキャパシタ０１例の充放電電流として流れる
ため上記抵抗Ｒ１の抵抗値の変動によるキャパシタＣ１
に対する充放電電流変化分を補うように作用する。

逆に、抵抗Ｒ１の抵抗値が小さくされることによって、
それに流れる電流が増加する場合、抵抗Ｒ２の抵抗値が
より大きく変化して、そこに流れる電流の変化分を大き
くする。これにより、キャパシタＣ２側に流れる充放電
電流の変化分がより大きくなって、キャパシタＣ１の充
放電電流に費やされる電流値の変化を小さく抑える。

これによって、抵抗Ｒ１，Ｒ２のプロセスバラツキに対
して、キャパシタＣ１に流れる電流の安定化が図られる
結果、その信号遅延時間の変動を小さく抑えることがで
きるから、上記発振回路の発振周波数の安定化が可能に
なるものである。

したがって、この発振回路ｏＳＣの発振周波数を基準時
間とする第１図に示したタイマー回路ＴＭの設定時間が
安定化でき、書き込み及び消去深さが一定になるため、
ＥＥＦＲＯＭ装置の動作マージンの向上が可能となる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）第１の抵抗素子の第１のキャパシタからなる第１
の時定数回路と、上記第１のキャパシタに対して並列形
態に設けられ、上記第１の抵抗素子の製造バラツキに対
して大きな製造バラツキを持つようにされた第２の抵抗
素子と第２のキャパシタとの直列回路とにより信号遅延
回路を構成することにより、第１の抵抗素子のプロセス
バラツキに対して第２の抵抗素子のプロセスバラツキが
大きくすることより第２のキ゛ヤバシタに流れる電流が
大きく変化して、上記第１の抵抗を介して第１のキャパ
シタに流れる充放電電流の変化量を小さく抑えることが
できるため、プロセスバラツキの少ない遅延時間を持つ
遅延回路を得ることができるという効果が得られる。

（２）上記遅延回路を用いて発振回路を構成し、電気的
な書き込み及び消去が可能にされるＥＦ、ＦＲＯＭ装置
における消去／書き込み時間の設定に用いることによっ
て、その消去及び書き込み深さを一定にできるから、動
作マージンの同上を図ることができるとう効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記遅延回路
を構成する抵抗素子は、ＭＯＳＦＥＴから構成されるも
のであってもよい。この場合、抵抗Ｒ１を構成するＭＯ
ＳＦＥＴは１回の工程（１種類のゲート絶縁膜）で形成
し、抵抗Ｒ２等を構成するＭＯＳＦＥＴは、そのプロセ
スバラツキを大きくするために、ゲート客色縁膜を２回
の工程（２種類のゲート絶縁膜）により形成するように
ればよい。例えば、最初の工程で両ＭＯ３ＦＥＴ共に約
２５０±２０％（人）の膜圧のゲート絶縁膜を形成し、
抵抗Ｒ２を構成するＭＯＳ　Ｆ　ＥＴは、その上に約３
５０±２０％（人）のゲート絶縁膜を構成するものであ
る。これにより、抵抗Ｒ２を構成するＭＯＳＦＥＴのゲ
ート絶縁膜のバラツキがより大きくされる結果、そのコ
ンダクタンスのバラツキも大きくなって前記同様な遅延
時間のバラツキを補償することができるものとなる。こ
のように、２つの抵抗素子のプロセスバラツキを異なる
せる手段は、挿々の実施形態を採ることができるもので
ある。

また、上記ＥＥＦＲＯＭを構成するメモリセルにおいて
、分離用ＭＯ３ＦＥＴＱ３を省略して、ＭＮＯＳトラン
ジスタのソースを基準電位線に接続させるものであって
もよい。この場合、基準電位線は、書き込み動作の時に
フローティング状態にされ、読み出し及び消去動作の時
に回路の接地電位が与えられるようにされる等、前述の
ような書き込み／消去が可能なように制御線とされる。

また、上記ＭＮＯ３）ランジスタに対する書き込み／消
去方式は、ウェル電位とデータ線及びワード線の電位関
係が上記のように相対的に変化されるものであればよい
。さらに、電気的に書き込み／消去が可能とされる記憶
素子は、ＦＬＯＴＯＸ（フローティングゲート・トンネ
ルオキサイド）型であってもよい。このような記憶素子
を用いる場合には、その書き込み／消去動作に応じた制
御電圧が供給されるものである。上記ＥＥＰＲＯＭ装置
は、１チツプのマイクロコンピュータ等のような半導体
集積回路装置に内蔵されるものであってもよい。

この発明は、上記ＥＥＰＲＯＭ装置の書き込み／消去時
間を設定するための基準時間を形成するための発振回路
の他、半導体集積回路装置に内蔵される信号遅延回路を
利用した発振回路又は信号遅延回路として広く利用でき
るものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１の抵抗素子の第１のキャパシタからな
る第１の時定数回路と、上記第１のキャパシタに対して
並列形態に設けられ、上記第１の抵抗素子の製造バラツ
キに対して大きな製造バラツキを持つようにされた第２
の抵抗素子と第２のキャパシタとの直列回路とにより信
号遅延回路を構成することにより、第１の抵抗素子のプ
ロセスバラツキに対して第２の抵抗素子のプロセスバラ
ツキが大きくすることより第２のキャパシタに流れる電
流が大きく変化して、上記第１の抵抗を介して第１のキ
ャパシタに流れる充放電電流の変化量を小さく抑えるこ
とができるため、プロセスバラツキの少ない遅延時間を
持つ遅延回路を得ることができる。

【図面の簡単な説明】

第１図は、この発明に係る発振回路の一実施例を示す回
路図、 第２図は、それに用いられる抵抗素子の一実施例を示す
パターン図、 第３図は、この発明が適用されたＥＥＰＲＯＭ装置の要
部一実施例の回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・・Ｘデコー
ダ、Ｙ−ＤＣＲ・・Ｙデコーダ、Ｃ−５Ｗ・・カラムス
イッチ、ＬＶＣ・・レベル変換回路、ＦＦ・・ランチ回
路、Ｇ・・ゲート回路、Ｖｉｇ−Ｇ、Ｖｗ−Ｇ、Ｖｃ−
Ｇ・・制御電圧発生回路、ＳＡ・・センスアンプ、ＯＢ
Ｃ・・出力回路、ＤＯＢ・・データ出力回路、ＤＩＢ・
・データ入力回路、ＷＥＬＬＩ、ＷＥＬＬ２・・ウェル
領域、ＯＢＣ・・発振回路、ＴＧ・・タイミング発生回
路、ＴＭ・・タイマー回路

Claims (1)

1. 【特許請求の範囲】 １、第１の抵抗素子の第１のキャパシタからなる第１の
   時定数回路と、上記第１のキャパシタに対して並列形態
   に設けられ、上記第１の抵抗素子の製造バラツキに対し
   て大きな製造バラツキを持つようにされた第２の抵抗素
   子と第２のキャパシタとの直列回路とにより、信号伝達
   が行われる信号遅延回路を含むことを特徴とする半導体
   集積回路装置。 ２、上記信号遅延回路は、リング状に縦列形態にされる
   奇数個からなるインバータ回路の間に設けられ、これら
   のインバータ回路とともに発振回路を構成するものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、上記発振回路は、電気的な書き込み及び消去が可能
   な半導体不揮発性記憶素子とアドレス選択用のＭＯＳＦ
   ＥＴとを含むメモリセルがマトリックス配置されて構成
   されるメモリアレイを持つＥＥＰＲＯＭにおける書き込
   み時間及び消去時間を設定するタイマーの基準時間を形
   成するものであることを特徴とする特許請求の範囲第２
   項記載の半導体集積回路装置。