JP3392438B2

JP3392438B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3392438B2
Application number: JP26222792A
Authority: JP
Inventors: 寛中村; 智晴田中; 義幸田中; 秀子大平
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 2003-03-31
Anticipated expiration: 2018-03-31
Also published as: JPH06112443A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トを有する電気的書替え可能なメモリセルを用いた不揮
発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。ＮＡ
ＮＤセルのドレイン側は選択ゲートを介してビット線に
接続され、ソース側はやはり選択ゲートを介してソース
線（基準電位配線）に接続される。メモリセルの制御ゲ
ートは、行方向に連続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書込みの動作は、ビット線
から最も離れた位置のメモリセルから順に行う。選択さ
れたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ
程度）を印加し、それよりビット線側にあるメモリセル
の制御ゲート及び選択ゲートには中間電位ＶppM （=10V
程度）を印加し、ビット線にはデータに応じて０Ｖ又は
中間電位を与える。ビット線に０Ｖが与えられた時、そ
の電位は選択メモリセルのドレインまで伝達されて、ド
レインから浮遊ゲートに電子注入が生じる。これによ
り、その選択されたメモリセルのしきい値は正方向にシ
フトする。この状態を例えば“１”とする。ビット線に
中間電位が与えられたときは電子注入が起こらず、従っ
てしきい値は変化せず、負に止まる。この状態は“０”
である。

【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。

【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば、“１”書込みされたメモ
リセルのしきい値の好ましい範囲は、０．５〜３．５Ｖ
程度となる。データ書込み後の経時変化、メモリセルの
製造パラメータのばらつきや電源電圧のばらつきを考慮
すると、データ書込み後のしきい値分布はこれより小さ
い範囲であることが要求される。

【０００７】しかしながら、従来のような、書込み電位
及び書込み時間を固定して全メモリセルを同一条件でデ
ータ書込みする方式では、“１”書込み後のしきい値範
囲を許容範囲に収めることが難しい。例えば、メモリセ
ルは製造プロセスのばらつきからその特性にもばらつき
が生じる。従って書込み特性を見ると、書込まれやすい
メモリセルと書込まれにくいメモリセルがある。これに
対して、各々のメモリセルのしきい値が所望の範囲に収
まるよう書込まれるように、書込み時間を調節してベリ
ファイを行いながら書込むという方法が提案されてい
る。次にベリファイを行いながら書込む動作（書込み／
書込みベリファイ読出し動作）の従来例を、図１２を用
いて簡単に説明する。

【０００８】まず、ブロック選択動作（ステップＳ１）
を行った後、昇圧回路を用いてロウデコーダのｎウェル
を電源電位Ｖccから昇圧電位ＶppW まで昇圧する（ステ
ップＳ２）。このとき制御ゲート及び選択ゲートの一部
は接地電位Ｖssから電源電位Ｖccになる。続いて、書込
むべきメモリセルの制御ゲートを電源電位Ｖccから昇圧
電位ＶppW にして書込み動作（ステップＳ３）を行った
後、制御ゲート及び選択ゲートの電位を接地電位Ｖssに
戻す。さらに、ロウデコーダのｎウェルの電位を電源電
位Ｖccに戻す。

【０００９】次いで、書込みベリファイ読出し動作（ス
テップＳ４）を行い、“１”データを書込むメモリセル
に接続されたビット線の電位が全て“Ｌ”レベルと判定
された場合、つまり“１”データを書込むメモリセルの
全てにおいて書込みが十分となった場合には、ブロック
選択解除動作（ステップＳ５）を行い、書込み／書込み
ベリファイ読出し動作が終了する。また、“１”データ
を書込むメモリセルに接続されたビット線のうち少なく
とも１本の電位が“Ｈ”レベルと判定された場合、つま
り“１”データを書込むメモリセルのうち少なくとも１
つは書込み不十分のメモリセルが存在する場合には再び
ステップＳ２→Ｓ３→Ｓ４の動作を行う。そして、
“１”データを書込むメモリセルの全てにおいて書込み
が十分となるまでＳ２→Ｓ３→Ｓ４→Ｓ２→Ｓ３→Ｓ４
…→Ｓ２→Ｓ３→Ｓ４と繰返した後、Ｓ５を行い、書込
み／書込みベリファイ読出し動作が終了する。

【００１０】このように、書込み／書込みベリファイ読
出し動作中にＳ２〜Ｓ４の動作を多い場合には複数回繰
り返す方式では、Ｓ２〜Ｓ４のループを繰返すたびにｎ
ウェルをＶcc→ＶppW に昇圧する動作Ｓ２が行われるた
め、その所要時間τ1 がループの回数だけ必要となる。
従って、書込み／書込みベリファイ読出し動作の所要時
間が長くなる、という欠点があった。また、τ1 を短く
するためにＶppW 電位を発生する昇圧回路の電流供給能
力を高くすると、消費電力が増大するという問題を招く
ことになる。

【００１１】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、データ書込み／書込み
ベリファイ読出し動作の所要時間を短くすることが難し
く、これを解決するためには消費電力が増大してしまう
という問題があった。

【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、消費電力の増大を伴う
ことなく、データ書込み／書込みベリファイ読出し動作
の所要時間を短くすることを可能としたＮＡＮＤセル型
ＥＥＰＲＯＭを提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。

【００１４】即ち本発明は、半導体基板に電荷蓄積層と
制御ゲートが積層形成され、電荷蓄積層と基板の間の電
荷の授受により電気的書替えが行われるメモリセルが配
列形成されたメモリセルアレイと、このメモリセルアレ
イのワード線方向の一端部若しくは両端部に設けられ、
メモリセルアレイが形成されたウェルと逆極性の複数の
ウェル上に形成された素子を含むロウデコーダと、メモ
リセルアレイの所定範囲のメモリセルに単位書込み時間
を設定して同時にデータ書込みを行った後、そのメモリ
セル・データを読出して書込み不十分のメモリセルがあ
る場合に再書込みを行うベリファイ制御手段とを備えた
不揮発性半導体記憶装置において、書込みベリファイ動
作時に逆極性のウェルのうち少なくとも一つに印加され
る電圧が電源電圧より高い電圧であることを特徴とす
る。

【００１５】また本発明は、上記の構成において、デー
タ書込み動作から書込みベリファイ読出し動作に変わる
ときに、電源電圧より高い電圧が印加されるウェルに印
加される電圧が低下しないことを特徴とする。さらに、
メモリセルアレイは複数のメモリセルが直列接続されて
ＮＡＮＤセルを構成し、該ＮＡＮＤセルの一端が選択ゲ
ートを介してビット線に接続されたものであり、書込み
ベリファイ動作時にロウデコーダのウェルに印加する電
源電圧より高い電圧が、選択ゲートに印加される電圧よ
り高いことを特徴とする。

【００１６】

【作用】本発明においては、データ書込み／書込みベリ
ファイ読出し動作開始時に、ロウデコーダの複数のｐチ
ャネルＭＯＳＦＥＴが形成されている複数のｎウェルの
うちの少なくとも１つを電源電圧から所定の高電圧（電
源電圧より高い電圧）に充電した後、この所定の高電圧
を維持した状態のままデータ書込み動作及び書込みベリ
ファイ読出し動作を１回ずつ、若しくは書込み動作→書
込みベリファイ読出し動作→書込み動作→書込みベリフ
ァイ読出し動作→ … →書込み動作→書込みベリファ
イ読出し動作のように順番に複数回繰り返し行う。そし
て、書込み不十分のメモリセルがなくなった後、前記高
電圧を与えたｎウェルの電圧を電源電圧に低下させた
後、終了する。

【００１７】このようにして本発明によれば、前記高電
圧を与えるべきｎウェルを電源電圧から所定の高電圧ま
で充電する回数を、データ書込み動作と書込みベリファ
イ読出し動作を順番に繰返す回数によらず、データ書込
み／書込みベリファイ読出し動作を通して１回だけにす
ることができる。従って、データ書込み／書込みベリフ
ァイ読出し動作の所要時間を、消費電力を増大させるこ
となく短くすることが可能となる。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１９】図１は、本発明の一実施例におけるＮＡＮ
Ｄセル型ＥＥＰＲＯＭの構成を示している。メモリセル
アレイ１に対して、データ書込み，読出し，再書込み，
及びベリファイ読出しを行うためにビット線制御回路２
が設けられている。このビット線制御回路はデータ入出
力バッファ６につながり、アドレスバッファ４からのア
ドレス信号を受けるカラムデコーダー３の出力を入力と
して受ける。また、メモリセルアレイ１に対して制御ゲ
ート及び選択ゲートを制御するためにロウ・デコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ基板
（又はｐ型ウェル）の電位を制御するための基板電位制
御回路７が設けられている。

【００２０】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書込むためのデータのラッチやビ
ット線の電位を読むためのセンス動作、また書込み後の
ベリファイ読出しのためのセンス動作、さらに再書込み
データのラッチを行う。

【００２１】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に複数のＮＡ
ＮＤセルからなるメモリセルアレイが形成されている。
一つのＮＡＮＤセルに着目して説明するとこの実施例で
は、８個のメモリセルＭ₁〜Ｍ₈が直列接続されて一つ
のＮＡＮＤセルを構成している。メモリセルはそれぞ
れ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１
４（１４₁、１４₂、…、１４₈）が形成され、この上
に層間絶縁膜１５を介して制御ゲート１６（１６₁、１
６₂、…、１６₈）が形成されて、構成されている。こ
れらのメモリセルのソース、ドレインであるｎ型拡散層
１９は隣接するもの同志共用する形で、メモリセルが直
列接続されている。

【００２２】ＮＡＮＤセルのドレイン側、ソース側には
夫々、メモリセルの浮遊ゲート、制御ゲートと同時に形
成された選択ゲート１４₉、１６₉及び１４₁₀、１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にはコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線Ｃ
Ｇ₁、ＣＧ₂、…、ＣＧ₈として配設されている。これ
ら制御ゲート線はワード線となる。選択ゲート１４₉，
１６₉及び１４₁₀，１６₁₀もそれぞれ行方向に連続的に
選択ゲート線ＳＧ₁，ＳＧ₂として配設されている。

【００２３】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。また、メモリセルアレイは図５に示すように、複数
のＮＡＮＤセルブロック２０（２０₁〜２０_n）により
構成されている。

【００２４】図６は、図１のロウデコーダ５の具体的構
成を一つのＮＡＮＤセルブロック２０₁について示した
ものである。ロウデコーダ５は複数のアドレス信号ａ_i
の論理積をとるＮＡＮＤゲートＧ１が基本素子であり、
選択されたブロックについてはノードＮ１が“Ｈ”レベ
ルになる。

【００２５】ロウデコーダ５は、イネーブル回路５１，
高電圧切替え回路５２，及び各種ゲートの駆動回路５３
等からなる。高電圧切替え回路５２は、ｐチャネルＭＯ
Ｓ負荷トランジスタＱp13,Ｑp14 とｎチャネルＭＯＳド
ライバトランジスタＱn43,Ｑn44 により構成されてい
る。ノードＮ１の信号が、イネーブル回路５１のトラン
スファーゲートＱn41,Ｑn42,Ｑp11,Ｑp12 を介して一方
のドライバトランジスタＱn43 のゲートに入力され、他
方のドライバトランジスタＱn44 のゲートにはインバー
タＩ8 により反転されて入力される。これにより、高電
圧切替え回路５２には相補出力が得られる。高電圧切替
え回路５２に接続されている入力信号ＶＰＰＲＷは書込
み動作時、及び消去動作時にはそれぞれ昇圧電位ＶＰＰ
Ｗ（＝１８Ｖ）、ＶＰＰＥ（＝２０Ｖ）に設定され、他
の場合にはＶcc電位に設定されている。

【００２６】また、各制御ゲートＣＧｉ（ｉ＝１〜８）
と入力信号ＣＧｉＤ（ｉ＝１〜８）とは、負のしきい値
電圧を持つｐチャネルＭＯＳトランジスタＱp21 〜Ｑp2
8 ，及び正のしきい値電圧を持つｎチャネルＭＯＳトラ
ンジスタＱn52,Ｑn54 〜Ｑn66 を介して接続され、この
ｐチャネル，ｎチャネルＭＯＳトランジスタのゲートに
はそれぞれノードＮ３，Ｎ４が接続されている。また、
各制御ゲートＣＧｉは接地電位とｎチャネルＭＯＳトラ
ンジスタＱn53,Ｑn55 〜Ｑn67 を介して接続され、この
ｎチャネルＭＯＳトランジスタのゲートにはノードＮ３
が接続されている。

【００２７】各選択ゲートＳＧｉ（ｉ＝１，２）と入力
信号ＳＧｉＤ（ｉ＝１，２）とは、ｎチャネルＭＯＳト
ランジスタＱn50,Ｑn68 及びｐチャネルＭＯＳトランジ
スタＱp20,Ｑp29 を介して接続され、このｐチャネル，
ｎチャネルＭＯＳトランジスタのゲートにはそれぞれノ
ードＮ３，Ｎ４が接続されている。また、各選択ゲート
ＳＧｉは入力信号Ｖuss とｎチャネルＭＯＳトランジス
タＱn51,Ｑn69 を介して接続され、このｎチャネルＭＯ
ＳトランジスタのゲートにはノードＮ３が接続されてい
る。

【００２８】また、ＮＡＮＤセルの片側はビット線ＢＬ
ｋ（ｋ＝１〜ｍ）に接続され、もう一方の側はソース電
位Ｖcsource に接続されている。また、メモリセルが構
成されているｐウェルの電位Ｖwellは消去動作時には昇
圧電位ＶＰＰＥ（＝２０Ｖ）に設定され、他の動作時に
は接地電位に設定される。また、図６中のＱp13,Ｑp14,
Ｑp20 〜Ｑp29 の構成されているｎウェルはＶNwell に
設定されている。

【００２９】このように構成されたロウデコーダ５の書
込み動作時、及び書込みベリファイ読出し動作時のタイ
ミングを、図７，図８に従って説明する。まず始めに、
選択ブロック内の動作タイミングの説明を、ＮＡＮＤセ
ルのうち３番目のセルが選択された場合を例にとって説
明する。

【００３０】スタンドバイ状態では複数のアドレス信号
ａi の論理積は“Ｌ”の状態にあるため、ノードＮ１が
Ｖss、ノードＮ２がＶcc、ノードＮ３がＶcc、ノードＮ
４がＶssの状態にある。従って、ＳＧ１，ＳＧ２，ＣＧ
ｉ（ｉ＝１〜８）と接地電位を接続するｎチャネルＭＯ
ＳトランジスタＱn51,Ｑn53,Ｑn55,Ｑn57,Ｑn59,Ｑn61,
Ｑn63,Ｑn65,Ｑn67,Ｑn69 がオン状態となっているた
め、ＳＧ１，ＳＧ２，ＣＧｉ（ｉ＝１〜８）が全てＶss
状態にある。

【００３１】続いて、書込み／書込みベリファイ読出し
動作が始まると、最初にブロック選択動作（図７，８中
の（１））を行う。ＲＤＥＮＢ及びアドレス信号ａi が
Ｖss→Ｖccとなるため、ノードＮ１もＶss→Ｖccとな
り、従ってノードＮ３がＶcc→Ｖss、ノードＮ４がＶss
→Ｖccとなり、ＳＧ１，ＳＧ２，ＣＧｉ（ｉ＝１〜８）
とＳＧ１Ｄ，ＳＧ２Ｄ，ＣＧｉＤ（ｉ＝１〜８）を接続
するｎチャネル，ｐチャネルＭＯＳトランジスタが全て
オン状態となる。また、ＳＧ１，ＳＧ２，ＣＧｉ（ｉ＝
１〜８）と接地電位を接続するｎチャネルＭＯＳトラン
ジスタが全てオフ状態となる。

【００３２】続いて、ＶＰＰＲＷ，ＶNwell をＶcc→Ｖ
ppW （例えば１８Ｖ）とするｎウェルの昇圧動作（図
７，８中の（２））を行う。この場合には、一般にロウ
デコーダ中のＶppW 電位が印加されるｐチャネルＭＯＳ
トランジスタの構成されているｎウェルは複数のブロッ
クで共通となっているため、非選択ブロックのｎウェル
もＶcc→ＶppW のように充電せねばならず、このｎウェ
ルを共有しているブロックの数が多い場合にはＶppW を
発生させる昇圧回路の負荷が大きくなる。また、昇圧回
路の電流供給能力は電源に比べて十分小さいので、ＶＰ
ＰＲＷ，ＶNwellをＶcc→ＶppW とするための所要時間
（図８中のτ1 ）が長くなる。なお、この種の昇圧回路
の一例を、図９に示す。この昇圧回路は、ｎチャネルの
ＭＯＳトランジスタＱn13 〜Ｑn22 ，インバータＩ10〜
Ｉ14及びコンデンサＣ1 〜Ｃ5 からなるもので、周知の
構成である。

【００３３】続いて、書込み動作（図７，８中の
（３））を行うが、まずＳＧ１Ｄ，ＣＧｉＤ（ｉ＝１〜
８）がＶss→Ｖccとなると、ＳＧ１，ＳＧ２，ＣＧｉ
（ｉ＝１〜８）もＶss→Ｖccとなる。同時に“０”デー
タを書込むメモリセル、つまりしきい値電圧を負に保つ
メモリセルに接続されたビット線の電位もＶss→Ｖccと
なり、さらにＶcc→ＶM8（例えば８Ｖ）となる。この場
合に、“０”データを書込むメモリセルが多い場合に
は、多くのビット線をＶcc→ＶM8とせねばならず、その
ためＶM8を発生させる昇圧回路の負荷が大きくなるた
め、前に述べたＶＰＰＲＷ，ＶNwell をＶcc→ＶppW と
する場合と同様に、所要時間（図８中のτ2 ）が長くな
る。

【００３４】続いて、ＳＧ１Ｄ，ＣＧｉＤ（ｉ＝１〜
８）がＶcc→ＶM10 （例えば１０Ｖ）となるため、ＳＧ
１，ＣＧｉ（ｉ＝１〜８）もＶcc→ＶM10 となる。この
場合には、Ｖcc→ＶM10 のように充電される部分は選択
ブロック内のＳＧ１とＣＧｉ（ｉ＝１〜８）だけなの
で、ＶM10 を発生させる昇圧回路の負荷容量はあまり大
きくなく、従ってＶcc→ＶM10 と充電するための所要時
間も図８中に示したようにτ1 ，τ2 に比べると十分短
くなる。

【００３５】続いて、ＣＧ３ＤがＶM10 →ＶppW となる
とＣＧ３もＶM10 →ＶppW となる。この場合も、ＶppW
まで充電される部分がＣＧ３だけなので、ＶppW を発生
させる昇圧回路がＶM10 →ＶppW まで充電する部分の負
荷容量はあまり大きくない。従って、ＶM10 →ＶppW と
するための所要時間も、図８中に示したように、τ1，
τ2 に比べると十分短くて済む。ＣＧ１，２，４〜８及
びＳＧ１がＶM10 、ＣＧ３がＶppW にしばらくの間保た
れた後に、ＳＧ１Ｄ，ＣＧｉＤ（ｉ＝１〜８）が全てＶ
ss電位に低下するため、ＳＧ１，ＣＧｉ（ｉ＝１〜８）
も全てＶssとなる。

【００３６】続いて、“０”データを書込むメモリセル
に接続されたビット線電位がＶM8→Ｖssとなり、書込み
動作が終了し、書込みベリファイ読出し動作（図７，８
中の（４））に入る。ＲＤＥＮＢとアドレス信号線ａi
は、書込み動作→書込みベリファイ読出し動作となると
きには全く変化せず、またＶＰＰＲＷやＶNwell の電圧
も変化しないため、図６のロウデコーダ内のノードＮ
１，Ｎ２，Ｎ３，Ｎ４の電圧も変化しない。

【００３７】書込みベリファイ読出し動作に入ると、ま
ずビット線がＶss→Ｖccと充電され、続いてＳＧ１Ｄ，
ＳＧ１Ｄ，ＣＧｉＤ（ｉ＝１，２，４〜８）がＶss→Ｖ
cc、ＣＧ３ＤがＶss→Ｖvrfy（但し、Ｖss≦Ｖvrfy＜Ｖ
cc）となるため、ＳＧ１，ＳＧ２，ＣＧ１，２，４〜８
がＶss→Ｖcc、ＣＧ３がＶss→Ｖvrfyと変化する。する
と、“１”データ書込みのメモリセルに接続されたビッ
ト線電位は、メモリセルへの書込みが十分な場合には対
応するＮＡＮＤセルにおいてセル電流が流れないためＶ
cc電位を保ち、メモリセルへの書込みが不十分な場合に
は対応するＮＡＮＤセルにおいてセル電流が流れるた
め、ビット線電位が低下する。一方、“０”のデータ書
込みのメモリセルに接続されたビット線電位は、対応す
るＮＡＮＤセルにおいてセル電流が流れるため、ビット
線電位が低下する。ＣＧ１，２，４〜８，ＳＧ１，ＳＧ
２の電位がＶccに、ＣＧ３の電位がＶvrfyにしばらくの
間保たれた後に、ＣＧ１〜８，ＳＧ１，ＳＧ２がＶss電
位に低下し、続いてビット線電位が検知され、読出しデ
ータが得られる。

【００３８】“１”データを書込むメモリセルに接続さ
れたビット線の電位が全て“Ｌ”レベルと判定された場
合、つまり“１”データを書込むメモリセルの全てにお
いて書込みが十分となった場合には、ブロック選択解除
動作（図７，８中の（５））を行い、書込み／書込みベ
リファイ読出し動作が終了する。また、“１”データを
書込むメモリセルに接続されたビット線のうち少なくと
も１本の電位が“Ｈ”レベルと判定された場合、つまり
“１”データを書込むメモリセルのうち少なくとも１つ
は書込み不十分なメモリセルが存在する場合には再び図
７，８中の（３）→（４）の動作を行い、“１”データ
を書込むメモリセルの全てにおいて書込みが十分となる
まで（３）→（４）→（３）→（４）→ … →（３）
→（４）と繰り返した後、（５）を行い、書込み／書込
みベリファイ読出し動作が終了する。

【００３９】以上述べた書込み／書込みベリファイ読出
し動作のフローチャートを、図１０に示す。ここで、ス
テップＳ１〜Ｓ５は、図７，８中の（１）〜（５）に相
当する。従来の図１２と異なる点は、“１”データを書
込むメモリセルのうち少なくとも１つは書込みが不十分
なメモリセルが存在する場合に、ステップＳ２ではなく
ステップＳ３に戻るようにしていることである。このた
めに、書込みが終了してもロウデコーダのｎウェルの電
位を昇圧電位ＶppW に保持し、“１”データ書込みの全
てのセルの書込みが十分と判定された後にｎウェルの電
位を電源電位Ｖccに戻している。次に、非選択ブロック
内の動作タイミングの説明を、ＮＡＮＤセルのうち３番
目のセルが選択された場合を例にとって説明する。

【００４０】書込み／書込みベリファイ読出し動作中、
常にノードＮ１はＶss電位にあるため、ノードＮ３，ノ
ードＮ４はそれぞれＶcc，Ｖssに常に保たれている。従
って、ＳＧ１Ｄ，ＳＧ１Ｄ，ＣＧｉＤ（ｉ＝１〜８）と
ＳＧ１，ＧＳ２，ＣＧｉ（ｉ＝１〜８）を接続するｎチ
ャネル及びｐチャネルＭＯＳトランジスタは常にオフの
状態にある。また、ＳＧ１，ＳＧ２とＶuss を接続する
ｎチャネルＭＯＳトランジスタ及びＣＧ１〜８と接地電
位を接続するｎチャネルＭＯＳトランジスタは常にオン
状態にあるため、ＳＧ１，ＳＧ２，ＣＧ１〜８は常にＶ
ss電位に固定されている。しかしながら、ＶNwell やＶ
ＰＰＲＷは選択ブロックと共有しているため、ステップ
Ｓ３，Ｓ４動作時にＶppW 電位にある。このため、非選
択ブロックが選択ブロックと共有しているｎウェルの容
量はτ1 の時間を長くする主な原因となっている。

【００４１】以上述べたように本実施例は図７，８中の
ステップＳ３，Ｓ４動作時に常にＶＰＰＲＷやＶNwell
をＶppW 電位に保つものであり、従って、書込み／書込
みベリファイ読出し動作中に図１０中のステップＳ３と
Ｓ４を繰り返す回数が多い場合でもＶNwell やＶＰＰＲ
ＷをＶcc→ＶppW とする動作は１回しか入らないため、
τ1 が長い場合でも書込み／書込みベリファイ読出し動
作全体の所要時間に対するτ1 の影響が小さく、従って
昇圧回路の電流供給能力を高めることなく、つまり消費
電力を大きくすることなく書込み／書込みベリファイ読
出し動作を高速化することができる。

【００４２】また、ステップＳ３とＳ４の動作時にはＶ
ppW を発生させる昇圧回路を用いて充電するのは選択ブ
ロック内のＣＧ３が１本だけなので、ステップＳ２の動
作の時の昇圧回路の供給能力を常に保つ必要はなく、従
って、ステップＳ２動作時に比べてステップＳ３，Ｓ４
動作時のＶＰＰＷを発生させる昇圧回路の供給能力を低
下させてもステップＳ３，Ｓ４の動作の所要時間を、能
力を低下させない場合と同程度に保つことができ、従っ
てステップＳ３，Ｓ４動作時の消費電力を小さく保つこ
とができる。

【００４３】ここで、比較のために図１２のようにした
従来例のタイミング図を図１３，図１４に示す。ステッ
プＳ３の終了時点でｎウェルの電位をＶccに戻している
ので、ステップＳ４の後に書込み不十分と判定されても
ステップＳ３に戻ることはできず、ステップＳ２に戻る
ことになる。このため、書込み／書込みベリファイ読出
し動作中にＶNwell やＶＰＰＲＷをＶcc→ＶppW とする
動作が繰返されることになり、書込み／書込みベリファ
イ読出し動作全体の所用時間の増大や消費電力の増大等
を招くのである。

【００４４】また、図９の昇圧回路をＶＰＰＷを発生さ
せるために用いた場合を例にとってより具体的に考える
ことにする。図１１は昇圧回路の入力信号のタイミング
を示す図である。

【００４５】ステップＳ１，Ｓ５動作時にはＶＰＰＷは
発生させる必要はないので、昇圧回路の入力信号φp,／
φp はそれぞれ一定の電位、例えばφp ＝Ｖss，／φp
＝Ｖccに固定されている（図１１（ｃ））。ステップＳ
２動作時にはロウデコーダのｎウェル等の大きい負荷を
充電せねばならないため、φp,／φp の振動の周期を短
くして昇圧回路の電流供給能力を高める（図１１
（ｂ））。この場合には、図９中のＣ1 〜Ｃ5 の単位時
間当りの充放電の回数が多いため、消費電力も大きくな
る。

【００４６】ステップＳ３，Ｓ４動作時には、ＣＧ３を
１本だけ充電すればよいので、昇圧回路の供給能力はそ
れほど高くなくてもよく、従ってφp,／φp の振動の周
期を長くしても問題はない（図１１（ｂ））。この場合
は図１１（ａ）の場合に比べて、図９中のＣ1 〜Ｃ5 の
単位時間当りの充放電の回数が少ないため、消費電力は
少なくて済む。さらに、ステップＳ３，Ｓ４動作の場合
に、ＣＧ３をＶM10 →ＶppW とする動作時を除く動作時
には、ＶppW 電位にある部分の電位を維持するだけで十
分であるため、さらにφp,／φp の振動周期を低下させ
ても問題がなく、消費電力をさらに低くすることができ
る。

【００４７】前述のような、充電時に昇圧回路の供給能
力を高め、充電後昇圧電圧を維持する際には昇圧回路の
供給能力を下げ消費電力を少なくする、という方法はＶ
ppW電位を発生させる昇圧回路ばかりでなく、図７，８
の動作タイミングにおいては、ＶM8電位を発生させる昇
圧回路においても有効であり、消費電力を大きく低下さ
せることができる。このように充電の負荷が大きい昇圧
回路は、充電時には高い供給能力が必要であるため消費
電力も大きくなり、従って昇圧電圧を維持するときに供
給能力を低下させ消費電力を少なくすることは大変有効
である。

【００４８】また、前述のように、ステップＳ２動作時
に比べて、ステップＳ３，Ｓ４動作時にＶppW を発生さ
せる昇圧回路の消費電力を小さくさせることができるた
め、その消費電力の低下量だけ電力の余裕ができる。従
って、その消費電力の低下量と同じ量だけＶM8電位を発
生させる昇圧回路の消費電力を大きくしても、従来の動
作をする場合の消費電力を超えることはなく、しかも昇
圧回路の消費電力が大きくなった量だけ電流供給能力も
大きくできる。このため、“０”データ書込みを行うメ
モリセルに接続されたビット線の電位をＶcc→ＶM8とす
る所要時間τ2を短縮できる。つまり、書込み／書込み
ベリファイ読出し動作の所要時間を短縮することができ
る。この時間短縮は、図１０からも分かるように、ステ
ップＳ３，Ｓ４の動作を繰り返す回数が多くなるほど効
果があり、より多くの時間を短縮できる。以上、本発明
を図７，８の動作タイミングを用いて説明したが、本発
明は前記実施例に限定されるものではなく、種々変更可
能であることは言うまでもない。

【００４９】

【発明の効果】以上説明したように本発明によれば、書
込み／書込みベリファイ読出し動作時の消費電力を従来
より増加させることなく書込み／書込みベリファイ読出
し動作の高速化を実現することができる。また、書込み
／書込みベリファイ読出し時の消費電力を従来より小さ
くすることも可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＮＡＮＤセル型ＥＥ
ＰＲＯＭの基本構成を示すブロック図。

【図２】実施例におけるＮＡＮＤセル構成を示す平面図
と等価回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】実施例におけるメモリセルアレイの等価回路
図。

【図５】実施例におけるメモリセルアレイの配列を示す
模式図。

【図６】実施例におけるロウデコーダ部の構成を示す回
路図。

【図７】データ書込み及び書込みベリファイ読出しの動
作を示すタイミング図。

【図８】データ書込み及び書込みベリファイ読出しの動
作を示すタイミング図。

【図９】高電圧を発生する昇圧回路の構成を示す回路
図。

【図１０】実施例の動作を示すフローチャート。

【図１１】昇圧回路の入力信号のタイミング図。

【図１２】従来例の動作を示すフローチャート。

【図１３】従来のデータ書込み及び書込みベリファイ読
出しの動作を示すタイミング図。

【図１４】従来のデータ書込み及び書込みベリファイ読
出しの動作を示すタイミング図。

【符号の説明】

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…アドレスバッファ、５…ロウデコーダ、６…データ入出力バッファ、７…基板バッファ回路、１４…浮遊ゲート、１５…制御ゲート、１８…ビット線。５１…イネーブル回路、５２…高電圧切替え回路、５３…選択ゲート，制御ゲートの駆動回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/792 (72)発明者大平秀子神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開平３−295098（ＪＰ，Ａ) 特開平２−187997（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792 G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、前記メモリセルアレイのワード線方向の一端部もしくは
両端部に設けられたロウデコーダと、を備え、前記メモリセルアレイの所定範囲の選択ワード線にデー
タ書替え電圧を印加するデータ書替え動作と、メモリセ
ルデータを読出してデータの書替えが不十分なメモリセ
ルの有無を調べるベリファイ読出し動作とを繰返しなが
らメモリセルデータの書替えを行い、且つデータ書替え
動作とベリファイ読出し動作の両方において、前記ロウ
デコーダ中の複数の素子のうち少なくとも一つの素子を
形成するｎ型のウェルに昇圧電圧が印加されることを特
徴とする不揮発性半導体記憶装置。
【請求項２】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイを備え、前記メモリセルアレイの所定範囲の選択ワード線にデー
タ書替え電圧を印加するデータ書替え動作と、メモリセ
ルデータを読出してデータの書替えが不十分なメモリセ
ルの有無を調べるベリファイ読出し動作とを繰返しなが
らメモリセルデータの書替えを行い、且つデータ書替え
動作とベリファイ読出し動作の両方において、前記制御
ゲートに接続された少なくとも一つのトランジスタを形
成するｎ型のウェルに昇圧電圧が印加されることを特徴
とする不揮発性半導体記憶装置。
【請求項３】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、前記メモリセルアレイのワード線方向の一端部若しくは
両端部に設けられ、複数のｎ型ウェル上に形成された素
子を含むロウデコーダと、を備え、前記メモリセルアレイの所定範囲の選択ワード線にデー
タ書替え電圧を印加するデータ書替え動作と、メモリセ
ルデータを読出してデータの書替えが不十分なメモリセ
ルの有無を調べるベリファイ読出し動作とを繰返しなが
らメモリセルデータの書替えを行い、且つデータ書替え
動作とベリファイ読出し動作の両方において、前記ｎ型
ウェルの少なくとも１つに昇圧電圧が印加されることを
特徴とする不揮発性半導体記憶装置。
【請求項４】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイを備え、前記メモリセルアレイの所定範囲の選択ワード線にデー
タ書替え電圧を印加するデータ書替え動作と、メモリセ
ルデータを読出してデータの書替えが不十分なメモリセ
ルの有無を調べるベリファイ読出し動作とを繰返しなが
らメモリセルデータの書替えを行い、且つデータ書替え
動作とベリファイ読出し動作の両方において、前記制御
ゲートに接続されたトランジスタのうち、前記メモリセ
ルと逆極性であるトランジスタを形成したｎ型のウェル
に昇圧電圧が印加されることを特徴とする不揮発性半導
体記憶装置。
【請求項５】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、前記メモリセルアレイのワード線方向の一端部若しくは
両端部に設けられ、複数のアドレス入力信号を持ったロ
ウデコーダと、を備え、前記メモリセルアレイの所定範囲の選択ワード線にデー
タ書替え電圧を印加するデータ書替え動作と、メモリセ
ルデータを読出してデータの書替えが不十分なメモリセ
ルの有無を調べるベリファイ読出し動作とを繰返しなが
らメモリセルデータの書替えを行い、且つデータ書替え
動作開始後に前記ロウデコーダの所定のｎ型ウェルが一
度昇圧電圧に設定された後は、メモリセルへのデータ書
替えが完了するまで昇圧電圧の印加が継続されることを
特徴とする不揮発性半導体記憶装置。
【請求項６】前記データ書替え動作と前記ベリファイ読
出し動作の繰返しの間はアドレス入力信号が変化しない
ことを特徴とする請求項１〜５のいずれかに記載の不揮
発性半導体記憶装置。
【請求項７】前記昇圧電圧は電源電圧より高い電圧であ
ることを特徴とする請求項１〜６のいずれかに記載の不
揮発性半導体記憶装置。
【請求項８】前記データ書替え動作は、データ書込み動
作であることを特徴とする請求項１〜７のいずれかに記
載の不揮発性半導体記憶装置。
【請求項９】前記ベリファイ読出し時において、前記ｎ
型のウェルに印加される電圧の絶対値が、選択されたセ
ルユニット中の選択トランジスタのゲートに印加される
電圧の絶対値より大きいことを特徴とする請求項１〜８
のいずれかに記載の不揮発性半導体記憶装置。
【請求項１０】前記データ書替え時とベリファイ読出し
時の間で、前記ｎ型ウェルの電圧の設定レベルが同じで
あることを特徴とする請求項１〜９のいずれかに記載の
不揮発性半導体記憶装置。
【請求項１１】前記メモリセルアレイは、複数個のメモ
リセルと１個以上の選択トランジスタにより構成される
メモリセルユニットを配列形成されたものであることを
特徴とする請求項１〜１０のいずれかに記載の不揮発性
半導体記憶装置。
【請求項１２】前記メモリセルアレイは複数のメモリセ
ルが直列接続されたＮＡＮＤセルにより配列形成される
ことを特徴とする請求項１〜１１のいずれかに記載の不
揮発性半導体記憶装置。