KR100515533B1 - 반도체 장치 - Google Patents

Abstract

반도체 장치는 메모리 셀 어레이, 복수의 워드선, 복수의 비트선, 외부 전압 입력 단자, 제1 전압 생성 회로, 및 제2 전압 생성 회로로 구성되어 있다. 상기 메모리 셀 어레이는, 메모리 셀이 복수개 행렬형으로 배열되어 있다. 상기 메모리 셀은 부유 게이트와 컨트롤 게이트를 갖고, 전기적으로 데이터의 재기입이 가능하다. 상기 복수의 워드선은 상기 메모리 셀 어레이 내의 동일 행에 배치된 상기 복수의 메모리 셀의 상기 컨트롤 게이트에 공통으로 접속되어 있다. 상기 복수의 비트선은 상기 메모리 셀 어레이 내의 동일 열에 배치된 상기 복수의 메모리 셀의 드레인에 공통으로 접속되어 있다. 상기 외부 전압 입력 단자에는 외부로부터 전압이 공급된다. 상기 제1 전압 생성 회로는 상기 외부 전압 입력 단자에 공급된 외부 전압을 강압하여, 상기 메모리 셀의 상기 컨트롤 게이트에 접속된 상기 워드선에 공급하기 위한 전압으로 변환한다. 또한, 상기 제2 전압 생성 회로는 상기 외부 전압 입력 단자에 공급된 상기 외부 전압을 강압하여, 상기 메모리 셀의 상기 드레인에 접속된 상기 비트선에 공급하기 위한 전압으로 변환한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 스위치 회로를 구비한 반도체 장치에 관한 것으로, 특히 반도체 기억 장치의 워드선 혹은 비트선에 전압을 공급하기 위한 스위치 회로를 포함하는 반도체 장치에 관한 것이다.

종래, 반도체 기억 장치의 하나로서, 전기적으로 재기입 가능한 플래시 메모리가 알려져 있다. 도 1은 이 플래시 메모리에서의 1개의 메모리 셀의 소자 단면 구조를 도시하고 있다. 도 1에 도시되어 있는 바와 같이, P형 반도체 기판(101)에는 N형 웰 영역(102)이 형성되어 있다. 또한, 이 N형 웰 영역(102) 내에는 P형 웰 영역(103)이 형성되어 있다. 이 P형 웰 영역(103)에는 각각 n⁺형 영역으로 이루어지는 메모리 셀의 소스 영역(104) 및 드레인 영역(105)이 상호 이격하여 형성되어 있다. 또한, 이 소스 영역(104)과 드레인 영역(105) 사이에 형성되는 채널 영역 상에는, 도시하지 않은 절연막을 통하여 부유 게이트(106)가 형성되어 있다. 또한, 이 부유 게이트(106) 상에는 도시하지 않은 절연막을 통하여 컨트롤 게이트(107)가 형성되어 있다.

또한, P형 반도체 기판(101)에는 P⁺형 영역으로 이루어지는 컨택트 영역(108)이 형성되어 있다. N형 웰 영역(102)에는, n⁺형 영역으로 이루어지는 컨택트 영역(109)이 형성되어 있다. 또한, P형 웰 영역(103)에는 P⁺형 영역으로 이루어지는 컨택트 영역(110)이 형성되어 있다.

이 메모리 셀의 동작 시에는 컨트롤 게이트(107)에 게이트 전압 Vg이 인가되고, 드레인 영역(105)에 드레인 전압 Vd, 소스 영역(104)에 소스 전압 Vs가 각각 인가된다. 또한, N형 웰 영역(102)의 컨택트 영역(109) 및 P형 웰 영역(103)의 컨택트 영역(110)에는 소스 전압 Vs와 동일한 전압이 공급된다. 또한, P형 반도체 기판(101)의 컨택트 영역(108)에는 접지 전압의 0V가 공급된다.

이 메모리 셀에서는 부유 게이트(106)에 축적되는 전자의 수에 의해서 컨트롤 게이트(107)로부터 본 임계값 전압이 변한다. 메모리 셀은 이 임계값 전압의 변화를 이용하여, 데이터의 "1" 레벨, 혹은 "0" 레벨을 기억한다. 이러한 메모리 셀이 복수개 설치됨으로써, 메모리 셀 어레이가 구성된다.

도 2는 NOR형 플래시 메모리의 메모리 셀 어레이를 도시하는 회로도이다. 도 2에 도시되어 있는 바와 같이, 복수의 메모리 셀 MC가 행렬형으로 배치되어 있다. 동일 행에 배치된 메모리 셀 MC의 컨트롤 게이트는, 복수의 워드선 WL0∼WLn 중, 대응하는 1개의 워드선에 공통으로 접속되어 있다. 동일 열에 배치된 메모리 셀 MC의 드레인 영역은, 복수의 비트선 BL0∼BLm 중, 대응하는 1개의 비트선에 공통으로 접속되어 있다. 통상, 메모리 셀은 복수의 블록으로 분할되어 있으며, 동일한 블록 내의 메모리 셀 MC의 소스 영역은 복수의 소스선 SLi 중, 대응하는 블록의 소스선에 공통으로 접속되어 있다.

도 3은 메모리 셀의 동작 시에 컨트롤 게이트에 공급되는 게이트 전압과 메모리 셀의 드레인에 흐르는 드레인 전류와의 관계를 도시한 도면이다. 도 3에 도시된 바와 같이, 부유 게이트에 축적되는 전자의 수가 비교적 다수의 상태, 즉 메모리 셀의 임계값 전압 Vt이 높은 상태를 "0" 데이터로 하고, 반대로 부유 게이트에 축적되는 전자의 수가 비교적 적은 상태, 즉 메모리 셀의 임계값 전압 Vt가 낮은 상태를 "1" 데이터로 하고 있다.

도 4는 데이터의 판독, 기입 및 소거 시의 바이어스 조건이고, 동작 시에 메모리 셀에 공급되는 게이트 전압 Vg, 드레인 전압 Vd, 소스 전압 Vs의 값의 일례를 도시한 것이다.

데이터의 판독에서는, 드레인 영역에 소정의 전압, 예를 들면 드레인 전압 Vd=1V를 공급한 상태에서, 컨트롤 게이트에 게이트 전압 Vg=Vread, 예를 들면 5V를 인가했을 때, 셀 전류가 흐르는 지의 여부에 의해 "0" 데이터인지 "1" 데이터인지가 판정된다. 이 판정은 도시하지 않은 감지 증폭기에 의해서, 판독하는 메모리 셀의 셀 전류와, 기준 셀에 흐르는 기준 전류 Iref와의 비교에 의해 행해진다.

데이터의 소거는 소스와 P형 웰 영역을 공유하는 복수의 메모리 셀에서 일괄해서 행해진다. 이 소거 시에는 게이트 전압 Vg는, 예를 들면 -7V로 하고, 소스 전압 Vs는, 예를 들면 10V로, 또한 드레인 전압 Vd는 부유 상태로 하여, Fowler-Nordheim 터널 현상(FN 터널 현상이라고 칭한다)에 의해서 부유 게이트로부터 P형 웰 영역에 전자가 흐른다. 이에 따라, 소거 대상의 메모리 셀은, 전부 "1" 데이터가 된다.

데이터의 기입은 메모리 셀 1개마다, 즉 비트마다 행해진다. "0" 데이터를 기입하는 메모리 셀의 비트선을, 예를 들면 5V로 바이어스하고, 채널 열전자 현상으로 발생한 고에너지의 전자를 부유 게이트에 주입한다. 원래의 "1" 데이터의 상태로 유지하고자 하는 메모리 셀의 비트선은 0V로 된다. 0V로 함으로써, 비기입의 메모리 셀에서는, 부유 게이트에 대한 전자의 주입이 발생하지 않아서, 임계값 전압 Vt의 변화는 생기지 않는다.

또한, 플래시 메모리에서는, 기입이나 소거의 정도를 확인하기 위해서 기입 검증이나 소거 검증이 행해진다. 기입 검증 시에는 도 3에 도시되어 있는 바와 같이, 컨트롤 게이트에 공급하는 게이트 전압을 판독 시의 전압 Vread=5V보다도 높은, 기입 검증 전압 Vpv=7V 정도로 설정하여 "0" 데이터의 판독 동작을 행한다. 그리고, 기입과 기입 검증을 교대로 반복하여 행하고, 기입 대상의 메모리 셀의 데이터가 전부 "0"가 되면 기입이 종료가 된다.

또한, 소거 검증 시에는, 도 3에 도시되어 있는 바와 같이, 컨트롤 게이트에 공급하는 게이트 전압을 판독 시의 전압 Vread=5V보다도 낮은, 소거 검증 전압 Vev=3.5V 정도로 설정하여 "1" 데이터의 판독 동작을 행한다. 그리고, 소거와 소거 검증을 교대로 반복하여 행하여, 소거 대상의 메모리 셀의 데이터가 전부 "1"이 되면 소거가 종료가 된다. 이것에 의해서, 충분한 셀 전류 Icell을 확보할 수 있다.

이와 같이, 플래시 메모리의 워드선을 통하여 컨트롤 게이트에 공급되는 게이트 전압 Vg는, 판독, 소거 혹은 기입 시에 전원 전압보다도 높은 전압이 된다. 소스선에 공급되는 소스 전압 Vs는 소거 시에 전원 전압보다도 높은 전압이 된다. 또한, 비트선을 통하여 드레인에 공급되는 드레인 전압 Vd는 기입 시에 전원 전압보다도 높은 전압이 된다. 이들의 전압은, 종래, ISSCC digest of technical papers, pp. 76-77, 1987 등에 개시되어 있듯이 외부로부터 12V 정도의 전압 Vpp이 입력됨으로써 공급되어 있었다. 도 5에 외부로부터 공급되는 전압 Vpp(12V)를 제어하는 스위치 회로를 도시한다. 도 5에 도시한 바와 같이, 스위치(111)는 Vpp 패드(112)에 인가된 전압 Vpp(12V)를 그대로 내부로 전송하고 있다.

또한, J.F.Dickson, "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique" , IEEE J.Solid-State Circuits, Vol.SC-11, No.3, pp.374-378, Jun.1976 등에는 칩 내에서 재기입을 위한 고전압을 발생할 수 있는 승압 회로가 개시되어 있다. 또한, A.Umezawa et al., "A 5V-Only Operation 0.6㎛ Flash EEPROM with Row Decorder Scheme in Triple-Well Structure," IEEE J. Solid-State Circuits, Vol.27, No.11, pp.1540-1546, Nov., 1992에는 상기 승압 회로를 이용하여 단일 전원화를 행하는 예가 개시되어 있듯이 단일 전원화가 행해져 왔다.

최근, 플래시 메모리는 저전압화가 진행하고 있고, 워드선이나 소스선에 공급되는 전압은 Vddh=0V∼10V 정도로, 비트선에 공급되는 전압 Vddp=0V∼5V 정도이다. 이 때문에, 칩 내부의 소자의 내압은 10V 정도로 되어 있다.

도 6에 10V 내압의 N형 트랜지스터의 Vd-Id 특성을 도시한다. 이러한 특성을 도시하는 트랜지스터에 12V 정도의 고전압을 인가하면, 도 6에 도시한 바와 같은 스냅 백 영역에서 동작하게 되어, 안정된 동작을 할 수 없다는 문제가 있었다.

또한, 워드선 혹은 소스선에 공급하는 전압 Vddh는 승압 회로를 이용하여 내부에서 발생시켜, 비트선에 공급하는 전압 Vddp만 외부로부터 입력되는 Vpp=5V 정도를 이용한 경우에는, 워드선 혹은 소스선에 공급하는 전압을 승압하는 데 시간이 걸린다. 이 때문에, 예를 들면 공장에서 출하할 때에 고속으로 데이터를 기입하고자 할 때에도, 기입에 시간이 걸리게 된다는 문제가 있었다.

임의의 측면으로부터 본 본 발명의 반도체 장치는, 메모리 셀이 복수개 행렬형으로 배열된 메모리 셀 어레이, 상기 메모리 셀은, 부유 게이트와 컨트롤 게이트를 갖고, 전기적으로 데이터가 재기입되고, 상기 메모리 셀 어레이 내의 동일 행에 배치된 상기 복수의 메모리 셀의 상기 컨트롤 게이트에 공통으로 접속된 복수의 워드선과, 상기 메모리 셀 어레이 내의 동일 열에 배치된 상기 복수의 메모리 셀의 드레인에 공통으로 접속된 복수의 비트선과, 외부로부터 전압이 공급되는 외부 전압 입력 단자와, 상기 외부 전압 입력 단자에 공급된 외부 전압을 강압하여, 상기 메모리 셀의 상기 컨트롤 게이트에 접속된 상기 워드선에 공급하기 위한 전압을 생성하는 제1 전압 생성 회로와, 상기 외부 전압 입력 단자에 공급된 상기 외부 전압을 강압하여, 상기 메모리 셀의 상기 드레인에 접속된 상기 비트선에 공급하기 위한 전압을 생성하는 제2 전압 생성 회로를 구비한다.

또한, 임의의 측면으로부터 본 본 발명의 스위치 회로를 구비한 반도체 장치는, 드레인이 제1 단자에 접속되고, 게이트가 제1 전압으로 제어되는 제1 도전형의 제1 트랜지스터와, 드레인이 상기 제1 트랜지스터의 소스에 접속되고, 소스가 제2 단자에 접속되고, 게이트가 상기 제1 전압과는 다른 제2 전압으로 제어되는 제1 도전형의 제2 트랜지스터를 구비하여, 동작 시에는 상기 제1 단자에 인가된 제3 전압을 강압한 제4 전압을 상기 제2 단자에 출력하고, 비동작 시에는 상기 제1 전압이 상기 제2 전압보다 높고, 또한 상기 제3 전압이 상기 제1 전압보다 높다.

<실시예>

제1 실시 형태

이하, 도면을 참조하여 본 발명의 제1 실시 형태에 관한 반도체 장치에 대하여 설명한다. 도 7은 제1 실시 형태에 관한 플래시 메모리의 블록도이다.

도 7에 도시한 바와 같이, 어드레스 버퍼(Address buffer)(1)는, 외부 어드레스를 수취, 판독, 기입 혹은 소거하는 메모리 셀에 대응한 내부 어드레스를 출력한다. I/O 버퍼(I/O buffer)(2)는 판독 시에는 감지 증폭기(Sense amp)(3)로 감지된 메모리 셀에 기억되어 있던 데이터를 외부에 출력하고, 기입 시에는 기입 데이터를 기입 회로(Program circuit)(4)에 입력한다. 기입 회로(4)는 메모리 셀 어레이(11) 내의 대응하는 메모리 셀의 드레인에, 비트선을 통하여 기입 전압을 공급한다.

커맨드 레지스터(Command register)(5)는 기입이나 소거일 때 등에 입력된 커맨드를 유지한다. 컨트롤러(Controller)(6)는 플래시 메모리 내의 각 회로를 제어하기 위한 제어 신호를 발생시킨다. 로우 디코더(Row decorder)(7)는 어드레스 버퍼(1)로부터 출력된 내부 어드레스에 대응하는 워드선을 선택한다. 컬럼 디코더(Columun decorder)(8)는, 어드레스 버퍼(1)로부터 출력된 내부 어드레스에 대응하여 컬럼 게이트(Column gate)(9)를 선택하여, 감지 증폭기(3) 혹은 기입 회로(4)에 비트선을 접속한다.

차지 펌프 회로(Charge pumps)(10)는, 입력된 전원 전압을 승압하여, 판독, 기입 혹은 소거일 때에 메모리 셀 어레이(Memory cell array)(11) 내에 공급되는 전압을 발생시킨다. 레귤레이터(Regulater)(12)는 전원 전압보다도 높은 전압 Vpp를 수취하여, 제어된 전압 Vreg을 발생시킨다. 이 전압 Vreg는 로우 디코더(7)를 통하여 선택된 워드선에 공급된다.

Vddh 생성 회로(Vddh generator)(13)는, 기입 시에, Vpp 패드(14)로부터 공급된 전압 Vpp을, 메모리 셀의 컨트롤 게이트에 접속된 워드선에 공급하기 위한 워드선 전원 전압 Vddh로 변환한다. 이 워드선 전원 전압 Vddh는, 소거 시에는 메모리 셀의 소스나 공통 웰 영역에 공급된다. Vddp 생성 회로(Vddp generator)(15)는 기입 시에, Vpp 패드(14)로부터 공급된 전압 Vpp를, 메모리 셀의 드레인에 접속되어 있는 비트선에 공급하기 위한 비트선 전원 전압 Vddp로 변환한다.

소스/웰 스위치(Source/well switch)(16)는 데이터의 소거 시에, 소스선을 통하여 각 블록의 소스, 혹은 웰 영역에 선택적으로 전압 Vddh를 공급한다.

도 8a, 도 8b, 도 8c에, 본 발명의 제1 실시 형태에 관한 Vddh 생성 회로(13)에 이용되는 스위치 회로의 구성을 도시한다.

도 8a에 도시한 바와 같이, 이 스위치 회로는, N 채널 MOS 트랜지스터 QN1, P 채널 MOS 트랜지스터 QP1, 및 N 채널 MOS 트랜지스터 QN2로 구성되어 있다.

상기 NMOS 트랜지스터 QN1의 드레인은 외부로부터 전압이 공급되는 외부 단자(도시하지 않음)에 접속된 단자 T1에 접속되어 있다. NMOS 트랜지스터 QN1의 소스에는 PMOS 트랜지스터 QP1의 소스와 백 게이트가 접속되어 있다. NMOS 트랜지스터 QN2의 드레인은 PMOS 트랜지스터 QP1의 드레인에 접속되고, 소스가 출력 단자 T2에 접속되어 있다. NMOS 트랜지스터 QN2의 임계값 전압은 NMOS 트랜지스터 QN1의 임계값 전압보다도 높다.

상기 스위치 회로가 오프 상태인 때에는, 도 8b에 도시한 바와 같이, 예를 들면, NMOS 트랜지스터 QN1의 게이트에는 전압 V3(=Vcc)이 인가되고, NMOS 트랜지스터 QN2의 게이트에는 전압 V3과는 다른 전압 V4(=0V), PMOS 트랜지스터 QP1의 게이트에는 전압 V7(=0V)이 인가되어 있다. 이 때, NMOS 트랜지스터 QN1은 임계값 전압이 낮기 때문에, 출력 단자 T2에 접속되어 있는 회로(도시하지 않음)의 전압이 단자 T1측으로 누설할 가능성이 있다. 그래서, NMOS 트랜지스터 QN1보다도 임계값 전압이 높은 NMOS 트랜지스터 QN2에 의해, 쓸데없는 전압이 단자 T1측에 흐르지 않도록, NMOS 트랜지스터 QN2를 차단하고 있다.

상기 스위치 회로가 온 상태일 때에는, 도 8c에 도시한 바와 같이, 단자 T1에는 고전압 V1이 인가되어 있다. NMOS 트랜지스터 QN1의 게이트에는, 이 고전압 V1의 공급된 상태에서, NMOS 트랜지스터 QN1가 온하는 전압 V5가 인가되어 있다. NMOS 트랜지스터 QN2의 게이트에는, 출력 단자 T2에 전압 V2가 출력되어 있는 상태에서 NMOS 트랜지스터 QN2가 온하는 전압 V6이 인가되어 있다. PMOS 트랜지스터 QP1의 게이트에는, 소스측에 고전압 V1이 인가되었을 때에 온하고, 한쪽 드레인측의 전압이 전압 V2일 때에 오프하는 전압 V8이 인가된다. 각 게이트에 공급되는 전압 V5, V6, V8을 이와 같이 설정함으로써, 스위치 회로의 출력 전압 V2가 전압 V2<전압 V1이 되도록 제어된다. 따라서, 외부로부터 입력된 고전압을 강압하여, 칩 내의 트랜지스터에 안정적으로 공급하는 것이 가능해진다.

도 9에 도 8a, 도 8b, 도 8c의 스위치 회로를 포함하는 본 발명의 제1 실시 형태에 관한 Vddh 생성 회로와 Vddp 생성 회로의 구성을 도시한다.

예를 들면, 공장으로부터의 출하 시 등에, 고속으로 데이터를 기입할 필요가 있는 경우에, Vpp 패드(21)에 고전압 Vpp=12V 정도가 주어지면, 검지 회로(22)가 고전압 Vpp을 검지하고, 기록 인에이블 신호 WE가 "H"로 되어, 신호 EXVPP=H, 신호 EXVPPB=L을 출력한다.

신호 EXVPPB=L이 Vddh 승압 회로(23) 및 Vddp 승압 회로(24)에 입력되어 있는 동안에는 Vddh 승압 회로(23) 및 Vddp 승압 회로(24)는 동작하지 않는다.

한편, 신호 EXVPP=H가 Vddh 스위치 회로(25) 내의 발진 회로(OSC)(26)에 입력되면, 제1 게이트 펌프(gate pump)(27) 및 제2 게이트 펌프(28)로부터 15V 정도의 전압이 발생하고, NMOS 트랜지스터 QN1, QN2의 게이트에 각각 입력된다. 이에 따라, NMOS 트랜지스터 QN1, QN2이 온하여, 외부로부터 Vpp 패드(21)에 공급된 전압 Vpp이 전송된다.

또한, 레귤레이터(regulator)(29)에 신호 EXVPP=H가 입력되면, 마이너스 귀환이 걸려서, PMOS 트랜지스터 QP1로부터 NMOS 트랜지스터 QN2에 전송되는 전압은 10V 정도가 되도록 제어된다. 이 10V는 그대로 NMOS 트랜지스터 QN2에 의해서 전송되어, 전압 Vddh=10V로서 출력된다.

그 후, 출력된 전압 Vddh=10V는 도 7에 도시한 레귤레이터(12)에 입력되고, 레귤레이터(12)는 제어된 전압 Vreg(=9V 정도)를 발생한다. 이 전압 Vreg는 로우 디코더(7)를 통하여 선택된 워드선에 공급된다.

또한, 신호 EXVPP=H가 Vddp 스위치 회로(30)에 입력되면, 전압 Vddh=10V가 NMOS 트랜지스터 QN11의 게이트에 입력되어, 외부로부터 공급된 전압 Vpp=12V가 NMOS 트랜지스터 QN1에 의해서 전송되어, NMOS 트랜지스터 QN11의 임계값 강하된 전압, 예를 들면 약 7V의 전압 Vddp이 데이터선 DL에 출력된다.

전압 Vddp(=7V)이 공급된 데이터선 DL은 기입 회로(31)에 입력된다. 데이터선 DL은 기입 데이터 PRGDATA에 따라서, 기입 펄스 신호 PRGPLS, PRGPLSB에 의해 제어되어, 전압 Vddp을 최적의 기입 비트선 전압에 클램프하기 위한 제어 전압인 신호 VSWBS에 의해서 바이어스된다. 기입 데이터 PRGDATA가 "1"인 경우에는, 신호 VSWBS=0V에서, 신호 PRGPLS=H, 즉 신호 PRGPLSB=L라도 NMOS 트랜지스터 QN12가 오프하기 때문에, 데이터선 DL은 부유 상태가 되어, 메모리 셀 MC에 기입은 행해지지 않는다.

한편, 기입 데이터 PRGDATA가 "0"인 경우에는, 신호 VSWBS=7V 정도로, 신호 PRGPLS=H, 즉 신호 PRGPLSB=L의 기간에 NMOS 트랜지스터 QN12가 온하고, 데이터선 DL이 5V 정도로 바이어스된다. 그 후, 컬럼 게이트(32)를 통하여 비트선 BL에 상기 5V가 공급되어, 메모리 셀 MC에 기입이 행해진다.

또한, 통상, 기입 동작인 경우에는, Vpp 패드(21)에 저전압, 예를 들면 전원 전압 2V 정도가 공급된다. 이 때, 검지 회로(22)로부터 신호 EXVPP=L, 신호 EXVPPB=H가 출력된다. 신호 EXVPPB=H가 NMOS 트랜지스터 QN3의 게이트에 입력되면, PMOS 트랜지스터 QP1의 소스-드레인 사이가 쇼트되어, PMOS 트랜지스터 QP1은 전류가 흐르지 않고, 전압을 전송할 수 없게 된다. 따라서, Vpph 스위치 회로(25)는 신호 EXVPPB=H인 동안에는 동작하지 않는다. 신호 EXVPPB=H가 Vddh 승압 회로(23)에 입력되면, Vddh 차지 펌프(Vddh pump)(33)가 동작을 개시하고, 이것에 의해 승압된 워드선 전원 전압 Vddh(=10V)가 레귤레이터(12)에 출력된다. 레귤레이터(12)는, 워드선 전원 전압 Vddh(=10V)를 수취하고, 전압 Vreg=9V를 출력한다. 그 후, 이 전압 Vreg(=9 V)가 로우 디코더(7)에 의해 선택된 워드선에 공급된다.

한편, 신호 EXVPPB=H가 Vddp 승압 회로(24)에 입력되면, Vddp 차지 펌프(Vddp pump)(34)가 동작을 개시하고, 비트선 전원 전압 Vddp(=5V)가 데이터선 DL에 출력된다. 그 후, 기입 회로(31) 및 컬럼 게이트(32)를 통하여, 상기 비트선 전원 전압 Vddp(=5V)이 비트선 BL에 공급되어, 메모리 셀 MC에 기입이 행해진다.

이와 같이, 공장에서의 출하 시 등에, 고속으로 데이터를 기입할 필요가 있을 때에는, 외부로부터 Vpp 패드(21)를 통해 고전압을 인가하여, 전류 통로의 양측을 N형 트랜지스터 QN1, QN2의 사이에 끼워진 P형 트랜지스터 QP1로 전압 제어시킨 전압을 공급한다. 통상의 기입 동작의 때에는, 내부에서 승압 회로(23)에 의해 승압된 전압으로 전환하여 공급함으로써, 칩 내의 트랜지스터를 항상 안정된 영역에서 동작시키는 것이 가능해진다. 또한, 고속으로 기입 동작을 행하고자 할 때에는 외부로부터 제공한 고전압을 이용하기 때문에, 내부에서 승압하는 경우에 비하여 워드선의 승압에 시간이 걸리지 않아서, 기입 시간을 단축하는 것이 가능하다.

도 10에, 더 상세하게는 Vddh 스위치 회로의 구성을 도시한다. 미리, 내부에서 승압한 전압 혹은 외부로부터 공급한 전압 Vddr=5V 정도가 초기화 회로(initializer)(42)에 인가된다. 이에 따라, 초기화 회로(initializer)(42)는 전원 전압 Vcc, 예를 들면 2V 정도의 출력 동작을 하고 있고, 이에 의해서 제1 및 제2 게이트 펌프(27, 28)를 초기화하여, Vddh 스위치 회로(25)를 초기 상태로 하고 있다. 이 때 NMOS 트랜지스터 QN1의 게이트 전압 Vg1은 전원 전압 Vcc이고, NMOS 트랜지스터 QN2의 게이트 전압 Vg2은 0V이다. Vpp 패드(41)에 고전압 Vpp=12V 정도가 제공되고, 검지 회로(22)가 고전압을 검지하고 신호 EXVPP=H, 신호 EXVPPB=L을 출력하면, 발진 회로(OSC)(26)로부터 출력된 0V∼전원 전압 Vcc의 진폭의 펄스 신호가, 도 11에 도시한 바와 같은 클럭 신호 발생 회로를 통하여, 0V∼5V의 진폭의 펄스 신호로서, 제1 및 제2 펌프 회로(43, 44)의 클럭 신호 CLK, CLKB에 입력된다.

도 11에 도시한 바와 같이, 클럭 신호 발생 회로는, 워드선 전원 전압 Vddh를 전원 소스로 하고, 0V∼전원 전압 Vcc의 진폭의 펄스 신호 P1을 레벨 시프터(47)에 입력함으로써, 내부에서 항상 발생시켜 두는 3V∼6V 정도의 전압을 이용하여, 예를 들면 전압 Vddr=5V 정도의 진폭의 펄스 신호로 변환하여, 클럭 신호 CLK, CLKB를 발생하고 있다.

Vddh 스위치 회로(25)의 NMOS 트랜지스터 QN1, QN2의 게이트 전압 Vg1, Vg2는 Vddh 스위치 회로의 동작 시에 15V 정도가 된다. 이 때문에, 상기 클럭 신호 CLK, CLKB를 5V 진폭의 클럭 신호로 함으로써, 제1 및 제2 펌프 회로(43, 44)의 캐패시터 양단자 사이의 전위차는 10V 정도가 된다.

일반적으로, 캐패시터는 고내압의 트랜지스터의 게이트 산화막과 같은 것으로 형성되어 있다. 칩 내부의 소자의 내압은 10V 정도이기 때문에, 혹시, 발진 회로(26)의 출력인 Vcc 진폭의 펄스 신호를 클럭 신호 CLK, CLKB로서 제1 및 제2 펌프 회로(43, 44)에 공급하면, 캐패시터의 양단자 사이의 전위차는 13V가 되기 때문에, 소자 내압 상 문제가 있다. 그러나, 본 실시 형태와 같은 클럭 신호 발생 회로를 이용함으로써, 소자 내압 상 문제 없이 제1 및 제2 펌프 회로(43, 44)를 동작시키는 것이 가능하다. 또한, 클럭 신호 CLK, CLKB를 생성할 때에, 전압 Vddh를 전원 소스로 함으로써, 전원 전압 Vcc을 승압시켜 공급하는 것보다도 소비 전류를 적게 하는 것이 가능하다.

클럭 신호 CLK, CLKB를 제1 및 제2 펌프 회로(43, 44)의 캐패시터에 입력하여, 워드선 전원 전압 Vddh를 승압한 전압 Vg1=Vg2=15V 정도가 NMOS 트랜지스터 QN1, QN2의 게이트에 입력된다. NMOS 트랜지스터 QN1은, 초기 상태에서 게이트가 전원 전압 Vcc, 임계값 전압이 0V∼0.2V 정도이기 때문에, Vpp 패드(41)에 접속되어 있는 소스에 공급되는 전압이 전원 전압 Vcc에서 (Vcc-0.2)가 된 상태에서 전환 동작이 시작된다.

이 결과, 도 12의 10V 내압의 N형 트랜지스터의 Vd-Id 특성에 도시한 바와 같이, 전원 전압 Vcc분 하강한 전압으로 동작하게 된다. 이에 따라, 스냅백 영역에서 조작하지 않고, 또한 게이트에 대한 드레인 전압에 의존하는 서페이스 브레이크다운 내압을 올려서 안정된 동작을 하는 것이 가능하다.

NMOS 트랜지스터 QN1는 임계값이 낮기 때문에, Vddh 스위치 회로를 사용하지 않고서 내부에서 승압된 워드선 전원 전압 Vddh를 이용하는 통상 기입 동작시에는, 이 전압 Vddh가 Vpp 패드측으로 누설할 가능성이 있다. 그래서 NMOS 트랜지스터 QN2를 설치하여, 통상 기입 동작 시에 Vddh 승압 회로(23)에 의해 승압된 전압 Vddh가 Vpp 패드측에 흐르지 않도록, NMOS 트랜지스터 QN2를 차단하고 있다.

PMOS 트랜지스터 QP1은, 레귤레이터(45)에 의해서 마이너스 귀환이 걸리고, 출력 전압이 10V 정도가 되도록 게이트가 제어되어 있다.

상기 레귤레이터(45)는, 2개의 비교기(48, 49), PMOS 트랜지스터 QP2, NMOS 트랜지스터 QN4, NMOS 트랜지스터 QN5, 전압 분할용의 저항 R1, R2로 구성되어 있다. 비교기(48, 49)는 레귤레이터 활성화 신호 REGE에 의해 활성화 제어된다. PMOS 트랜지스터 QP2는, 소스가 PMOS 트랜지스터 QP1의 소스에 접속되고, 게이트가 PMOS 트랜지스터 QP1의 게이트와 공통 접속되고, 드레인이 상기 게이트에 접속되어, PMOS 트랜지스터 QP1와 같이 전류 미러 회로를 구성한다. NMOS 트랜지스터 QN4는, 드레인이 워드선 전원 전압 Vddh의 공급 노드(50)에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(48)의 출력이 공급된다. NMOS 트랜지스터 QN5는, 드레인이 QP2의 드레인에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(49)의 출력이 공급된다. 저항 R1, R2는, 전압 Vddh의 공급 노드와 접지 전압의 노드 사이에, 직렬로 배열되어 있다.

상기 레귤레이터(45)에서는 비교기(48, 49)가 저항 R1과 R2의 직렬 접속 노드에서의 분할 전압과 기준 전압 Vref를 비교하고, 이 비교 결과에 기초하여 NMOS 트랜지스터 QN4, QN5가 온/오프함으로써, PMOS 트랜지스터 QP1의 게이트 전압이 제어되어, PMOS 트랜지스터 QP1의 출력이 10V 정도가 되도록 제어된다.

NMOS 트랜지스터 QN3은, 통상 기입 동작 시에, QP1의 소스·드레인에 전압이 걸리지 않도록 QP1의 소스·드레인 사이를 쇼트할 목적으로 설치되어 있다.

기입 동작 및 기입 검증 동작이 종료하면, 방전 회로(discharger)(46)에 의해 NMOS 트랜지스터 QN1 및 NMOS 트랜지스터 QN2의 게이트에 인가되어 있는 게이트 전압 Vg1=Vg2=15V를 방전한다. 그 후, 초기화 상태로 하기 위해 초기화 회로(42)에 의해 초기화 동작이 행해진다. 이 경우, 초기화 회로(42)가 방전 동작을 행하는 것도 가능하다.

다음에, 비트선 전원 전압 Vddp=10V가 공급된 데이터선 DL에 접속되어 있고, 메모리 셀 어레이 내의 대응하는 드레인에 비트선을 통하여 기입 전압을 공급하고 있는 기입 회로에 대하여, 도 13 및 도 14를 참조하여 설명한다.

도 13은 기입 회로, 도 14a, 도 14b는 기입 회로의 동작 파형을 도시하는 도면이다. 메모리 셀 어레이의 비트선 BL은, 선택된 컬럼 어드레스에 따라서, 컬럼 게이트의 NMOS 트랜지스터 QN13을 통하여 데이터선 DL에 접속되어 있다. 데이터선 DL은 기입 회로 내의 기입 데이터 PRGDATA에 따라서, 신호 PRGPLSB의 타이밍에서 전압 VSWBS의 전압값에 의해 바이어스된다. 데이터를 기입하는 경우, Vddp 차지 펌프(34)를 이용하여 내부 승압하는 통상 기입 동작에서는, 전원 전압이 저하하여 Vddp 차지 펌프(34)의 공급 전류가 감소한다. 이 때문에, 동시에 기입할 수 있는 비트수는 1word=4bit로 되어 있다.

도 13에 도시한 바와 같이, 16bit를 기입하는 경우에는, 기입 데이터 PRGDATA1∼PRGDATA16을 4개로 나누어서, 기입 데이터 PRGDATA1∼PRGDATA4에는 기입 펄스의 반전 신호 PRGPLSB1, 기입 데이터 PRGDATA5∼PRGDATA8에는 기입 펄스의 반전 신호 PRGPLSB2, 기입 데이터 PRGDATA9∼PRGDATA12에는 기입 펄스의 반전 신호 PRGPLSB3, 기입 데이터 PRGDATA13∼PRGDATA16에는 기입 펄스의 반전 신호 PRGPLSB4를 할당한다. 그리고, 도 14a에 도시한 바와 같이, 기입 펄스 PRGPLSB1∼PRGPLSB4를 순차 "L", 즉 펄스 PRGPLS1∼PRGPLS4를 순차 "H"로 해나가는 것에 의해서, 16bit를 4bit씩 4회로 나누어서 기입한다.

고속으로 기입 동작을 행하기 위해서, 전압 Vpp를 외부로부터 공급한 경우에는, Vpp 패드로부터의 공급 능력은 Vddp 차지 펌프로부터의 전압 공급에 비교하여 높게 워드선 WL에 인가되는 워드선 전원 전압 Vddh의 상승이 빠르다. 이 때문에, 동시에 기입할 수 있는 비트수를 늘릴 수 있다. 따라서, 도 14b에 도시한 바와 같이, 기입 펄스 PRGPLSB1∼PRGPLSB4를 동시에 "L", 즉 펄스 PRGPLS1∼PRGPLS4를 동시에 "H"로 함으로써, 한번에 1word=16bit를 기입할 수 있다. 이에 따라, 기입 펄스 인가 시간을 4분의 1로 하는 것이 가능하다. 이 결과, 총 기입 시간이 대폭 단축된다.

도 15는 본 발명의 실시 형태의 플래시 메모리에 이용한다, Vddh 생성 회로(13)로부터 발생한 전압 Vddh를, 로우 디코더를 통하여 선택된 워드선에 공급하기 위한 제어 전압 Vreg을 생성하는 도 7에 도시되고 있는 레귤레이터(Regulater)(12)의 구체적인 구성이다.

이 레귤레이터(12)는 2개의 비교기(51, 52), PMOS 트랜지스터 QP21, PMOS 트랜지스터 QP22, NMOS 트랜지스터 QN21, NMOS 트랜지스터 QN22, NMOS 트랜지스터 QN23, NMOS 트랜지스터 QN24, 및 전압 분할용의 저항 R21, R22, R23으로 구성되어 있다.

상기 비교기(51, 52)는 레귤레이터 활성화 신호 REGE에 의해서 활성화 제어된다. PMOS 트랜지스터 QP21은 소스가 워드선 전원 전압 Vddh의 공급 노드(53)에 접속되고, 게이트가 드레인에 접속되어 있다. PMOS 트랜지스터 QP22는 소스가 워드선 전원 전압 Vddh의 공급 노드(54)에 접속되고, 게이트가 PMOS 트랜지스터 QP21의 게이트와 공통 접속되고, 드레인이 제어 전압 Vreg의 출력 노드에 접속되어, PMOS 트랜지스터 QP21과 같이 전류 미러 회로를 구성한다. NMOS 트랜지스터 QN21은, 드레인이 PMOS 트랜지스터 QP21의 드레인에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(51)의 출력이 공급된다. NMOS 트랜지스터 QN22는, 드레인이 QP22의 드레인에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(52)의 출력이 공급된다. 저항 R21, R22, R23은, 제어 전압 Vreg의 출력 노드와 접지 전압의 노드 사이에 직렬로 접속되어 있다. NMOS 트랜지스터 QN23은, 상기 3개의 저항 R21, R22, R23 중 가장 접지 전압의 노드에 가까운 위치에 배치된 R23과 접지 전압의 노드 사이에 소스·드레인 사이가 배치되어, 게이트에 검증 신호가 공급된다. NMOS 트랜지스터 QN24는, 저항 R22와 R23과의 직렬 접속 노드(55)와, 접지 전압의 노드 사이에 소스·드레인 사이가 배치되고, 게이트에 기입 신호 PROG가 공급되어 있다.

상기 비교기(51, 52)가 저항 R21과 R22의 직렬 접속 노드에서의 분할 전압과 기준 전압 Vref를 비교하고, 이 비교 결과에 기초하여 NMOS 트랜지스터 QN21, QN22가 ON/OFF 제어되어, 출력 노드인 전압 Vreg의 노드가 충방전된다. 이에 따라, 출력 전압 Vreg이 항상 기입 전압 Vreg=9V가 되도록 제어된다. 이것에 의해서, 로우 디코더를 통하여 메모리 셀 어레이의 워드선 WL에 기입 전압 Vg=9V가 공급된다.

도 16은 전압 Vddp을 최적으로 기입하고 비트선 전압으로 클램프하기 위한 제어 전압 VSWBS를 생성하는 VSWBS 레귤레이터의 구성을 나타내고 있다.

VSWBS 레귤레이터는, 2개의 비교기(61, 62), PMOS 트랜지스터 QP31, PMOS 트랜지스터 QP32, NMOS 트랜지스터 QN31, NMOS 트랜지스터 QN32, NMOS 트랜지스터 QN33, NMOS 트랜지스터 QN34, 및 전압 분할용의 저항 R31, R32로 구성되어 있다.

상기 비교기(61, 62)는 기록 인에이블 신호 WE에 의해서 활성화 제어된다. PMOS 트랜지스터 QP31은, 소스가 워드선 전원 전압 Vddh의 공급 노드(63)에 접속되고, 게이트가 드레인에 접속된다. PMOS 트랜지스터 QP32는, 소스가 워드선 전원 전압 Vddh의 공급 노드(64)에 접속되고, 게이트가 PMOS 트랜지스터 QP31의 게이트와 공통 접속되고, 드레인이 출력 전압 VSWBS의 출력 노드에 접속되어, PMOS 트랜지스터 QP31과 같이 전류 미러 회로를 구성한다. NMOS 트랜지스터 QN31은 드레인이 PMOS 트랜지스터 QP31의 드레인에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(61)의 출력이 공급된다. NMOS 트랜지스터 QN32는, 드레인이 PMOS 트랜지스터 QP32의 드레인에 접속되고, 소스가 접지 전압의 노드에 접속되고, 게이트에 비교기(62)의 출력이 공급된다. NMOS 트랜지스터 QN34는 게이트와 드레인이 출력 전압 VSWBS의 출력 노드에 접속되어 있다. 저항 R31, R32는, NMOS 트랜지스터 QN34의 소스와 NMOS 트랜지스터 QN33의 드레인 사이에 직렬로 접속되어 있다. NMOS 트랜지스터 QN33은, 소스가 접지 전압의 노드에 접속되고, 게이트에 기록 인에이블 신호 WE가 공급되어 있다.

상기 비교기(61, 62)가 저항 R31과 R32의 직렬 접속 노드에서의 분할 전압과 기준 전압 Vref를 비교하고, 이 비교 결과에 기초하여 NMOS 트랜지스터 QN31, QN32가 ON/OFF 제어되어, 출력 노드인 전압 VSWBS의 노드가 충방전된다. 이에 따라, 출력 전압 VSWBS가 VSWBS=7V 정도가 되도록 제어된다. 이것에 의해서, 데이터선 DL이 바이어스되어 메모리 셀에의 기입 동작이 행해진다.

도 17은 본 발명의 실시 형태에 관한 Vddh 스위치 회로를 이용한 때의 동작 파형을 나타낸 것이다. 여기서, 신호 S1은 기입 동작 및 검증 동작을 제어하는 신호이다. 신호 S2는 초기화 동작을 제어하는 신호이다. 신호 S3은 방전 동작을 제어하는 신호이고, 신호 S4는 기입 회로에 입력되어, 비트선 BL에 전압을 인가하는 타이밍을 제어하는 신호이다.

우선, Vpp 패드(21)에 고전압, 예를 들면 12.6V 정도가 인가되어, 검지 회로(22)에 검지되면, EXVPP=H가 된다. EXVPP=H가 Vddh 스위치 회로(25) 및 Vddp 스위치 회로(30)에 입력되면, 방전 및 초기화 동작이 종료하여, 신호 S2 및 S3이 "L"이 된 후에, NMOS 트랜지스터 QN1, QN2의 게이트에 인가하는 전압 Vg1 및 Vg2이 15V 정도까지 상승한다. 또한, NMOS 트랜지스터 QN11의 게이트에는, Vddh=10V가 인가된다.

전압 Vg1=Vg2=15V 정도가 되어, 전압 Vddh=9V 혹은 10V, 전압 Vddp=10V 정도로 상승하면, 레귤레이터(12)에 의해 제어된 전압 Vreg=9V가 워드선 WL에 인가되어, 전압 Vddh=10V가 Vddp 스위치 회로(30) 등의 전원으로서 공급되어, 전압 Vddp=10V가 기입 회로(31)에 공급된다. 이에 따라, 컬럼 게이트를 통하여 비트선 BL에 5V가 인가된다. 이 결과, 기입 펄스 신호 PRGPLS의 타이밍에서, 16bit 동시에 기입 동작이 개시된다.

그 후, 워드선 WL의 전압을 6.5V 정도, 비트선 BL의 전압을 1V 정도로 하여, 기입이 종료하였는지의 여부를 검지하는 기입 검증 동작을 행한다. 이상에 의해, 기입 및 기입 검증 동작이 종료한다.

기입 및 기입 검증 동작이 종료하면, 신호 S3이 온하여 방전 동작이 시작되고, 그 후 신호 S2가 온하여 초기화 동작이 개시된다.

도 18에, 통상 기입 동작 시의 동작 파형을 도시한다. 이 경우, 전압 Vpp는 내부의 Vddh 승압 회로(23) 및 Vddp 승압 회로(24)로 승압되어 있기 때문에, Vpp 패드(21)는 0V, 검지 회로(22)의 출력 EXVPP=L=0V이다. 전압 Vddh 및 전압 Vddp이 충분한 전압이 되면, 워드선 WL에 9V가 인가된다. 또한, 기입 펄스 신호 PRGPLSB1∼PRGPLSB4의 타이밍에서, 비트선 BL의 4bit씩 순차 5V가 인가되어, 4bit씩 기입 동작이 행해진다.

제2 실시 형태

다음에, 본 발명의 제2 실시 형태에 관한 스위치 회로에 대하여, 도 19a, 도 19b, 도 19c를 참조하여 설명한다.

도 19a에 도시한 바와 같이, 이 스위치 회로는, NMOS 트랜지스터 QN41과, NMOS 트랜지스터 QN42로 구성되어 있다. NMOS 트랜지스터 QN41은 외부로부터의 전압이 공급되는 외부 단자(도시하지 않음)에 접속되는 단자 T1에 드레인이 접속되어 있다. NMOS 트랜지스터 QN42는, NMOS 트랜지스터 QN41의 소스에 드레인이 접속되고, 소스가 출력 단자 T2에 접속되어 있다. NMOS 트랜지스터 QN42는 임계값 전압이 NMOS 트랜지스터 QN41보다도 높다.

이 스위치 회로가 오프 상태일 때에는, 도 19b에 도시한 바와 같이, 예를 들면, NMOS 트랜지스터 QN41의 게이트에는 전압 V3=Vcc, NMOS 트랜지스터 QN42의 게이트에는 전압 V3과는 다른 전압 V4=0V가 인가되어 있다. 이 때, NMOS 트랜지스터 QN1은 임계값 전압이 낮기 때문에, 출력 단자 T2에 접속되어 있는 회로(도시하지 않음)의 전압이 단자 T1측으로 누설할 가능성이 있다. 그래서, NMOS 트랜지스터 QN41보다도 임계값 전압이 높은 NMOS 트랜지스터 QN42에 의해, 쓸데없는 전압이 단자 T1측에 흐르지 않도록, NMOS 트랜지스터 QN42를 차단하고 있다.

이 스위치 회로가 온 상태일 때에는, 도 19c에 도시한 바와 같이, 단자 T1에는 고전압 V1가 인가되어 있고, NMOS 트랜지스터 QN41의 게이트에는 이 전압 V1이 공급된 상태에서, NMOS 트랜지스터 QN41이 온하는 전압 V5가 인가된다. 또한, NMOS 트랜지스터 QN42의 게이트에는, 출력 단자 T2의 전압 V2보다도 임계값 전압만큼 높은 전압 V6이 인가된다. 각 게이트에 공급되는 전압 V5, V6을 이와 같이 설정함으로써, 스위치 회로의 출력 전압 V2가 V2<V1이 되도록 제어된다. 따라서, 제1 실시 형태와 같이, 외부로부터 입력된 고전압을 강압하여, 칩 내의 트랜지스터에 안정적으로 공급하는 것이 가능해진다. 상기 스위치 회로는, PMOS 트랜지스터를 이용하지 않고 실현할 수 있기 때문에, 회로 면적을 축소하는 것이 가능하다.

다음에, 도 19a의 스위치 회로가 포함된 본 발명의 제2 실시 형태에 관한 반도체 장치에 대하여, 도 20을 참조하여 설명한다. 상기 반도체 장치의 그 밖의 구성은, 상기 제1 실시 형태와 마찬가지이다.

도 20은 본 발명의 제2 실시 형태에 관한 Vddh 스위치 회로를 도시한 도면이다.

본 발명의 제2 실시 형태에 관한 Vddh 스위치 회로는, 발진 회로(OSC)(72), 제1 및 제2 게이트 펌프(73, 74), NMOS 트랜지스터 QN41, NMOS 트랜지스터 QN42, 및 NMOS 트랜지스터 QN43을 구비하고 있다.

상기 발진 회로(OSC)(72)는, 검지 회로의 출력 신호 EXVPP에 의해, 동작을 개시한다. 제1 및 제2 게이트 펌프(73, 74)는 발진 회로(72)의 출력을 받아 15V 정도의 전압을 출력한다. NMOS 트랜지스터 QN41은, 게이트에 제1 게이트 펌프(73)의 출력이 접속되고, 드레인이 Vpp 패드(71)에 접속되어 있다. NMOS 트랜지스터 QN42는 NMOS 트랜지스터 QN41과 직렬 접속되어 있고, 게이트에 제2 게이트 펌프(74)의 출력이 접속되어 있다. NMOS 트랜지스터 QN43은 게이트 및 드레인이 제2 게이트 펌프(74)에 접속되어 있다.

Vpp 패드(71)와 전압 Vddh의 출력 노드 사이에 직렬 접속되어 있는 2개의 NMOS 트랜지스터 QN41, QN42 중, Vpp 패드(71)에 가까운 장소에 위치하고 있는 NMOS 트랜지스터 QN41의 게이트 전압 Vg41은, 통상 기입 동작 시에는 Vcc가 되고, Vpph 스위치 회로(25)를 이용하여 고속 기입 동작할 때에는 15V 정도의 전압이 된다. 이에 따라, 전압 Vpp=12V 정도를 NMOS 트랜지스터 QN42로 전송한다. NMOS 트랜지스터 QN42의 게이트 전압 Vg42는, 통상 기입 동작 시에는 0V이고, NMOS 트랜지스터 QN42는, 통상 기입 동작 시에, Vddh 승압 회로에 의해 승압된 전압 Vddh가, Vpp 패드(71)측으로 흐르지 않도록 차단된다. 또한, 고속 기입 동작 시에는, NMOS 트랜지스터 QN42와 동일한 트랜지스터인 NMOS 트랜지스터 QN43의 소스·드레인 사이의 전압이 전압 Vddh=10V가 되도록 귀환을 거는 것에 의해서, 게이트 전압 Vg42의 전압값을 제어한다. 이에 따라, NMOS 트랜지스터 QN43은 전압 Vddh=10V를 출력한다.

이것에 의해서, PMOS 트랜지스터를 이용하지 않고, 전압 Vpp=12V로부터 전압 Vddh=10V를 생성하는 것이 가능하게 된다. 이 결과, 더욱 기입 동작의 고속화를 도모할 수 있고, 또한 회로 면적도 축소할 수 있다.

제3 실시 형태

다음에, 본 발명의 제3 실시 형태에 관한 반도체 장치에 대하여, 도 21a, 도 21b를 참조하여 설명한다. 상기 반도체 장치의 그 밖의 구성은 상기 제1 실시 형태와 마찬가지이다.

도 21a, 도 21b는 본 발명의 제3 실시 형태에 관한 Vddp 스위치 회로를 도시한 도면이다.

도 21a에 도시되어 있는 바와 같이, 본 발명의 제3 실시 형태에 관한 Vddp 스위치 회로는 Vpp 패드(81)에 직렬 접속되어 있고, 게이트끼리가 접속되어 있는 2개의 트랜지스터 Tr1, Tr2와, 트랜지스터 Tr2와 전압 Vddp의 출력 노드 사이에 직렬로 접속되어 있는 트랜지스터 Tr3을 구비하고 있다.

Vpp 패드(81)에 외부로부터 전압 Vpp=12V가 공급되면, 기입 동작 및 검증 동작을 제어하는 신호 S1에 의해서 트랜지스터 Tr1, Tr2의 게이트에 워드선 전원 전압 Vddh=10V가 인버터(82, 82)를 통하여 공통으로 입력된다. 이에 따라, 트랜지스터 Tr1, Tr2 및 Tr3은 전압 Vpp=12V로부터 강압한 전압을 전압 Vddp의 출력 노드로 전송하고, 전압 Vddp의 출력 노드로부터 전압 Vddp=7V 정도가 출력된다. 이 때, 트랜지스터 Tr3은, 통상 기입 동작 시에, Vddp 승압 회로(24)에 의해 승압된 전압 Vddp가 Vpp 패드(81)측으로 흐르지 않도록 차단하기 위해서 설치되어 있다.

도 21b는 본 발명의 제3 실시 형태에 관한 Vddp 스위치 회로의 변형예이다.

도 21b에 도시한 바와 같이, Vddp 스위치 회로는, 도 21b에 도시한 트랜지스터 Tr1, Tr2이 1개의 트랜지스터 Tr4로 구성되어 있고, 또한, 전압 Vddh=10V가 트랜지스터 Tr4의 게이트에 직접 입력되어 있다.

도 21a 및 도 21b에 도시한 Vddp 스위치 회로에서는, Vpp 패드(81)로부터 공급된 고전압을 전송하는 트랜지스터의 게이트에 전압 Vddh를 인가함으로써, 내부에서 승압하는 펌프 회로를 이용하지 않고서 전압 Vddp을 생성할 수 있다. 이에 따라, 전압의 전송 시간을 짧게 할 수가 있어, 기입 동작 시간을 단축하는 것이 가능하다.

또한, 본 발명의 실시 형태에 관한 반도체 장치는, 상기 제1 내지 제3 실시 형태에 관한 Vddh 스위치 회로 혹은 Vddp 스위치 회로를 적절하게 조합하여 적용하는 것이 가능하다. 따라서, 예를 들면, 제1 실시 형태에 관한 Vddh 스위치 회로와 제3 실시 형태에 관한 Vddp 스위치 회로를 동일 칩 내에 배치하는 것도 가능하고, 제2 실시 형태에 관한 Vddh 스위치 회로와 제3 실시 형태에 관한 Vddp 스위치 회로를 조합하여 이용하는 것도 가능하다.

또한, 본 발명의 실시 형태에 관한 반도체 장치는, NOR형 플래시 메모리에 적용하는 것뿐만 아니라, DINOR형 플래시 메모리에 적용하는 것도 가능하다. 또한, 본 발명의 실시 형태에 한정되지 않고, 외부로부터 입력된 전압을 칩 내에 강압하여 공급하는 스위치 회로로서 적용하는 것이 가능하다.

본 발명의 실시 형태에 따르면, 고속으로 데이터를 기입하고자 하는 경우에, 외부로부터 공급된 전압을 전압 제어하여 칩 내에 전송함으로써, 칩 내의 트랜지스터를 안정된 영역에서 동작시키는 것이 가능하다. 또한, 외부로부터 전압을 공급하기 때문에, 워드선 전압의 승압을 고속화할 수 있어, 기입 동작 시간을 단축하는 것이 가능하다.

상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.

도 1은 플래시 메모리에서의 하나의 메모리 셀의 소자 단면 구조를 도시하는 단면도.

도 2는 NOR형 플래시 메모리 셀 어레이의 구성을 도시하는 회로도.

도 3은 메모리 셀의 컨트롤 게이트에 공급되는 게이트 전압과 메모리 셀의 드레인에 흐르는 드레인 전류와의 관계를 도시하는 특성도.

도 4는 데이터의 판독, 기입 및 소거 시의 바이어스 조건을 도시하는 도표.

도 5는 종래의 Vpp 스위치 회로의 회로도.

도 6은 종래의 10V 내압의 N형 트랜지스터에서의 Vd-Id의 특성도.

도 7은 본 발명의 제1 실시 형태의 플래시 메모리의 블록도.

도 8a, 도 8b, 도 8c는 본 발명의 제1 실시 형태에 관한 스위치 회로의 구성을 도시하는 회로도.

도 9는 상기 제1 실시 형태에 관한 Vddh 생성 회로 및 Vddp 생성 회로의 구성을 도시하는 회로도.

도 10은 상기 제1 실시 형태에 관한 Vddh 스위치 회로의 구성을 도시하는 회로도.

도 11은 상기 제1 실시 형태에 관한 클럭 신호 발생 회로의 구성을 도시하는 회로도.

도 12는 상기 제1 실시 형태에 관한 N형 트랜지스터에서의 Vd-Id의 특성도.

도 13은 상기 제1 실시 형태에 관한 기입 회로의 구성을 도시하는 회로도.

도 14a는 상기 제1 실시 형태에 관한 기입 회로의 통상 기입 동작 시의 동작 파형도이고, 도 14b는 상기 제1 실시 형태에 관한 기입 회로의 Vddh 스위치 회로 및 Vddp 스위치 회로 사용 시의 동작 파형도.

도 15는 상기 제1 실시 형태에 관한 Vreg 레귤레이터의 구성을 도시하는 회로도.

도 16은 상기 제1 실시 형태에 관한 VSWBS 레귤레이터의 구성을 도시하는 회로도.

도 17은 상기 제1 실시 형태의 플래시 메모리에서의 Vddh 스위치 회로 및 Vddp 스위치 회로 사용 시의 동작 파형도.

도 18은 상기 제1 실시 형태의 플래시 메모리에서의 통상 기입 동작 시의 동작 파형도.

도 19a, 도 19b, 도 19c는 본 발명의 제2 실시 형태에 관한 스위치 회로의 구성을 도시하는 회로도.

도 20은 상기 제2 실시 형태에 관한 Vddh 스위치 회로의 구성을 도시하는 회로도.

도 21a는 본 발명의 제3 실시 형태에 관한 Vddp 스위치 회로의 구성을 도시하는 회로도이고, 도 21b는 상기 제3 실시 형태에 관한 Vddp 스위치 회로의 변형예의 구성을 도시하는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

101 : P형 반도체 기판

102 : N형 웰 영역

103 : P형 웰 영역

104 : 소스 영역

105 : 드레인 영역

106 : 부유 게이트

107 ; 컨트롤 게이트

108, 109, 110 : 컨택트 영역

Claims (20)

1. 메모리 셀이 복수개 행렬형으로 배열된 메모리 셀 어레이 - 상기 메모리 셀은, 부유 게이트와 컨트롤 게이트를 갖고, 전기적으로 데이터가 재기입됨 - 와,

   상기 메모리 셀 어레이 내의 동일 행에 배치된 상기 복수의 메모리 셀의 상기 컨트롤 게이트에 공통으로 접속된 복수의 워드선과,

   상기 메모리 셀 어레이 내의 동일 열에 배치된 상기 복수의 메모리 셀의 드레인에 공통으로 접속된 복수의 비트선과,

   외부로부터 전압이 공급되는 외부 전압 입력 단자와,

   상기 외부 전압 입력 단자에 공급된 외부 전압을 강압하여, 상기 메모리 셀의 상기 컨트롤 게이트에 접속된 상기 워드선에 공급하기 위한 전압을 생성하는 제1 전압 생성 회로와,

   상기 외부 전압 입력 단자에 공급된 상기 외부 전압을 강압하여, 상기 메모리 셀의 상기 드레인에 접속된 상기 비트선에 공급하기 위한 전압을 생성하는 제2 전압 생성 회로

   를 포함하는 반도체 장치.
2. 제1항에 있어서,

   상기 제1 전압 생성 회로는,

   드레인이 상기 외부 전압 입력 단자에 접속된 제1 도전형의 제1 트랜지스터와,

   소스가 상기 제1 트랜지스터의 소스에 접속된 제2 도전형의 제3 트랜지스터와,

   드레인이 상기 제3 트랜지스터의 드레인에 접속된 제1 도전형의 제2 트랜지스터를 구비하는 반도체 장치.
3. 제1항에 있어서,

   상기 제1 전압 생성 회로는,

   드레인이 상기 외부 전압 입력 단자에 접속된 제1 도전형의 제1 트랜지스터와,

   드레인이 상기 제1 트랜지스터의 소스에 접속된 제1 도전형의 제2 트랜지스터를 구비하는 반도체 장치.
4. 제1항에 있어서,

   상기 제1 전압 생성 회로 및 상기 제2 전압 생성 회로는, 스위치 회로를 각각 구비하고,

   상기 스위치 회로는,

   드레인이 상기 외부 전압 입력 단자에 접속되고, 게이트가 제1 신호로 제어되는 제1 도전형의 제1 트랜지스터와,

   드레인이 상기 제1 트랜지스터의 소스에 접속되고, 소스가 출력 단자에 접속되고, 게이트가 상기 제1 신호와는 다른 제2 신호로 제어되는 제1 도전형의 제2 트랜지스터를 갖는 반도체 장치.
5. 제1항에 있어서,

   상기 제1 전압 생성 회로는, 제1 스위치 회로를 구비하고,

   상기 제1 스위치 회로는, 드레인이 상기 외부 입력 단자에 접속되고, 게이트가 제1 신호로 제어되는 제1 도전형의 제1 트랜지스터와, 소스가 제1 출력 단자에 접속되고, 게이트가 상기 제1 신호와는 다른 제2 신호로 제어되는 제1 도전형의 제2 트랜지스터와, 소스가 상기 제1 트랜지스터의 소스에 접속되고, 드레인이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제3 신호로 제어되는 제2 도전형의 제3 트랜지스터를 갖고,

   상기 제2 전압 생성 회로는, 제2 스위치 회로를 구비하고,

   상기 제2 스위치 회로는, 드레인이 상기 외부 입력 단자에 접속되고, 게이트가 제3 신호로 제어되는 제1 도전형의 제4 트랜지스터와, 드레인이 상기 제4의 트랜지스터의 소스에 접속되고, 소스가 제2 출력 단자에 접속되고, 게이트가 상기 제3 신호와는 다른 제4 신호로 제어되는 제1 도전형의 제5 트랜지스터를 갖는 반도체 장치.
6. 제2항에 있어서,

   상기 제1 트랜지스터의 상기 게이트에 접속된 제1 펌프 회로와,

   상기 제2 트랜지스터의 상기 게이트에 접속된 제2 펌프 회로와,

   상기 제3 트랜지스터의 상기 게이트에 접속된 레귤레이터

   를 더 구비하는 반도체 장치.
7. 제6항에 있어서,

   상기 제1 및 제2 펌프 회로에는, 상기 제1 및 제2 펌프 회로의 동작을 초기화하는 초기화 회로와,

   상기 제1 및 제2 트랜지스터의 상기 게이트에 인가되어 있는 전압을 방전하는 방전 회로

   가 구비되어 있는 반도체 장치.
8. 제2항에 있어서,

   상기 외부 입력 단자에 제1 전압이 인가되어 있는 기간에는, 상기 제1 트랜지스터의 게이트에 상기 제1 전압보다도 높은 제2 전압이 인가되고, 상기 제2 트랜지스터의 게이트에는 상기 제1 전압보다도 높은 제3 전압이 인가되고,

   상기 제2 트랜지스터의 소스는 상기 제1 전압보다도 낮은 제5 전압을 출력하는 반도체 장치.
9. 제8항에 있어서,

   상기 외부 입력 단자에 제1 전압이 인가되어 있는 기간에는, 상기 제3 트랜지스터의 게이트에는 상기 제1 전압보다도 낮은 제4 전압이 인가되는 반도체 장치.
10. 제8항에 있어서,

    상기 외부 입력 단자에 접지 전압이 인가되어 있는 기간에는, 상기 제1 트랜지스터의 게이트에 상기 접지 전압보다도 높은 제6 전압이 인가되고, 상기 제2 트랜지스터의 게이트에는 상기 접지 전압이 인가되는 반도체 장치.
11. 제10항에 있어서,

    상기 제5 전압을 전원으로 하여 상기 제6 전압의 진폭을 갖는 펄스 신호를, 상기 제6 전압보다도 높은 제7 전압의 진폭을 갖는 펄스 신호로 변환하여 상기 제1 및 제2 펌프 회로에 입력하는 클럭 신호 발생 회로를 구비하는 반도체 장치.
12. 제2항에 있어서,

    소스가 상기 제3 트랜지스터의 소스에 접속되어 있고, 드레인이 상기 제3 트랜지스터의 드레인에 접속되어 있는 제1 도전형의 제6 트랜지스터를 더 구비하는 반도체 장치.
13. 제8항에 있어서,

    상기 제5 전압의 분할 전압을 발생시키는 분할 회로와,

    기준 전압과 상기 분할 전압을 비교 증폭하여 상기 제3 전압을 출력하는 증폭 회로를 구비하는 반도체 장치.
14. 제3항에 있어서,

    상기 제1 트랜지스터의 게이트에 접속된 제1 펌프 회로와,

    상기 제2 트랜지스터의 게이트에 접속된 제2 펌프 회로와,

    상기 제2 펌프 회로의 출력이 게이트 및 소스에 접속되어 있는 제1 도전형의 제4 트랜지스터와,

    상기 제4 트랜지스터의 소스로부터 출력되는 전압을 분할한 분할 전압을 발생하는 분할 회로와,

    기준 전압과 상기 분할 전압을 비교 증폭하여 상기 제2 펌프 회로에 출력하는 증폭 회로

    를 구비하는 반도체 장치.
15. 제1항에 있어서,

    상기 메모리 셀 어레이를 복수의 블록으로 분할하였을 때의 동일 블록 내의 상기 복수의 메모리 셀의 소스에 공통으로 접속된 소스선을 더 구비하는 반도체 장치.
16. 제1항에 있어서,

    상기 제2 전압 생성 회로의 출력 전압이 입력되어, 선택된 상기 비트선에 기입 전압을 공급하는 기입 회로를 더 구비하는 반도체 장치.
17. 제15항에 있어서,

    상기 제1 전압은 상기 메모리 셀에 기억되어 있는 데이터의 소거 시에, 선택된 상기 소스선에 공급되는 반도체 장치.
18. 제15항에 있어서,

    상기 제1 전압은, 상기 메모리 셀에 기억되어 있는 데이터의 소거 시에, 선택된 상기 메모리 셀의 소스 및 드레인이 형성되어 있는 웰 영역에 인가되는 반도체 장치.
19. 드레인이 제1 단자에 접속되고, 게이트가 제1 전압으로 제어되는 제1 도전형의 제1 트랜지스터와,

    드레인이 상기 제1 트랜지스터의 소스에 접속되고, 소스가 제2 단자에 접속되고, 게이트가 상기 제1 전압과는 다른 제2 전압으로 제어되는 제1 도전형의 제2 트랜지스터

    를 구비하고,

    동작 시에는, 상기 제1 단자에 인가된 제3 전압을 강압한 제4 전압을 상기 제2 단자로 출력하고, 비동작 시에는, 상기 제1 전압이 상기 제2 전압보다 높고, 또한 상기 제3 전압이 상기 제1 전압보다 높은, 스위치 회로를 구비한 반도체 장치.
20. 드레인이 제1 단자에 접속되고, 게이트가 제1 전압으로 제어되는 제1 도전형의 제1 트랜지스터와,

    소스가 제2 단자에 접속되고, 게이트가 상기 제1 전압과는 다른 제2 전압으로 제어되는 제1 도전형의 제2 트랜지스터와,

    소스가 상기 제1 트랜지스터의 소스에 접속되고, 드레인이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 제3 전압으로 제어되는 제2 도전형의 제3 트랜지스터

    를 구비하고,

    동작 시에는, 상기 제1 단자에 인가된 제4 전압을 강압한 제5 전압을 상기 제2 단자로 출력하고, 비동작 시에는, 상기 제1 전압이 상기 제2 전압보다 높고, 또한 상기 제4의 전압이 상기 제1 전압보다 높은, 스위치 회로를 구비한 반도체 장치.