JP3207768B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にフラッシュメモリ、ＥＥＰＲＯＭなどの不揮発
性半導体メモリに用いられる電源系回路に係わる。
し、特にフラッシュメモリ、ＥＥＰＲＯＭなどの不揮発
性半導体メモリに用いられる電源系回路に係わる。
【０００２】
【従来の技術】図１７は、フラッシュメモリに用いられ
る従来の電源系回路の構成を示す。図１７において、通
常の読み出し動作などに使用される図示せぬＶＤＤ電源
の他に、書き込み・消去時に用いられる高電位用に例え
ば１２Ｖの電源ＶＰＰが外部に用意されている。
る従来の電源系回路の構成を示す。図１７において、通
常の読み出し動作などに使用される図示せぬＶＤＤ電源
の他に、書き込み・消去時に用いられる高電位用に例え
ば１２Ｖの電源ＶＰＰが外部に用意されている。
【０００３】基準電位発生回路５は、基準電位を生成し
て、降圧回路ＷＬ Ｒｅｇ．３及び降圧回路ＰＢＬ Ｒ
ｅｇ．４の入力端子に供給する。降圧回路３の入力端子
には、高圧電源電位ＶＰＰと基準電位発生回路５の出力
電位ＶＲＥＦが供給され、電源切換回路ＷＬ ＳＷ６の
入力端子に電位を供給する。降圧回路３は、セル書き込
み・消去時には高圧電源電位ＶＰＰを降圧することなく
そのまま出力し、ベリファイ時には高圧電源電位ＶＰＰ
を降圧させ、例えば６Ｖにして出力する。
て、降圧回路ＷＬ Ｒｅｇ．３及び降圧回路ＰＢＬ Ｒ
ｅｇ．４の入力端子に供給する。降圧回路３の入力端子
には、高圧電源電位ＶＰＰと基準電位発生回路５の出力
電位ＶＲＥＦが供給され、電源切換回路ＷＬ ＳＷ６の
入力端子に電位を供給する。降圧回路３は、セル書き込
み・消去時には高圧電源電位ＶＰＰを降圧することなく
そのまま出力し、ベリファイ時には高圧電源電位ＶＰＰ
を降圧させ、例えば６Ｖにして出力する。
【０００４】電源切換回路６の入力端子には降圧回路３
の出力電位と電源電位ＶＤＤが供給され、その出力端子
はロウデコーダ回路１０の電源端子ＶＷＬに接続され
る。電源切換回路６は、セル書き込み・消去・読み出し
・ベリファイなどの状態に応じて降圧回路３の出力電位
と電源電位ＶＤＤのいずれかを選択して出力する。
の出力電位と電源電位ＶＤＤが供給され、その出力端子
はロウデコーダ回路１０の電源端子ＶＷＬに接続され
る。電源切換回路６は、セル書き込み・消去・読み出し
・ベリファイなどの状態に応じて降圧回路３の出力電位
と電源電位ＶＤＤのいずれかを選択して出力する。
【０００５】ロウデコーダ回路１０は、選択されたワー
ド線に電源切換回路６から供給された電位を供給する。
また、セルソースデコーダ回路９の電源端子に高圧電源
電位ＶＰＰが供給される。セルソースデコーダ回路９
は、メモリセルの消去時に高圧電源電位ＶＰＰをメモリ
セル１５のソースに供給する。
ド線に電源切換回路６から供給された電位を供給する。
また、セルソースデコーダ回路９の電源端子に高圧電源
電位ＶＰＰが供給される。セルソースデコーダ回路９
は、メモリセルの消去時に高圧電源電位ＶＰＰをメモリ
セル１５のソースに供給する。
【０００６】さらに、電源切換回路Ｃｏｌ．ＳＷ７の入
力端子には、高圧電源電位ＶＰＰと電源電位ＶＤＤが供
給され、その出力端子はカラムデコーダ回路１１の電源
端子ＶＣＯＬに接続される。電源切換回路７は、セル書
き込み・消去・読み出し・ベリファイなどの状態に応じ
て高圧電源電位ＶＰＰと電源電位ＶＤＤのいずれかを選
択して出力する。
力端子には、高圧電源電位ＶＰＰと電源電位ＶＤＤが供
給され、その出力端子はカラムデコーダ回路１１の電源
端子ＶＣＯＬに接続される。電源切換回路７は、セル書
き込み・消去・読み出し・ベリファイなどの状態に応じ
て高圧電源電位ＶＰＰと電源電位ＶＤＤのいずれかを選
択して出力する。
【０００７】カラムデコーダ回路１１の出力端子はカラ
ム選択トランジスタ１４のゲートに接続され、カラムデ
コーダ回路１１の電源端子ＶＣＯＬに供給される電位を
出力する。
ム選択トランジスタ１４のゲートに接続され、カラムデ
コーダ回路１１の電源端子ＶＣＯＬに供給される電位を
出力する。
【０００８】また、降圧回路ＰＢＬ Ｒｅｇ．４の入力
端子には、高圧電源電位ＶＰＰと基準電位発生回路５の
出力電位が供給される。降圧回路４は、セル書き込み時
に書き込みトランジスタ１３のゲートに印加されるべき
電位、例えば８．５Ｖを高圧電源電位ＶＰＰを降圧させ
て発生し、それを電源切換回路ＰＢＬ ＳＷ８の入力端
子に供給する。
端子には、高圧電源電位ＶＰＰと基準電位発生回路５の
出力電位が供給される。降圧回路４は、セル書き込み時
に書き込みトランジスタ１３のゲートに印加されるべき
電位、例えば８．５Ｖを高圧電源電位ＶＰＰを降圧させ
て発生し、それを電源切換回路ＰＢＬ ＳＷ８の入力端
子に供給する。
【０００９】電源切換回路８の入力端子には降圧回路４
の出力電位ＶＰＢと電源電位ＶＤＤが供給され、その出
力端子は書き込みトランジスタデコーダ回路１２の電源
端子ＶＰＢＬに接続される。電源切換回路８は、セル書
き込み・消去・読み出しなどの状態に応じて降圧回路４
の出力電位と外部電源電位ＶＤＤのいずれかを選択して
出力する。
の出力電位ＶＰＢと電源電位ＶＤＤが供給され、その出
力端子は書き込みトランジスタデコーダ回路１２の電源
端子ＶＰＢＬに接続される。電源切換回路８は、セル書
き込み・消去・読み出しなどの状態に応じて降圧回路４
の出力電位と外部電源電位ＶＤＤのいずれかを選択して
出力する。
【００１０】書き込みトランジスタデコーダ回路１２
は、書き込みトランジスタ１３のゲートに電源切換回路
８から供給された電位を出力する。また、書き込みトラ
ンジスタ１３のドレインには高圧電源電位ＶＰＰが供給
される。
は、書き込みトランジスタ１３のゲートに電源切換回路
８から供給された電位を出力する。また、書き込みトラ
ンジスタ１３のドレインには高圧電源電位ＶＰＰが供給
される。
【００１１】
【発明が解決しようとする課題】従来のフラッシュメモ
リなどの不揮発性半導体メモリ素子における電源系回路
では、通常の読み出し動作などに使用される電源ＶＤＤ
の他に、書き込み・消去時に用いられる高電位のために
高圧電源ＶＰＰを外部に用意することが必要である。そ
のため、コストが上昇するという問題がある。本発明
は、上記課題に鑑みてなされたもので、外部高圧電源を
使用することなく、セルデータの書き込み・消去・ベリ
ファイを実現することを目的とする。
リなどの不揮発性半導体メモリ素子における電源系回路
では、通常の読み出し動作などに使用される電源ＶＤＤ
の他に、書き込み・消去時に用いられる高電位のために
高圧電源ＶＰＰを外部に用意することが必要である。そ
のため、コストが上昇するという問題がある。本発明
は、上記課題に鑑みてなされたもので、外部高圧電源を
使用することなく、セルデータの書き込み・消去・ベリ
ファイを実現することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、基準電位を出力する基準電位
発生回路と、入力端子に基準電位が供給され、電源電位
と生成した第１の高圧電位のいずれかを出力する第１の
昇圧回路と、書き込みトランジスタのドレイン電位に用
いるため、第２の高圧電位を生成して出力する第２の昇
圧回路と、入力端子に第１の昇圧回路の出力電位及び基
準電位が供給され、メモリセルのゲート電位とメモリセ
ルのソース電位に用いるため、第１の昇圧回路の出力電
位を降圧した電位と第１の昇圧回路の出力電位のいずれ
かを出力する第１の降圧回路と、入力端子に第１の昇圧
回路の出力電位及び基準電位が供給され、書き込みトラ
ンジスタのゲート電位に用いるため、第１の昇圧回路の
出力電位を降圧した電位を出力する第２の降圧回路と、
入力端子に第１の降圧回路の出力電位が供給され、メモ
リセルのゲート電位に用いるため、第１の降圧回路の出
力電位と電源電位のいずれかを出力する少なくとも１つ
の第１の電源切換回路と、入力端子に第１の昇圧回路の
出力電位が供給され、カラム選択トランジスタのゲート
電位に用いるため、メモリセルの第１の昇圧回路の出力
電位と電源電位のいずれかを出力する第２の電源切換回
路と、入力端子に第２の降圧回路の出力電位が供給さ
れ、書き込みトランジスタのゲート電位に用いるため、
第２の降圧回路の出力電位と電源電位のいずれかを出力
する第３の電源切換回路と、電源端子に第１の降圧回路
の出力電位が供給されたセルソースデコーダ回路と、少
なくとも第１の電源切換回路の出力電位がそれぞれ供給
される少なくとも１つの電源端子を有するロウデコーダ
回路と、電源端子に第２の電源切換回路の出力電位が供
給されたカラムデコーダ回路と、電源端子に第３の電源
切換回路の出力電位が供給された書き込みトランジスタ
デコーダ回路とを具備する。
上記課題を解決するため、基準電位を出力する基準電位
発生回路と、入力端子に基準電位が供給され、電源電位
と生成した第１の高圧電位のいずれかを出力する第１の
昇圧回路と、書き込みトランジスタのドレイン電位に用
いるため、第２の高圧電位を生成して出力する第２の昇
圧回路と、入力端子に第１の昇圧回路の出力電位及び基
準電位が供給され、メモリセルのゲート電位とメモリセ
ルのソース電位に用いるため、第１の昇圧回路の出力電
位を降圧した電位と第１の昇圧回路の出力電位のいずれ
かを出力する第１の降圧回路と、入力端子に第１の昇圧
回路の出力電位及び基準電位が供給され、書き込みトラ
ンジスタのゲート電位に用いるため、第１の昇圧回路の
出力電位を降圧した電位を出力する第２の降圧回路と、
入力端子に第１の降圧回路の出力電位が供給され、メモ
リセルのゲート電位に用いるため、第１の降圧回路の出
力電位と電源電位のいずれかを出力する少なくとも１つ
の第１の電源切換回路と、入力端子に第１の昇圧回路の
出力電位が供給され、カラム選択トランジスタのゲート
電位に用いるため、メモリセルの第１の昇圧回路の出力
電位と電源電位のいずれかを出力する第２の電源切換回
路と、入力端子に第２の降圧回路の出力電位が供給さ
れ、書き込みトランジスタのゲート電位に用いるため、
第２の降圧回路の出力電位と電源電位のいずれかを出力
する第３の電源切換回路と、電源端子に第１の降圧回路
の出力電位が供給されたセルソースデコーダ回路と、少
なくとも第１の電源切換回路の出力電位がそれぞれ供給
される少なくとも１つの電源端子を有するロウデコーダ
回路と、電源端子に第２の電源切換回路の出力電位が供
給されたカラムデコーダ回路と、電源端子に第３の電源
切換回路の出力電位が供給された書き込みトランジスタ
デコーダ回路とを具備する。
【００１３】望ましくは、第１の昇圧回路は、高圧電位
を昇圧回路の出力端子に出力するチャージポンプ回路
と、電源投入後一定時間経過して電源電位からローレベ
ルになるパワーオンリセット信号を出力するパワーオン
リセット回路と、ソースが昇圧回路の出力端子に接続さ
れ、ドレイン及びゲートが電源電位に接続された第１の
ＮＭＯＳ−Ｉタイプトランジスタと、ソース及びウェル
が電源電位に接続され、ゲートにパワーオンリセット信
号が供給される第１のＰＭＯＳトランジスタと、ソース
及びウェルが昇圧回路の出力端子に接続され、ドレイン
が第１のＰＭＯＳトランジスタのドレインに接続された
第２のＰＭＯＳトランジスタと、入力端子に読み出し信
号の反転信号が供給され、電源端子が昇圧回路の出力端
子が接続され、入力信号の反転信号を出力する第１のレ
ベルシフタと、ゲートが第１のインバータの出力端子に
接続され、ソースが電源電位に接続され、ドレインが昇
圧回路の出力端子に接続された第２のＮＭＯＳ−Ｉタイ
プトランジスタと、入力端子に読み出し信号の反転信号
が供給された遅延回路と、第１の入力端子に遅延回路の
出力端子が接続され、第２の入力端子に読み出し信号の
反転信号が供給された第１のノアゲートと、第１の入力
端子にパワーオンリセット信号が供給され、第２の入力
端子に第１のノアゲートの出力信号の反転信号が供給さ
れた第２のノアゲートと、入力端子に第２のノアゲート
の出力端子が接続され、電源端子が昇圧回路の出力端子
に接続され、出力端子が第２のＰＭＯＳトランジスタの
ゲートに接続され、入力信号の反転信号を出力する第２
のレベルシフタとを具備する。
を昇圧回路の出力端子に出力するチャージポンプ回路
と、電源投入後一定時間経過して電源電位からローレベ
ルになるパワーオンリセット信号を出力するパワーオン
リセット回路と、ソースが昇圧回路の出力端子に接続さ
れ、ドレイン及びゲートが電源電位に接続された第１の
ＮＭＯＳ−Ｉタイプトランジスタと、ソース及びウェル
が電源電位に接続され、ゲートにパワーオンリセット信
号が供給される第１のＰＭＯＳトランジスタと、ソース
及びウェルが昇圧回路の出力端子に接続され、ドレイン
が第１のＰＭＯＳトランジスタのドレインに接続された
第２のＰＭＯＳトランジスタと、入力端子に読み出し信
号の反転信号が供給され、電源端子が昇圧回路の出力端
子が接続され、入力信号の反転信号を出力する第１のレ
ベルシフタと、ゲートが第１のインバータの出力端子に
接続され、ソースが電源電位に接続され、ドレインが昇
圧回路の出力端子に接続された第２のＮＭＯＳ−Ｉタイ
プトランジスタと、入力端子に読み出し信号の反転信号
が供給された遅延回路と、第１の入力端子に遅延回路の
出力端子が接続され、第２の入力端子に読み出し信号の
反転信号が供給された第１のノアゲートと、第１の入力
端子にパワーオンリセット信号が供給され、第２の入力
端子に第１のノアゲートの出力信号の反転信号が供給さ
れた第２のノアゲートと、入力端子に第２のノアゲート
の出力端子が接続され、電源端子が昇圧回路の出力端子
に接続され、出力端子が第２のＰＭＯＳトランジスタの
ゲートに接続され、入力信号の反転信号を出力する第２
のレベルシフタとを具備する。
【００１４】また、基準電位発生回路は、ソースが電源
電位に接続された第１のＰＭＯＳトランジスタと、ソー
スが第１のＰＭＯＳトランジスタのドレインに接続され
た第２のＰＭＯＳトランジスタと、ゲート及びドレイン
が第２のＰＭＯＳトランジスタのドレインに接続された
ＮＭＯＳトランジスタと、ソースが第１のＰＭＯＳトラ
ンジスタのドレインに接続され、ゲート及びドレインが
第２のＰＭＯＳトランジスタのゲートに接続された第３
のＰＭＯＳトランジスタと、ゲートがＮＭＯＳトランジ
スタのゲートに接続され、ドレインが第３のＰＭＯＳト
ランジスタのドレインに接続されたＮＭＯＳ−Ｉタイプ
トランジスタと、一端がＮＭＯＳ−Ｉタイプトランジス
タのソースに接続され、他端が接地された第１の抵抗
と、反転入力端子がＮＭＯＳ−Ｉタイプトランジスタの
ゲートに接続され、非反転入力端子がＮＭＯＳ−Ｉタイ
プトランジスタのドレインに接続され、出力端子が第１
のＰＭＯＳトランジスタのゲートに接続された演算増幅
器と、ソースが第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートがＮＭＯＳ−Ｉタイプトランジスタ
のドレインに接続され、ドレイン電位が基準電位となる
第４のＰＭＯＳトランジスタと、一端が第４のＰＭＯＳ
トランジスタのドレインに接続され、他端が接地され、
抵抗値が微調整される第２の抵抗とを具備する。
電位に接続された第１のＰＭＯＳトランジスタと、ソー
スが第１のＰＭＯＳトランジスタのドレインに接続され
た第２のＰＭＯＳトランジスタと、ゲート及びドレイン
が第２のＰＭＯＳトランジスタのドレインに接続された
ＮＭＯＳトランジスタと、ソースが第１のＰＭＯＳトラ
ンジスタのドレインに接続され、ゲート及びドレインが
第２のＰＭＯＳトランジスタのゲートに接続された第３
のＰＭＯＳトランジスタと、ゲートがＮＭＯＳトランジ
スタのゲートに接続され、ドレインが第３のＰＭＯＳト
ランジスタのドレインに接続されたＮＭＯＳ−Ｉタイプ
トランジスタと、一端がＮＭＯＳ−Ｉタイプトランジス
タのソースに接続され、他端が接地された第１の抵抗
と、反転入力端子がＮＭＯＳ−Ｉタイプトランジスタの
ゲートに接続され、非反転入力端子がＮＭＯＳ−Ｉタイ
プトランジスタのドレインに接続され、出力端子が第１
のＰＭＯＳトランジスタのゲートに接続された演算増幅
器と、ソースが第１のＰＭＯＳトランジスタのドレイン
に接続され、ゲートがＮＭＯＳ−Ｉタイプトランジスタ
のドレインに接続され、ドレイン電位が基準電位となる
第４のＰＭＯＳトランジスタと、一端が第４のＰＭＯＳ
トランジスタのドレインに接続され、他端が接地され、
抵抗値が微調整される第２の抵抗とを具備する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。まず、図２を用いて、フラッシュ
メモリに各種の動作をさせる場合の印加電圧について説
明する。
施の形態を説明する。まず、図２を用いて、フラッシュ
メモリに各種の動作をさせる場合の印加電圧について説
明する。
【００１６】図２（ａ）は、メモリセル１５にデータを
書き込む場合の印加電圧の一例を示す。書き込みトラン
ジスタ１３は、セル１５のドレイン電圧を制御するもの
で、書き込みトランジスタ１３のドレインには例えば７
Ｖが印加され、そのゲートには例えば８．５Ｖが加えら
れる。カラム選択トランジスタ１４のゲートには１１．
５Ｖが加えられ、カラム選択トランジスタ１４は導通し
ている。その結果、メモリセル１５のドレインに５．５
Ｖが加わる。メモリセル１５のゲートには、例えば１
１．５Ｖが印加され、メモリセル１５のソースに例えば
０Ｖが加えられる。
書き込む場合の印加電圧の一例を示す。書き込みトラン
ジスタ１３は、セル１５のドレイン電圧を制御するもの
で、書き込みトランジスタ１３のドレインには例えば７
Ｖが印加され、そのゲートには例えば８．５Ｖが加えら
れる。カラム選択トランジスタ１４のゲートには１１．
５Ｖが加えられ、カラム選択トランジスタ１４は導通し
ている。その結果、メモリセル１５のドレインに５．５
Ｖが加わる。メモリセル１５のゲートには、例えば１
１．５Ｖが印加され、メモリセル１５のソースに例えば
０Ｖが加えられる。
【００１７】図２（ｂ）は、メモリセル１５のデータを
消去する場合の印加電圧を示す。この場合、メモリセル
１５のソースに例えば１１．５Ｖの電位が供給され、ゲ
ートに０Ｖが印加される。メモリセル１５のドレインは
フローティング状態となっている。
消去する場合の印加電圧を示す。この場合、メモリセル
１５のソースに例えば１１．５Ｖの電位が供給され、ゲ
ートに０Ｖが印加される。メモリセル１５のドレインは
フローティング状態となっている。
【００１８】また、ベリファイ時にはメモリセル１５の
ゲートに例えば６Ｖの中間電位が供給される。また、メ
モリセル１５のソースの電位は０Ｖとされる。図１は、
本発明の電源系回路のブロック図を示す。以下、同一の
構成要素には同一の符号を付し、説明を省略する。
ゲートに例えば６Ｖの中間電位が供給される。また、メ
モリセル１５のソースの電位は０Ｖとされる。図１は、
本発明の電源系回路のブロック図を示す。以下、同一の
構成要素には同一の符号を付し、説明を省略する。
【００１９】昇圧回路ＷＬ／ＳＬ Ｃ．Ｐ．１におい
て、その出力電位ＶＣＰＷＳは、降圧回路ＷＬ／ＳＬ
Ｒｅｇ．３の入力端子、電源選択回路Ｃｏｌ．ＳＷ７の
入力端子及び降圧回路ＰＢＬ Ｒｅｇ．４の入力端子に
供給される。また、昇圧回路１には、基準電位発生回路
ＶＲＥＦ５が生成する基準電位ＶＲＥＦＶが供給され、
昇圧回路１の動作を制御する際に電位比較の基準として
用いられる。
て、その出力電位ＶＣＰＷＳは、降圧回路ＷＬ／ＳＬ
Ｒｅｇ．３の入力端子、電源選択回路Ｃｏｌ．ＳＷ７の
入力端子及び降圧回路ＰＢＬ Ｒｅｇ．４の入力端子に
供給される。また、昇圧回路１には、基準電位発生回路
ＶＲＥＦ５が生成する基準電位ＶＲＥＦＶが供給され、
昇圧回路１の動作を制御する際に電位比較の基準として
用いられる。
【００２０】昇圧回路１は、メモリセルの書き込み時・
消去時・ベリファイ時に例えば１１．５Ｖの高電位を出
力し、それ以外のメモリセルの読み出し時には電源電位
ＶＤＤを出力する。この高電位出力は、メモリセル１５
の書き込み時におけるセル１５のゲート電位、カラム選
択トランジスタ１４のゲート電位、書き込みトランジス
タ１３のゲート電位、またメモリセル１５の消去時にお
けるセル１５のソース電位、さらに書き込み・消去後の
ベリファイ時におけるセル１５のゲート電位にそのまま
あるいは降圧して用いられる。
消去時・ベリファイ時に例えば１１．５Ｖの高電位を出
力し、それ以外のメモリセルの読み出し時には電源電位
ＶＤＤを出力する。この高電位出力は、メモリセル１５
の書き込み時におけるセル１５のゲート電位、カラム選
択トランジスタ１４のゲート電位、書き込みトランジス
タ１３のゲート電位、またメモリセル１５の消去時にお
けるセル１５のソース電位、さらに書き込み・消去後の
ベリファイ時におけるセル１５のゲート電位にそのまま
あるいは降圧して用いられる。
【００２１】昇圧回路ＢＬ Ｃ．Ｐ．２は、例えば７Ｖ
の高電位を生成し、それを書き込みトランジスタ１３の
ドレインに供給する。この電位は、メモリセル１５の書
き込み時にセルビット電流を供給するために使用され
る。
の高電位を生成し、それを書き込みトランジスタ１３の
ドレインに供給する。この電位は、メモリセル１５の書
き込み時にセルビット電流を供給するために使用され
る。
【００２２】降圧回路ＷＬ／ＳＬ Ｒｅｇ．３の入力端
子には昇圧回路１の出力電位ＶＣＰＷＳと基準電位発生
回路５の出力電位ＶＲＥＦＶが供給され、出力端子は電
源切換回路ＷＬ ＳＷ６の入力端子とセルソースデコー
ダ回路９の電源端子に接続される。降圧回路３は、セル
書き込み及び消去時は昇圧回路１の出力電位ＶＣＰＷＳ
を降圧することなくそのまま出力し、セル書き込み・消
去後のベリファイ時は電位ＶＣＰＷＳを例えば６Ｖに降
圧して出力する。
子には昇圧回路１の出力電位ＶＣＰＷＳと基準電位発生
回路５の出力電位ＶＲＥＦＶが供給され、出力端子は電
源切換回路ＷＬ ＳＷ６の入力端子とセルソースデコー
ダ回路９の電源端子に接続される。降圧回路３は、セル
書き込み及び消去時は昇圧回路１の出力電位ＶＣＰＷＳ
を降圧することなくそのまま出力し、セル書き込み・消
去後のベリファイ時は電位ＶＣＰＷＳを例えば６Ｖに降
圧して出力する。
【００２３】降圧回路ＰＢＬ Ｒｅｇ．４の入力端子に
は昇圧回路１の出力電位ＶＣＰＷＳと基準電位発生回路
５の出力電位ＶＲＥＦＶが供給され、出力端子は電源切
換回路ＰＢＬ ＳＷ８の入力端子に接続される。降圧回
路４は、セルドレイン電圧を制御するためにセル書き込
み時に書き込みトランジスタ１３のゲートに印加される
電位、例えば８．５Ｖを電位ＶＣＰＷＳから降圧して発
生する。
は昇圧回路１の出力電位ＶＣＰＷＳと基準電位発生回路
５の出力電位ＶＲＥＦＶが供給され、出力端子は電源切
換回路ＰＢＬ ＳＷ８の入力端子に接続される。降圧回
路４は、セルドレイン電圧を制御するためにセル書き込
み時に書き込みトランジスタ１３のゲートに印加される
電位、例えば８．５Ｖを電位ＶＣＰＷＳから降圧して発
生する。
【００２４】なお、降圧回路３、４は、基準電位発生回
路５が生成する基準電位ＶＲＥＦＶを用いて、各々の出
力電位ＶＳＷ、ＶＰＢの変動を小さくし安定化させてい
る。基準電位発生回路ＶＲＥＦ５は、昇圧回路１、降圧
回路３、４が出力電位ＶＣＰＷＳ、ＶＳＷ、ＶＰＢを生
成する際に基準として使用される電位ＶＲＥＦＶを発生
する。
路５が生成する基準電位ＶＲＥＦＶを用いて、各々の出
力電位ＶＳＷ、ＶＰＢの変動を小さくし安定化させてい
る。基準電位発生回路ＶＲＥＦ５は、昇圧回路１、降圧
回路３、４が出力電位ＶＣＰＷＳ、ＶＳＷ、ＶＰＢを生
成する際に基準として使用される電位ＶＲＥＦＶを発生
する。
【００２５】電源切換回路ＷＬ ＳＷ６の入力端子には
降圧回路３の出力電位ＶＳＷと外部電源電位ＶＤＤが供
給され、出力端子はロウデコーダ回路１０の電源端子Ｖ
ＷＬに接続される。電源切換回路６は、セル書き込み・
読み出し・消去・ベリファイなどの状態に応じて電位Ｖ
ＳＷと電源電位ＶＤＤを選択して出力する。電源切換回
路６は、セルアレイの負荷容量を軽くするため、複数設
けてもよい。この場合、ロウデコーダ回路１０には電源
切換回路６の数に応じた電源端子が設けられ、その電源
端子はそれぞれ異なる電源切換回路６の出力端子に接続
される。こうして、１つの電源切換回路の出力電位が供
給されるセルアレイの数を減らすことができる。
降圧回路３の出力電位ＶＳＷと外部電源電位ＶＤＤが供
給され、出力端子はロウデコーダ回路１０の電源端子Ｖ
ＷＬに接続される。電源切換回路６は、セル書き込み・
読み出し・消去・ベリファイなどの状態に応じて電位Ｖ
ＳＷと電源電位ＶＤＤを選択して出力する。電源切換回
路６は、セルアレイの負荷容量を軽くするため、複数設
けてもよい。この場合、ロウデコーダ回路１０には電源
切換回路６の数に応じた電源端子が設けられ、その電源
端子はそれぞれ異なる電源切換回路６の出力端子に接続
される。こうして、１つの電源切換回路の出力電位が供
給されるセルアレイの数を減らすことができる。
【００２６】電源切換回路Ｃｏｌ．ＳＷ７の入力端子に
は昇圧回路１の出力電位ＶＣＰＷＳと外部電源電位ＶＤ
Ｄが供給され、出力端子はカラムデコーダ回路１１の電
源端子ＶＣＯＬに接続される。電源切換回路７は、セル
書き込み・読み出し・消去・ベリファイなどの状態に応
じて電位ＶＣＰＷＳと電源電位ＶＤＤを選択して出力す
る。
は昇圧回路１の出力電位ＶＣＰＷＳと外部電源電位ＶＤ
Ｄが供給され、出力端子はカラムデコーダ回路１１の電
源端子ＶＣＯＬに接続される。電源切換回路７は、セル
書き込み・読み出し・消去・ベリファイなどの状態に応
じて電位ＶＣＰＷＳと電源電位ＶＤＤを選択して出力す
る。
【００２７】電源切換回路ＰＢＬ ＳＷ８の入力端子
は、降圧回路４の出力電位ＶＰＢと外部電源電位ＶＤＤ
が供給され、出力端子は書き込みトランジスタデコーダ
１２の電源端子ＶＰＢＬに接続される。電源切換回路８
は、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じて電位ＶＰＢと電源電位ＶＤＤを選択して出
力する。
は、降圧回路４の出力電位ＶＰＢと外部電源電位ＶＤＤ
が供給され、出力端子は書き込みトランジスタデコーダ
１２の電源端子ＶＰＢＬに接続される。電源切換回路８
は、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じて電位ＶＰＢと電源電位ＶＤＤを選択して出
力する。
【００２８】次に、図１に示した電源系回路における各
々のブロックの具体的な回路を説明する。図３、図４及
び図５は、昇圧回路１の回路例を示す。この昇圧回路
は、チャージポンプ１０１、ＶＤＤ切換回路１０２、パ
ルス生成回路１０３及びＶＤＤ切換回路１０２にパワー
オンリセット信号を供給するパワーオンリセット回路よ
り構成される。
々のブロックの具体的な回路を説明する。図３、図４及
び図５は、昇圧回路１の回路例を示す。この昇圧回路
は、チャージポンプ１０１、ＶＤＤ切換回路１０２、パ
ルス生成回路１０３及びＶＤＤ切換回路１０２にパワー
オンリセット信号を供給するパワーオンリセット回路よ
り構成される。
【００２９】チャージポンプ１０１は、ＮＭＯＳ−Ｉタ
イプトランジスタ１１１〜１１４、キャパシタ１１５〜
１１７、及びキャパシタ駆動用バッファ１１８〜１２０
で構成されている。φはパルス生成回路１０３から供給
されるパルス信号で、／φはその反転信号を表す。図３
に示すように、電源電位ＶＤＤはトランジスタ１１１の
ゲート及びドレインに供給され、トランジスタ１１１、
１１２、１１３のソースはそれぞれトランジスタ１１
２、１１３、１１４のゲート及びドレインに接続され
る。トランジスタ１１４のソースは、高電位ＶＣＰＷＳ
を出力する。また、バッファ１１８、１１９、１２０の
入力端子には、それぞれ信号φ、／φ、φが供給され
る。バッファ１１８、１１９、１２０の出力端子は、そ
れぞれキャパシタ１１５、１１６、１１７を介してトラ
ンジスタ１１２、１１３、１１４のドレインに接続され
る。
イプトランジスタ１１１〜１１４、キャパシタ１１５〜
１１７、及びキャパシタ駆動用バッファ１１８〜１２０
で構成されている。φはパルス生成回路１０３から供給
されるパルス信号で、／φはその反転信号を表す。図３
に示すように、電源電位ＶＤＤはトランジスタ１１１の
ゲート及びドレインに供給され、トランジスタ１１１、
１１２、１１３のソースはそれぞれトランジスタ１１
２、１１３、１１４のゲート及びドレインに接続され
る。トランジスタ１１４のソースは、高電位ＶＣＰＷＳ
を出力する。また、バッファ１１８、１１９、１２０の
入力端子には、それぞれ信号φ、／φ、φが供給され
る。バッファ１１８、１１９、１２０の出力端子は、そ
れぞれキャパシタ１１５、１１６、１１７を介してトラ
ンジスタ１１２、１１３、１１４のドレインに接続され
る。
【００３０】このチャージポンプ１０１は、キャパシタ
３段で構成されているが、これに限られるものではな
く、出力電位ＶＣＰＷＳと電源電位ＶＤＤに応じて段数
は最適化される。
３段で構成されているが、これに限られるものではな
く、出力電位ＶＣＰＷＳと電源電位ＶＤＤに応じて段数
は最適化される。
【００３１】次に、ＶＤＤ切換回路について説明する。
ＶＤＤ切換回路は、チャージポンプ１０１が動作してい
ないときに、出力端子に電源電位ＶＤＤを出力する回路
である。
ＶＤＤ切換回路は、チャージポンプ１０１が動作してい
ないときに、出力端子に電源電位ＶＤＤを出力する回路
である。
【００３２】図６は、従来のＶＤＤ切換回路を示す。Ｎ
ＭＯＳトランジスタ１５１が出力端子ＶＣＰＷＳを電源
電位ＶＤＤにつなぐトランスファゲートとなっており、
トランジスタ１５１のゲートを昇圧するためにＮＭＯＳ
Ｉタイプトランジスタ１５２、１５３とキャパシタ１５
６、バッファ１５７で構成されたチャージポンプが設け
られている。
ＭＯＳトランジスタ１５１が出力端子ＶＣＰＷＳを電源
電位ＶＤＤにつなぐトランスファゲートとなっており、
トランジスタ１５１のゲートを昇圧するためにＮＭＯＳ
Ｉタイプトランジスタ１５２、１５３とキャパシタ１５
６、バッファ１５７で構成されたチャージポンプが設け
られている。
【００３３】図３に示したチャージポンプ１０１が動作
している場合、信号ＲＥＡＤは０Ｖであり、ＮＭＯＳト
ランジスタ１５４を介してトランジスタ１５１のゲート
電位が０Ｖに固定される。したがって、トランジスタ１
５１がオフとなり、出力端子ＶＣＰＷＳは電源電位ＶＤ
Ｄと切り離される。
している場合、信号ＲＥＡＤは０Ｖであり、ＮＭＯＳト
ランジスタ１５４を介してトランジスタ１５１のゲート
電位が０Ｖに固定される。したがって、トランジスタ１
５１がオフとなり、出力端子ＶＣＰＷＳは電源電位ＶＤ
Ｄと切り離される。
【００３４】一方、チャージポンプ１０１のスタンバイ
中は、出力電位ＶＣＰＷＳを電源電位ＶＤＤにする必要
がある。そのため、図６に示したＶＤＤ切換回路のトラ
ンジスタ１５１を導通させておくために、ＶＤＤ切換回
路のチャージポンプを動かさなければならない。よっ
て、従来のＶＤＤ切換回路では、スタンバイ電流が増加
するという問題が生じる。
中は、出力電位ＶＣＰＷＳを電源電位ＶＤＤにする必要
がある。そのため、図６に示したＶＤＤ切換回路のトラ
ンジスタ１５１を導通させておくために、ＶＤＤ切換回
路のチャージポンプを動かさなければならない。よっ
て、従来のＶＤＤ切換回路では、スタンバイ電流が増加
するという問題が生じる。
【００３５】図３に示したＶＤＤ切換回路は、この問題
を解決するものである。本発明のＶＤＤ切換回路１０２
は、ＰＭＯＳトランジスタ１３１、１３２を使用して、
チャージポンプなしで出力端子ＶＣＰＷＳと電源ＶＤＤ
との接続を行うものである。
を解決するものである。本発明のＶＤＤ切換回路１０２
は、ＰＭＯＳトランジスタ１３１、１３２を使用して、
チャージポンプなしで出力端子ＶＣＰＷＳと電源ＶＤＤ
との接続を行うものである。
【００３６】この回路において、パワーオンリセット信
号ＰＯＮＲＳＴは、ＰＭＯＳトランジスタ１３１のゲー
ト及びノアゲート１３９の第１の入力端子に供給され
る。ノアゲート１３９の出力端子はレベルシフタ１４０
の入力端子に接続され、レベルシフタ１４０の出力端子
はＰＭＯＳトランジスタ１３２のゲートに接続される。
号ＰＯＮＲＳＴは、ＰＭＯＳトランジスタ１３１のゲー
ト及びノアゲート１３９の第１の入力端子に供給され
る。ノアゲート１３９の出力端子はレベルシフタ１４０
の入力端子に接続され、レベルシフタ１４０の出力端子
はＰＭＯＳトランジスタ１３２のゲートに接続される。
【００３７】ＰＭＯＳトランジスタ１３１のソース及び
基板には電源電位ＶＤＤが供給され、ドレインはＰＭＯ
Ｓトランジスタ１３２のドレインに接続される。ＰＭＯ
Ｓトランジスタ１３２のソース及びウェルは出力端子Ｖ
ＣＰＷＳに接続される。
基板には電源電位ＶＤＤが供給され、ドレインはＰＭＯ
Ｓトランジスタ１３２のドレインに接続される。ＰＭＯ
Ｓトランジスタ１３２のソース及びウェルは出力端子Ｖ
ＣＰＷＳに接続される。
【００３８】また、ＮＭＯＳ−Ｉタイプトランジスタ１
３３のドレイン及びゲートには電源電位ＶＤＤが供給さ
れ、ソースは出力端子ＶＣＰＷＳに接続される。一方、
信号ＲＥＡＤはインバータ１３６の入力端子に供給され
る。インバータ１３６の出力端子はレベルシフタ１４１
の入力端子に接続され、レベルシフタ１４１の出力端子
はＮＭＯＳ−Ｉタイプトランジスタ１３４のゲートに接
続される。トランジスタ１３４の電流路の一端には電源
電位ＶＤＤが供給され、電流路の他端は出力端子ＶＣＰ
ＷＳに接続される。
３３のドレイン及びゲートには電源電位ＶＤＤが供給さ
れ、ソースは出力端子ＶＣＰＷＳに接続される。一方、
信号ＲＥＡＤはインバータ１３６の入力端子に供給され
る。インバータ１３６の出力端子はレベルシフタ１４１
の入力端子に接続され、レベルシフタ１４１の出力端子
はＮＭＯＳ−Ｉタイプトランジスタ１３４のゲートに接
続される。トランジスタ１３４の電流路の一端には電源
電位ＶＤＤが供給され、電流路の他端は出力端子ＶＣＰ
ＷＳに接続される。
【００３９】また、インバータ１３６の出力端子は、ノ
アゲート１３７の第１の入力端子と遅延回路１３５の入
力端子に接続される。遅延回路１３５の出力端子は、ノ
アゲート１３７の第２の入力端子に接続される。ノアゲ
ート１３７の出力端子はインバータ１３８の入力端子に
接続され、インバータ１３８の出力端子はノアゲート１
３９の第２の入力端子に接続される。
アゲート１３７の第１の入力端子と遅延回路１３５の入
力端子に接続される。遅延回路１３５の出力端子は、ノ
アゲート１３７の第２の入力端子に接続される。ノアゲ
ート１３７の出力端子はインバータ１３８の入力端子に
接続され、インバータ１３８の出力端子はノアゲート１
３９の第２の入力端子に接続される。
【００４０】ここで、レベルシフタ１４０、１４１の電
源端子は出力端子ＶＣＰＷＳに接続される。レベルシフ
タ１４０、１４１は、入力信号の反転信号を出力する。
また、パワーオンリセット信号ＰＯＮＲＳＴは、電源Ｖ
ＤＤ投入時は電源電位ＶＤＤと同一のレベルであり、投
入後一定の時間が経過すると０Ｖとなる。
源端子は出力端子ＶＣＰＷＳに接続される。レベルシフ
タ１４０、１４１は、入力信号の反転信号を出力する。
また、パワーオンリセット信号ＰＯＮＲＳＴは、電源Ｖ
ＤＤ投入時は電源電位ＶＤＤと同一のレベルであり、投
入後一定の時間が経過すると０Ｖとなる。
【００４１】図５（ａ）は、信号ＰＯＮＲＳＴを発生さ
せるパワーオンリセット回路を示す。このパワーオンリ
セット回路において、ＮＭＯＳトランジスタ１６１のソ
ースは接地され、ゲートとドレインはＮＭＯＳトランジ
スタ１６２のソースに接続される。トランジスタ１６２
のゲートとドレインは、抵抗を介して電源電位ＶＤＤに
接続されるとともに、ＰＭＯＳトランジスタ１６３のゲ
ートに接続される。ＰＭＯＳトランジスタ１６３のソー
スには電源電位が供給され、ドレインは抵抗を介して接
地される。また、ＰＭＯＳトランジスタ１６３のドレイ
ンは、奇数段のインバータとキャパシタから構成された
遅延回路１６４の入力端子に接続される。遅延回路１６
４の出力端子は例えば２段のインバータを経て、信号Ｐ
ＯＮＲＳＴを出力する。
せるパワーオンリセット回路を示す。このパワーオンリ
セット回路において、ＮＭＯＳトランジスタ１６１のソ
ースは接地され、ゲートとドレインはＮＭＯＳトランジ
スタ１６２のソースに接続される。トランジスタ１６２
のゲートとドレインは、抵抗を介して電源電位ＶＤＤに
接続されるとともに、ＰＭＯＳトランジスタ１６３のゲ
ートに接続される。ＰＭＯＳトランジスタ１６３のソー
スには電源電位が供給され、ドレインは抵抗を介して接
地される。また、ＰＭＯＳトランジスタ１６３のドレイ
ンは、奇数段のインバータとキャパシタから構成された
遅延回路１６４の入力端子に接続される。遅延回路１６
４の出力端子は例えば２段のインバータを経て、信号Ｐ
ＯＮＲＳＴを出力する。
【００４２】図５（ａ）に示したパワーオンリセット回
路では、図５（ｂ）に示すように電源ＶＤＤの立ち上が
りが数１００ナノ秒程度と速い場合は、電源ＶＤＤが完
全に立ち上がってから１００ナノ秒以上経った後に信号
ＰＯＮＲＳＴが０Ｖになる。
路では、図５（ｂ）に示すように電源ＶＤＤの立ち上が
りが数１００ナノ秒程度と速い場合は、電源ＶＤＤが完
全に立ち上がってから１００ナノ秒以上経った後に信号
ＰＯＮＲＳＴが０Ｖになる。
【００４３】また、電源ＶＤＤの立ち上がりが遅い場合
は、図５（ｃ）に示すように、電源電位ＶＤＤがＶｔｈ
ｎ１＋Ｖｔｈｎ２＋Ｖｔｈｐ＋αのレベルまで立ち上が
った時点で信号ＰＯＮＲＳＴは０Ｖになる。ここで、Ｖ
ｔｈｎ１，Ｖｔｈｎ２，Ｖｔｈｐはそれぞれトランジス
タ１６１、１６２、１６３のしきい値電圧である。α
は、ディレイ回路１６４と電源ＶＤＤの立ち上がりスピ
ードで決まり、電源ＶＤＤの立ち上がりスピードが限り
なく遅い場合は０となる。
は、図５（ｃ）に示すように、電源電位ＶＤＤがＶｔｈ
ｎ１＋Ｖｔｈｎ２＋Ｖｔｈｐ＋αのレベルまで立ち上が
った時点で信号ＰＯＮＲＳＴは０Ｖになる。ここで、Ｖ
ｔｈｎ１，Ｖｔｈｎ２，Ｖｔｈｐはそれぞれトランジス
タ１６１、１６２、１６３のしきい値電圧である。α
は、ディレイ回路１６４と電源ＶＤＤの立ち上がりスピ
ードで決まり、電源ＶＤＤの立ち上がりスピードが限り
なく遅い場合は０となる。
【００４４】以下、図３に示したＶＤＤ切換回路１０２
の動作を説明する。このＶＤＤ切換回路１０２では、Ｐ
ＭＯＳトランジスタ１３１、１３２において、Ｎウェル
の電位すなわち基板電位とＰ＋領域であるドレインの電
位との間でフォワードバイアスになり、それがトリガー
となってラッチアップを起こさないようにしなければな
らない。
の動作を説明する。このＶＤＤ切換回路１０２では、Ｐ
ＭＯＳトランジスタ１３１、１３２において、Ｎウェル
の電位すなわち基板電位とＰ＋領域であるドレインの電
位との間でフォワードバイアスになり、それがトリガー
となってラッチアップを起こさないようにしなければな
らない。
【００４５】そのため、本回路では、電源投入時に出力
電位ＶＣＰＷＳを電源電位ＶＤＤに充電する場合と、チ
ャージポンプ１０１が動作を終了して出力電位ＶＣＰＷ
Ｓを電源電位ＶＤＤに降圧する場合にそれぞれ対策を施
している。
電位ＶＣＰＷＳを電源電位ＶＤＤに充電する場合と、チ
ャージポンプ１０１が動作を終了して出力電位ＶＣＰＷ
Ｓを電源電位ＶＤＤに降圧する場合にそれぞれ対策を施
している。
【００４６】まず、電源投入時は、ＰＭＯＳトランジス
タ１３２のドレインとＮウェル間でフォワードバイアス
にならないように注意しなければならない。そのため、
電源投入後、信号ＰＯＮＲＳＴによりＰＭＯＳトランジ
スタ１３１をオフさせ、その間にＮＭＯＳ−Ｉタイプト
ランジスタ１３３で出力端子ＶＣＰＷＳをＶＤＤ−Ｖｔ
ｈｎｉの電位まで充電する。ここで、Ｖｔｈｎｉは、Ｎ
ＭＯＳ−Ｉタイプトランジスタ１３３のしきい値電圧を
表す。
タ１３２のドレインとＮウェル間でフォワードバイアス
にならないように注意しなければならない。そのため、
電源投入後、信号ＰＯＮＲＳＴによりＰＭＯＳトランジ
スタ１３１をオフさせ、その間にＮＭＯＳ−Ｉタイプト
ランジスタ１３３で出力端子ＶＣＰＷＳをＶＤＤ−Ｖｔ
ｈｎｉの電位まで充電する。ここで、Ｖｔｈｎｉは、Ｎ
ＭＯＳ−Ｉタイプトランジスタ１３３のしきい値電圧を
表す。
【００４７】出力端子ＶＣＰＷＳが十分充電されると、
信号ＰＯＮＲＳＴを０Ｖにし、ＰＭＯＳトランジスタ１
３１をオンさせる。さらに、信号ＲＥＡＤがハイレベル
であれば、ＰＭＯＳトランジスタ１３２も導通し、電源
電位ＶＤＤと出力端子ＶＣＰＷＳとの間は低抵抗値で完
全につながる。また、チャージポンプ１０１が動作中で
あれば、信号ＲＥＡＤはローレベルであり、ＰＭＯＳト
ランジスタ１３２のゲート電位はハイレベルでトランジ
スタ１３２はオフする。
信号ＰＯＮＲＳＴを０Ｖにし、ＰＭＯＳトランジスタ１
３１をオンさせる。さらに、信号ＲＥＡＤがハイレベル
であれば、ＰＭＯＳトランジスタ１３２も導通し、電源
電位ＶＤＤと出力端子ＶＣＰＷＳとの間は低抵抗値で完
全につながる。また、チャージポンプ１０１が動作中で
あれば、信号ＲＥＡＤはローレベルであり、ＰＭＯＳト
ランジスタ１３２のゲート電位はハイレベルでトランジ
スタ１３２はオフする。
【００４８】なお、図５（ｃ）に示したように電源ＶＤ
Ｄの立ち上がりスピードが遅い場合は、電源ＶＤＤが完
全に立ち上がる前にＰＭＯＳトランジスタ１３１がオン
してしまう。しかし、ＮＭＯＳ−Ｉタイプトランジスタ
１３３による出力端子ＶＣＰＷＳの充電は、電源ＶＤＤ
の立ち上がりに十分に追従できるため、出力端子ＶＣＰ
ＷＳの電位は限りなくＶＤＤ−Ｖｔｈｎｉのレベルに近
づいている。よって、ＰＭＯＳトランジスタ１３２のド
レイン・ウェル間に加えられる電位はＶｔｈｎｉ程度と
なる。Ｖｔｈｎｉの値はＰＮ接合の順方向電圧約０．７
Ｖよりも小さいので、トランジスタ１３２のドレインと
ウェル間の電位差は０．７Ｖ以下となり、ラッチアップ
の危険を回避することができる。
Ｄの立ち上がりスピードが遅い場合は、電源ＶＤＤが完
全に立ち上がる前にＰＭＯＳトランジスタ１３１がオン
してしまう。しかし、ＮＭＯＳ−Ｉタイプトランジスタ
１３３による出力端子ＶＣＰＷＳの充電は、電源ＶＤＤ
の立ち上がりに十分に追従できるため、出力端子ＶＣＰ
ＷＳの電位は限りなくＶＤＤ−Ｖｔｈｎｉのレベルに近
づいている。よって、ＰＭＯＳトランジスタ１３２のド
レイン・ウェル間に加えられる電位はＶｔｈｎｉ程度と
なる。Ｖｔｈｎｉの値はＰＮ接合の順方向電圧約０．７
Ｖよりも小さいので、トランジスタ１３２のドレインと
ウェル間の電位差は０．７Ｖ以下となり、ラッチアップ
の危険を回避することができる。
【００４９】次に、チャージポンプ１０１が動作を終了
して、出力電位ＶＣＰＷＳを電源電位ＶＤＤに降圧する
場合を説明する。チャージポンプ１０１が動作を停止し
た瞬間は、出力電位ＶＣＰＷＳは電源電位ＶＤＤよりも
高い電圧になっている。このときにハイレベルである信
号ＲＥＡＤによりＰＭＯＳトランジスタ１３２がオンす
ると、ＰＭＯＳトランジスタ１３１のドレインとウェル
間がフォワードバイアスとなる。
して、出力電位ＶＣＰＷＳを電源電位ＶＤＤに降圧する
場合を説明する。チャージポンプ１０１が動作を停止し
た瞬間は、出力電位ＶＣＰＷＳは電源電位ＶＤＤよりも
高い電圧になっている。このときにハイレベルである信
号ＲＥＡＤによりＰＭＯＳトランジスタ１３２がオンす
ると、ＰＭＯＳトランジスタ１３１のドレインとウェル
間がフォワードバイアスとなる。
【００５０】これを回避するために、まず、信号ＲＥＡ
Ｄがハイレベルになり、ＮＭＯＳ−Ｉタイプトランジス
タ１３４をオンさせて、出力電位ＶＣＰＷＳをＶＤＤ＋
Ｖｔｈｎｉまで降圧させる。ここでＶｔｈｎｉはトラン
ジスタ１３４のしきい値電圧である。降圧させた後に、
ＰＭＯＳトランジスタ１３２をオンさせて電源電位ＶＤ
ＤとＶＣＰＷＳとを完全につなぐ。信号ＲＥＡＤがハイ
レベルになってからＰＭＯＳトランジスタ１３２をオン
させるまでの時間は遅延回路１３５で決めることができ
る。
Ｄがハイレベルになり、ＮＭＯＳ−Ｉタイプトランジス
タ１３４をオンさせて、出力電位ＶＣＰＷＳをＶＤＤ＋
Ｖｔｈｎｉまで降圧させる。ここでＶｔｈｎｉはトラン
ジスタ１３４のしきい値電圧である。降圧させた後に、
ＰＭＯＳトランジスタ１３２をオンさせて電源電位ＶＤ
ＤとＶＣＰＷＳとを完全につなぐ。信号ＲＥＡＤがハイ
レベルになってからＰＭＯＳトランジスタ１３２をオン
させるまでの時間は遅延回路１３５で決めることができ
る。
【００５１】このように、本発明のＶＤＤ切換回路で
は、消費電力を小さくし、かつ電源投入時や電源電位Ｖ
ＤＤを昇圧回路の出力端子に接続する時にラッチアップ
が生じない。
は、消費電力を小さくし、かつ電源投入時や電源電位Ｖ
ＤＤを昇圧回路の出力端子に接続する時にラッチアップ
が生じない。
【００５２】なお、電源投入時にＰＭＯＳトランジスタ
１３２のドレイン・ウェル間がフォワードバイアスにな
る問題の方が、チャージポンプ１０１が動作を停止した
時にＰＭＯＳトランジスタ１３１のドレイン・ウェル間
がフォワードバイアスになる問題よりも重要であるた
め、図３に示したＶＤＤ切換回路１０２において、遅延
回路１３５、ノアゲート１３７及びインバータ１３８、
ノアゲート１３９を省き、インバータ１４０に代えて、
入力端子にパワーオンリセット信号ＰＯＮＲＳＴが供給
され、出力端子がＰＭＯＳトランジスタ１３２のゲート
に接続され、電源端子が出力端子ＶＣＰＷＳに接続さ
れ、入力信号すなわちパワーオンリセット信号ＰＯＮＲ
ＳＴの正転信号を出力するレベルシフタ回路を設けても
よい。この場合、電源投入時のラッチアップの問題のみ
が解決される。
１３２のドレイン・ウェル間がフォワードバイアスにな
る問題の方が、チャージポンプ１０１が動作を停止した
時にＰＭＯＳトランジスタ１３１のドレイン・ウェル間
がフォワードバイアスになる問題よりも重要であるた
め、図３に示したＶＤＤ切換回路１０２において、遅延
回路１３５、ノアゲート１３７及びインバータ１３８、
ノアゲート１３９を省き、インバータ１４０に代えて、
入力端子にパワーオンリセット信号ＰＯＮＲＳＴが供給
され、出力端子がＰＭＯＳトランジスタ１３２のゲート
に接続され、電源端子が出力端子ＶＣＰＷＳに接続さ
れ、入力信号すなわちパワーオンリセット信号ＰＯＮＲ
ＳＴの正転信号を出力するレベルシフタ回路を設けても
よい。この場合、電源投入時のラッチアップの問題のみ
が解決される。
【００５３】図４は、パルス生成回路の一例を示す。こ
のパルス生成回路１０３は、信号φ、／φをチャージポ
ンプ１０１に出力したり、出力を停止したりするもので
ある。
のパルス生成回路１０３は、信号φ、／φをチャージポ
ンプ１０１に出力したり、出力を停止したりするもので
ある。
【００５４】このパルス生成回路１０３において、昇圧
回路１の出力端子ＶＣＰＷＳと接地間に抵抗１７１、１
７２が直列に接続され、抵抗１７１と抵抗１７２の接続
点は演算増幅器１７３の反転入力端子に接続される。演
算増幅器１７３の非反転入力端子には基準電位発生回路
５の出力電位ＶＲＥＦＶが供給される。演算増幅器１７
３の出力端子はＰＭＯＳトランジスタ１７４のゲートに
接続される。ＰＭＯＳトランジスタのソースには電源電
位ＶＤＤが供給され、ドレインはＮＭＯＳトランジスタ
１７５のドレインとインバータ１７６の入力端子に接続
される。ＮＭＯＳトランジスタ１７５のゲートに基準電
位発生回路５の出力電位ＶＲＥＦＶが供給され、ＮＭＯ
Ｓトランジスタのソースは接地される。
回路１の出力端子ＶＣＰＷＳと接地間に抵抗１７１、１
７２が直列に接続され、抵抗１７１と抵抗１７２の接続
点は演算増幅器１７３の反転入力端子に接続される。演
算増幅器１７３の非反転入力端子には基準電位発生回路
５の出力電位ＶＲＥＦＶが供給される。演算増幅器１７
３の出力端子はＰＭＯＳトランジスタ１７４のゲートに
接続される。ＰＭＯＳトランジスタのソースには電源電
位ＶＤＤが供給され、ドレインはＮＭＯＳトランジスタ
１７５のドレインとインバータ１７６の入力端子に接続
される。ＮＭＯＳトランジスタ１７５のゲートに基準電
位発生回路５の出力電位ＶＲＥＦＶが供給され、ＮＭＯ
Ｓトランジスタのソースは接地される。
【００５５】インバータ１７６の出力端子はナンドゲー
ト１７７の第１の入力端子に接続される。インバータ１
７６の出力信号をＣＰＥＮＡＢＬＥと呼ぶことにする。
また、ナンドゲート１７７の第２の入力端子には、図示
せぬオシレータが生成するパルス信号ＯＳＣが供給され
る。ナンドゲート１７７の出力端子は、直列に接続され
た例えば３段のインバータ１７８の入力端子と、直列に
接続された例えば４段のインバータ１７９の入力端子に
接続される。インバータ１７８及び１７９の出力信号
は、それぞれ信号φ、／φとなる。
ト１７７の第１の入力端子に接続される。インバータ１
７６の出力信号をＣＰＥＮＡＢＬＥと呼ぶことにする。
また、ナンドゲート１７７の第２の入力端子には、図示
せぬオシレータが生成するパルス信号ＯＳＣが供給され
る。ナンドゲート１７７の出力端子は、直列に接続され
た例えば３段のインバータ１７８の入力端子と、直列に
接続された例えば４段のインバータ１７９の入力端子に
接続される。インバータ１７８及び１７９の出力信号
は、それぞれ信号φ、／φとなる。
【００５６】昇圧回路２は、図３に示したチャージポン
プ１０１と同様の回路である。図７は、降圧回路３の回
路図を示す。降圧回路４も同様の回路を使用している。
図７に示した回路構成は、特願平第８−１６２７５３号
で提案されているアイデアを基本としている。
プ１０１と同様の回路である。図７は、降圧回路３の回
路図を示す。降圧回路４も同様の回路を使用している。
図７に示した回路構成は、特願平第８−１６２７５３号
で提案されているアイデアを基本としている。
【００５７】図７において、昇圧回路１の出力電位ＶＣ
ＰＷＳは、ＰＭＯＳトランジスタ１９０のソースとＰＭ
ＯＳトランジスタ１９２のソース及びウェルに供給され
る。ＰＭＯＳトランジスタ１９０のゲートは、ＰＭＯＳ
トランジスタ１９２のゲート、ＰＭＯＳトランジスタ１
９０のドレイン、ＮＭＯＳトランジスタ１９１のドレイ
ンに接続され、ＮＭＯＳトランジスタ１９１のソースは
接地される。ＰＭＯＳトランジスタ１９２のドレイン
は、降圧回路３の出力端子ＶＳＷとＮＭＯＳトランジス
タ１９３のドレインに接続される。ＮＭＯＳトランジス
タ１９３のソースは接地される。
ＰＷＳは、ＰＭＯＳトランジスタ１９０のソースとＰＭ
ＯＳトランジスタ１９２のソース及びウェルに供給され
る。ＰＭＯＳトランジスタ１９０のゲートは、ＰＭＯＳ
トランジスタ１９２のゲート、ＰＭＯＳトランジスタ１
９０のドレイン、ＮＭＯＳトランジスタ１９１のドレイ
ンに接続され、ＮＭＯＳトランジスタ１９１のソースは
接地される。ＰＭＯＳトランジスタ１９２のドレイン
は、降圧回路３の出力端子ＶＳＷとＮＭＯＳトランジス
タ１９３のドレインに接続される。ＮＭＯＳトランジス
タ１９３のソースは接地される。
【００５８】出力端子ＶＳＷは、スイッチ１９８の第１
の端子に接続され、スイッチ１９８の第２の端子は抵抗
１９９の第１の端子に接続される。抵抗１９９の第２の
端子は抵抗２００の第１の端子に接続され、抵抗２００
の第２の端子は接地されている。また、抵抗１９９の第
２の端子は演算増幅器１９５の反転入力端子と演算増幅
器１９７の非反転入力端子に接続される。演算増幅器１
９５の非反転入力端子及び演算増幅器１９７の反転入力
端子には共に基準電位発生回路５の出力電位ＶＲＥＦＶ
が供給される。
の端子に接続され、スイッチ１９８の第２の端子は抵抗
１９９の第１の端子に接続される。抵抗１９９の第２の
端子は抵抗２００の第１の端子に接続され、抵抗２００
の第２の端子は接地されている。また、抵抗１９９の第
２の端子は演算増幅器１９５の反転入力端子と演算増幅
器１９７の非反転入力端子に接続される。演算増幅器１
９５の非反転入力端子及び演算増幅器１９７の反転入力
端子には共に基準電位発生回路５の出力電位ＶＲＥＦＶ
が供給される。
【００５９】演算増幅器１９５の出力端子は、ＮＭＯＳ
トランジスタ１９４のゲート、ドレイン及びＮＭＯＳト
ランジスタ１９１のゲートに接続される。ＮＭＯＳトラ
ンジスタ１９４のソースは接地される。同様に、演算増
幅器１９７の出力端子は、ＮＭＯＳトランジスタ１９６
のゲート、ドレイン及びＮＭＯＳトランジスタ１９３の
ゲートに接続される。ＮＭＯＳトランジスタ１９６のソ
ースは接地される。
トランジスタ１９４のゲート、ドレイン及びＮＭＯＳト
ランジスタ１９１のゲートに接続される。ＮＭＯＳトラ
ンジスタ１９４のソースは接地される。同様に、演算増
幅器１９７の出力端子は、ＮＭＯＳトランジスタ１９６
のゲート、ドレイン及びＮＭＯＳトランジスタ１９３の
ゲートに接続される。ＮＭＯＳトランジスタ１９６のソ
ースは接地される。
【００６０】この回路において、出力電位ＶＣＰＷＳが
１２Ｖ、基準電位ＶＲＥＦＶが２Ｖであり、抵抗１９９
と抵抗２００の抵抗値の比が２対１であるとする。この
場合、スイッチ１９８とスイッチ２０１が開いていると
出力電位ＶＳＷは１２Ｖとなり、スイッチ１９８が閉じ
ていると出力電位ＶＳＷは６Ｖとなる。この出力電位Ｖ
ＳＷは、電位の変動が少ない安定したものとなってい
る。
１２Ｖ、基準電位ＶＲＥＦＶが２Ｖであり、抵抗１９９
と抵抗２００の抵抗値の比が２対１であるとする。この
場合、スイッチ１９８とスイッチ２０１が開いていると
出力電位ＶＳＷは１２Ｖとなり、スイッチ１９８が閉じ
ていると出力電位ＶＳＷは６Ｖとなる。この出力電位Ｖ
ＳＷは、電位の変動が少ない安定したものとなってい
る。
【００６１】さらに、図７に示すように、出力端子ＶＳ
Ｗにスイッチ２０１の第１の端子を接続し、スイッチ２
０１の第２の端子に抵抗２０２の第１の端子を接続す
る。抵抗２０２の第２の端子を抵抗２００の第１の端子
に接続させる。
Ｗにスイッチ２０１の第１の端子を接続し、スイッチ２
０１の第２の端子に抵抗２０２の第１の端子を接続す
る。抵抗２０２の第２の端子を抵抗２００の第１の端子
に接続させる。
【００６２】このような回路では、スイッチ１９８、２
０１を制御することで、数種類の降圧電位を発生させる
ことが可能となる。また、図８に示すように、抵抗２０
２に代えて、スイッチ２０１の第２の端子と抵抗１９９
の第１の端子間に抵抗２０３を設けてもよい。このよう
にしても、図７に示した回路と同様の効果を得ることが
できる。
０１を制御することで、数種類の降圧電位を発生させる
ことが可能となる。また、図８に示すように、抵抗２０
２に代えて、スイッチ２０１の第２の端子と抵抗１９９
の第１の端子間に抵抗２０３を設けてもよい。このよう
にしても、図７に示した回路と同様の効果を得ることが
できる。
【００６３】図９は、基準電位発生回路５の回路図を示
す。この基準電位発生回路において、ＰＭＯＳトランジ
スタ３０１、３０２、３０３のソースに電源電位ＶＤＤ
が供給される。ＰＭＯＳトランジスタ３０１のゲート
は、ＰＭＯＳトランジスタ３０２のゲート、ドレインと
ＰＭＯＳトランジスタ３０３のゲートに接続される。Ｐ
ＭＯＳトランジスタ３０１のドレインは、ＮＭＯＳ−Ｅ
タイプトランジスタ３０４のドレイン及びゲートと、Ｎ
ＭＯＳ−Ｅタイプトランジスタよりもしきい値電圧Ｖｔ
ｈが低いＮＭＯＳ−Ｉタイプトランジスタ３０５のゲー
トに接続される。トランジスタ３０４のソースは接地さ
れ、トランジスタ３０５のソースは抵抗値Ｒ１の抵抗３
０６を介して接地される。
す。この基準電位発生回路において、ＰＭＯＳトランジ
スタ３０１、３０２、３０３のソースに電源電位ＶＤＤ
が供給される。ＰＭＯＳトランジスタ３０１のゲート
は、ＰＭＯＳトランジスタ３０２のゲート、ドレインと
ＰＭＯＳトランジスタ３０３のゲートに接続される。Ｐ
ＭＯＳトランジスタ３０１のドレインは、ＮＭＯＳ−Ｅ
タイプトランジスタ３０４のドレイン及びゲートと、Ｎ
ＭＯＳ−Ｅタイプトランジスタよりもしきい値電圧Ｖｔ
ｈが低いＮＭＯＳ−Ｉタイプトランジスタ３０５のゲー
トに接続される。トランジスタ３０４のソースは接地さ
れ、トランジスタ３０５のソースは抵抗値Ｒ１の抵抗３
０６を介して接地される。
【００６４】さらに、ＰＭＯＳトランジスタ３０３のド
レインの電位は基準電位発生回路５の出力電位ＶＲＥＦ
Ｖとなる。ＰＭＯＳトランジスタ３０３のドレインと接
地間には、例えば４個の抵抗３０７〜３１０が直列に接
続される。トランジスタ３１１〜３１３によりショート
されていない抵抗値の和をＲ２とする。また、トランジ
スタ３１１、３１２、３１３の電流路の第１及び第２の
端子は、それぞれ抵抗３０８、３０９、３１０の第１及
び第２の端子に接続され、トランジスタ３１１、３１
２、３１３のゲートにはそれぞれ信号ＴＲＩＭ１，ＴＲ
ＩＭ２，ＴＲＩＭ３が供給される。
レインの電位は基準電位発生回路５の出力電位ＶＲＥＦ
Ｖとなる。ＰＭＯＳトランジスタ３０３のドレインと接
地間には、例えば４個の抵抗３０７〜３１０が直列に接
続される。トランジスタ３１１〜３１３によりショート
されていない抵抗値の和をＲ２とする。また、トランジ
スタ３１１、３１２、３１３の電流路の第１及び第２の
端子は、それぞれ抵抗３０８、３０９、３１０の第１及
び第２の端子に接続され、トランジスタ３１１、３１
２、３１３のゲートにはそれぞれ信号ＴＲＩＭ１，ＴＲ
ＩＭ２，ＴＲＩＭ３が供給される。
【００６５】この回路において、ＰＭＯＳトランジスタ
３０１〜３０３のサイズは同一であり、各々のトランジ
スタに流れる電流は同じである。ＮＭＯＳ−Ｅタイプト
ランジスタ３０４及びＮＭＯＳ−Ｉタイプトランジスタ
３０５のしきい値電圧をそれぞれＶｔｈｎｅ、Ｖｔｈｎ
ｉとすると、トランジスタ３０５のソースと抵抗３０６
との接続点における電位ＶＲはＶｔｈｎｅ−Ｖｔｈｎｉ
に近い値となる。したがって、基準電位ＶＲＥＦＶは、
Ｒ２／Ｒ１×（Ｖｔｈｎｅ−Ｖｔｈｎｉ）となる。
３０１〜３０３のサイズは同一であり、各々のトランジ
スタに流れる電流は同じである。ＮＭＯＳ−Ｅタイプト
ランジスタ３０４及びＮＭＯＳ−Ｉタイプトランジスタ
３０５のしきい値電圧をそれぞれＶｔｈｎｅ、Ｖｔｈｎ
ｉとすると、トランジスタ３０５のソースと抵抗３０６
との接続点における電位ＶＲはＶｔｈｎｅ−Ｖｔｈｎｉ
に近い値となる。したがって、基準電位ＶＲＥＦＶは、
Ｒ２／Ｒ１×（Ｖｔｈｎｅ−Ｖｔｈｎｉ）となる。
【００６６】ただし、この回路は、しきい値電圧Ｖｔｈ
等のプロセスばらつきに弱いので、ヒューズデータを基
にしたトリミング信号ＴＲＩＭ１〜ＴＲＩＭ３によりト
ランジスタ３１１、３１２、３１３をオンまたはオフ
し、Ｒ２の値を微調節することにより、最適なＶＲＥＦ
Ｖの値を作り出す。
等のプロセスばらつきに弱いので、ヒューズデータを基
にしたトリミング信号ＴＲＩＭ１〜ＴＲＩＭ３によりト
ランジスタ３１１、３１２、３１３をオンまたはオフ
し、Ｒ２の値を微調節することにより、最適なＶＲＥＦ
Ｖの値を作り出す。
【００６７】図１０は、基準電位発生回路５の第２の回
路例を示す。この回路は、図９に示した回路に、ＰＭＯ
Ｓトランジスタ３１４、演算増幅器３１５を追加したも
のである。すなわち、ＰＭＯＳトランジスタ３０１〜３
０２のソースは電源電位ＶＤＤに代えてＰＭＯＳトラン
ジスタ３１４のドレインに接続され、ＰＭＯＳトランジ
スタ３１４のソースは電源電位ＶＤＤに接続される。ま
た、演算増幅器３１５において、非反転入力端子はＰＭ
ＯＳトランジスタ３０２のドレインに接続され、反転入
力端子はＰＭＯＳトランジスタ３０１のドレインに接続
され、出力端子はＰＭＯＳトランジスタ３１４のゲート
に接続される。
路例を示す。この回路は、図９に示した回路に、ＰＭＯ
Ｓトランジスタ３１４、演算増幅器３１５を追加したも
のである。すなわち、ＰＭＯＳトランジスタ３０１〜３
０２のソースは電源電位ＶＤＤに代えてＰＭＯＳトラン
ジスタ３１４のドレインに接続され、ＰＭＯＳトランジ
スタ３１４のソースは電源電位ＶＤＤに接続される。ま
た、演算増幅器３１５において、非反転入力端子はＰＭ
ＯＳトランジスタ３０２のドレインに接続され、反転入
力端子はＰＭＯＳトランジスタ３０１のドレインに接続
され、出力端子はＰＭＯＳトランジスタ３１４のゲート
に接続される。
【００６８】この基準電位回路では、演算増幅器３１５
及びＰＭＯＳトランジスタ３１４を設けることにより、
電源電位ＶＤＤの変動に対する出力電位ＶＲＥＦＶの変
動が図９に示した回路よりも小さくなる。
及びＰＭＯＳトランジスタ３１４を設けることにより、
電源電位ＶＤＤの変動に対する出力電位ＶＲＥＦＶの変
動が図９に示した回路よりも小さくなる。
【００６９】また、図１１に示したように、図１に示し
た実施例において昇圧回路ＢＬ Ｃ．Ｐ．２を省き、書
き込みトランジスタ１３のドレインに昇圧回路ＷＬ／Ｓ
ＬＣ．Ｐ．１の出力電位ＶＣＰＷＳを供給するようにし
てもよい。この場合、書き込みトランジスタ１３のしき
い値電圧やそのゲートに供給する電位を調整することに
より、メモリセル１５のドレイン電位を適切な値にす
る。
た実施例において昇圧回路ＢＬ Ｃ．Ｐ．２を省き、書
き込みトランジスタ１３のドレインに昇圧回路ＷＬ／Ｓ
ＬＣ．Ｐ．１の出力電位ＶＣＰＷＳを供給するようにし
てもよい。この場合、書き込みトランジスタ１３のしき
い値電圧やそのゲートに供給する電位を調整することに
より、メモリセル１５のドレイン電位を適切な値にす
る。
【００７０】図１１に示した実施例では、チップ面積を
図１に示した実施例よりも小さくしつつ、図１に示した
実施例と同様の効果を得ることができる。図１に示した
電源系回路システムでは、メモリセル１５のワード線に
加えられる電位としては、降圧回路３の出力電位ＶＳＷ
しか用意されていない。したがって、読み出し時または
ベリファイ時にレファレンスセルのワード線電位として
この電位ＶＳＷまたは外部電源電位ＶＤＤを用いるしか
ない。
図１に示した実施例よりも小さくしつつ、図１に示した
実施例と同様の効果を得ることができる。図１に示した
電源系回路システムでは、メモリセル１５のワード線に
加えられる電位としては、降圧回路３の出力電位ＶＳＷ
しか用意されていない。したがって、読み出し時または
ベリファイ時にレファレンスセルのワード線電位として
この電位ＶＳＷまたは外部電源電位ＶＤＤを用いるしか
ない。
【００７１】ベリファイ時にレファレンスセルのワード
線にこれ以外の電位を印加したい場合、レファレンスセ
ルのワード線電源を独立して設けることがある。図１２
は、ワード線電源を設けた本発明の第２の実施例を示
す。
線にこれ以外の電位を印加したい場合、レファレンスセ
ルのワード線電源を独立して設けることがある。図１２
は、ワード線電源を設けた本発明の第２の実施例を示
す。
【００７２】この回路は、図１に示した第１の実施例に
レファレンスセル１９のゲートに印加する電位を発生す
る降圧回路ＲＷＬ Ｒｅｇ．１６及び電源切換回路ＲＷ
ＬＳＷ１７、レファレンスセルのロウデコーダ回路１８
を付加したものである。
レファレンスセル１９のゲートに印加する電位を発生す
る降圧回路ＲＷＬ Ｒｅｇ．１６及び電源切換回路ＲＷ
ＬＳＷ１７、レファレンスセルのロウデコーダ回路１８
を付加したものである。
【００７３】降圧回路ＲＷＬ Ｒｅｇ．１６の入力端子
には、基準電位発生回路５の出力電位ＶＲＥＦＶと図示
せぬ電源電位ＶＤＤが供給され、電源電位ＶＤＤを降圧
して発生させた電位ＶＲＷＬを出力する。降圧回路１６
は、例えば図７に示したような降圧回路３、４に用いら
れる回路と同様のものである。この出力電位ＶＲＷＬ
は、セル書き込み・消去後ベリファイ時にレファレンス
セル１９のゲート電位として用いられる。
には、基準電位発生回路５の出力電位ＶＲＥＦＶと図示
せぬ電源電位ＶＤＤが供給され、電源電位ＶＤＤを降圧
して発生させた電位ＶＲＷＬを出力する。降圧回路１６
は、例えば図７に示したような降圧回路３、４に用いら
れる回路と同様のものである。この出力電位ＶＲＷＬ
は、セル書き込み・消去後ベリファイ時にレファレンス
セル１９のゲート電位として用いられる。
【００７４】なお、電位ＶＲＷＬを電源電位ＶＤＤから
降圧して発生しているが、電源電位ＶＤＤよりも高い電
位を得たい場合は、電源電位ＶＤＤに代えて昇圧回路１
の出力電位ＶＣＰＷＳを入力端子に供給し、これを降圧
して出力電位ＶＲＷＬを生成する。
降圧して発生しているが、電源電位ＶＤＤよりも高い電
位を得たい場合は、電源電位ＶＤＤに代えて昇圧回路１
の出力電位ＶＣＰＷＳを入力端子に供給し、これを降圧
して出力電位ＶＲＷＬを生成する。
【００７５】電源切換回路１７において、入力端子には
降圧回路１６の出力電位ＶＲＷＬと電源電位ＶＤＤが供
給され、出力端子はレファレンスセルのロウデコーダ回
路１８の電源端子ＶＲＦＷＬに接続される。この電源切
換回路１７は、レファレンスセル１９の動作状態に応じ
て、電位ＶＲＷＬと電源電位ＶＤＤを選択して出力す
る。
降圧回路１６の出力電位ＶＲＷＬと電源電位ＶＤＤが供
給され、出力端子はレファレンスセルのロウデコーダ回
路１８の電源端子ＶＲＦＷＬに接続される。この電源切
換回路１７は、レファレンスセル１９の動作状態に応じ
て、電位ＶＲＷＬと電源電位ＶＤＤを選択して出力す
る。
【００７６】ロウデコーダ回路１８の出力端子は、レフ
ァレンスセルのゲートに接続される。また、図中でＳ／
Ａはセンスアンプ回路を表す。本実施例は、昇圧回路
１、２に加えて、メモリセル１５の書き込みや消去後に
なされるベリファイ時にレファレンスセル１９で用いら
れる電位を電源電位ＶＤＤあるいは昇圧回路１の出力電
位ＶＣＰＷＳを用いて発生する降圧回路１６を設けるこ
とで、外部の高圧電源を用いることなく、電源系回路を
構成することが可能となる。
ァレンスセルのゲートに接続される。また、図中でＳ／
Ａはセンスアンプ回路を表す。本実施例は、昇圧回路
１、２に加えて、メモリセル１５の書き込みや消去後に
なされるベリファイ時にレファレンスセル１９で用いら
れる電位を電源電位ＶＤＤあるいは昇圧回路１の出力電
位ＶＣＰＷＳを用いて発生する降圧回路１６を設けるこ
とで、外部の高圧電源を用いることなく、電源系回路を
構成することが可能となる。
【００７７】さらに、図１や図１２に示した電源系回路
システムにおいて、降圧回路３により、読み出し時のワ
ード線電源ＶＷＬを一定レベル以下に制御することによ
り、セルの信頼性を向上させたり、オフセルすなわち書
き込みをしたしきい値電圧の高いセルの読み出しマージ
ンを向上させることが可能である。
システムにおいて、降圧回路３により、読み出し時のワ
ード線電源ＶＷＬを一定レベル以下に制御することによ
り、セルの信頼性を向上させたり、オフセルすなわち書
き込みをしたしきい値電圧の高いセルの読み出しマージ
ンを向上させることが可能である。
【００７８】この場合、降圧回路３が機能するために、
読み出し動作時に、基準電位発生回路５を動作させる必
要がある。ここで、スタンバイからの読み出しスピード
Ｔｃｅが数十ナノ秒であることを考えると、基準電位発
生回路５の立ち上がり時間を１０ナノ秒以下に抑え、直
ちに安定した基準電位を発生する必要がある。
読み出し動作時に、基準電位発生回路５を動作させる必
要がある。ここで、スタンバイからの読み出しスピード
Ｔｃｅが数十ナノ秒であることを考えると、基準電位発
生回路５の立ち上がり時間を１０ナノ秒以下に抑え、直
ちに安定した基準電位を発生する必要がある。
【００７９】しかし、このような極めて短い立ち上がり
時間の基準電位発生回路を実現することは非常に困難で
あるため、スタンバイ中から基準電位発生回路を動作さ
せておく方法が考えられる。
時間の基準電位発生回路を実現することは非常に困難で
あるため、スタンバイ中から基準電位発生回路を動作さ
せておく方法が考えられる。
【００８０】ただ、この方法はスタンバイ電流が増加す
るという問題を抱えるため、基準電位発生回路の動作電
流を極力抑えることが要求される。しかし、電流の抑え
過ぎは基準電位の安定性に問題を起こすことになる。
るという問題を抱えるため、基準電位発生回路の動作電
流を極力抑えることが要求される。しかし、電流の抑え
過ぎは基準電位の安定性に問題を起こすことになる。
【００８１】そこで、電源系回路に、通常の基準電位発
生回路と低消費電力型の基準電位発生回路の両方を設け
る。図１３及び図１６は、通常の基準電位発生回路と低
消費電力型の基準電位発生回路の両方を使用した本発明
の第３及び第４の実施例を示す。
生回路と低消費電力型の基準電位発生回路の両方を設け
る。図１３及び図１６は、通常の基準電位発生回路と低
消費電力型の基準電位発生回路の両方を使用した本発明
の第３及び第４の実施例を示す。
【００８２】図１３に示した実施例は、図１２に示した
実施例に低消費電力型基準電位発生回路ＶＲＥＦ２ ２
０を付け加えたものである。また、図１２に示した基準
電位発生回路５に代えて、スタンバイ時に動作を停止す
る基準電位発生回路５’が設けられている。
実施例に低消費電力型基準電位発生回路ＶＲＥＦ２ ２
０を付け加えたものである。また、図１２に示した基準
電位発生回路５に代えて、スタンバイ時に動作を停止す
る基準電位発生回路５’が設けられている。
【００８３】基準電位発生回路２０において、出力端子
は降圧回路３の入力端子に接続される。基準電位発生回
路２０は、図９や図１０に示した回路と同様であるが、
トランジスタのサイズを小さくし、抵抗値を大きくする
ことで消費電流を絞っている。
は降圧回路３の入力端子に接続される。基準電位発生回
路２０は、図９や図１０に示した回路と同様であるが、
トランジスタのサイズを小さくし、抵抗値を大きくする
ことで消費電流を絞っている。
【００８４】さらに、降圧回路３において、基準電位と
して、例えば通常は基準電位発生回路５の出力電位を用
い、セル読み出し時は低消費電力型基準電位発生回路２
０の出力電位を用いるような切り換えがなされる。
して、例えば通常は基準電位発生回路５の出力電位を用
い、セル読み出し時は低消費電力型基準電位発生回路２
０の出力電位を用いるような切り換えがなされる。
【００８５】図１４及び図１５は、スタンバイ時に動作
を停止する基準電位発生回路５’の一例を示す。図１４
に示した回路は、図９に示した基準電位発生回路にＰＭ
ＯＳトランジスタ３１６とＮＭＯＳトランジスタ３１７
を付加したものである。図１４において、信号ＥＮＢは
ＰＭＯＳトランジスタ３１６のゲートとＮＭＯＳトラン
ジスタ３１７のゲートに供給される。ＰＭＯＳトランジ
スタ３０１、３０２、３０３のソースは電源電位ＶＤＤ
に代えてＰＭＯＳトランジスタ３１６のドレインに接続
され、ＰＭＯＳトランジスタ３１６のソースは電源電位
ＶＤＤに接続される。ＮＭＯＳトランジスタ３１７のド
レインはＰＭＯＳトランジスタ３０３のドレインに接続
され、ＮＭＯＳトランジスタ３１７のソースは接地され
る。
を停止する基準電位発生回路５’の一例を示す。図１４
に示した回路は、図９に示した基準電位発生回路にＰＭ
ＯＳトランジスタ３１６とＮＭＯＳトランジスタ３１７
を付加したものである。図１４において、信号ＥＮＢは
ＰＭＯＳトランジスタ３１６のゲートとＮＭＯＳトラン
ジスタ３１７のゲートに供給される。ＰＭＯＳトランジ
スタ３０１、３０２、３０３のソースは電源電位ＶＤＤ
に代えてＰＭＯＳトランジスタ３１６のドレインに接続
され、ＰＭＯＳトランジスタ３１６のソースは電源電位
ＶＤＤに接続される。ＮＭＯＳトランジスタ３１７のド
レインはＰＭＯＳトランジスタ３０３のドレインに接続
され、ＮＭＯＳトランジスタ３１７のソースは接地され
る。
【００８６】また、図１５に示した回路は、図１０に示
した基準電位発生回路にＰＭＯＳトランジスタ３１８と
ＮＭＯＳトランジスタ３１９を付け加えたものである。
図１５において、信号ＥＮＢはＰＭＯＳトランジスタ３
１８のゲートとＮＭＯＳトランジスタ３１９のゲートに
供給される。ＰＭＯＳトランジスタ３１４のソースは電
源電位ＶＤＤに代えてＰＭＯＳトランジスタ３１８のド
レインに接続され、ＰＭＯＳトランジスタ３１８のソー
スは電源電位ＶＤＤに接続される。またＮＭＯＳトラン
ジスタ３１９のドレインはＰＭＯＳトランジスタ３０３
のドレインに接続され、ＮＭＯＳトランジスタ３１９の
ソースは接地される。
した基準電位発生回路にＰＭＯＳトランジスタ３１８と
ＮＭＯＳトランジスタ３１９を付け加えたものである。
図１５において、信号ＥＮＢはＰＭＯＳトランジスタ３
１８のゲートとＮＭＯＳトランジスタ３１９のゲートに
供給される。ＰＭＯＳトランジスタ３１４のソースは電
源電位ＶＤＤに代えてＰＭＯＳトランジスタ３１８のド
レインに接続され、ＰＭＯＳトランジスタ３１８のソー
スは電源電位ＶＤＤに接続される。またＮＭＯＳトラン
ジスタ３１９のドレインはＰＭＯＳトランジスタ３０３
のドレインに接続され、ＮＭＯＳトランジスタ３１９の
ソースは接地される。
【００８７】図１４及び図１５に示した基準電位発生回
路は、信号ＥＮＢがローレベルのときに動作状態とな
り、ハイレベルになると動作を停止する。本実施例で
は、低消費電力型基準電位発生回路２０は常に動作し、
セル読み出しにも対処できる。また、基準電位発生回路
５’は、必要なときにのみ動作するため、消費電力を低
減させることができる。
路は、信号ＥＮＢがローレベルのときに動作状態とな
り、ハイレベルになると動作を停止する。本実施例で
は、低消費電力型基準電位発生回路２０は常に動作し、
セル読み出しにも対処できる。また、基準電位発生回路
５’は、必要なときにのみ動作するため、消費電力を低
減させることができる。
【００８８】図１６に示した実施例は、図１２に示した
実施例に低消費電力型基準電位発生回路ＶＲＥＦ２ ２
０と降圧回路ＷＬ Ｒｅｇ．２１を付加し、図１２に示
した基準電位発生回路５に代えて、スタンバイ時に動作
を停止する基準電位発生回路５’を設けたものである。
実施例に低消費電力型基準電位発生回路ＶＲＥＦ２ ２
０と降圧回路ＷＬ Ｒｅｇ．２１を付加し、図１２に示
した基準電位発生回路５に代えて、スタンバイ時に動作
を停止する基準電位発生回路５’を設けたものである。
【００８９】この実施例では、基準電位発生回路２０の
出力端子は、降圧回路２１の入力端子に接続される。降
圧回路２１の出力端子は、電源切換回路６の入力端子に
接続される。降圧回路２１は、降圧回路３と同様の回路
であり、電源電位ＶＤＤを降圧して出力する。これは、
降圧回路３の読み出し時にワード線電位を発生する機能
を独立させたものである。
出力端子は、降圧回路２１の入力端子に接続される。降
圧回路２１の出力端子は、電源切換回路６の入力端子に
接続される。降圧回路２１は、降圧回路３と同様の回路
であり、電源電位ＶＤＤを降圧して出力する。これは、
降圧回路３の読み出し時にワード線電位を発生する機能
を独立させたものである。
【００９０】電源切換回路６において、入力端子に降圧
回路３、２１の出力電位及び電源電位ＶＤＤが供給さ
れ、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じてこれらの３つの電位を選択して出力する。
本実施例では、図１３に示した実施例と同様の効果を得
ることができる。
回路３、２１の出力電位及び電源電位ＶＤＤが供給さ
れ、セル書き込み・読み出し・消去・ベリファイなどの
状態に応じてこれらの３つの電位を選択して出力する。
本実施例では、図１３に示した実施例と同様の効果を得
ることができる。
【００９１】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路内に高電位を生成する昇圧回路を設ける
ため、外部高圧電源を使用することなくセルデータの書
き込み、消去、ベリファイを実現することができる。
半導体集積回路内に高電位を生成する昇圧回路を設ける
ため、外部高圧電源を使用することなくセルデータの書
き込み、消去、ベリファイを実現することができる。
【００９２】また、レファレンスセルのための降圧回路
を設けるため、メモリセルと異なるゲート電位によりレ
ファレンスセルのベリファイを行うことができる。さら
に、スタンバイ時にオフしている基準電位発生回路と常
に動作している低消費電力基準電位発生回路を設けるた
め、消費電力を小さくしつつ、降圧回路を直ちに動作さ
せることができる。
を設けるため、メモリセルと異なるゲート電位によりレ
ファレンスセルのベリファイを行うことができる。さら
に、スタンバイ時にオフしている基準電位発生回路と常
に動作している低消費電力基準電位発生回路を設けるた
め、消費電力を小さくしつつ、降圧回路を直ちに動作さ
せることができる。
【図１】本発明の第１の実施例を示す図。
【図２】フラッシュメモリセルにおける印加電圧を説明
する図。
する図。
【図３】本発明の昇圧回路を示す図。
【図４】図３に続いて本発明の昇圧回路を示す図。
【図５】パワーオンリセット回路を示す図。
【図６】昇圧回路の一部を示す図。
【図７】本発明の降圧回路を示す図。
【図８】図７に示した降圧回路の変形例を示す図。
【図９】本発明の基準電位発生回路を示す図。
【図１０】本発明の基準電位発生回路を示す図。
【図１１】本発明の第１の実施例の変形例を示す図。
【図１２】本発明の第２の実施例を示す図。
【図１３】本発明の第３の実施例を示す図。
【図１４】本発明の基準電位発生回路を示す図。
【図１５】本発明の基準電位発生回路を示す図。
【図１６】本発明の第４の実施例を示す図。
【図１７】従来の電源系回路を示す図。
１…昇圧回路、 ２…昇圧回路、 ３、４…降圧回路、 ５…基準電位発生回路、 ６、７、８…電源切換回路、 ９…セルソースデコーダ回路、 １０…ロウデコーダ回路、 １１…カラムデコーダ回路、 １２…書き込みトランジスタデコーダ回路、 １３…書き込みトランジスタ、 １４…カラム選択トランジスタ、 １５…メモリセル、 １６…降圧回路、 １７…電源切換回路、 １８…レファレンスセルロウデコーダ回路、 １９…レファレンスセル、 ２０…低消費電力型基準電位発生回路、 ２１…降圧回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (9)
- 【請求項１】 基準電位を出力する基準電位発生回路
と、 入力端子に前記基準電位が供給され、電源電位と生成し
た第１の高圧電位のいずれかを出力する第１の昇圧回路
と、 書き込みトランジスタのドレイン電位に用いるため、第
２の高圧電位を生成して出力する第２の昇圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記基準
電位が供給され、メモリセルのゲート電位とメモリセル
のソース電位に用いるため、前記第１の昇圧回路の出力
電位を降圧した電位と前記第１の昇圧回路の出力電位の
いずれかを出力する第１の降圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記基準
電位が供給され、前記書き込みトランジスタのゲート電
位に用いるため、前記第１の昇圧回路の出力電位を降圧
した電位を出力する第２の降圧回路と、 入力端子に前記第１の降圧回路の出力電位が供給され、
前記メモリセルのゲート電位に用いるため、前記第１の
降圧回路の出力電位と電源電位のいずれかを出力する少
なくとも１つの第１の電源切換回路と、 入力端子に前記第１の昇圧回路の出力電位が供給され、
カラム選択トランジスタのゲート電位に用いるため、前
記メモリセルの前記第１の昇圧回路の出力電位と電源電
位のいずれかを出力する第２の電源切換回路と、 入力端子に前記第２の降圧回路の出力電位が供給され、
前記書き込みトランジスタのゲート電位に用いるため、
前記第２の降圧回路の出力電位と電源電位のいずれかを
出力する第３の電源切換回路と、 電源端子に前記第１の降圧回路の出力電位が供給された
セルソースデコーダ回路と、 前記少なくとも第１の電源切換回路の出力電位がそれぞ
れ供給される少なくとも１つの電源端子を有するロウデ
コーダ回路と、 電源端子に前記第２の電源切換回路の出力電位が供給さ
れたカラムデコーダ回路と、 電源端子に前記第３の電源切換回路の出力電位が供給さ
れた書き込みトランジスタデコーダ回路とを具備するこ
とを特徴とする半導体装置。 - 【請求項２】 基準電位を出力する基準電位発生回路
と、 入力端子に前記基準電位が供給され、電源電位と生成し
た第１の高圧電位のいずれかを出力する第１の昇圧回路
と、 書き込みトランジスタのドレイン電位に用いるため、第
２の高圧電位を生成して出力する第２の昇圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記基準
電位が供給され、メモリセルのゲート電位とメモリセル
のソース電位に用いるため、前記第１の昇圧回路の出力
電位を降圧した電位と前記第１の昇圧回路の出力電位の
いずれかを出力する第１の降圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記基準
電位が供給され、前記書き込みトランジスタのゲート電
位に用いるため、前記第１の昇圧回路の出力電位を降圧
した電位を出力する第２の降圧回路と、 入力端子に前記基準電位が供給され、レファレンスメモ
リセルのゲート電位に用いるため、前記電源電位を降圧
した電位を出力する第３の降圧回路とを具備することを
特徴とする半導体装置。 - 【請求項３】 前記第３の降圧回路は、さらに前記第１
の昇圧回路の出力電位が供給される入力端子を具備し、
前記電源電位を降圧した電位に代えて前記第１の昇圧回
路の出力電位を降圧した電位を出力することを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】 第１の基準電位を出力し、スタンバイ時
に動作を停止する第１の基準電位発生回路と、 第２の基準電位を出力する低消費電力型の第２の基準電
位発生回路と、 入力端子に前記第１の基準電位が供給され、電源電位と
生成した第１の高圧電位のいずれかを出力する第１の昇
圧回路と、 書き込みトランジスタのドレイン電位に用いるため、第
２の高圧電位を生成して出力する第２の昇圧回路と、 入力端子に前記第１の昇圧回路の出力電位、前記第１の
基準電位及び前記第２の基準電位が供給され、メモリセ
ルのゲート電位とメモリセルのソース電位に用いるた
め、前記第１の昇圧回路の出力電位を降圧した電位と前
記第１の昇圧回路の出力電位のいずれかを出力する第１
の降圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記第１
の基準電位が供給され、前記書き込みトランジスタのゲ
ート電位に用いるため、前記第１の昇圧回路の出力電位
を降圧した電位を出力する第２の降圧回路とを具備する
ことを特徴とする半導体装置。 - 【請求項５】 第１の基準電位を出力し、スタンバイ時
に動作を停止する第１の基準電位発生回路と、 入力端子に前記第１の基準電位が供給され、電源電位と
生成した第１の高圧電位のいずれかを出力する第１の昇
圧回路と、 書き込みトランジスタのドレイン電位に用いるため、第
２の高圧電位を生成して出力する第２の昇圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記第１
の基準電位が供給され、メモリセルのゲート電位とメモ
リセルのソース電位に用いるため、前記第１の昇圧回路
の出力電位を降圧した電位と前記第１の昇圧回路の出力
電位のいずれかを出力する第１の降圧回路と、 入力端子に前記第１の昇圧回路の出力電位及び前記第１
の基準電位が供給され、前記書き込みトランジスタのゲ
ート電位に用いるため、前記第１の昇圧回路の出力電位
を降圧した電位を出力する第２の降圧回路と、 第２の基準電位を出力する低消費電力型の第２の基準電
位発生回路と、 入力端子に前記第２の基準電位が供給され、読み出し時
のメモリセルのゲート電位に用いるため、電源電位を降
圧した電位を出力する第３の降圧回路とを具備すること
を特徴とする半導体装置。 - 【請求項６】 前記第１の昇圧回路は、 高圧電位を昇圧回路の出力端子に出力するチャージポン
プ回路と、 電源投入後一定時間経過して電源電位からローレベルに
なるパワーオンリセット信号を出力するパワーオンリセ
ット回路と、 ソースが前記昇圧回路の出力端子に接続され、ドレイン
及びゲートが電源電位に接続されたＮＭＯＳ−Ｉタイプ
トランジスタと、 ソース及びウェルが前記電源電位に接続され、ゲートに
前記パワーオンリセット信号が供給される第１のＰＭＯ
Ｓトランジスタと、 ソース及びウェルが前記昇圧回路の出力端子に接続さ
れ、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インに接続された第２のＰＭＯＳトランジスタと、 入力端子に前記パワーオンリセット信号が供給され、電
源端子が前記昇圧回路の出力端子に接続され、出力端子
が前記第２のＰＭＯＳトランジスタに接続されたレベル
シフタ回路とを具備することを特徴とする請求項１ない
し５記載の半導体装置。 - 【請求項７】 前記第１の昇圧回路は、 高圧電位を昇圧回路の出力端子に出力するチャージポン
プ回路と、 電源投入後一定時間経過して電源電位からローレベルに
なるパワーオンリセット信号を出力するパワーオンリセ
ット回路と、 ソースが前記昇圧回路の出力端子に接続され、ドレイン
及びゲートが電源電位に接続された第１のＮＭＯＳ−Ｉ
タイプトランジスタと、 ソース及びウェルが前記電源電位に接続され、ゲートに
前記パワーオンリセット信号が供給される第１のＰＭＯ
Ｓトランジスタと、 ソース及びウェルが前記昇圧回路の出力端子に接続さ
れ、ドレインが前記第１のＰＭＯＳトランジスタのドレ
インに接続された第２のＰＭＯＳトランジスタと、 入力端子に読み出し信号の反転信号が供給され、電源端
子が前記昇圧回路の出力端子が接続され、入力信号の反
転信号を出力する第１のレベルシフタと、 ゲートが前記第１のレベルシフタの出力端子に接続さ
れ、ソースが前記電源電位に接続され、ドレインが前記
昇圧回路の出力端子に接続された第２のＮＭＯＳ−Ｉタ
イプトランジスタと、 入力端子に前記読み出し信号の反転信号が供給された遅
延回路と、 第１の入力端子に前記遅延回路の出力端子が接続され、
第２の入力端子に前記読み出し信号の反転信号が供給さ
れた第１のノアゲートと、 第１の入力端子に前記パワーオンリセット信号が供給さ
れ、第２の入力端子に前記第１のノアゲートの出力信号
の反転信号が供給された第２のノアゲートと、 入力端子に前記第２のノアゲートの出力端子が接続さ
れ、電源端子が前記昇圧回路の出力端子に接続され、出
力端子が前記第２のＰＭＯＳトランジスタのゲートに接
続され、入力信号の反転信号を出力する第２のレベルシ
フタとを具備することを特徴とする請求項１ないし５記
載の半導体装置。 - 【請求項８】 ソースが電源電位に接続された第１のＰ
ＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続された第２のＰＭＯＳトランジスタと、 ゲート及びドレインが前記第２のＰＭＯＳトランジスタ
のドレインに接続されたＮＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲート及びドレインが前記第２のＰＭＯＳト
ランジスタのゲートに接続された第３のＰＭＯＳトラン
ジスタと、 ゲートが前記ＮＭＯＳトランジスタのゲートに接続さ
れ、ドレインが前記第３のＰＭＯＳトランジスタのドレ
インに接続されたＮＭＯＳ−Ｉタイプトランジスタと、 一端が前記ＮＭＯＳ−Ｉタイプトランジスタのソースに
接続され、他端が接地された第１の抵抗と、 反転入力端子が前記ＮＭＯＳ−Ｉタイプトランジスタの
ゲートに接続され、非反転入力端子が前記ＮＭＯＳ−Ｉ
タイプトランジスタのドレインに接続され、出力端子が
前記第１のＰＭＯＳトランジスタのゲートに接続された
演算増幅器と、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記ＮＭＯＳ−Ｉタイプトランジス
タのドレインに接続され、ドレイン電位が基準電位とな
る第４のＰＭＯＳトランジスタと、 一端が前記第４のＰＭＯＳトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第２の
抵抗とを有する基準電位発生回路を具備することを特徴
とする半導体装置。 - 【請求項９】 第１のＰＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続された第２のＰＭＯＳトランジスタと、 ゲート及びドレインが前記第２のＰＭＯＳトランジスタ
のドレインに接続された第１のＮＭＯＳトランジスタ
と、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲート及びドレインが前記第２のＰＭＯＳト
ランジスタのゲートに接続された第３のＰＭＯＳトラン
ジスタと、 ゲートが前記第１のＮＭＯＳトランジスタのゲートに接
続され、ドレインが前記第３のＰＭＯＳトランジスタの
ドレインに接続された第１のＮＭＯＳ−Ｉタイプトラン
ジスタと、 一端が前記第１のＮＭＯＳ−Ｉタイプトランジスタのソ
ースに接続され、他端が接地された第１の抵抗と、 反転入力端子が前記第１のＮＭＯＳ−Ｉタイプトランジ
スタのゲートに接続され、非反転入力端子が前記第１の
ＮＭＯＳ−Ｉタイプトランジスタのドレインに接続さ
れ、出力端子が前記第１のＰＭＯＳトランジスタのゲー
トに接続された第１の演算増幅器と、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記第１のＮＭＯＳ−Ｉタイプトラ
ンジスタのドレインに接続され、ドレイン電位が第１の
基準電位となる第４のＰＭＯＳトランジスタと、 一端が前記第４のＰＭＯＳトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第２の
抵抗と、 ドレインが前記第１のＰＭＯＳトランジスタのソースに
接続され、ソースが電源電位に接続され、ゲートに制御
信号が供給される第５のＰＭＯＳトランジスタと、 ドレインが前記第４のＰＭＯＳトランジスタのドレイン
に接続され、ソースが接地され、ゲートに前記制御信号
が供給される第２のＮＭＯＳトランジスタとを有する第
１の基準電位発生回路と、 ソースが電源電位に接続された第６のＰＭＯＳトランジ
スタと、 ソースが前記第６のＰＭＯＳトランジスタのドレインに
接続された第７のＰＭＯＳトランジスタと、 ゲート及びドレインが前記第７のＰＭＯＳトランジスタ
のドレインに接続された第３のＮＭＯＳトランジスタ
と、 ソースが前記第６のＰＭＯＳトランジスタのドレインに
接続され、ゲート及びドレインが前記第７のＰＭＯＳト
ランジスタのゲートに接続された第８のＰＭＯＳトラン
ジスタと、 ゲートが前記第３のＮＭＯＳトランジスタのゲートに接
続され、ドレインが前記第８のＰＭＯＳトランジスタの
ドレインに接続された第２のＮＭＯＳ−Ｉタイプトラン
ジスタと、 一端が前記ＮＭＯＳ−Ｉタイプトランジスタのソースに
接続され、他端が接地された第３の抵抗と、 反転入力端子が前記第２のＮＭＯＳ−Ｉタイプトランジ
スタのゲートに接続され、非反転入力端子が前記第２の
ＮＭＯＳ−Ｉタイプトランジスタのドレインに接続さ
れ、出力端子が前記第６のＰＭＯＳトランジスタのゲー
トに接続された第２の演算増幅器と、 ソースが前記第６のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記第２のＮＭＯＳ−Ｉタイプトラ
ンジスタのドレインに接続され、ドレイン電位が第２の
基準電位となる第９のＰＭＯＳトランジスタと、 一端が前記第９のＰＭＯＳトランジスタのドレインに接
続され、他端が接地され、抵抗値が微調整される第４の
抵抗とを有する第２の基準電位発生回路とを具備するこ
とを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902396A JP3207768B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
| TW086114074A TW343390B (en) | 1996-09-30 | 1997-09-26 | Semiconductor device |
| US08/940,135 US5907505A (en) | 1996-09-30 | 1997-09-29 | Power source circuit device used for a semiconductor memory |
| KR1019970050208A KR100296005B1 (ko) | 1996-09-30 | 1997-09-30 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27902396A JP3207768B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10106283A JPH10106283A (ja) | 1998-04-24 |
| JP3207768B2 true JP3207768B2 (ja) | 2001-09-10 |
Family
ID=17605325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27902396A Expired - Fee Related JP3207768B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5907505A (ja) |
| JP (1) | JP3207768B2 (ja) |
| KR (1) | KR100296005B1 (ja) |
| TW (1) | TW343390B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144611A (en) * | 1999-09-07 | 2000-11-07 | Motorola Inc. | Method for clearing memory contents and memory array capable of performing the same |
| JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
| US6487060B1 (en) * | 2001-05-30 | 2002-11-26 | Fujitsu Limited | Oxide protection for a booster circuit |
| JP2003091998A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2003091996A (ja) * | 2001-09-19 | 2003-03-28 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
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| CN110556133B (zh) * | 2018-05-30 | 2021-07-27 | 华邦电子股份有限公司 | 过驱动电压产生器 |
| US10177746B1 (en) * | 2018-07-20 | 2019-01-08 | Winbond Electronics Corp. | Overdrive Voltage Generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077691A (en) * | 1989-10-23 | 1991-12-31 | Advanced Micro Devices, Inc. | Flash EEPROM array with negative gate voltage erase operation |
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
-
1996
- 1996-09-30 JP JP27902396A patent/JP3207768B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-26 TW TW086114074A patent/TW343390B/zh not_active IP Right Cessation
- 1997-09-29 US US08/940,135 patent/US5907505A/en not_active Expired - Lifetime
- 1997-09-30 KR KR1019970050208A patent/KR100296005B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980025156A (ko) | 1998-07-06 |
| KR100296005B1 (ko) | 2001-08-07 |
| US5907505A (en) | 1999-05-25 |
| JPH10106283A (ja) | 1998-04-24 |
| TW343390B (en) | 1998-10-21 |
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