JP2690487B2 - 紫外線消去型不揮発性半導体記憶装置 - Google Patents
紫外線消去型不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は紫外線消去型不揮発性半導体記憶装置に関
し、特に、読出時においてもワード線充電用の昇圧回路
を使用する紫外線消去型不揮発性半導体記憶装置に関す
る。 ［従来の技術］ 第２図は従来の一般的な紫外線消去型不揮発性半導体
記憶装置を示す回路図である。記憶セル行列16の各行に
属する複数個の記憶セル６（図には１個のみ示す）はそ
のコントロールゲートが１本のワード線14に共通接続さ
れ、各列に属する複数個の記憶セル６（図には１個のみ
示す）はそのドレインが１本のビット線15に共通接続さ
れている。このようなワード線14及びビット線15が夫々
複数本配設されて記憶セル行列16が構成されている。 各ワード線14には高電位電源側アドレスデコーダ17a
及び昇圧電源側アドレスデコーダ17bが接続されてお
り、従って、記憶セル行列16には、このような高電位電
源側アドレスデコーダ17a及び昇圧電源側アドレスデコ
ーダ17bがその行分だけ複数個配設されている。 アドレス信号入力端子1a,1b,1cにはアドレス信号a,b,
cが入力される。NAND回路３の入力端はアドレス信号入
力端子1a,1b,1cに接続され、出力端はインバータ４の入
力端に接続されている。インバータ４の出力端はＮチャ
ネルデプレション型MOSFET（以下、NDFETという）５を
介してワード線14の一端に接続されている、NDFET5のゲ
ートは接地されている。 ワード線14の他端と昇圧電源端子13との間にはＰチャ
ネルMOSFET（以下、PFETという）8,9,10が直列に接続さ
れており、PFET8,9,10のゲートは夫々アドレス信号入力
端子2a,2b,2cに接続されている。アドレス信号入力端子
2a,2b,2cには夫々アドレス信号a,b,cの反転信号，
，が入力される。 第３図は昇圧電源端子13に接続される昇圧回路を具体
的に示す回路図である。高電位電源端子21と発振器18と
の間にＮチャネル型MOSFET20及びコンデンサ19が直列に
接続されており、MOSFET20のドレイン及びゲートは高電
位電源端子21に接続されている。MOSFET20のソースとコ
ンデンサ19との節点24はＮチャネル型MOSFET22のゲート
及びドレインに接続され、MOSFET22のソースは昇圧電源
端子13に接続されている。なお、発振器18が発生する電
圧は高電位電源端子21に印加される電圧と同電位又は接
地電位電源レベルである。また、MOSFET20,22の閾値電
圧は夫々VT20,VT22である。 いま、発振器18の出力が接地電位電源レベル（論理値
０）であり、高電位電源端子21に印加される電圧がＶ
（高電位電源レベル又は書込用電源レベル）であるとす
ると、節点24は（Ｖ−VT20）まで充電される。そして、
昇圧電源端子13は（Ｖ−VT20−VT22）まで充電される。
ここで、発振器18の出力が論理値１のＶになると、コン
デンサ19に蓄積されている電荷量は変化しないので、コ
ンデンサ19の電極間電位差が一定となるように節点24の
電位が変化する。つまり、節点24の電位は差等に電圧Ｖ
分だけ上昇して（2V−2T20）となる。そして、昇圧電源
端子13には（2V−VT20−VT22）が現れる。このようにし
て、高電位電源端子21に印加される高電位電源レベル
（又は書込用電源レベル）が昇圧されて昇圧電源端子13
に出力される。 なお、昇圧回路の電流供給能力はコンデンサ19の容量
に比例するので、大きな負荷容量を所定の時間内に所定
のレベルまで充電すためにはコンデンサの容量を大きく
する必要がある。 次に、記憶セルに対する上方の書込み及び消去につい
て説明する。各記憶セルのフローティングゲートに電荷
を蓄積されるか又は電荷を散失させることにより情報が
書込まれ、又は消去される。つまり、記憶セル６のフロ
ーティングゲートの電荷が散失した（電荷が蓄積されて
いない）状態にある場合には、例えば、この記憶セルは
消去状態であり論理値１を記録したと定義する。一方、
そのフローティングゲートに負電荷が蓄積されている状
態の記憶セルは書込み状態であり論理値０を記憶してい
ると定義する。 全記憶セルを消去する場合には、全記憶セルに紫外線
を照射して、各記憶セルのフローティングゲートの電荷
を散失した状態にする。 次に、記憶セル６に情報を書込む場合について説明す
る。書込時においては、論理値が１のアドレス信号a,b,
cのレベルは、例えば、6Vの高電位電源レベルであり、
ビット線15及び昇圧回路の高電位電源端子21に、例え
ば、13Vの書込用電源レベルを印加する。そして、この
書込用電源レベルを昇圧する昇圧回路の出力は、例え
ば、19Vとなり、この19Vの昇圧電源レベルが昇圧電源端
子13に与えられる。 初期状態においては、ワード線14及びビット線15は共
に非選択（接地電位電源レベル）であるとする。いま、
論理値が１のアドレス信号a,b,cが夫々アドレス信号入
力端子1a,1b,1cに入力され、その反転信号である論理値
が０（接地電位電源レベル）のアドレス信号，，
が夫々アドレス信号入力端子2a,2b,2cに入力されると、
NAND回路３の出力は論理値０となり、インバータ４の出
力は論理値１（高電位電源レベル）となる。NDFET5の閾
値をVT5とすると、インバータ４の出力によりワード線1
4は|VT5|のレベルまで充電される。 一方、アドレス信号入力端子2a,2b,2cには夫々論理値
０（接地電位電源レベル）のアドレス信号，，が
入力されるので、PFET8,9,10はいずれもオン状態にな
り、ワード線14は昇圧電源端子13に印加される昇圧電源
レベルまで充電される。このように、ワード線14は、接
地電位電源レベルから|VT5|のレベルまではインバータ
４及び昇圧電源端子13の双方から充電され、|VT5|のレ
ベルから昇圧電源レベルまでは昇圧電源端子13から充電
される。 また、ビット線15には書込用電源が接続されるので、
記憶セル６のコントロールゲートには昇圧電源レベルが
印加され、ドレインには書込用電源レベルが印加され、
ソースは接地電位電源レベルとなる。このため、ソース
からドレインへ電子が流れ、その一部がコントロールゲ
ートに引寄せられておりフローティングゲートに蓄積さ
れる。これにより、記憶セル６は論理値０が書込まれ
る。 次に、記憶セル６に記憶されたデータ読出す場合につ
いて説明する。一般に、記憶セルのフローティングゲー
トに電荷が蓄積されていない場合には、その記憶セルの
閾値は約3Vであり、フローティングゲートに電子が蓄積
されている場合には、その記憶セルの閾値は約8Vであ
る。従って、記憶セル６に記憶されたデータを読出す場
合には、そのコントロールゲートに3Vと8Vとの中間の電
圧を印加し、ビット線15に読出用電圧（例えば、1V）を
印加して記憶セルに流れる電流の有無を検知すればよ
い。 読出し時においては、論理値が１のアドレス信号a,b,
c及び昇圧回路の高電位電源端子21のレベルは、例え
ば、2.5Vの高電位電源レベルであり、ビット線15のレベ
ルは1Vの読出し用電源レベルである。そして、昇圧回路
は高電位電源レベルの電圧を昇圧して昇圧電源端子13に
与える。この昇圧電源レベルは約5Vであり、このよう
に、読出し時にも昇圧回路を使用することにより、高電
位電源レベルが2.5Vのように低電圧であっても、コント
ロールゲートに３乃至8Vの所要の電圧が与えられ、低電
圧動作が可能になる。 読出し時も書込み時と同様の動作によりワード線14が
充電される。つまり、初期状態はワード線14及びビット
線15が共に接地電位電源レベルであるとする。そして、
論理値１のアドレス信号a,b,cを夫々アドレス信号入力
端子1a,1b,1cに入力する。これにより、インバータ４の
出力が論理値１（高電位電源レベル）となり、ワード線
14には|VT5|が印加される。一方、PFET8,9,10には論理
値が０（接地電位電源レベル）のアドレス信号，，
が入力されるので、PFET8,9,10はオンとなり、昇圧電
源端子13からもワード線14は充電される。このように、
ワード線14は接地電位電源レベルから|VT5|のレベルま
ではインバータ４と昇圧電源端子13との双方から充電さ
れ、|VT5|のレベルから昇圧電源端子13のレベルまでは
昇圧電源端子13から充電される。 このようにして、記憶セル６のコントロールゲートに
5Vの昇圧電源レベルが印加されるので、ビット線に1Vの
電圧を印加した場合にビット線に流れる電流の有無によ
り、記憶された論理値0,1が読出される。 なお、読出し時においては、アドレス信号入力端子2
a,2b,2cに入力される論理値が１のアドレス信号，
，のレベルは高電位電源レベルの2.5Vではなく、昇
圧電源端子13のレベル（5V）と同一にされる。これによ
り、PFET8,9,10が論理値１の場合に確実にオフとなる。 ［発明が解決しようとする問題点］ しかしながら、上述したように、従来の紫外線消去型
不揮発性半導体記憶装置においては、ワード線を接地電
位電源レベルから|VT5|のレベルまで充電する期間は、
ワード線には高電位電源レベルを与えるアドレス信号入
力端子1a,1b,1c及び昇圧電源レベルを与える昇圧電源端
子13の双方が接続される。このため、この期間はドレス
デコーダ17bの昇圧電源端子13に昇圧電源レベルを供給
する昇圧回路の負荷容量が大きくなるので、ワード線を
所定のレベルまで充電するための長時間を必要とする。 書込時の一般的な動作速度は一回の書込み当たり約１
ミリ秒である。これはワード線を昇圧電源端子の電圧レ
ベルまで充電するのに十分な時間であるので、昇圧回路
の負荷容量がかなり大きい場合においても、十分書込可
能である。 しかし、読出し時の動作速度は数百ナノ秒であり、短
時間にワード線を昇圧電源レベルまで充電する必要があ
る。しかも、ワード線を接地電位から|VT5|のレベルま
で充電する期間は昇圧回路の負荷容量が大きくなる。昇
圧回路（第３図参照）の電源供給能力はコンデンサ19の
容量に比例することから、大きな負荷容量を短時間に所
定のレベルまで充電するためには、昇圧回路のコンデン
サ19の容量を大きくする必要があり、チップ面積が増大
するという問題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、昇圧回路の負荷容量を低減することにより昇圧回路
のコンデンサの容量を小さくすることができ、これによ
り、チップ面積を低減することができる紫外線消去型不
揮発性半導体記憶装置を提供することを目的とする。 ［問題点を解決するための手段］ 本発明に係る紫外線消去型不揮発性半導体記憶装置
は、記憶セル行列の各行に属する記憶セルに共通接続さ
れる各ワード線の一端に第一のスイッチ手段を介して接
続され、高電位電源レベルの電圧によりこのワード線を
充電する第１の給電手段と、前記高電位電源レベルの電
圧を昇圧する昇圧回路と、前記各ワード線の他端に第２
のスイッチ手段を解いて接続され、前記昇圧回路から得
られる昇圧電源レベルの電圧によりこのワード線を充電
する第２の給電手段と、充電期間においてその初期に前
記第１のスイッチ手段を導通し、前記第２のスイッチ手
段を遮断させることにより、前記第１の給電手段を選択
して高電位電源電圧によりワード線を充電させ、後期に
前記第１のスイッチ手段を遮断し、第２のスイッチ手段
を導通することにより、前記第２の供給手段を選択して
昇圧電源電圧を選択されたワード線のみに供給してワー
ド線を充電させる制御手段と、を有することを特徴とす
る。 ［作用］ 本発明においては、記憶セルに憶された情報を読出す
場合には、記憶セルに接続されたワード線を第１又は第
２の給電手段により充電する。この場合に、制御手段は
ワード線の充電期間の初期においては第１の給電手段を
選択してワード線を高電位電源レベルにより充電させ、
後期においては第２の給電手段を選択して前記高電位電
源レベルの電圧を昇圧した昇圧電源レベルによりワード
線を充電させる。これにより、第１及び第２の給電手段
の双方によりワード線を同時に充電する場合に比して、
第２の給電手段に昇圧電源レベルの電圧を与える昇圧回
路の負荷容量が低減されるので、昇圧回路の駆動能力は
小さくてもワード線を短時間で充電することができる。
このため、昇圧回路のコンデンサの容量を小さくするこ
とができ、チップの小型化が可能である。 ［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。第１図は本発明の第１の実施例に係る紫外線
消去型不揮発性半導体記憶装置を示す回路図である。記
憶セル行列16の各列に属する複数個の記憶セル６（図に
は１個のみ示す）のドレインは各ビット線15に共通接続
され、各行に属する複数個の記憶セル６（図には１個の
み示す）のコントロールゲートは各ワード線14に共通接
続されていると共に、全記憶セルのソースは接地されて
いる。各ワード線14の両端には夫々第１及び第２の給電
手段である高電位電源側アドレスデコーダ23a及び昇圧
電源側アドレスデコーダ23bが接続されている。従っ
て、記憶セル行列16には、このような高電位電源側アド
レスデコーダ23a及び昇圧電源側23bがその行分だけ複数
個配設されている。 NAND回路３の入力端はアドレス信号入力端子1a,1b,1c
に接続され、出力端はインバータ４の入力端に接続され
ている。インバータ４の出力端はNDFET25を介してワー
ド線14の一端に接続されている。NDFET25のゲートは制
御信号入力端子11に接続されている。アドレス信号入力
端子1a,1b,1c、NAND回路３、インバータ４及びNDFET25
により、第１の給電手段であるアドレスデコーダ23aが
構成される。 ワード線14の他端と昇圧電源端子13との間には第２の
給電手段である昇圧電源側アドレスデコーダ23bのPFET
7,8,9,10が直列に接続されている。PFET7のゲートは制
御信号入力端子12に接続されており、PFET8,9,10のゲー
トは夫々アドレス信号入力端子2a,2b,2cに接続されてい
る。昇圧電源端子13には昇圧回路（第３図参照）から昇
圧電源レベルが印加されるようになっている。 次に、このように構成された紫外線消去型不揮発性半
導体記憶装置の読出し動作について説明する。読出し時
においては、アドレス信号a,b,c及び昇圧回路（第３
図）の高電位電源端子21のレベルは、例えば、2.5Vの高
電位電源レベルであり、ビット線のレベルは、例えば、
1Vの読出し用電源レベルである。そして、高電位電源レ
ベルの電圧を昇圧して得た昇圧電源レベルは約5Vであ
る。 先ず、アドレス信号入力端子1a,1b,1cに入力されるア
ドレス信号a,b,cを論理値１にする。これにより、NAND
回路３の出力が論理値０（接地電位電源レベル）にな
り、更に、インバータ４の出力が論理値１（高電位電源
レベル）になる。この場合に、制御信号は論理値１（昇
圧電源レベル）になっており、この制御信号が制御信号
入力端子11,12に入力されている。従って、NDFET25はオ
ン状態であるから、ワード線14はNDFET25を介して、イ
ンバータ４により高電位電源レベル（2.5V）まで充電さ
れる。制御信号はワード線14が高電位電源レベルに達す
るまでの所定時間論理値１を維持する。一方、アドレス
信号a,b,cの反転信号である論理値が０（接地電位電源
レベル）のアドレス信号，，がアドレス信号入力
端子2a,2b,2cに入力されるので、PFET8,9,10はオン状態
になる。しかし、ワード線14が高電位電源レベル（2.5
V）に充電されるまでは制御信号は論理値１（昇圧電源
レベル）を保持するので、PFET7のゲートには論理値１
が入力される。このため、PFET7はこの期間中オフ状態
である。従って、昇圧電源端子13の電圧はワード線14に
は印加されない。 そして、ワード線14が充電されて高電位電源レベル
（2.5V）に達すると、制御信号は論理値０（接地電位電
源レベル）になり、PFET7はオンとなる。一方、NDFET25
の閾値VT25の絶対値|VT25|を高電位電源レベルよりも小
さい値に設定しておけば、制御信号が論理値０となるこ
とにより、制御信号入力端子11を介してゲートに論理値
０が与えられたNDFET25はオフ状態になる。これによ
り、ワード線14はインバータ４からは充電されない。 従って、爾後、ワード線14は昇圧電源端子13の昇圧電
源レベルにより、PFET7,8,9,10を介して充電される。こ
うして、ワード線14は高電位電源レベルまで充電され
る。このように、ワード線14は接地電位電源レベルから
高電位電源レベルまでは、インバータ４により充電さ
れ、高電位電源レベルから昇圧電源端子13の昇圧電源レ
ベルまでは、昇圧電源端子13から充電されることにな
る。従って、ワード線14はインバータ４及び昇圧電源端
子13の双方から同時に充電されることはなく、昇圧回路
が昇圧電源端子13を介してワード線14に接続されるとき
には、高電位電源側アドレスデコーダ23aはワード線14
に接続されてない。このため、アドレスデコーダ23bの
昇圧電源端子13に昇圧電源レベルを与える昇圧回路の負
荷容量は軽減され、昇圧回路のコンデンサの容量を小さ
くすることができる。 なお、記憶セルにデータを書込む場合には、制御信号
を接地電位電源レベルに固定すれば、従来の紫外線消去
型不揮発性半導体記憶装置と同様の動作となる。 ［発明の効果］ 以上、説明したように、本発明によれば、ワード線の
充電期間中の初期は制御手段が第１の給電手段を選択し
て高電位電源レベルによりワード線を充電させ、後期は
制御手段が第２の給電手段を選択して昇圧電源レベルに
よりワード線を充電させるので、第１及び第２の給電手
段の双方から同時にワード線を充電することがないた
め、第２の給電手段に昇圧電源レベルを与える昇圧回路
の負荷容量は低減される。このため、昇圧回路内部のコ
ンデンサの容量を小さくすることができるので、半導体
チップ面積を低減することが可能となり、半導体チップ
の製造コストを低減することができる。
し、特に、読出時においてもワード線充電用の昇圧回路
を使用する紫外線消去型不揮発性半導体記憶装置に関す
る。 ［従来の技術］ 第２図は従来の一般的な紫外線消去型不揮発性半導体
記憶装置を示す回路図である。記憶セル行列16の各行に
属する複数個の記憶セル６（図には１個のみ示す）はそ
のコントロールゲートが１本のワード線14に共通接続さ
れ、各列に属する複数個の記憶セル６（図には１個のみ
示す）はそのドレインが１本のビット線15に共通接続さ
れている。このようなワード線14及びビット線15が夫々
複数本配設されて記憶セル行列16が構成されている。 各ワード線14には高電位電源側アドレスデコーダ17a
及び昇圧電源側アドレスデコーダ17bが接続されてお
り、従って、記憶セル行列16には、このような高電位電
源側アドレスデコーダ17a及び昇圧電源側アドレスデコ
ーダ17bがその行分だけ複数個配設されている。 アドレス信号入力端子1a,1b,1cにはアドレス信号a,b,
cが入力される。NAND回路３の入力端はアドレス信号入
力端子1a,1b,1cに接続され、出力端はインバータ４の入
力端に接続されている。インバータ４の出力端はＮチャ
ネルデプレション型MOSFET（以下、NDFETという）５を
介してワード線14の一端に接続されている、NDFET5のゲ
ートは接地されている。 ワード線14の他端と昇圧電源端子13との間にはＰチャ
ネルMOSFET（以下、PFETという）8,9,10が直列に接続さ
れており、PFET8,9,10のゲートは夫々アドレス信号入力
端子2a,2b,2cに接続されている。アドレス信号入力端子
2a,2b,2cには夫々アドレス信号a,b,cの反転信号，
，が入力される。 第３図は昇圧電源端子13に接続される昇圧回路を具体
的に示す回路図である。高電位電源端子21と発振器18と
の間にＮチャネル型MOSFET20及びコンデンサ19が直列に
接続されており、MOSFET20のドレイン及びゲートは高電
位電源端子21に接続されている。MOSFET20のソースとコ
ンデンサ19との節点24はＮチャネル型MOSFET22のゲート
及びドレインに接続され、MOSFET22のソースは昇圧電源
端子13に接続されている。なお、発振器18が発生する電
圧は高電位電源端子21に印加される電圧と同電位又は接
地電位電源レベルである。また、MOSFET20,22の閾値電
圧は夫々VT20,VT22である。 いま、発振器18の出力が接地電位電源レベル（論理値
０）であり、高電位電源端子21に印加される電圧がＶ
（高電位電源レベル又は書込用電源レベル）であるとす
ると、節点24は（Ｖ−VT20）まで充電される。そして、
昇圧電源端子13は（Ｖ−VT20−VT22）まで充電される。
ここで、発振器18の出力が論理値１のＶになると、コン
デンサ19に蓄積されている電荷量は変化しないので、コ
ンデンサ19の電極間電位差が一定となるように節点24の
電位が変化する。つまり、節点24の電位は差等に電圧Ｖ
分だけ上昇して（2V−2T20）となる。そして、昇圧電源
端子13には（2V−VT20−VT22）が現れる。このようにし
て、高電位電源端子21に印加される高電位電源レベル
（又は書込用電源レベル）が昇圧されて昇圧電源端子13
に出力される。 なお、昇圧回路の電流供給能力はコンデンサ19の容量
に比例するので、大きな負荷容量を所定の時間内に所定
のレベルまで充電すためにはコンデンサの容量を大きく
する必要がある。 次に、記憶セルに対する上方の書込み及び消去につい
て説明する。各記憶セルのフローティングゲートに電荷
を蓄積されるか又は電荷を散失させることにより情報が
書込まれ、又は消去される。つまり、記憶セル６のフロ
ーティングゲートの電荷が散失した（電荷が蓄積されて
いない）状態にある場合には、例えば、この記憶セルは
消去状態であり論理値１を記録したと定義する。一方、
そのフローティングゲートに負電荷が蓄積されている状
態の記憶セルは書込み状態であり論理値０を記憶してい
ると定義する。 全記憶セルを消去する場合には、全記憶セルに紫外線
を照射して、各記憶セルのフローティングゲートの電荷
を散失した状態にする。 次に、記憶セル６に情報を書込む場合について説明す
る。書込時においては、論理値が１のアドレス信号a,b,
cのレベルは、例えば、6Vの高電位電源レベルであり、
ビット線15及び昇圧回路の高電位電源端子21に、例え
ば、13Vの書込用電源レベルを印加する。そして、この
書込用電源レベルを昇圧する昇圧回路の出力は、例え
ば、19Vとなり、この19Vの昇圧電源レベルが昇圧電源端
子13に与えられる。 初期状態においては、ワード線14及びビット線15は共
に非選択（接地電位電源レベル）であるとする。いま、
論理値が１のアドレス信号a,b,cが夫々アドレス信号入
力端子1a,1b,1cに入力され、その反転信号である論理値
が０（接地電位電源レベル）のアドレス信号，，
が夫々アドレス信号入力端子2a,2b,2cに入力されると、
NAND回路３の出力は論理値０となり、インバータ４の出
力は論理値１（高電位電源レベル）となる。NDFET5の閾
値をVT5とすると、インバータ４の出力によりワード線1
4は|VT5|のレベルまで充電される。 一方、アドレス信号入力端子2a,2b,2cには夫々論理値
０（接地電位電源レベル）のアドレス信号，，が
入力されるので、PFET8,9,10はいずれもオン状態にな
り、ワード線14は昇圧電源端子13に印加される昇圧電源
レベルまで充電される。このように、ワード線14は、接
地電位電源レベルから|VT5|のレベルまではインバータ
４及び昇圧電源端子13の双方から充電され、|VT5|のレ
ベルから昇圧電源レベルまでは昇圧電源端子13から充電
される。 また、ビット線15には書込用電源が接続されるので、
記憶セル６のコントロールゲートには昇圧電源レベルが
印加され、ドレインには書込用電源レベルが印加され、
ソースは接地電位電源レベルとなる。このため、ソース
からドレインへ電子が流れ、その一部がコントロールゲ
ートに引寄せられておりフローティングゲートに蓄積さ
れる。これにより、記憶セル６は論理値０が書込まれ
る。 次に、記憶セル６に記憶されたデータ読出す場合につ
いて説明する。一般に、記憶セルのフローティングゲー
トに電荷が蓄積されていない場合には、その記憶セルの
閾値は約3Vであり、フローティングゲートに電子が蓄積
されている場合には、その記憶セルの閾値は約8Vであ
る。従って、記憶セル６に記憶されたデータを読出す場
合には、そのコントロールゲートに3Vと8Vとの中間の電
圧を印加し、ビット線15に読出用電圧（例えば、1V）を
印加して記憶セルに流れる電流の有無を検知すればよ
い。 読出し時においては、論理値が１のアドレス信号a,b,
c及び昇圧回路の高電位電源端子21のレベルは、例え
ば、2.5Vの高電位電源レベルであり、ビット線15のレベ
ルは1Vの読出し用電源レベルである。そして、昇圧回路
は高電位電源レベルの電圧を昇圧して昇圧電源端子13に
与える。この昇圧電源レベルは約5Vであり、このよう
に、読出し時にも昇圧回路を使用することにより、高電
位電源レベルが2.5Vのように低電圧であっても、コント
ロールゲートに３乃至8Vの所要の電圧が与えられ、低電
圧動作が可能になる。 読出し時も書込み時と同様の動作によりワード線14が
充電される。つまり、初期状態はワード線14及びビット
線15が共に接地電位電源レベルであるとする。そして、
論理値１のアドレス信号a,b,cを夫々アドレス信号入力
端子1a,1b,1cに入力する。これにより、インバータ４の
出力が論理値１（高電位電源レベル）となり、ワード線
14には|VT5|が印加される。一方、PFET8,9,10には論理
値が０（接地電位電源レベル）のアドレス信号，，
が入力されるので、PFET8,9,10はオンとなり、昇圧電
源端子13からもワード線14は充電される。このように、
ワード線14は接地電位電源レベルから|VT5|のレベルま
ではインバータ４と昇圧電源端子13との双方から充電さ
れ、|VT5|のレベルから昇圧電源端子13のレベルまでは
昇圧電源端子13から充電される。 このようにして、記憶セル６のコントロールゲートに
5Vの昇圧電源レベルが印加されるので、ビット線に1Vの
電圧を印加した場合にビット線に流れる電流の有無によ
り、記憶された論理値0,1が読出される。 なお、読出し時においては、アドレス信号入力端子2
a,2b,2cに入力される論理値が１のアドレス信号，
，のレベルは高電位電源レベルの2.5Vではなく、昇
圧電源端子13のレベル（5V）と同一にされる。これによ
り、PFET8,9,10が論理値１の場合に確実にオフとなる。 ［発明が解決しようとする問題点］ しかしながら、上述したように、従来の紫外線消去型
不揮発性半導体記憶装置においては、ワード線を接地電
位電源レベルから|VT5|のレベルまで充電する期間は、
ワード線には高電位電源レベルを与えるアドレス信号入
力端子1a,1b,1c及び昇圧電源レベルを与える昇圧電源端
子13の双方が接続される。このため、この期間はドレス
デコーダ17bの昇圧電源端子13に昇圧電源レベルを供給
する昇圧回路の負荷容量が大きくなるので、ワード線を
所定のレベルまで充電するための長時間を必要とする。 書込時の一般的な動作速度は一回の書込み当たり約１
ミリ秒である。これはワード線を昇圧電源端子の電圧レ
ベルまで充電するのに十分な時間であるので、昇圧回路
の負荷容量がかなり大きい場合においても、十分書込可
能である。 しかし、読出し時の動作速度は数百ナノ秒であり、短
時間にワード線を昇圧電源レベルまで充電する必要があ
る。しかも、ワード線を接地電位から|VT5|のレベルま
で充電する期間は昇圧回路の負荷容量が大きくなる。昇
圧回路（第３図参照）の電源供給能力はコンデンサ19の
容量に比例することから、大きな負荷容量を短時間に所
定のレベルまで充電するためには、昇圧回路のコンデン
サ19の容量を大きくする必要があり、チップ面積が増大
するという問題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、昇圧回路の負荷容量を低減することにより昇圧回路
のコンデンサの容量を小さくすることができ、これによ
り、チップ面積を低減することができる紫外線消去型不
揮発性半導体記憶装置を提供することを目的とする。 ［問題点を解決するための手段］ 本発明に係る紫外線消去型不揮発性半導体記憶装置
は、記憶セル行列の各行に属する記憶セルに共通接続さ
れる各ワード線の一端に第一のスイッチ手段を介して接
続され、高電位電源レベルの電圧によりこのワード線を
充電する第１の給電手段と、前記高電位電源レベルの電
圧を昇圧する昇圧回路と、前記各ワード線の他端に第２
のスイッチ手段を解いて接続され、前記昇圧回路から得
られる昇圧電源レベルの電圧によりこのワード線を充電
する第２の給電手段と、充電期間においてその初期に前
記第１のスイッチ手段を導通し、前記第２のスイッチ手
段を遮断させることにより、前記第１の給電手段を選択
して高電位電源電圧によりワード線を充電させ、後期に
前記第１のスイッチ手段を遮断し、第２のスイッチ手段
を導通することにより、前記第２の供給手段を選択して
昇圧電源電圧を選択されたワード線のみに供給してワー
ド線を充電させる制御手段と、を有することを特徴とす
る。 ［作用］ 本発明においては、記憶セルに憶された情報を読出す
場合には、記憶セルに接続されたワード線を第１又は第
２の給電手段により充電する。この場合に、制御手段は
ワード線の充電期間の初期においては第１の給電手段を
選択してワード線を高電位電源レベルにより充電させ、
後期においては第２の給電手段を選択して前記高電位電
源レベルの電圧を昇圧した昇圧電源レベルによりワード
線を充電させる。これにより、第１及び第２の給電手段
の双方によりワード線を同時に充電する場合に比して、
第２の給電手段に昇圧電源レベルの電圧を与える昇圧回
路の負荷容量が低減されるので、昇圧回路の駆動能力は
小さくてもワード線を短時間で充電することができる。
このため、昇圧回路のコンデンサの容量を小さくするこ
とができ、チップの小型化が可能である。 ［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。第１図は本発明の第１の実施例に係る紫外線
消去型不揮発性半導体記憶装置を示す回路図である。記
憶セル行列16の各列に属する複数個の記憶セル６（図に
は１個のみ示す）のドレインは各ビット線15に共通接続
され、各行に属する複数個の記憶セル６（図には１個の
み示す）のコントロールゲートは各ワード線14に共通接
続されていると共に、全記憶セルのソースは接地されて
いる。各ワード線14の両端には夫々第１及び第２の給電
手段である高電位電源側アドレスデコーダ23a及び昇圧
電源側アドレスデコーダ23bが接続されている。従っ
て、記憶セル行列16には、このような高電位電源側アド
レスデコーダ23a及び昇圧電源側23bがその行分だけ複数
個配設されている。 NAND回路３の入力端はアドレス信号入力端子1a,1b,1c
に接続され、出力端はインバータ４の入力端に接続され
ている。インバータ４の出力端はNDFET25を介してワー
ド線14の一端に接続されている。NDFET25のゲートは制
御信号入力端子11に接続されている。アドレス信号入力
端子1a,1b,1c、NAND回路３、インバータ４及びNDFET25
により、第１の給電手段であるアドレスデコーダ23aが
構成される。 ワード線14の他端と昇圧電源端子13との間には第２の
給電手段である昇圧電源側アドレスデコーダ23bのPFET
7,8,9,10が直列に接続されている。PFET7のゲートは制
御信号入力端子12に接続されており、PFET8,9,10のゲー
トは夫々アドレス信号入力端子2a,2b,2cに接続されてい
る。昇圧電源端子13には昇圧回路（第３図参照）から昇
圧電源レベルが印加されるようになっている。 次に、このように構成された紫外線消去型不揮発性半
導体記憶装置の読出し動作について説明する。読出し時
においては、アドレス信号a,b,c及び昇圧回路（第３
図）の高電位電源端子21のレベルは、例えば、2.5Vの高
電位電源レベルであり、ビット線のレベルは、例えば、
1Vの読出し用電源レベルである。そして、高電位電源レ
ベルの電圧を昇圧して得た昇圧電源レベルは約5Vであ
る。 先ず、アドレス信号入力端子1a,1b,1cに入力されるア
ドレス信号a,b,cを論理値１にする。これにより、NAND
回路３の出力が論理値０（接地電位電源レベル）にな
り、更に、インバータ４の出力が論理値１（高電位電源
レベル）になる。この場合に、制御信号は論理値１（昇
圧電源レベル）になっており、この制御信号が制御信号
入力端子11,12に入力されている。従って、NDFET25はオ
ン状態であるから、ワード線14はNDFET25を介して、イ
ンバータ４により高電位電源レベル（2.5V）まで充電さ
れる。制御信号はワード線14が高電位電源レベルに達す
るまでの所定時間論理値１を維持する。一方、アドレス
信号a,b,cの反転信号である論理値が０（接地電位電源
レベル）のアドレス信号，，がアドレス信号入力
端子2a,2b,2cに入力されるので、PFET8,9,10はオン状態
になる。しかし、ワード線14が高電位電源レベル（2.5
V）に充電されるまでは制御信号は論理値１（昇圧電源
レベル）を保持するので、PFET7のゲートには論理値１
が入力される。このため、PFET7はこの期間中オフ状態
である。従って、昇圧電源端子13の電圧はワード線14に
は印加されない。 そして、ワード線14が充電されて高電位電源レベル
（2.5V）に達すると、制御信号は論理値０（接地電位電
源レベル）になり、PFET7はオンとなる。一方、NDFET25
の閾値VT25の絶対値|VT25|を高電位電源レベルよりも小
さい値に設定しておけば、制御信号が論理値０となるこ
とにより、制御信号入力端子11を介してゲートに論理値
０が与えられたNDFET25はオフ状態になる。これによ
り、ワード線14はインバータ４からは充電されない。 従って、爾後、ワード線14は昇圧電源端子13の昇圧電
源レベルにより、PFET7,8,9,10を介して充電される。こ
うして、ワード線14は高電位電源レベルまで充電され
る。このように、ワード線14は接地電位電源レベルから
高電位電源レベルまでは、インバータ４により充電さ
れ、高電位電源レベルから昇圧電源端子13の昇圧電源レ
ベルまでは、昇圧電源端子13から充電されることにな
る。従って、ワード線14はインバータ４及び昇圧電源端
子13の双方から同時に充電されることはなく、昇圧回路
が昇圧電源端子13を介してワード線14に接続されるとき
には、高電位電源側アドレスデコーダ23aはワード線14
に接続されてない。このため、アドレスデコーダ23bの
昇圧電源端子13に昇圧電源レベルを与える昇圧回路の負
荷容量は軽減され、昇圧回路のコンデンサの容量を小さ
くすることができる。 なお、記憶セルにデータを書込む場合には、制御信号
を接地電位電源レベルに固定すれば、従来の紫外線消去
型不揮発性半導体記憶装置と同様の動作となる。 ［発明の効果］ 以上、説明したように、本発明によれば、ワード線の
充電期間中の初期は制御手段が第１の給電手段を選択し
て高電位電源レベルによりワード線を充電させ、後期は
制御手段が第２の給電手段を選択して昇圧電源レベルに
よりワード線を充電させるので、第１及び第２の給電手
段の双方から同時にワード線を充電することがないた
め、第２の給電手段に昇圧電源レベルを与える昇圧回路
の負荷容量は低減される。このため、昇圧回路内部のコ
ンデンサの容量を小さくすることができるので、半導体
チップ面積を低減することが可能となり、半導体チップ
の製造コストを低減することができる。
【図面の簡単な説明】
第１図は本発明の実施例に係る紫外線消去型不揮発性半
導体記憶装置を示す回路図、第２図は従来の紫外線消去
型不揮発性半導体記憶装置を示す回路図、第３図は昇圧
回路を示す回路図である。 1a,1b,1c,2a,2b,2c;アドレス信号入力端子、3;NAND回
路、4;インバータ、5,25;Nチャネルデプレション型MOSF
ET（NDFET）、6;記憶セル、7,8,9,10;Pチャネル型MOSFE
T（PFET）、11,12;制御信号入力端子、13;昇圧電源端
子、14;ワード線、15;ビット線、16;記憶セル行列、17
a,17b,23a,23b;アドレスデコーダ、18;発振器、19;コン
デンサ、20,22;Nチャネル型MOSFET、21;高電位電源端
子、24;節点
導体記憶装置を示す回路図、第２図は従来の紫外線消去
型不揮発性半導体記憶装置を示す回路図、第３図は昇圧
回路を示す回路図である。 1a,1b,1c,2a,2b,2c;アドレス信号入力端子、3;NAND回
路、4;インバータ、5,25;Nチャネルデプレション型MOSF
ET（NDFET）、6;記憶セル、7,8,9,10;Pチャネル型MOSFE
T（PFET）、11,12;制御信号入力端子、13;昇圧電源端
子、14;ワード線、15;ビット線、16;記憶セル行列、17
a,17b,23a,23b;アドレスデコーダ、18;発振器、19;コン
デンサ、20,22;Nチャネル型MOSFET、21;高電位電源端
子、24;節点
Claims (1)
- (57)【特許請求の範囲】 １．記憶セル行列の各行に属する記憶セルに共通接続さ
れる各ワード線の一端に第一のスイッチ手段を介して接
続され、高電位電源レベルの電圧によりこのワード線を
充電する第１の給電手段と、前記高電位電源レベルの電
圧を昇圧する昇圧回路と、前記各ワード線の他端に第２
のスイッチ手段を介して接続され、前記昇圧回路から得
られる昇圧電源レベルの電圧によりこのワード線を充電
する第２の給電手段と、充電期間においてその初期に前
記第１のスイッチ手段を導通し、前記第２のスイッチ手
段を遮断させることにより、前記第１の給電手段を選択
して高電位電源電圧によりワード線を充電させ、後期に
前記第１のスイッチ手段を遮断し、第２のスイッチ手段
を導通することにより、前記第２の供給手段を選択して
昇圧電源電圧を選択されたワード線のみに供給してワー
ド線を充電させる制御手段と、を有することを特徴とす
る紫外線消去型不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30117287A JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30117287A JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143098A JPH01143098A (ja) | 1989-06-05 |
| JP2690487B2 true JP2690487B2 (ja) | 1997-12-10 |
Family
ID=17893658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30117287A Expired - Lifetime JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690487B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124097A (ja) * | 1984-07-11 | 1986-02-01 | Mitsubishi Electric Corp | 半導体メモリ装置の高電圧選択回路 |
-
1987
- 1987-11-28 JP JP30117287A patent/JP2690487B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143098A (ja) | 1989-06-05 |
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