JPH01143098A - 紫外線消去型不揮発性半導体記憶装置 - Google Patents
紫外線消去型不揮発性半導体記憶装置Info
- Publication number
- JPH01143098A JPH01143098A JP62301172A JP30117287A JPH01143098A JP H01143098 A JPH01143098 A JP H01143098A JP 62301172 A JP62301172 A JP 62301172A JP 30117287 A JP30117287 A JP 30117287A JP H01143098 A JPH01143098 A JP H01143098A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- word line
- level
- supply level
- high potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000011159 matrix material Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 abstract description 14
- 210000004027 cell Anatomy 0.000 description 31
- 238000010586 diagram Methods 0.000 description 6
- 210000000352 storage cell Anatomy 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は紫外線消去型不揮発性半導体記憶装置に関し、
特に、読出時においてもワード線充電用の昇圧回路を使
用する紫外線消去型不揮発性半導体記憶装置に関する。
特に、読出時においてもワード線充電用の昇圧回路を使
用する紫外線消去型不揮発性半導体記憶装置に関する。
［従来の技術］
第２図は従来の一般的な紫外線消去型不揮発性半導体記
憶装置を示す回路図である。記憶セル行列１６の各行に
属する複数個の記憶セル６（図には１個のみ示す）はそ
のコントロールゲートが１本のワード線１４に共通接続
され、各列に属する複数個の記憶セル６（図には１個の
み示す）はそのドレインが１本のビット線１５に共通接
続されている。このようなワード線１４及びビット線１
５が夫々複数本配設されて記憶セル行列１６が構成され
ている。
憶装置を示す回路図である。記憶セル行列１６の各行に
属する複数個の記憶セル６（図には１個のみ示す）はそ
のコントロールゲートが１本のワード線１４に共通接続
され、各列に属する複数個の記憶セル６（図には１個の
み示す）はそのドレインが１本のビット線１５に共通接
続されている。このようなワード線１４及びビット線１
５が夫々複数本配設されて記憶セル行列１６が構成され
ている。
各ワード線１４には高電位電源側アドレスデコーダ１７
ａ及び昇圧電源側アドレスデコーダ１７ｂが接続されて
おり、従って、記憶セル行列１６には、このような高電
位電源側アドレスデコーダ１７ａ及び昇圧電源側アドレ
スデコーダ１７ｂがその性分だけ複数個配設されている
。
ａ及び昇圧電源側アドレスデコーダ１７ｂが接続されて
おり、従って、記憶セル行列１６には、このような高電
位電源側アドレスデコーダ１７ａ及び昇圧電源側アドレ
スデコーダ１７ｂがその性分だけ複数個配設されている
。
アドレス信号入力端子１ａ、ｌｂ、ｌｃにはアドレス信
号ａ、ｂ、ｃが入力される。ＮＡＮＤ回路３の入力端は
アドレス信号入力端子１ａ、ｌｂ。
号ａ、ｂ、ｃが入力される。ＮＡＮＤ回路３の入力端は
アドレス信号入力端子１ａ、ｌｂ。
１ｃに接続され、出力端はインバータ４の入力端に接続
されている。インバータ４の出力端はＮチャネルデプレ
ション型ＭＯ８ＦＥＴ （以下、ＮＤＦＥＴという）５
を介してワード線１４の一端に接続されている、ＮＤＦ
ＥＴ５のゲートは接地されている。
されている。インバータ４の出力端はＮチャネルデプレ
ション型ＭＯ８ＦＥＴ （以下、ＮＤＦＥＴという）５
を介してワード線１４の一端に接続されている、ＮＤＦ
ＥＴ５のゲートは接地されている。
ワード線１４の他端と昇圧電源端子１３との間にはＰチ
ャネルＭＯ３ＦＥＴ （以下、ＰＦＥＴという）８．９
．１０が直列に接続されており、ＰＦＥＴＲ，９，１０
のゲートは夫々アドレス信号入力端子２ａ、２ｂ、２ｃ
に接続されている。アドレス信号入力端子２ａ、２ｂ、
２ｃには夫々アドレス信号ａ、ｂ、ｃの反転信号ａ、ｂ
、ｃが入力される。
ャネルＭＯ３ＦＥＴ （以下、ＰＦＥＴという）８．９
．１０が直列に接続されており、ＰＦＥＴＲ，９，１０
のゲートは夫々アドレス信号入力端子２ａ、２ｂ、２ｃ
に接続されている。アドレス信号入力端子２ａ、２ｂ、
２ｃには夫々アドレス信号ａ、ｂ、ｃの反転信号ａ、ｂ
、ｃが入力される。
第３図は昇圧電源端子１３に接続される昇圧回路を具体
的に示す回路図である。高電位電源端子２１と発振器１
８との間にＮチャネル型ＭＯＳＦＥＴ２０及びコンデン
サ１９が直列に接続されており、ＭＯＳＦＥＴ２０のド
レイン及びゲートは高電位電源端子２１に接続されてい
る。ＭＯＳＦＥＴ２０のソースとコンデンサ１９との節
点２４はＮチャネル型ＭＯＳＦＥＴ２２のゲート及びト
レインに接続され、ＭＯＳＦＥＴ２２のソースは昇圧電
源端子１３に接続されている。なお、発振器１８が発生
する電圧は高電位電源端子２１に印加される電圧と同電
圧又は接地電位電源レベルである。また、ＭＯＳＦＥＴ
２０．２２の閾値電圧は夫々ＶＴ２０ 、 ＶＴ２２で
ある。
的に示す回路図である。高電位電源端子２１と発振器１
８との間にＮチャネル型ＭＯＳＦＥＴ２０及びコンデン
サ１９が直列に接続されており、ＭＯＳＦＥＴ２０のド
レイン及びゲートは高電位電源端子２１に接続されてい
る。ＭＯＳＦＥＴ２０のソースとコンデンサ１９との節
点２４はＮチャネル型ＭＯＳＦＥＴ２２のゲート及びト
レインに接続され、ＭＯＳＦＥＴ２２のソースは昇圧電
源端子１３に接続されている。なお、発振器１８が発生
する電圧は高電位電源端子２１に印加される電圧と同電
圧又は接地電位電源レベルである。また、ＭＯＳＦＥＴ
２０．２２の閾値電圧は夫々ＶＴ２０ 、 ＶＴ２２で
ある。
いま、発振器１８の出力が接地電位電源レベル（論理値
０）であり、高電位電源端子２１に印加される電圧が■
（高電位電源レベル又は書込用電源レベル）であるとす
ると、節点２４は（Ｖ−ＶＴ２０）まで充電される。そ
して、昇圧電源端子１３は（Ｖ ＶＴ２０ ＶＴ２
２ ）まで充電される。
０）であり、高電位電源端子２１に印加される電圧が■
（高電位電源レベル又は書込用電源レベル）であるとす
ると、節点２４は（Ｖ−ＶＴ２０）まで充電される。そ
して、昇圧電源端子１３は（Ｖ ＶＴ２０ ＶＴ２
２ ）まで充電される。
ここで、発振器１８の出力が論理値１のＶになると、コ
ンデンサ１９に蓄積されている電荷量は変化しないので
、コンデンサ１９の電極間電位差が一定となるように節
点２４の電位が変化する。つまり、節点２４の電位は更
に電圧Ｖ分だけ上昇して（２Ｖ −ＶＴ２０ ）となる
。そして、昇圧電源端子１３には＜２ＶＶｔ□。−■１
□２）が現れる。
ンデンサ１９に蓄積されている電荷量は変化しないので
、コンデンサ１９の電極間電位差が一定となるように節
点２４の電位が変化する。つまり、節点２４の電位は更
に電圧Ｖ分だけ上昇して（２Ｖ −ＶＴ２０ ）となる
。そして、昇圧電源端子１３には＜２ＶＶｔ□。−■１
□２）が現れる。
このようにして、高電位電源端子２１に印加される高電
位電源レベル（又は書込用電源レベル）が昇圧されて昇
圧電源端子１３に出力される。
位電源レベル（又は書込用電源レベル）が昇圧されて昇
圧電源端子１３に出力される。
なお、昇圧回路の電流供給能力はコンデンサ１９の容量
に比例するので、大きな負荷容量を所定の時間内に所定
のレベルまで充電するためにはコンデンサの容量を大き
くする必要がある。
に比例するので、大きな負荷容量を所定の時間内に所定
のレベルまで充電するためにはコンデンサの容量を大き
くする必要がある。
次に、記憶セルに対する情報の書込み及び消去について
説明する。各記憶セルのフローティングゲートに電荷を
蓄積させるか又は電荷を散失させることにより情報が書
込まれ、又は消去される。
説明する。各記憶セルのフローティングゲートに電荷を
蓄積させるか又は電荷を散失させることにより情報が書
込まれ、又は消去される。
つまり、記憶セル６のフローティングゲートの電荷が散
失した（電荷が蓄積されていない）状態にある場合には
、例えば、この記憶セルは消去状態であり論理値１を記
憶したと定義する。一方、そのフローティングゲートに
負電荷が蓄積されている状態の記憶セルは書込み状態で
あり論理値Ｏを記憶していると定義する。
失した（電荷が蓄積されていない）状態にある場合には
、例えば、この記憶セルは消去状態であり論理値１を記
憶したと定義する。一方、そのフローティングゲートに
負電荷が蓄積されている状態の記憶セルは書込み状態で
あり論理値Ｏを記憶していると定義する。
全記憶セルを消去する場合には、全記憶セルに紫外線を
照射して、各記憶セルのフローティングゲートの電荷を
散失した状態にする。
照射して、各記憶セルのフローティングゲートの電荷を
散失した状態にする。
次に、記憶セル６に情報を書込む場合について説明する
。書込時においては、論理値が１のアドレス信号ａ、ｂ
、ｃのレベルは、例えば、６ｖの高電位電源レベルであ
り、ビット線１５及び昇圧回路の高電位電源端子２１に
、例えば、１３Ｖの書込用電源レベルを印加する。そし
て、この書込用電源レベルを昇圧する昇圧回路の出力は
、例えば、１９Ｖとなり、この１９Ｖの昇圧電源レベル
が昇圧電源端子１３に与えられる。
。書込時においては、論理値が１のアドレス信号ａ、ｂ
、ｃのレベルは、例えば、６ｖの高電位電源レベルであ
り、ビット線１５及び昇圧回路の高電位電源端子２１に
、例えば、１３Ｖの書込用電源レベルを印加する。そし
て、この書込用電源レベルを昇圧する昇圧回路の出力は
、例えば、１９Ｖとなり、この１９Ｖの昇圧電源レベル
が昇圧電源端子１３に与えられる。
初期状態においては、ワード線１４及びビット線１５は
共に非選択（接地電位電源レベル）であるとする。いま
、論理値が１のアドレス信号ａ。
共に非選択（接地電位電源レベル）であるとする。いま
、論理値が１のアドレス信号ａ。
ｂ、ｃが夫々アドレス信号入力端子１ａ、ｌｂ。
１ｃに入力され、その反転信号である論理値が０（接地
電位電源レベル）のアドレス信号ａ、ｂ。
電位電源レベル）のアドレス信号ａ、ｂ。
Ｃが夫々アドレス信号入力端子２ａ、２ｂ、２ｃに入力
されると、ＮＡＮＤ回路３の出力は論理値０となり、イ
ンバータ４の出力は論理値１（高電位電源レベル）とな
る。ＮＤＦＥＴ５の閾値をｖ丁５とすると、インバータ
４の出力によりワード線１４は１Ｖｔｓｌのレベルまで
充電される。
されると、ＮＡＮＤ回路３の出力は論理値０となり、イ
ンバータ４の出力は論理値１（高電位電源レベル）とな
る。ＮＤＦＥＴ５の閾値をｖ丁５とすると、インバータ
４の出力によりワード線１４は１Ｖｔｓｌのレベルまで
充電される。
一方、アドレス信号入力端子２ａ、２ｂ、２ｃには夫々
論理値Ｏ（接地電位電源レベル）のアドレス信号ａ、ｂ
、ｃが入力されるので、ＰＦＥＴ８．９，１．０はいず
れもオン状態になり、ワード線１４は昇圧電源端子１３
に印加される昇圧電源レベルまで充電される。このよう
に、ワード線１４は、接地電位電源レベルから１ＶＴ５
１のレベルまではインバータ４及び昇圧電源端子１３の
双方から充電され、１ＶＴ５１のレベルから昇圧電源レ
ベルまでは昇圧電源端子１３から充電される。
論理値Ｏ（接地電位電源レベル）のアドレス信号ａ、ｂ
、ｃが入力されるので、ＰＦＥＴ８．９，１．０はいず
れもオン状態になり、ワード線１４は昇圧電源端子１３
に印加される昇圧電源レベルまで充電される。このよう
に、ワード線１４は、接地電位電源レベルから１ＶＴ５
１のレベルまではインバータ４及び昇圧電源端子１３の
双方から充電され、１ＶＴ５１のレベルから昇圧電源レ
ベルまでは昇圧電源端子１３から充電される。
また、ビット線１５には書込用電源が接続されるので、
記憶セル６のコントロールゲートには昇圧電源レベルが
印加され、ドレインには書込用電源レベルが印加され、
ソースは接地電位電源レベルとなる。このため、ソース
からドレインへ電子が流れ、その一部がコントロールゲ
ートに引寄せられてフローティングゲートに蓄積される
。これにより、記憶セル６は論理値０が書込まれる。
記憶セル６のコントロールゲートには昇圧電源レベルが
印加され、ドレインには書込用電源レベルが印加され、
ソースは接地電位電源レベルとなる。このため、ソース
からドレインへ電子が流れ、その一部がコントロールゲ
ートに引寄せられてフローティングゲートに蓄積される
。これにより、記憶セル６は論理値０が書込まれる。
次に、記憶セル６に記憶されたデータを読出す場合につ
いて説明する。一般に、記憶セルのフローティングゲー
トに電荷が蓄積されていない場合には、その記憶セルの
閾値は約３Ｖであり、フローティングゲートに電子が蓄
積されている場合には、その記憶セルの閾値は約８Ｖで
ある。従って、記憶セル６に記憶されたデータを読出す
場合には、そのコントロールゲートに３■と８ｖとの中
間の電圧を印加し、ビット線１５に続出用電圧（例えば
、ＩＶ）を印加して記憶セルに流れる電流の有無を検知
すればよい。
いて説明する。一般に、記憶セルのフローティングゲー
トに電荷が蓄積されていない場合には、その記憶セルの
閾値は約３Ｖであり、フローティングゲートに電子が蓄
積されている場合には、その記憶セルの閾値は約８Ｖで
ある。従って、記憶セル６に記憶されたデータを読出す
場合には、そのコントロールゲートに３■と８ｖとの中
間の電圧を印加し、ビット線１５に続出用電圧（例えば
、ＩＶ）を印加して記憶セルに流れる電流の有無を検知
すればよい。
読出し時においては、論理値が１のアドレス信号ａ、ｂ
、ｃ及び昇圧回路の高電位電源端子２１のレベルは、例
えば、２．５■の高電位電源レベルであり、ビット線１
５のレベルは１■の読出し用電源レベルである。そして
、昇圧回路は高電位電源レベルの電圧を昇圧して昇圧電
源端子１３に与える。この昇圧電源レベルは約５ｖであ
り、このように、読出し時にも昇圧回路を使用すること
により、高電位電源レベルが２．５ｖのように低電圧で
あっても、コントロールゲートに３乃至８Ｖの所要の電
圧が与えられ、低電圧動作が可能になる。
、ｃ及び昇圧回路の高電位電源端子２１のレベルは、例
えば、２．５■の高電位電源レベルであり、ビット線１
５のレベルは１■の読出し用電源レベルである。そして
、昇圧回路は高電位電源レベルの電圧を昇圧して昇圧電
源端子１３に与える。この昇圧電源レベルは約５ｖであ
り、このように、読出し時にも昇圧回路を使用すること
により、高電位電源レベルが２．５ｖのように低電圧で
あっても、コントロールゲートに３乃至８Ｖの所要の電
圧が与えられ、低電圧動作が可能になる。
読出し時も書込み時と同様の動作によりワード線１４が
充電される。つまり、初期状態はワード線１４及びビッ
ト線１５が共に接地電位電源レベルであるとする。そし
て、論理値１のアドレス信号ａ、ｂ、ｃを夫々アドレス
信号入力端子１ａ。
充電される。つまり、初期状態はワード線１４及びビッ
ト線１５が共に接地電位電源レベルであるとする。そし
て、論理値１のアドレス信号ａ、ｂ、ｃを夫々アドレス
信号入力端子１ａ。
ｌｂ、ｌｃに入力する。これにより、インバータ４の出
力が論理値１（高電位電源レベル）となり、ワード線１
４にはＩＶＴ５１が印加される。一方、ＰＦＥＴ８，９
．１０には論理値がＯ（接地電位電源レベル）のアドレ
ス信号ａ、ｂ、ｃが入力されるので、ＰＦＥ７８．９．
１０はオンとなり、昇圧電源端子１３からもワード線１
４は充電される。このように、ワード線１４は接地電位
Ｓ源しベルから１■↑５１のレベルまではインバータ４
と昇圧電源端子１３との双方から充電され、１Ｖ７５１
のレベルから昇圧電源端子１３のレベルまでは昇圧電源
端子１３から充電される。
力が論理値１（高電位電源レベル）となり、ワード線１
４にはＩＶＴ５１が印加される。一方、ＰＦＥＴ８，９
．１０には論理値がＯ（接地電位電源レベル）のアドレ
ス信号ａ、ｂ、ｃが入力されるので、ＰＦＥ７８．９．
１０はオンとなり、昇圧電源端子１３からもワード線１
４は充電される。このように、ワード線１４は接地電位
Ｓ源しベルから１■↑５１のレベルまではインバータ４
と昇圧電源端子１３との双方から充電され、１Ｖ７５１
のレベルから昇圧電源端子１３のレベルまでは昇圧電源
端子１３から充電される。
このようにして、記憶セル６のコントロールゲートに５
■の昇圧電源レベルが印加されるので、ビット線にＩＶ
の電圧を印加した場合にビット線に流れる電流の有無に
より、記憶された論理値０゜１が読出される。
■の昇圧電源レベルが印加されるので、ビット線にＩＶ
の電圧を印加した場合にビット線に流れる電流の有無に
より、記憶された論理値０゜１が読出される。
なお、読出し時においては、アドレス信号入力端子２ａ
、２ｂ、２ｃに入力される論理値が１のアドレス信号ａ
、ｂ、ｃのレベルは高電位電源レベルの２．５■ではな
く、昇圧電源端子１３のレベル（５Ｖ）と同一にされる
。これにより、ＰＦＥＴ８，９．１０が論理値１の場合
に確実にオフとなる。
、２ｂ、２ｃに入力される論理値が１のアドレス信号ａ
、ｂ、ｃのレベルは高電位電源レベルの２．５■ではな
く、昇圧電源端子１３のレベル（５Ｖ）と同一にされる
。これにより、ＰＦＥＴ８，９．１０が論理値１の場合
に確実にオフとなる。
［発明が解決しようとする問題点］
しかしながら、上述したように、従来の紫外線消去型不
揮発性半導体記憶装置においては、ワード線を接地電位
電源レベルから１ＶＴ５１のレベルまで充電する期間は
、ワード線には高電位電源しベルを与えるアドレス信号
入力端子１ａ、ｌｂ。
揮発性半導体記憶装置においては、ワード線を接地電位
電源レベルから１ＶＴ５１のレベルまで充電する期間は
、ワード線には高電位電源しベルを与えるアドレス信号
入力端子１ａ、ｌｂ。
ＩＣ及び昇圧電源レベルを与える昇圧電源端子１３の双
方が接続される。このため、この期間はアドレスデコー
ダ１７ｂの昇圧電源端子１３に昇圧電源レベルを供給す
る昇圧回路の負荷容量が大きくなるので、ワード線を所
定のレベルまで充電するために長時間を必要とする。
方が接続される。このため、この期間はアドレスデコー
ダ１７ｂの昇圧電源端子１３に昇圧電源レベルを供給す
る昇圧回路の負荷容量が大きくなるので、ワード線を所
定のレベルまで充電するために長時間を必要とする。
書込時の一般的な動作速度は一回の書込み当たり約１ミ
リ秒である。これはワード線を昇圧電源端子の電圧レベ
ルまで充電するのに十分な時間であるので、昇圧回路の
負荷容量がかなり大きい場合においても、十分書込可能
である。
リ秒である。これはワード線を昇圧電源端子の電圧レベ
ルまで充電するのに十分な時間であるので、昇圧回路の
負荷容量がかなり大きい場合においても、十分書込可能
である。
しかし、読出し時の動作速度は数百ナノ秒であり、短時
間にワード線を昇圧電源レベルまで充電する必要がある
。しかも、ワード線を接地電位から１ｖ−ｔｓｌのレベ
ルまで充電する期間は昇圧回路の負荷容量が大きくなる
。昇圧回路（第３図参照）の電源供給能力はコンデンサ
１９の容量に比例することから、大きな負荷容量を短時
間に所定のレベルまで充電するためには、昇圧回路のコ
ンデンサ１９の容量を大きくする必要があり、チップ面
積が増大するという問題点がある。
間にワード線を昇圧電源レベルまで充電する必要がある
。しかも、ワード線を接地電位から１ｖ−ｔｓｌのレベ
ルまで充電する期間は昇圧回路の負荷容量が大きくなる
。昇圧回路（第３図参照）の電源供給能力はコンデンサ
１９の容量に比例することから、大きな負荷容量を短時
間に所定のレベルまで充電するためには、昇圧回路のコ
ンデンサ１９の容量を大きくする必要があり、チップ面
積が増大するという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
昇圧回路の負荷容量を低減することにより昇圧回路のコ
ンデンサの容量を小さくすることができ、これにより、
チップ面積を低減することができる紫外線消去型不揮発
性半導体記憶装置を提供することを目的とする。
昇圧回路の負荷容量を低減することにより昇圧回路のコ
ンデンサの容量を小さくすることができ、これにより、
チップ面積を低減することができる紫外線消去型不揮発
性半導体記憶装置を提供することを目的とする。
［問題点を解決するための手段］
本発明に係る紫外線消去型不揮発性半導体記憶装置は、
記憶セル行列の各行に属する記憶セルに共通接続される
各ワード線の一端に接続され高電位電源レベルの電圧に
よりこのワード線を充電する第１の給電手段と、前記高
電位電源レベルの電圧を昇圧する昇圧回路と、前記各ワ
ード線の他端に接続され前記昇圧回路から得られる昇圧
電源レベルの電圧によりこのワード線を充電する第２の
給電手段と、充電期間においてその初期に前記第１の給
電手段を選択し後期に前記第２の給電手段を選択してワ
ード線を充電させる制御手段と、を有することを特徴と
する。
記憶セル行列の各行に属する記憶セルに共通接続される
各ワード線の一端に接続され高電位電源レベルの電圧に
よりこのワード線を充電する第１の給電手段と、前記高
電位電源レベルの電圧を昇圧する昇圧回路と、前記各ワ
ード線の他端に接続され前記昇圧回路から得られる昇圧
電源レベルの電圧によりこのワード線を充電する第２の
給電手段と、充電期間においてその初期に前記第１の給
電手段を選択し後期に前記第２の給電手段を選択してワ
ード線を充電させる制御手段と、を有することを特徴と
する。
［作用コ
本発明においては、記憶セルに記憶された情報を読出す
場合には、記憶セルに接続されたワード線を第１又は第
２の給電手段により充電する。この場合に、制御手段は
ワード線の充電期間の初期においては第１の給電手段を
選択してワード線を高電位電源レベルにより充電させ、
後期においては第２の給電手段を選択して前記高電位電
源レベルの電圧を昇圧した昇圧電源レベルによりワード
線を充電させる。これにより、第１及び第２の給電手段
の双方によりワード線を同時に充電する場合に比して、
第２の給電手段に昇圧電源レベルの電圧を与える昇圧回
路の負荷容量が低減されるので、昇圧回路の駆動能力は
小さくてもワード線を短時間で充電することができる。
場合には、記憶セルに接続されたワード線を第１又は第
２の給電手段により充電する。この場合に、制御手段は
ワード線の充電期間の初期においては第１の給電手段を
選択してワード線を高電位電源レベルにより充電させ、
後期においては第２の給電手段を選択して前記高電位電
源レベルの電圧を昇圧した昇圧電源レベルによりワード
線を充電させる。これにより、第１及び第２の給電手段
の双方によりワード線を同時に充電する場合に比して、
第２の給電手段に昇圧電源レベルの電圧を与える昇圧回
路の負荷容量が低減されるので、昇圧回路の駆動能力は
小さくてもワード線を短時間で充電することができる。
このため、昇圧回路のコンデンサの容量を小さくするこ
とができ、チップの小型化が可能である。
とができ、チップの小型化が可能である。
［実施例］
以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係る紫外線消
去型不揮発性半導体記憶装置を示す回路図である。記憶
セル行列１６の各列に属する複数個の記憶セル６（図に
は１個のみ示す）のドレインは各ビット線１５に共通接
続され、各行に属する複数個の記憶セル６（図には１個
のみ示す）のコントロールゲートは各ワード線１４に共
通接続されていると共に、全記憶セルのソースは接地さ
れている。各ワード線１４の両端には夫々第１及び第２
の給電手段である高電位電源側アドレスデコーダ２３ａ
及び昇圧電源側アドレスデコーダ２３ｂが接続されてい
る。従って、記憶セル行列１６には、このような高電位
電源側アドレスデコーダ２３ａ及び昇圧電源側２３ｂが
その性分だけ複数個配設されている。
明する。第１図は本発明の第１の実施例に係る紫外線消
去型不揮発性半導体記憶装置を示す回路図である。記憶
セル行列１６の各列に属する複数個の記憶セル６（図に
は１個のみ示す）のドレインは各ビット線１５に共通接
続され、各行に属する複数個の記憶セル６（図には１個
のみ示す）のコントロールゲートは各ワード線１４に共
通接続されていると共に、全記憶セルのソースは接地さ
れている。各ワード線１４の両端には夫々第１及び第２
の給電手段である高電位電源側アドレスデコーダ２３ａ
及び昇圧電源側アドレスデコーダ２３ｂが接続されてい
る。従って、記憶セル行列１６には、このような高電位
電源側アドレスデコーダ２３ａ及び昇圧電源側２３ｂが
その性分だけ複数個配設されている。
ＮＡＮＤ回路３の入力端はアドレス信号入力端子１ａ、
ｌｂ、ｌｃに接続され、出力端はインバータ４の入力端
に接続されている。インバータ４の出力端はＮＤＦＥＴ
２５を介してワード線１４の一端に接続されている。Ｎ
ＤＦＥＴ２５のゲートは制御信号入力端子１１に接続さ
れている。アドレス信号入力端子１ａ、ｌｂ、ｌｃ、Ｎ
ＡＮＤ回路３、インバータ４及びＮＤＦＥＴ２５により
、第１の給電手段であるアドレスデコーダ２３ａが構成
される。
ｌｂ、ｌｃに接続され、出力端はインバータ４の入力端
に接続されている。インバータ４の出力端はＮＤＦＥＴ
２５を介してワード線１４の一端に接続されている。Ｎ
ＤＦＥＴ２５のゲートは制御信号入力端子１１に接続さ
れている。アドレス信号入力端子１ａ、ｌｂ、ｌｃ、Ｎ
ＡＮＤ回路３、インバータ４及びＮＤＦＥＴ２５により
、第１の給電手段であるアドレスデコーダ２３ａが構成
される。
ワード線１４の他端と昇圧電源端子１３との間には第２
の給電手段である昇圧電源側アドレスデコーダ２３．ｂ
のＰＦＥＴ、７，８，９．１０が直列に接続されている
。ＰＦＥＴ７のゲートは制御信号入力端子１２に接続さ
れており、Ｐ Ｆ ＥＴ８ 。
の給電手段である昇圧電源側アドレスデコーダ２３．ｂ
のＰＦＥＴ、７，８，９．１０が直列に接続されている
。ＰＦＥＴ７のゲートは制御信号入力端子１２に接続さ
れており、Ｐ Ｆ ＥＴ８ 。
９．１０のゲートは夫々アドレス信号入力端子２ａ、２
ｂ、２ｃに接続されている。昇圧電源端子１３には昇圧
回路（第３図参照）から昇圧電源レベルが印加されるよ
うになっている。
ｂ、２ｃに接続されている。昇圧電源端子１３には昇圧
回路（第３図参照）から昇圧電源レベルが印加されるよ
うになっている。
次に、このように構成された紫外線消去型不揮発性半導
体記憶装置の読出し動作について説明する。読出し時に
おいては、アドレス信号ａ、ｂ。
体記憶装置の読出し動作について説明する。読出し時に
おいては、アドレス信号ａ、ｂ。
Ｃ及び昇圧回路（第３図）の高電位電源端子２１のレベ
ルは、例えば、２．５■の高電位電源レベルであり、ビ
ット線のレベルは、例えば、ＩＶの読出し用電源レベル
である。そして、高電位電源レベルの電圧を昇圧して得
た昇圧電源レベルは約５■である。
ルは、例えば、２．５■の高電位電源レベルであり、ビ
ット線のレベルは、例えば、ＩＶの読出し用電源レベル
である。そして、高電位電源レベルの電圧を昇圧して得
た昇圧電源レベルは約５■である。
先ず、アドレス信号入力端子１ａ、ｌｂ、ｌｃに入力さ
れるアドレス信号ａ、ｂ、ｃを論理値１にする。これに
より、Ｎ Ａ”Ｎ Ｄ回路３の出力が論理値Ｏ（接地電
位電源レベル）になり、更に、インバータ４の出力が論
理値１（高電位電源レベル）になる。この場合に、制御
信号は論理値１（昇圧電源レベル）になっており、この
制御信号が制御信号入力端子１１．１２に入力されてい
る。
れるアドレス信号ａ、ｂ、ｃを論理値１にする。これに
より、Ｎ Ａ”Ｎ Ｄ回路３の出力が論理値Ｏ（接地電
位電源レベル）になり、更に、インバータ４の出力が論
理値１（高電位電源レベル）になる。この場合に、制御
信号は論理値１（昇圧電源レベル）になっており、この
制御信号が制御信号入力端子１１．１２に入力されてい
る。
従って、ＮＤＦＥＴ２５はオン状態であるから、ワード
線１４はＮＤＦＥＴ２５を介して、インバータ４により
高電位電源レベル（２，５Ｖ）まて充電される。制御信
号はワード線１４が高電位電源レベルに達するまでの所
定時間論理値１を維持する。一方、アドレス信号ａ、ｂ
、ｃの反転信号である論理値が０（接地電位電源レベル
）のアドレス信号ａ、ｂ、ｃがアドレス信号入力端子２
ａ。
線１４はＮＤＦＥＴ２５を介して、インバータ４により
高電位電源レベル（２，５Ｖ）まて充電される。制御信
号はワード線１４が高電位電源レベルに達するまでの所
定時間論理値１を維持する。一方、アドレス信号ａ、ｂ
、ｃの反転信号である論理値が０（接地電位電源レベル
）のアドレス信号ａ、ｂ、ｃがアドレス信号入力端子２
ａ。
２ｂ、２ｃに入力されるので、ＰＦＥＴ８，９゜１０は
オン状態になる。しかし、ワード線１４が高電位電源レ
ベル（２，５Ｖ）に充電されるまでは制御信号は論理値
１（昇圧電源レベル）を保持するので、ＰＦＥＴ７のゲ
ートには論理値１が入力される。このため、ＰＦＥＴ７
はこの期間中オフ状態である。従って、昇圧電源端子１
３の電圧はワード線１４には印加されない。
オン状態になる。しかし、ワード線１４が高電位電源レ
ベル（２，５Ｖ）に充電されるまでは制御信号は論理値
１（昇圧電源レベル）を保持するので、ＰＦＥＴ７のゲ
ートには論理値１が入力される。このため、ＰＦＥＴ７
はこの期間中オフ状態である。従って、昇圧電源端子１
３の電圧はワード線１４には印加されない。
そして、ワード線１４が充電されて高電位電源レベル（
２，，５Ｖ）に達すると、制御信号は論理値Ｏ（接地電
位電源レベル）になり、ＰＦＥＴ７はオンとなる。一方
、ＮＤＦＥＴ２５の閾値ＶＴ２５の絶対値ＩＶＴ２５１
を高電位電源レベルよりも小さい値に設定しておけば、
制御信号が論理値０となることにより、制御信号入力端
子１１を介してゲートに論理値０が与えられたＮＤＦＥ
Ｔ２５はオン状態になる。これにより、ワード線１４は
インバータ４からは充電されない。
２，，５Ｖ）に達すると、制御信号は論理値Ｏ（接地電
位電源レベル）になり、ＰＦＥＴ７はオンとなる。一方
、ＮＤＦＥＴ２５の閾値ＶＴ２５の絶対値ＩＶＴ２５１
を高電位電源レベルよりも小さい値に設定しておけば、
制御信号が論理値０となることにより、制御信号入力端
子１１を介してゲートに論理値０が与えられたＮＤＦＥ
Ｔ２５はオン状態になる。これにより、ワード線１４は
インバータ４からは充電されない。
従って、爾後、ワード線１４は昇圧電源端子１３の昇圧
電源レベルにより、ＰＦＥＴ７．８．９゜１０を介して
充電される。こうして、ワード線１４は高電位電源レベ
ルまで充電される。このように、ワード線１４は接地電
位電源レベルから高電位電源レベルまでは、インバータ
４により充電され、高電位電源レベルから昇圧電源端子
１３の昇圧電源レベルまでは、昇圧電源端子１３から充
電されることになる。従って、ワード線１４はインバー
タ４及び昇圧電源端子１３の双方から同時に充電される
ことはなく、昇圧回路が昇圧電源端子１３を介してワー
ド線１４に接続されるときには、高電位電源側アドレス
デコーダ２３ａはワード線１４に接続されていない。こ
のため、アドレスデコーダ２３ｂの昇圧電源端子１３に
昇圧電源レベルを与える昇圧回路の負荷容量は軽減され
、昇圧回路のコンデンサの容量を小さくすることができ
る。
電源レベルにより、ＰＦＥＴ７．８．９゜１０を介して
充電される。こうして、ワード線１４は高電位電源レベ
ルまで充電される。このように、ワード線１４は接地電
位電源レベルから高電位電源レベルまでは、インバータ
４により充電され、高電位電源レベルから昇圧電源端子
１３の昇圧電源レベルまでは、昇圧電源端子１３から充
電されることになる。従って、ワード線１４はインバー
タ４及び昇圧電源端子１３の双方から同時に充電される
ことはなく、昇圧回路が昇圧電源端子１３を介してワー
ド線１４に接続されるときには、高電位電源側アドレス
デコーダ２３ａはワード線１４に接続されていない。こ
のため、アドレスデコーダ２３ｂの昇圧電源端子１３に
昇圧電源レベルを与える昇圧回路の負荷容量は軽減され
、昇圧回路のコンデンサの容量を小さくすることができ
る。
なお、記憶セルにデータを書込む場合には、制御信号を
接地電位電源レベルに固定すれば、従来の紫外線消去型
不揮発性半導体記憶装置と同様の動作となる。
接地電位電源レベルに固定すれば、従来の紫外線消去型
不揮発性半導体記憶装置と同様の動作となる。
［発明の効果］
以上、説明したように、本発明によれば、ワード線の充
電期間中の初期は制御手段が第１の給電手段を選択して
高電位電源レベルによりワード線を充電させ、後期は制
御手段が第２の給電手段を選択して昇圧電源レベルによ
りワード線を充電させるので、第１及び第２の給電手段
の双方から同時にワード線を充電することがないため、
第２の給電手段に昇圧電源レベルを与える昇圧回路の負
荷容量は低減される。このため、昇圧回路内部のコンデ
ンサの容量を小さくすることができるので、半導体チッ
プ面積を低減することが可能となり、半導体チップの製
造コストを低減することができる。
電期間中の初期は制御手段が第１の給電手段を選択して
高電位電源レベルによりワード線を充電させ、後期は制
御手段が第２の給電手段を選択して昇圧電源レベルによ
りワード線を充電させるので、第１及び第２の給電手段
の双方から同時にワード線を充電することがないため、
第２の給電手段に昇圧電源レベルを与える昇圧回路の負
荷容量は低減される。このため、昇圧回路内部のコンデ
ンサの容量を小さくすることができるので、半導体チッ
プ面積を低減することが可能となり、半導体チップの製
造コストを低減することができる。
第１図は本発明の実施例に係る紫外線消去型不揮発性半
導体記憶装置を示す回路図、第２図は従来の紫外線消去
型不揮発性半導体記憶装置を示す回路図、第３図は昇圧
回路を示す回路図である。 ｌａ、ｌｂ、ｌｃ、２ａ、２ｂ、２ｃ；アドレス信号入
力端子、３ 、ＮＡＮＤ回路、４；インバータ、５．２
５．Ｎチャネルデプレション型ＭＯＳＦＥＴ （ＮＤＦ
ＥＴ）、６ ；記憶セル、７，８゜９．１０．Ｐチャネ
ル型ＭＯ３ＦＥＴ （ＰＦＥＴ）、１１，１２．制御信
号入力端子、１３；昇圧電源端子、１４；ワード線、１
５；ビット線、１６；記憶セル行列、１７ａ、１７ｂ、
２３ａ、２３ｂ；アドレスデコーダ、１８；発振器、１
９；コンデンサ、２０，２２；Ｎチャネル型ＭＯＳＦＥ
Ｔ、２１；高電位電源端子、２４；節点出願人 日本電
気アイジ−マイコンシステム株式会社
導体記憶装置を示す回路図、第２図は従来の紫外線消去
型不揮発性半導体記憶装置を示す回路図、第３図は昇圧
回路を示す回路図である。 ｌａ、ｌｂ、ｌｃ、２ａ、２ｂ、２ｃ；アドレス信号入
力端子、３ 、ＮＡＮＤ回路、４；インバータ、５．２
５．Ｎチャネルデプレション型ＭＯＳＦＥＴ （ＮＤＦ
ＥＴ）、６ ；記憶セル、７，８゜９．１０．Ｐチャネ
ル型ＭＯ３ＦＥＴ （ＰＦＥＴ）、１１，１２．制御信
号入力端子、１３；昇圧電源端子、１４；ワード線、１
５；ビット線、１６；記憶セル行列、１７ａ、１７ｂ、
２３ａ、２３ｂ；アドレスデコーダ、１８；発振器、１
９；コンデンサ、２０，２２；Ｎチャネル型ＭＯＳＦＥ
Ｔ、２１；高電位電源端子、２４；節点出願人 日本電
気アイジ−マイコンシステム株式会社
Claims (1)
- 記憶セル行列の各行に属する記憶セルに共通接続される
各ワード線の一端に接続され高電位電源レベルの電圧に
よりこのワード線を充電する第１の給電手段と、前記高
電位電源レベルの電圧を昇圧する昇圧回路と、前記各ワ
ード線の他端に接続され前記昇圧回路から得られる昇圧
電源レベルの電圧によりこのワード線を充電する第２の
給電手段と、充電期間においてその初期に前記第１の給
電手段を選択し後期に前記第２の給電手段を選択してワ
ード線を充電させる制御手段と、を有することを特徴と
する紫外線消去型不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30117287A JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30117287A JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143098A true JPH01143098A (ja) | 1989-06-05 |
| JP2690487B2 JP2690487B2 (ja) | 1997-12-10 |
Family
ID=17893658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30117287A Expired - Lifetime JP2690487B2 (ja) | 1987-11-28 | 1987-11-28 | 紫外線消去型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690487B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124097A (ja) * | 1984-07-11 | 1986-02-01 | Mitsubishi Electric Corp | 半導体メモリ装置の高電圧選択回路 |
-
1987
- 1987-11-28 JP JP30117287A patent/JP2690487B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124097A (ja) * | 1984-07-11 | 1986-02-01 | Mitsubishi Electric Corp | 半導体メモリ装置の高電圧選択回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690487B2 (ja) | 1997-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
| US5640123A (en) | Substrate voltage control circuit for a flash memory | |
| JP3091687B2 (ja) | センス増幅回路 | |
| US7020024B2 (en) | Methods and devices for increasing voltages on non-selected wordlines during erasure of a flash memory | |
| US6529414B2 (en) | Nonvolatile semiconductor memory device including a circuit for providing a boosted potential | |
| US5394372A (en) | Semiconductor memory device having charge-pump system with improved oscillation means | |
| US5701096A (en) | Charge-pump type booster circuit | |
| US6999365B2 (en) | Semiconductor memory device and current mirror circuit | |
| EP0211232B1 (en) | Semiconductor memory in which data readout operation is carried out over wide power voltage range | |
| US5333122A (en) | Electrically erasable and programmable non-volatile semiconductor memory device having word line voltage control circuit using internal voltage booster circuit | |
| JPH0793022B2 (ja) | 半導体メモリ集積回路 | |
| US5592430A (en) | Semiconductor device equipped with simple stable switching circuit for selectively supplying different power voltages | |
| US6515911B2 (en) | Circuit structure for providing a hierarchical decoding in semiconductor memory devices | |
| US5907505A (en) | Power source circuit device used for a semiconductor memory | |
| KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
| US5153854A (en) | EEPROM memory system having selectable programming voltage for low power readability | |
| US6603700B2 (en) | Non-volatile semiconductor memory device having reduced power requirements | |
| KR950000029B1 (ko) | 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 | |
| JPH0814994B2 (ja) | 半導体記憶装置 | |
| US5696461A (en) | Power-on reset circuit | |
| KR100320899B1 (ko) | 불휘발성 반도체 기억 장치 | |
| JP2690487B2 (ja) | 紫外線消去型不揮発性半導体記憶装置 | |
| US6980473B1 (en) | Memory device and method | |
| JPH04229655A (ja) | 不揮発性半導体記憶装置における消去方式 | |
| KR940005695B1 (ko) | 불휘발성 기억소자의 로우 디코더 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |