KR100320899B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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가네꼬 히사시
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Abstract

구성 면적을 보다 작게 하여 보다 고집적화를 가능하게 하는 불휘발성 반도체 기억 장치를 제공한다.
불휘발성 반도체 기억 장치는, 제1 전압(VppH)이 공급되며, 이 제1 전압으로 이루어지는 선택 신호를 워드선(WL)에 인가하는 X 디코더와, 제1 전압(VppH)보다 소정의 전압만큼 낮은 제2 전압(VppL)을 설정하는 전압 설정 회로와, 제2 전압이 공급되며, 선택된 비트선(BL)에 제2 전압으로 이루어지는 제1 신호, 또는 제2 전압보다 낮은 제3 전압으로 이루어지는 제2 신호를 선택적으로 인가하는 열 제어 회로를 구비하고 있다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 플래시 EEPROM과 같은 불휘발성 반도체 기억 장치에 관한 것으로서, 특히 워드선 그룹 선택 기능을 가진 불휘발성 반도체 기억 장치에 관한 것이다.
도 1은 종래의 EEPROM의 요부를 도시한 회로도이다. 이 EEPROM은 복수의 워드선(WL) 및 복수의 비트선(BL)으로 형성된 매트릭스 형태의 각 교차부에 위치한 복수의 불휘발성 메모리 셀을 가진다. EEPROM은 행 방향 (도 1의 수평 방향)으로 연장되는 각각의 워드선(WL)을 통해 각각의 메모리 셀에 접속된 X 디코더(21) 및 워드선(WL)에 수직인 선택선(SL) 및 비트선(BL)을 통해 각각의 메모리 셀에 접속된 열 제어 회로(22)를 가진다. EEPROM은, 또한, 전압 설정 회로(25) 및 이 전압 설정 회로(25)에 필요한 전압을 제공하는 차지 펌프(23)를 가진다.
셀 어레이(CA)는 선택 트랜지스터(STr11, STr12) 및 메모리 셀을 구성하는 셀 트랜지스터(CTr11)를 가진다. 워드선(WL)은 선택 트랜지스터(STr11, STr12)의 각 게이트에 접속된다. 셀 트랜지스터(CTr11)는 플로팅 게이트(FG) 및 콘트롤 게이트(CG)를 가진다. 선택 트랜지스터(STr11, STr12) 및 셀 트랜지스터(CTr11)는 N 채널 MOS 트랜지스터에 의해 형성된다. 선택 트랜지스터(STr11)의 드레인은 선택선(SL)에 접속되고, 그의 소스는 셀 트랜지스터(CTr11)의 콘트롤 게이트(CG)에 접속된다. 선택 트랜지스터(STr12)의 드레인은 비트선(BL)에 접속되고, 그의 소스는 셀 트랜지스터(CTr11)의 드레인에 접속된다.
도 1에는 하나의 셀 트랜지스터(CTr11)가 하나의 선택 트랜지스터(STr11)에 접속되는 예를 도시하였으나, 일반적으로는 복수의 셀 트랜지스터(CTr11)가 하나의 선택 트랜지스터(STr11)에 접속되어 선택선(SL)에 의한 복수의 셀트랜지스터(CTr11)의 일괄 판독 및 기록을 가능하게 한다. 따라서, 하나의 선택선(SL) 및 복수의 비트선(VL)이 하나의 셀 어레이(CA)에 접속되고, 비트선의 수는, 예를 들어 8 내지 32이다.
X 디코더(21)는 인가된 어드레스 신호에 따라 워드선(WL)을 선택하는 기능을 가진다. 열 제어 회로(22)로부터의 선택선(SL)은 인가된 어드레스 신호에 따라 선택된다. 열 제어 회로(22)로부터의 비트선(BL)은 판독 동작 및 기록 동작시에만 신호를 출력하며, 이 신호의 논리 레벨은 기록값에 의해 결정된다. 판독 동작시, 판독 전압(VR) (약 1 V)이 열 제어 회로(22)의 비트선(BL)의 출력에 인가되며, 메모리 셀의 출력의 저장된 정보는 센스 증폭기(SA)에 의해 판정되어 외부에 출력된다. 센스 증폭기(SA)의 출력은, 또한, 어드레스 신호를 디코딩함으로써 얻어진 열 선택 신호에 의해 선택될 수 있다.
전압 설정 회로(25)는 부하 회로(26)를 가진다. 전압 설정 회로(25)는 출력 전압으로서 차지 펌프(23)로부터 인가된 프로그램 전압(VppH) (예를 들어, 약 18 V)을 검출하여, 전압이 소정 전압보다 상승한 경우 차지 펌프의 동작을 정지시키고 전압이 소정 전압 아래로 감소된 경우 차지 펌프의 동작을 재개시킨다. 전압 설정 회로(25)는 프로그램 전압(VppH)을 X 디코더(21) 및 열 제어 회로(22)에 공급한다.
도 2는 기록, 일괄 소거 및 통상 판독의 각 모드하에서 각각의 노드에 인가된 전압의 상태를 도시한 표이다. 상기한 종래의 EEPROM의 동작을 도 2를 참조하여 설명한다.
셀 트랜지스터(CTr11)에 '1'이 기록되는 경우, 각각의 게이트가 워드선(WL)을 통해 프로그램 전압 VppH로 바이어스된 후에, 선택된 메모리 셀의 선택 트랜지스터(STr11, STr12)가 온된다. 열 제어 회로(22)는 선택 트랜지스터(STr11)의 드레인을 선택선(SL)을 통해 0 V로 바이어스하므로, 셀 트랜지스터(CTr11)의 콘트롤 게이트(CG)는 0 V로 바이어스된다. 열 제어 회로(22)는 선택 트랜지스터(STr12)의 드레인을 비트선(BL)을 통해 프로그램 전압 VppH로 동시에 바이어스하므로, 게이트에 인가된 프로그램 전압 VppH로부터 순 방향 전압 강하를 감산함으로써 얻어진 VppL (예를 들어, 약 15 V)이 선택 트랜지스터(STr12)의 소스에 인가된다. 셀 트랜지스터(CTr11)의 드레인은 프로그램 전압(VppL)으로 바이어스되며, 플로팅 게이트(FG)로부터 전하를 추출함으로써 기록이 수행된다. 셀 트랜지스터(CTr11)에 '0'이 기록되는 경우에 선택선(SL) 및 비트선(BL) 모두는 0 V로 바이어스되므로, 셀 트랜지스터(CTr11)의 드레인과 콘트롤 게이트(CG)는 0 V가 된다. 따라서, 플로팅 게이트(FG)로부터 전하가 추출되지 않고 소거 상태 '0'이 유지된다. 이것은 비선택 셀 트랜지스터(CTr11)에도 적용가능하다.
하나의 선택 트랜지스터(STr11)에 접속된 복수의 셀 트랜지스터(CTr11)가 일괄 소거되는 경우, 각각의 게이트를 워드선(WL)을 통해 프로그램 전압(VppH)으로 바이어스함으로써, 선택된 메모리 셀의 선택 트랜지스터(STr11, STr12)가 온된다. 이 단계에서 열 제어 회로(22)는 선택 트랜지스터(STr11)의 드레인을 선택선(SL)을 통해 프로그램 전압(VppH)으로 바이어스하므로, 마찬가지의 원리에 따라 프로그램 전압(VppL)이 선택 트랜지스터(STr11)의 소스에 인가된다. 이에 의해, 셀 트랜지스터(CTr11)의 콘트롤 게이트는 프로그램 전압(VppL)으로 바이어스된다. 열 제어 회로(22)가 선택 트랜지스터(STr12)의 드레인을 비트선(BL)을 통해 0 V로 바이어스하므로, 셀 트랜지스터(CTr11)의 드레인은 선택 트랜지스터(STr12)를 통해 0 V로 바이어스된다. 이에 의해, 전하가 셀 트랜지스터(CTr11)의 플로팅 게이트(FG)내로 주입되어 일괄 소거를 수행한다. 비선택 셀 어레이(CA)에서는, 선택선(SL) 또는 워드선(WL) 중의 어느 하나가 0 V이고 비트선(BL)도 0 V이므로 소거 동작이 발생하지 않는다.
도 3은 열 제어 회로(22)를 상세히 도시한 블록도이다. 도 3에서, 열 제어 회로(22)는 복수의 스위칭 회로(221 내지 223) 및 전압 전환 스위치(224)로 이루어진다. 각각의 스위칭 회로(221 내지 223)는 단자(a, b, c)를 가진다. 전원 전압(VR) 또는 프로그램 전압(VppH)이 각 단자(a)에 인가된다. 각 단자(b)는 선택선(SL) 또는 비트선(BL0, BLn)에 접속된다. 스위칭 회로의 개폐 제어 신호(keying signals; C1내지 C3)는 각 단자(c)에 입력된다. 전압 전환 스위치(224)는 전원 전압(VR)을 프로그램 전압(VppH)으로 전환시키거나 그 반대로 전환시킨다.
선택선(SL)을 제어하는 개폐 제어 신호(C1)는 열 제어 회로 (도시 생략)에 의해 공급된 어드레스 신호를 디코딩함으로써 얻어진 신호이다. 비트선(BL0 내지 BLn)을 제어하는 개폐 제어 신호(C2, C3)는 기록 동작/소거 동작에 대한 모드 신호와 기록값 또는 소거값의 논리곱 신호이다. 단자(b)는, 개폐 제어 신호(C1내지C3)가 '1'인 경우 VppH/VR을 출력하고, 개폐 제어 신호(C1내지 C3)가 '0'인 경우 0 V를 출력한다. 하나의 열 제어 회로(22)에 수용된 스위칭 회로(222, 223)의 수는 불휘발성 반도체 기억 장치의 구성에 의해 결정된다. 예를 들어, 8 내지 32개이며, 장치 전체에서는 수백개에 달한다.
도 4는 스위칭 회로(221 내지 223)를 도시한 상세한 회로도이다. 각각의 스위칭 회로(221 내지 223)는 P 채널 MOS 트랜지스터 (이하, 'PMOS 트랜지스터'라 함)로 구성되는 트랜지스터(Tr15, Tr16), N 채널 MOS 트랜지스터 (이하, 'NMOS 트랜지스터'라 함)로 구성되는 트랜지스터(Tr17, Tr18) 및 인버터(11)를 구비한 상보형 회로 (플립 플롭 회로)로 이루어지며, 레벨 시프터로서 기능한다.
트랜지스터(Tr15)는 전원 전압(VR) 또는 프로그램 전압(VppH)이 인가되는 소스 [단자(a)], 트랜지스터(Tr17)의 드레인에 접속되는 드레인 및 트랜지스터(Tr18)의 드레인에 접속되는 게이트를 구비한다. 트랜지스터(Tr16)는 전원 전압(VR) 또는 프로그램 전압(VppH)이 인가되는 소스 [단자(a)], 트랜지스터(Tr18)의 드레인에 접속되는 드레인, 및 트랜지스터(Tr17)의 드레인에 접속되는 게이트를 구비한다. 트랜지스터(Tr17)는 접지된 소스 및 인버터(11)의 입력에 접속되는 게이트를 구비한다. 트랜지스터(Tr18)는 접지된 소스 및 인버터(11)의 출력에 접속되는 게이트를 구비한다. 출력(V1)은 트랜지스터(Tr15)의 드레인, 트랜지스터(Tr17)의 드레인 및 트랜지스터(Tr16)의 게이트간의 공통 접속점으로부터 추출되고, 출력(V2)은 트랜지스터(Tr16)의 드레인, 트랜지스터(Tr18)의 드레인 및 트랜지스터(Tr15)의 게이트간의 공통 접속점 [단자(b)]으로부터 추출된다. 5 V의 HIGH 신호 또는 0 V의 LOW 신호가 인버터의 입력(Ci) [단자(c)]에 선택적으로 입력된다.
상기한 구성을 갖는 스위칭 회로(221 내지 223)는 다음과 같이 동작한다. HIGH 신호가 인버터(11)의 입력에 개폐 제어 신호(Ci)로서 입력되는 경우, HIGH 신호가 트랜지스터(Tr17)의 게이트에 인가되어 트랜지스터(Tr17)를 온시키고 그의 드레인(V1)을 LOW로 만든다. LOW 신호는 트랜지스터(Tr18)의 게이트에 인가되어 트랜지스터(Tr18)를 오프시킨다. 이에 의해, LOW 신호가 트랜지스터(Tr16)의 게이트에 인가되어 트랜지스터(Tr16)를 온시켜 트랜지스터(Tr16)의 드레인(V2)을 HIGH로 만든다. 동시에, HIGH 신호가 트랜지스터(Tr15)의 게이트에 인가되어 트랜지스터(Tr15)를 오프시킨다. 이에 의해, 프로그램 전압(VppH)이 V2에 인가되며, 이 프로그램 전압(VppH)이 출력(V2)으로서 추출된다.
한편, LOW 신호가 인버터(11)의 입력에 개폐 제어 신호(Ci)로서 입력되는 경우, HIGH 신호가 트랜지스터(Tr18)의 게이트에 인가되어 트랜지스터(Tr18)를 온시키고 V2를 LOW로 만든다. LOW 신호는 트랜지스터(Tr17)의 게이트에 인가되어 트랜지스터(Tr17)를 오프시킨다. 이에 의해, LOW 신호가 트랜지스터(Tr15)의 게이트에 인가되어 트랜지스터(Tr15)를 온시키고 V1을 HIGH로 만든다. 그 결과, HIGH 신호가 트랜지스터(Tr16)의 게이트에 인가되어 트랜지스터(Tr16)를 오프시키고 V2를LOW로 만든다. 이러한 방식으로, V2는 선택된 셀 어레이(CA)의 비트선(BL) 또는 선택선(SL)에 선택적으로 공급된다.
상술한 바와 같이, 종래의 EEPROM에서는, 셀 트랜지스터(CTr11)에 공급되는 높은 전압에 대해서도 프로그램 전압(VppL)이면 충분함에도 불구하고, 프로그램 전압 VppL보다 높은 VppH가 선택 트랜지스터(STr11, STr12)에 공급된다. 이 때문에, 선택 트랜지스터(STr11, STr12)로서 높은 드레인-소스 내압을 갖는 트랜지스터를 사용해야 한다. 따라서, 드레인-소스 거리가 증가되어 선택 트랜지스터(STr11, STr12)의 점유 면적이 커진다. 열 제어 회로(22)는 선택 트랜지스터(STr11, STr12)의 각각의 드레인에 대해 요구되는 전압보다 높은 프로그램 전압(VppH)을 공급하므로, 내압을 높이기 위하여 점유 면적이 큰 트랜지스터를 사용해야 하기 때문에, EEPROM이 대형화된다.
스위칭 회로(221 내지 223)를 구성하는 네 개의 트랜지스터(Tr15 내지 Tr18)는 프로그램 전압(VppH)보다 높은 소스-드레인 내압을 필요로 한다. 예를 들면, 개폐 제어 신호(Ci)가 '0'일 때 트랜지스터(Tr15, Tr18)가 온되므로, 프로그램 전압(VppH)이 트랜지스터(Tr16, Tr17)의 소스와 드레인간에 인가된다. 반대로, 개폐 제어 신호(Ci)가 '1'일 때, 프로그램 전압(VppH)이 트랜지스터(Tr15, Tr18)의 소스와 드레인간에 인가된다. 따라서, 상기한 네 개의 트랜지스터(Tr15 내지 Tr18)의 각각의 소스-드레인 내압은 프로그램 전압(VppH)보다 높게 확보해 둘 필요가 있다. 상술한 바와 같이, 전체 디바이스에는 수백개의 스위칭 회로(221 내지 223)가 있으며, 트랜지스터(Tr15 내지 Tr18)의 수는 스위칭 회로의 수의 네 배이므로 1,000개 이상에 달한다. 하나의 트랜지스터 당 점유 면적 증가는 미미하더라도, 전체 디바이스에서는 크게 증가하게 된다. 다수의 트랜지스터에 의해 점유된 면적을 어떻게 감소시키는 지가 큰 문제이다.
네거티브 전압 전원을 형성함으로써 열 제어 회로에 인가된 전압을 상대적으로 감소시키는 해결책이 공지되어 있다. 그러나, 이 경우, 보조 회로의 수가 증가한다. 예를 들면, 포지티브 전하를 발생시키는 차지 펌프 회로 이외에 네거티브 전하를 발생시키는 차지 펌프 회로가 필요하며, 또는 포지티브 전압과 네거티브 전압을 전환시키는 특수 회로가 필요하다. 또한, 포지티브 전압 및 네거티브 전압이 동일한 트랜지스터에서 발생되므로, 트랜지스터 제조 단계의 수가 증가하고, 웰 영역의 전압을 제어하는 것도 고려하여 트랜지스터를 설계해야 한다.
따라서, 본 발명의 목적은 트랜지스터의 점유 면적을 감소시킴으로써 한층 고집적화를 가능하게 하는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명에 따르면, 플로팅 게이트를 포함하는 셀 트랜지스터로 이루어지는 적어도 복수의 불휘발성 메모리 셀이 복수의 워드선과 복수의 비트선의 각 교차부에 행렬 형태로 배치되어, 적어도 선택된 메모리 셀에 대한 기록 모드와 복수의 메모리 셀에 대한 소거 모드에서 동작하는 불휘발성 반도체 기억 장치에 있어서,
제1 전압을 공급받아 상기 제1 전압으로 이루어진 선택 신호를 상기 워드선에 인가하는 어드레스 선택 회로,
상기 제1 전압보다 소정의 전압만큼 낮은 제2 전압을 설정하는 전압 설정 회로(15), 및
상기 제2 전압을 공급받아 상기 제2 전압으로 이루어지는 제1 신호 또는 상기 제2 전압보다 낮은 제3 전압으로 이루어지는 제2 신호를 선택된 비트선에 선택적으로 인가하는 열 제어 회로
를 포함하는 불휘발성 반도체 기억 장치를 제공한다.
이 불휘발성 반도체 기억 장치에서는, 열 제어 회로에 인가되는 전압이 종래의 불휘발성 반도체 기억 장치에 비해 낮게 설정되므로, 열 제어 회로에 사용되는 트랜지스터, 예를 들어 MOS 트랜지스터는 보다 낮은 드레인-소스 내압 및 보다 단축된 채널 길이를 가질 수 있다. 선택된 비트선에 인가된 제1 신호 및 제2 신호는 제2 전압보다 낮으므로, 신호가 인가되는 트랜지스터, 예를 들어 MOS 트랜지스터는 보다 낮은 드레인-소스 내압 및 보다 단축된 채널 길이를 가질 수 있다. 이에 의해, 열 제어 회로 등에 의해 점유된 면적이 감소될 수 있어 보다 고집적도의 불휘발성 반도체 기억 장치를 달성할 수 있다.
도 1은 종래의 EEPROM의 요부를 도시한 회로도.
도 2는 각각의 노드에 인가된 전압의 상태를 도시한 표.
도 3은 도 1의 열 제어 회로를 도시한 블록도.
도 4는 도 3의 스위칭 회로를 도시한 상세한 회로도.
도 5는 본 발명의 실시예에 따른 EEPROM의 요부를 도시한 회로도.
도 6a 내지 도 6e는 도 5에 도시한 회로 이외의 전압 설정 회로의 예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
12 : 열 제어 회로
13 : 차지 펌프
15 : 전압 설정 회로
16 : 부하 회로
다음에, 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 EEPROM의 요부를 도시한 회로도이다.
이 EEPROM은 하나의 선택선(SL)에 대응하는 복수의 워드선(WL) 및 복수의 비트선(BL)으로 형성된 각각의 교차부에 매트릭스 형태로 배치된 복수의 불휘발성 메모리 셀을 구비한다. EEPROM은, 또한, X 디코더 (어드레스 선택 회로; 11), 열 제어 회로(12), 전압 설정 회로(15) 및 이 전압 설정 회로(15)에 필요한 전압을 공급하는 차지 펌프(13)를 구비한다. X 디코더(11)는 행 방향으로 연장되는 각각의 워드선(WL)을 통해 메모리 셀에 접속되며, 열 제어 회로(12)는 워드선(WL)에 수직으로 연장되는 선택선(SL) 및 비트선(BL)을 통해 메모리 셀에 접속된다.
선택 트랜지스터(STr1, STr2), 및 플로팅 게이트(FG)를 가지며 메모리 셀을 구성하는 셀 트랜지스터(CTr1)는 셀 어레이(CA)에 배열된다. 워드선(WL)은 선택 트랜지스터(STr1, STr2)의 각각의 게이트(G1, G2)에 접속된다. 선택 트랜지스터(STr1, STr2)는 서로 거의 동일한 임계 전압을 갖는 NMOS 트랜지스터로 구성된다. 선택 트랜지스터(STr1)는 선택선(SL)에 접속된 드레인 및 셀 트랜지스터(CTr1)의 콘트롤 게이트(CG)에 접속된 소스를 가진다. 선택 트랜지스터(STr2)는 비트선(BL)에 접속된 드레인 및 셀 트랜지스터(CTr1)의 드레인에 접속된 소스를 가진다.
본 실시예에서는, 하나의 셀 트랜지스터(CTr1)가 하나의 선택 트랜지스터(STr2)에 접속되지만, 복수의 셀 트랜지스터(CTr1)가 하나의 선택 트랜지스터(STr1)에 접속될 수도 있다. 따라서, 하나의 선택선(SL) 및 복수의 비트선(BL)은 하나의 열 제어 회로(12)에 접속된다. 복수의 열 제어 회로(12)는 행 방향으로 배열된다.
전압 설정 회로(15)는 캐스캐이드 접속 형태로 서로 접속된 부하 회로 (정 전류 회로; 16) 및 전압 발생 트랜지스터(DTr)로 구성된 분할 수단을 가진다. 프로그램 전압(VppH) (예를 들어, 약 18 V)이 제1 전압으로서 차지 펌프(13)로부터공급되는 경우, 전압 발생 트랜지스터(DTr)는 제1 전압보다 소정의 전압만큼 낮은 제2 전압으로서 프로그램 전압(VppL) (예를 들어, 약 15 V)을 발생시킨다.
전압 설정 회로(15)는 부하 회로(16)를 사용하는 프로그램 전압(VppH, VppL)의 출력 전압을 검출하여, 그 출력 전압이 소정 전압을 초과하는 경우 차지 펌프의 동작을 정지시키고, 그 출력 전압이 소정 전압 아래인 경우 차지 펌프의 동작을 재개시킨다. 전압 설정 회로(15)는 프로그램 전압(VppH, VppL)을 X 디코더(11) 및 열 제어 회로(12)에 각각 공급한다. 전압 발생 트랜지스터(DTr)는 선택 트랜지스터(STr1, STr2)의 임계 전압과 유사한 임계 전압을 갖는 NMOS 트랜지스터로 이루어진다.
본 실시예의 전압 발생 트랜지스터(DTr)는 다음의 기본 원리를 이용한다. 전압 발생 트랜지스터(DTr)의 드레인(D) 및 게이트(G3)가 서로 접속되는 이른바 다이오드 접속 상태에서, 프로그램 전압 VppH이 드레인(D)에 인가되는 경우, 프로그램 전압 VppL이 그 소스(S)로부터 출력된다. 이 프로그램 전압 VppL은 프로그램 전압 VppH으로부터 순방향 전압 강하, 또는 임계 전압(Vth)을 감산함으로써 얻어진다.
셀 트랜지스터(CTr1)의 기록 또는 소거용으로 프로그램 전압 VppL이 필요하며, 셀 트랜지스터(CTr1)의 물리적 특성 및 기록 시간을 고려하여 결정된다. 프로그램 전압 VppH은 선택 트랜지스터(STr1, STr2)를 온 시키기 위해 인가된다. 셀 트랜지스터(CTr1)의 드레인에서의, 즉 선택 트랜지스터(STr1, STr2)의 소스에서의 전압은 프로그램 전압(VppL)이므로, 선택 트랜지스터(STr1, STr2)의 임계 전압(Vth)과 프로그램 전압(VppL)을 더함으로써 얻어진 전압이 게이트에 인가되어야 하며, 그렇지 않은 경우 선택 트랜지스터(STr1, STr2)는 온되지 않는다. 즉, 다음의 부등식이 만족되어야 한다.
VppH ≥ VppL + Vth
X 디코더(11)는 어드레스 신호에 따라 워드선(WL)을 선택하기 위한 회로이며, 전압 설정 회로(15)로부터 공급된 프로그램 전압(VppH)으로부터 워드선(WL)을 선택하는 선택 신호를 발생시킨다.
하나의 선택선(SL) 및 이 선택선(SL)에 대응하는 복수의 비트선(BL)으로 형성된 유닛을 갖는 열 제어 회로(12)는 모든 셀 어레이(CA) 열에 배치되어, 전압 설정 회로(15)로부터 공급된 프로그램 전압(VppL, VR)으로부터, 선택된 선택선(SL) 및 비트선(BL)에 선택적으로 인가된 제1 신호 및 제2 신호를 각각 발생시킨다. 제1 신호는 제2 전압인 프로그램 전압(VppL)으로 이루어지며, 제2 신호는 프로그램 전압(VppL)보다 낮은 제3 전압인 0 V로 이루어진다.
본 실시예의 EEPROM에서, 기록 모드 시, 선택된 메모리 셀의 선택 트랜지스터(STr1, STr2)의 각각의 게이트(G1, G2)는 워드선(WL)을 통해 프로그램 전압(VppH)으로 바이어스된다. 이 때, 열 제어 회로(12)는 선택 트랜지스터(STr1)의 드레인을 선택선(SL)을 통해 0 V로 바이어스하므로, 셀 트랜지스터(CTr1)의 제어 게이트(CG)는 0 V로 바이어스된다. 동시에, 열 제어 회로(12)는 선택 트랜지스터(STr2)의 드레인을 비트선(BL)을 통해 프로그램 전압(VppL)으로 바이어스하고, 선택 트랜지스터(STr2)는 프로그램 전압(VppH)이 그의 게이트에 인가되기 때문에강하게 온되며, 셀 트랜지스터(CTr1)의 드레인은 프로그램 전압(VppL)으로 바이어스된다. 이에 의해, 플로팅 게이트(FG)에 저장된 전하가 추출되어 기록이 행해진다. 셀 트랜지스터(CTr1)에 '0'이 기록되는 경우, 선택선(SL)은 0 V로 바이어스되고 비트선(BL)은 0 V로 바이어스되므로 콘트롤 게이트(CG)의 전압 및 셀 트랜지스터(CTr1)의 드레인은 0 V가 된다. 플로팅 게이트(FG)로부터 전하가 추출되지 않으므로, 소거 상태 '0'이 유지된다.
소거 모드 시, 선택된 메모리 셀에 부가된 선택 트랜지스터(STr1, STr2)의 각각의 게이트(G1, G2)는 워드선(WL)을 통해 프로그램 전압 VppH로 바이어스된다. 이 때, 열 제어 회로(12)는 선택 트랜지스터(STr1)의 드레인을 선택선(SL)을 통해 프로그램 전압(VppL)으로 바이어스하므로, 콘트롤 게이트(CG)는 프로그램 전압 VppL로 바이어스된다. 동시에, 열 제어 회로(12)는 비트선(BL)을 통해 선택 트랜지스터(STr2)의 드레인을 0 V로 바이어스하여, 셀 트랜지스터(CTr1)의 드레인이 0 V로 바이어스되게 한다. 이에 의해, 전하가 플로팅 게이트(FG) 내로 주입되어 일괄 소거를 수행한다. 비선택 셀 어레이(CA)에서는, 선택선(SL) 또는 워드선(WL) 중의 어느 하나가 0 V이고, 비트선(BL)도 0 V이므로, 소거 동작이 발생하지 않는다.
전압 설정 회로(15)는 도 5에 도시한 바와 같이 전압 발생 트랜지스터(DTr) 및 부하 회로(16)로 이루어진 구성으로 한정되지 않으며, 도 6에 도시한 다른 구성을 갖는 것도 사용가능하다.
도 6a는 도 5에 도시한 부하 저항(16) 대신에 정 전류원 (정 전류 회로; I)를 사용한 예를 도시한다. 이 예에서, 분할 수단은 서로 접속된 게이트와 드레인을 갖는 NMOS 트랜지스터 및 정 전류원(I)으로 형성된다. 도 6b는 도 5의 전압 발생 트랜지스터(DTr)가 복수의 다이오드로 대체되는 다른 예를 도시한다. 이 예에서, 분할 수단은 다이오드(D) 및 부하 저항(16)으로 형성된다.
도 6C는 전압 발생 트랜지스터(DTr)가 부하(R1)로 대체되고 출력 전압이 부하 저항(R2)과 저항(R1)간의 분할비에 의해 정해지는 다른 예를 도시한다. 이 예에서, 분할 수단은 직렬 접속된 복수의 저항(R1, R2)을 갖는 회로로 형성된다.
도 6d는 전압 설정 회로가 트랜지스터(T), 저항(R) 및 기준 전압원(E)으로 형성되는 또 다른 예를 도시한다. 이 예에서, 기준 전압원(E)보다 트랜지스터(T)의 임계 전압(Vth)만큼 낮은 전압이 트랜지스터(T)의 소스에서 얻어진다. 도 6E는 프로그램 전압(VppL)이 다른 차지 펌프(132)로부터 공급되는 전압 설정 회로의 또 다른 예를 도시한다.
본 실시예의 EEPROM에서, 열 제어 회로(12)의 트랜지스터 및 셀 어레이(CA)의 트랜지스터(STr1, STr2)는 종래의 EEPROM에 비해 낮은 프로그램 전압(VppL)에서 동작한다. 따라서, 열 제어 회로(12)의 트랜지스터 및 트랜지스터(STr1, STr2)의 소스-드레인 내압을 종래의 EEPROM에 비해 낮출 수 있으므로, 동작 전류가 동일하면 전압의 감소에 의해 소비 전력을 저감시킬 수 있다. 따라서, 배터리 수명이 길어진다는 이점을 얻을 수 있다. 상기한 트랜지스터의 채널 길이를 감소시켜 점유 면적 및 트랜지스터 크기를 저감시킬 수 있으므로, 보다 고집적화를 실현할 수 있다. 드레인 전압이 프로그램 전압(VppH)과 동일한 경우, 열 제어 회로(12)의 트랜지스터 및 셀 어레이(CA)의 트랜지스터(STr1, STr2)의 채널 길이는 약 7 ㎛인 반면, 드레인 전압이 프로그램 전압(VppL)과 동일한 경우, 그 채널 길이는 약 5 ㎛이다. 하나의 트랜지스터에 의한 점유 면적 감소는 작더라도, 복수의 열 제어 회로를 포함하는 전체 디바이스에서는 트랜지스터들의 점유 면적이 크게 감소될 수 있다.
상술한 바와 같이, 메모리 셀에 인가된 전압은 종래 사용된 것과 유사하므로, 종래의 메모리 셀을 수정하지 않고도 사용할 수 있다.
상술한 실시예는 예시적인 것이므로, 본 발명은 상술한 실시예로만 제한되지 않으며, 당업자들에게 있어서 본 발명의 범주를 벗어나지 않는 다양한 변형 및 수정이 가능하다.

Claims (9)

  1. 매트릭스 형태로 배열된 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는 불휘발성 반도체 기억 장치로서, 상기 각 메모리 셀은 플로팅 게이트(FG)를 구비하는 셀 트랜지스터(CTr1)를 포함하고, 상기 각 메모리 셀은 복수의 워드선(WL)과 복수의 비트선(BL)으로 형성된 각각의 교차부에 배치되며, 상기 메모리 셀 어레이는, 적어도, 선택된 메모리 셀에 대한 기록 모드 및 복수의 메모리 셀에 대한 소거 모드에서 동작하는 불휘발성 반도체 기억 장치에 있어서,
    제1 전압에 응답하며, 상기 제1 전압에 기초하여 상기 각각의 워드선(WL)에 선택 신호를 인가하기 위한 어드레스 선택 회로(11),
    상기 제1 전압보다 소정의 전압만큼 낮은 제2 전압을 설정하기 위한 전압 설정 회로(15), 및
    상기 제2 전압에 응답하며, 상기 제2 전압으로 이루어지는 제1 신호 또는 상기 제2 전압보다 낮은 제3 전압으로 이루어지는 제2 신호를 선택된 비트선(BL)에 선택적으로 인가하기 위한 열 제어 회로(12)
    를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전압 설정 회로(15)는 상기 제1 전압을 분할하기 위한 분할 수단을 갖는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 분할 수단은 서로 접속된 게이트와 드레인을 갖는 MOS 트랜지스터(T) 및 정 전류 회로(I), 또는 다이오드(D) 및 정 전류 회로(I)를 포함하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서, 상기 분할 수단은 직렬 접속된 복수의 저항(R)을 갖는 회로를 포함하는 불휘발성 반도체 기억 장치.
  5. 제2항에 있어서, 상기 전압 설정 회로(15)는 상기 제1 전압에 접속된 드레인(D), 기준 전압에 접속된 게이트(G3) 및 상기 제2 전압이 발생되는 소스(S)를 갖는 MOS 트랜지스터(DTr)를 포함하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 열 제어 회로(12)는 각각의 메모리 셀의 상기 콘트롤 게이트에 접속된 선택선을 구비하여, 상기 제1 신호 또는 상기 제2 신호를 상기 선택된 선택선(SL)에 인가하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서, 각각의 메모리 셀은 상기 선택선(SL)의 전류 경로에 접속된 일 단자 및 상기 콘트롤 게이트(CG)에 접속된 다른 단자를 갖는 제1 선택 트랜지스터(STr1), 및 상기 비트선(BL)의 전류 경로에 접속된 일 단자 및 상기 셀 트랜지스터(CTr1)의 전류 경로에 접속된 다른 단자를 갖는 제2 선택 트랜지스터(STr2)를 구비하며, 상기 선택 트랜지스터(STr1, STr2) 모두는 상기 워드선(WL)의 선택에 따라동작되는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서, 기록 모드 시, 상기 제2 신호는 상기 제1 선택 트랜지스터(STr1)를 통해 상기 콘트롤 게이트(CG)에 인가되고, 상기 제1 신호는 상기 제2 선택 트랜지스터(STr2)를 통해 상기 셀 트랜지스터(CTr1)의 상기 전류 경로에 인가되는 불휘발성 반도체 기억 장치.
  9. 제7항에 있어서, 소거 모드 시, 상기 제1 신호는 상기 제1 선택 트랜지스터(STr1)를 통해 상기 콘트롤 게이트(CG)에 인가되고, 상기 제2 신호는 상기 제2 선택 트랜지스터(STr2)를 통해 상기 셀 트랜지스터(CTr1)의 상기 전류 경로에 인가되는 불휘발성 반도체 기억 장치.
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