CN100416703C - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN100416703C
CN100416703C CNB03823775XA CN03823775A CN100416703C CN 100416703 C CN100416703 C CN 100416703C CN B03823775X A CNB03823775X A CN B03823775XA CN 03823775 A CN03823775 A CN 03823775A CN 100416703 C CN100416703 C CN 100416703C
Authority
CN
China
Prior art keywords
channel transistor
current potential
potential
semiconductor device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB03823775XA
Other languages
English (en)
Other versions
CN1689114A (zh
Inventor
池田稔美
川田邦范
大塚修三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1689114A publication Critical patent/CN1689114A/zh
Application granted granted Critical
Publication of CN100416703C publication Critical patent/CN100416703C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

提供一种通过减少使用特别高电位的电路部分来削减功耗，从而能够在削减功耗的同时实现稳定工作的半导体装置。所述半导体装置由第一电位、低于该第一电位的第二电位、以及低于该第二电位的第三电位驱动，其特征在于，包括：被串联连接在所述第一电位和所述第三电位之间的第一P沟道晶体管和第一N沟道晶体管；漏极端与所述第一N沟道晶体管的栅极端连接的第二P沟道晶体管；源极端与所述第二P沟道晶体管的源极端连接的第二N沟道晶体管；其中，所述第二N沟道晶体管的漏极端和栅极端分别被固定在所述第二电位和所述第一电位上。

Description

半导体装置
技术领域
本发明一般涉及半导体装置，详细地说，涉及使用两种不同电位的电源的半导体装置。
背景技术
半导体装置有时使用两种不同的电源电位。例如，在半导体存储装置中为了高速且可靠地向存储单元存储HIGH，需要向字线上供应比HIGH电位高的升压电位。为实现这个问题，利用升压电路将电源电压升压，从而生成更高电位的电源。
图1是表示与分级字线结构对应的字线选择电路的结构的一个例子的电路图。
在图1中，示出了字驱动电路10、主字译码器11、以及多个子字译码器12。
将地址信号提供给主字译码器11，通过对该地址信号进行译码，从而来选择与所选的字地址对应的主字线MWL。在图1的主字译码器11中只示出了驱动所选的主字线MWL的电路部分，而省略了实现译码功能的电路部分。在该驱动电路中，若选择了该主字线MWL，则P沟道晶体管25成非导通，N沟道晶体管26导通。由此，选择主字线MWL变为LOW。
选择主字线MWL上连接有多个子字译码器12。字驱动电路10基于地址信号选择这些多个子字译码器12中的一个，并驱动所选的子字译码器12。在图1的字驱动电路10中只示出了驱动所选的子字译码器12的电路部分。对于选择子字译码器12，字驱动电路10的P沟道晶体管21和N沟道晶体管23分别成非导通(OFF)和导通(ON)，从而字线非选择时钳位信号WDRVB变为LOW。此外，P沟道晶体管22和N沟道晶体管24分别成导通(ON)和非导通(OFF)，从而字线HIGH电源WDRV变为HIGH。
在选择子字译码器12中，由于选择主字线MWL的LOW，P沟道晶体管27和N沟道晶体管28分别成导通(ON)和非导通(OFF)。从而在字线HIGH电源WDRV变为HIGH时，该HIGH电位作为选择字线信号被传送到子字线SWL上。并且，由于此时字线非选择时钳位信号WDRVB为LOW，所以N沟道晶体管29成非导通。
在没选择的子字译码器12中，为了防止子字线SWL成浮动状态，从字驱动电路10提供来的字线非选择时钳位信号WDRVB为HIGH。由此，N沟道晶体管29导通，从而在非选择时将子字线SWL固定到基板电位Vss上。
图2是表示主字译码器11的结构的一个例子的电路图。
图2的主字译码器11包括P沟道晶体管31至37、以及N沟道晶体管38至46。N沟道晶体管38至40是地址译码器部分，在地址信号Add1至Add3全部为HIGH时所述主字线MWL被选择。一旦被选择，包括由P沟道晶体管32和N沟道晶体管41构成的反相器以及由P沟道晶体管36和N沟道晶体管44构成的反相器的锁存器被设定成输入LOW和输出HIGH的状态。在此状态下，复位信号RST变为LOW并维持到复位为止。
若锁存器被设置，HIGH被提供到P沟道晶体管35的栅极和N沟道晶体管46的栅极上。由此主字线MWL变成选择状态(LOW)。
如图1和图2所示，升压电位Vpp被提供到字驱动电路10的各P沟道晶体管以及主字译码器11的各P沟道晶体管的源极上。该升压电位Vpp是由内部的升压电路对半导体存储装置的电源电位Vdd进行升压而得的电位。
近年来，在移动电话或移动信息设备等利用电池驱动的设备中，为了提供各种先进功能，需要具有大规模且复杂的电路的半导体装置。但是，若电路规模变大，则存在半导体装置的功率消耗变大的问题。此外，不仅是移动设备，而且在计算机等的领域中也对低功耗化的要求很强烈，因此半导体装置的低功率化是必需的技术。
尤其在半导体存储装置中，由于如上所述在字线选择系统的电路中使用由升压电路升压后的升压电源，所以与使用通常的电源电位的情况相比，使用升压电位的情况的功率消耗更大。从而，为了削减功率消耗，最好是将使用升压电源的电路部分限制到所需最小限度上。此外，对于不限于半导体存储装置的一般的半导体装置来说，在使用不限于升压电源的两种电源的情况下，从减小功耗的方面出发，也最好将使用高压侧的电源的电路部分限制到所需最小限度上。
发明内容
鉴于以上的问题，本发明的目的在于解决上述相关技术的一个或多个问题。
此外，本发明的目的是在使用两种电位不同的电源的半导体装置中削减功耗。
为了达到以上目的，本发明的半导体装置是一种由第一电位、低于该第一电位的第二电位、以及低于该第二电位的第三电位驱动的半导体装置，其特征在于，包括：第一P沟道晶体管和第一N沟道晶体管，被串联连接在所述第一电位和所述第三电位之间；第二P沟道晶体管，漏极端与所述第一N沟道晶体管的栅极端连接；第二N沟道晶体管，源极端与所述第二P沟道晶体管的源极端连接；其中，所述第二N沟道晶体管的漏极端和栅极端分别被固定在所述第二电位和所述第一电位上。
上述半导体装置具有如下结构：即，在特别高电位(第一电位)和钳位电位(第三电位)之间设置了P沟道晶体管和N沟道晶体管的串联连接的情况下，向连接在钳位一侧的N沟道晶体管的栅极端子提供通常的电源电位而不是特别高电位，而且在提供所述通常的电源电位的P沟道晶体管的源极端和通常的电源电位之间，插入栅极上施加有特别高电位的N沟道晶体管。由此，可通过减少使用特别高电位的电路部分来削减功耗，并且避免贯通电流，从而能够在削减功耗的同时实现稳定的工作。
附图说明
图1是表示与分级字线结构对应的字线选择电路的结构的一个例子的电路图；
图2是表示主字译码器的构成的一个例子的电路图；
图3是表示本发明实施例的一个例子的电路图；
图4是表示本发明实施例的另一例子的电路图。
具体实施方式
下面，使用附图来详细说明本发明的实施例。
在使用升压电位等特别高的电位的电路(图1或图2的电路等)中，当在该特别高电位和钳位电位之间设置了P沟道晶体管和N沟道晶体管的串联连接的情况下，也可以向连接在钳位一侧的N沟道晶体管的栅极端子提供通常的电源电位而不是特别高电位，这是由于为使N沟道晶体管导通(ON)，只要是比N沟道晶体管的阈值电位Vth高的电位即可的缘故。例如图2的N沟道晶体管46就是这种N沟道晶体管。
但是，在仅将提供到这种N沟道晶体管的栅极上的HIGH侧的电位(例如，图2的P沟道晶体管37的源极一侧的电位)改成电源电压Vii的简单的变更中，当特别高电位因某些原因而下降，从而变成比电源电压Vii低的电位时将出现问题。这是由于在提供上述HIGH一侧的电位的P沟道晶体管(图2的P沟道晶体管37)中，栅极上施加有特别高电位(在图2中为升压电位Vpp)的缘故。若施加到栅极上的特别高电位低于供应给源极的电源电压Vii，则在本应使该P沟道晶体管非导通时却无法使其充分截止(OFF)。此时，例如在图2的结构中，从P沟道晶体管37向N沟道晶体管45有电流流过，从而增大了消耗电流。而且还由于有贯通电流流过，因而电位下降更加严重。
例如，当在字线选择电路中使用在升压电路生成的升压电位的情况下，如字线多路选择实验的那样，若执行比通常更大量使用升压电位的操作的话，则存在变为升压电路的能力赶不上功率消耗的状态的可能性。在这种情况下存在如上所述的那样升压电位暂时会下降得比电源电位Vii更低，从而有贯通电流流过的可能性。此外，由于存在贯通电流，所以难以将升压电路的输出恢复到高电位上，从而存在贯通电流继续流过的危险性。
为了解决所述问题，在本发明中采用了不仅如上述说明的那样将提供到N沟道晶体管的栅极上的HIGH电位设定为通常的电源电位，而且还在提供所述HIGH电位的P沟道晶体管的源极端和电源电位之间插入在栅极上施加有特别高电位的N沟道晶体管的结构。当采用这种结构时，即使特别高电位Vpp下降到电源电压以下，所述P沟道晶体管的源极一侧的电位也仍是Vpp-ΔVth，因此P沟道晶体管不会导通(ON)。从而可防止贯通电流流过。
图3是表示本发明实施例的一个例子的电路图。图3与图1相对应，是表示与分级字线结构对应的字线选择电路的结构的一个例子的电路图。在图3中，对与图1相同的电路元件标注相同的标号，并省略其说明。
在图3中，代替图1的字驱动电路10而设置了字驱动电路50。字驱动电路50包括P沟道晶体管51至54，以及N沟道晶体管55至59。在图1的现有例子的字驱动电路10中，作为字线非选择钳位信号WDRVB而输出了字线HIGH电源WDRV的一级前的信号。与此相对，在图3的字驱动电路50中，从将HIGH电位用作内部电源Vii的另一系统的输出级(P沟道晶体管52及N沟道晶体管56)输出字线非选择钳位信号WDRVB。
这里，子字译码器12的P沟道晶体管27及N沟道晶体管29构成在特别高电位和钳位电位之间设置P沟道晶体管和N沟道晶体管的串联连接的结构，从而不用向连接在钳位一侧的N沟道晶体管29的栅极端子提供特别高电位，而是提供通常的电源电位就可以。因此，在字线非选择钳位信号WDRVB的输出级(P沟道晶体管52及N沟道晶体管56)，将P沟道晶体管一侧的HIGH电源作为内部电源Vii。并且N沟道晶体管一侧的LOW电源既可以设为基板电位Vss，或者也可以设为比基板电位Vss低的字线电位Vrst。此外，就向晶体管的栅极输入的信号的电位来说，LOW一侧同样既可以设为基板电位Vss，或者也可以设为比基板电位Vss低的字线电位Vrst。
在该输出级的P沟道晶体管52的源极端和电源Vii之间插入有N沟道晶体管59，并在其栅极施加有升压电位Vpp。因此，即使升压电位Vpp下降到电源电压Vii以下，P沟道晶体管52的源极一侧的电位也仍为Vpp-ΔVth，因此P沟道晶体管52不会导通(ON)。由此可防止贯通电流流过。
这样，在本发明中，在特别高电位和钳位电位之间设置了P沟道晶体管和N沟道晶体管的串联连接的情况下，向连接在钳位一侧的N沟道晶体管的栅极端子提供通常的电源电位而不是特别高电位，而且在提供所述通常的电源电压的P沟道晶体管的源极端和通常的电源电位之间插入向其栅极施加了特别高电位的N沟道晶体管。由此，可通过减少使用特别高电位的电路部分来削减功耗，并且避免贯通电流，从而能够在削减功耗的同时实现稳定的工作。
图4是表示本发明实施例的另一例子的电路图。图4与图2相对应，是表示主字译码器的结构的一个例子的电路图。在图4中，对与图2相同的电路元件标注相同的标号，并省略其说明。
在图2的主字译码器11中，构成输出级的P沟道晶体管35及N沟道晶体管46构成在特别高电位和钳位电位之间设置P沟道晶体管和N沟道晶体管的串联连接的结构，从而不用向连接在钳位一侧的N沟道晶体管46的栅极端子提供特别高电位，而提供通常的电源电位就可以。因此，在图4所示的本发明实施例的结构中，在向N沟道晶体管46的栅极的输出级(P沟道晶体管37及N沟道晶体管45)，将P沟道晶体管一侧的HIGH电源设为内部电源Vii。并且N沟道晶体管一侧的LOW电源既可以设为基板电位Vss，或者也可以设为比基板电位Vss低的字线电位Vrst。此外，就向晶体管的栅极输入的信号的电位来说，LOW一侧同样既可以设为基板电位Vss，或者也可以设为比基板电位Vss低的字线电位Vrst。
此外，在该P沟道晶体管37的源极端和电源Vii之间插入有N沟道晶体管61，并在其栅极施加有升压电位Vpp。因此，即使升压电位Vpp下降到电源电压Vii以下，P沟道晶体管37的源极一侧的电位也仍为Vpp-ΔVth，因此P沟道晶体管37不会导通(ON)。由此可防止贯通电流流过。
这样，在本发明中，当在特别高电位和钳位电位之间设置了P沟道晶体管和N沟道晶体管的串联连接的情况下，向连接在钳位一侧的N沟道晶体管的栅极端子提供通常的电源电位而不是特别高电位，而且在提供所述通常的电源电压的P沟道晶体管的源极端和通常的电源电位之间插入向其栅极施加了特别高电位的N沟道晶体管。由此，可通过减少使用特别高电位的电路部分来削减功耗，并且避免贯通电流，从而能够在削减功耗的同时实现稳定的工作。
以上基于实施例对本发明进行了说明，但本发明不限于上述实施例，可在权利要求书所记载的范围内进行各种变更。
例如，虽然在上述实施例中说明了将由升压电路生成的升压电位用在字线选择电路中的情况，但本发明可应用于使用高低两种电位的电源的一般的半导体装置中。在使用高低两种电位的电源的一般的半导体装置中，诸如由于配线阻抗等而电源供应能力不足时，可能会产生与升压电位的情况相同的问题，因此，通过应用本发明，可获得削减功耗以及实现稳定的工作的效果。

Claims (6)

1. 一种半导体装置，由第一电位、低于该第一电位的第二电位、以及低于该第二电位的第三电位驱动，其特征在于，
包括：第一P沟道晶体管和第一N沟道晶体管，被串联连接在所述第一电位和所述第三电位之间；
第二P沟道晶体管，漏极端与所述第一N沟道晶体管的栅极端连接；
第二N沟道晶体管，源极端与所述第二P沟道晶体管的源极端连接；
其中，所述第二N沟道晶体管的漏极端和栅极端分别被固定在所述第二电位和所述第一电位上。
2. 如权利要求1所述的半导体装置，其特征在于，所述第一电位、所述第二电位及所述第三电位是从所述半导体装置的外部提供的电源电位。
3. 如权利要求1所述的半导体装置，其特征在于，所述第一电位是将所述第二电位在所述半导体装置内部进行升压而得的升压电位。
4. 如权利要求3所述的半导体装置，其特征在于，所述第一及第二P沟道晶体管和第一及第二N沟道晶体管被设置在半导体存储装置的字线选择电路内。
5. 一种半导体装置，由第一电位、低于该第一电位的第二电位、以及低于该第二电位的第三电位驱动，其特征在于，
包括：将第一P沟道晶体管和第一N沟道晶体管经由连接点进行串联连接，按照所述第一P沟道晶体管和所述第一N沟道晶体管的导通/非导通状态，在所述连接点上生成所述第一电位和所述第三电位中的某一电位的电路；
第二P沟道晶体管，漏极端与所述第一N沟道晶体管的栅极端连接；
第二N沟道晶体管，源极端与所述第二P沟道晶体管的源极端连接；
其中，所述第二N沟道晶体管的漏极端和栅极端分别被固定在所述第二电位和所述第一电位上。
6. 如权利要求5所述的半导体装置，其特征在于，还包括漏极端被连接在所述第二P沟道晶体管的所述漏极端上的第三N沟道晶体管，并且，所述第三N沟道晶体管的源极端被固定在所述第三电位上。
CNB03823775XA 2003-04-23 2003-04-23 半导体装置 Expired - Fee Related CN100416703C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/005204 WO2004095468A1 (ja) 2003-04-23 2003-04-23 半導体装置

Publications (2)

Publication Number Publication Date
CN1689114A CN1689114A (zh) 2005-10-26
CN100416703C true CN100416703C (zh) 2008-09-03

Family

ID=33307226

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB03823775XA Expired - Fee Related CN100416703C (zh) 2003-04-23 2003-04-23 半导体装置

Country Status (4)

Country Link
US (1) US7064589B2 (zh)
JP (1) JP4295729B2 (zh)
CN (1) CN100416703C (zh)
WO (1) WO2004095468A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5029205B2 (ja) * 2007-08-10 2012-09-19 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
KR100902052B1 (ko) * 2007-08-13 2009-06-15 주식회사 하이닉스반도체 워드 라인 테스트 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334875A (ja) * 1992-05-29 1993-12-17 Toshiba Corp 半導体記憶装置
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
CN1229250A (zh) * 1998-03-11 1999-09-22 日本电气株式会社 非易失性半导体存储器件
JP2000090663A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd ダイナミック型ｒａｍ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3267436B2 (ja) * 1993-04-19 2002-03-18 三菱電機株式会社 半導体装置
US6292424B1 (en) * 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
US5930170A (en) * 1996-05-22 1999-07-27 National Semiconductor Corporation Voltage selection circuit suitable for use as ESD protection circuit for EEPROM

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05334875A (ja) * 1992-05-29 1993-12-17 Toshiba Corp 半導体記憶装置
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
CN1229250A (zh) * 1998-03-11 1999-09-22 日本电气株式会社 非易失性半导体存储器件
JP2000090663A (ja) * 1998-09-16 2000-03-31 Hitachi Ltd ダイナミック型ｒａｍ

Also Published As

Publication number Publication date
JPWO2004095468A1 (ja) 2006-07-13
WO2004095468A1 (ja) 2004-11-04
CN1689114A (zh) 2005-10-26
JP4295729B2 (ja) 2009-07-15
US20050152207A1 (en) 2005-07-14
US7064589B2 (en) 2006-06-20

Similar Documents

Publication Publication Date Title
CN107731261B (zh) 具有升压能力的微型反熔丝电路的内存系统
US9201439B2 (en) Semiconductor device
CN100359606C (zh) 升压电路和含有这种升压电路的非易失性半导体存储器件
KR20150040268A (ko) 레벨 시프트 회로, 반도체 장치
KR940017062A (ko) 반도체집적회로의 워드라인 승압회로 및 그 제어회로
JP2007323808A (ja) 半導体記憶装置用ｘデコーダ
US20100013547A1 (en) Voltage switching circuit
KR960015579A (ko) 저전압 동작 마진이 큰 스태틱형 반도체 메모리 장치
US7577054B2 (en) Memory with word-line driver circuit having leakage prevention transistor
CN100576354C (zh) 驱动存储器设备的字线的电路和方法
JP4212558B2 (ja) 半導体集積回路装置
JP4359319B2 (ja) 電源回路
KR970051270A (ko) 반도체 메모리 장치의 워드라인 구동 방법
KR100470888B1 (ko) 비휘발성 반도체 기억 장치
CN100416703C (zh) 半导体装置
JP2009296407A (ja) レベルシフト回路
US6930923B2 (en) Flash memory capable of utilizing one driving voltage output circuit to drive a plurality of word line drivers
US8723559B2 (en) Dynamic driver circuit
US20160284387A1 (en) Memory device
KR100385463B1 (ko) 반도체 메모리 장치의 워드라인 제어회로
US7158436B2 (en) Semiconductor memory devices
KR100282082B1 (ko) 워드 라인 드라이버 회로
KR20100106147A (ko) 반도체 메모리 장치의 서브 워드라인 구동회로
EP3282450B1 (en) Memory system with small size antifuse circuit capable of boosting voltage
US10090032B2 (en) Word line driving unit with a boost voltage generator and memory device including the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081031

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081031

Address after: Tokyo, Japan, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Ltd.

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTORS CO., LTD

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150525

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150525

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080903

Termination date: 20210423