KR100282082B1 - 워드 라인 드라이버 회로 - Google Patents

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KR100282082B1
KR100282082B1 KR1019970012990A KR19970012990A KR100282082B1 KR 100282082 B1 KR100282082 B1 KR 100282082B1 KR 1019970012990 A KR1019970012990 A KR 1019970012990A KR 19970012990 A KR19970012990 A KR 19970012990A KR 100282082 B1 KR100282082 B1 KR 100282082B1
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로버트 시. 콜웰
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Abstract

본 발명은 메모리 집적 회로에서 워드 라인 드라이버를 구동하는 개선된 방법과 회로에 관한 것이다.
아이솔레이션 트랜지스터의 게이트 단자를 고전력 공급 정전압에 연결하는 대신에, 본 발명은 순간적으로 게이드 단자 전압을 워드 라인 드라이버 트랜지스터의 게이트 단자로 이동되도록 풀 로직 하이 전압을 부스트하는 것이다.
그 때, 워드 라인 드라이버 트랜지스터의 드레인 단자 신호가 접지로부터 전력 공급 레벨 위의 전압으로 부스트되기 전에, 아이솔레이션 트랜지스터의 게이트 단자 전압은 그의 본래 레벨로 감소된다.
따라서, 최대로 부스트된 전압이 워드 라인 드라이버 트랜지스터의 게이트 단자에서 트랩되어, 워드 라인 드라이버 트랜지스터의 구동력을 개선시킨다.

Description

워드 라인 드라이버 회로
본 발명은 메모리 집적 회로내의 일반적인 워드 라인 드라이버에 관한 것으로, 특히 개선된 구동력을 가지면서 포지티브 공급전압 이상에서 워드 라인을 구동하기 위한 다이나믹 랜덤 액세스 메모리(이하 DRAM 이라 함)용 워드 라인 구동 회로에 관한 것이다.
메모리 집적회로는 전형적으로 워드 라인 및 비트 라인의 교차부에 복수의 메모리 셀을 구비한다.
선택된 워드 라인에 연결된 비트 라인은 선택된 메모리 셀의 내용을 전송한다.
DRAM 에서 워드 라인의 선택은 네가티브 공급전압(Vss)의 로우 로직레벨로부터 포지티브 공급전압 위의 하이 로직레벨 전압으로 상대적으로 큰 용량부하를 갖는 인터콘넥트 라인을 구동하는 것을 의미한다.
각 워드 라인에 연결된 모든 메모리 셀 액세스 트랜지스터에 대한 게이트 캐패시턴스는 워드 라인에 큰 용량부하를 공급하는 주요 공급자이다.
따라서, 각 워드 라인을 구동하는 회로는 요구된 속도에서 요구된 고전압 수준으로 크게 부하된 라인을 구동할 수 있어야 한다.
도 1 은 종래의 전형적인 워드 라인 드라이버 회로를 도시한다.
워드 라인이 선택될 때, AND 게이트(인버터가 후속하는 NAND 게이트)의 입력단에서의 로직 하이 어드레스 입력은 노드(N1)에 로직 하이(전원) 전압(Vcc)이 인가되도록 한다.
노드(N3)는 인버터(100)에 의해 로직 로우(접지)레벨로 저하되며, 트랜지스터(M3)가 꺼진다.
게이트 단자 Vcc 전압에서, 트랜지스터(M1)가 켜지고, 노드(N1)와 노드(N2)사이에 유도 채널을 제공한다.
이는 워드 라인 드라이버 트랜지스터(M2)[노드(N2)] 의 게이트 단자 전압을 노드(N1)의 전압을 따라 Vcc-Vt 까지만 상승시킨다.
여기서 Vt 는 트랜지스터(M1)에 대한 임계전압이다.
이 때, 클록 신호(clock signal, ø1)가 워드 라인 드라이버 트랜지스터(M2)의 드레인 단자에 인가된다.
신호(ø1)가 접지로부터 상승하고, Vcc 보다 더 큰 전압(즉, 1.5×Vcc)으로 이동할 때, 노드(N2) 전압은 트랜지스터(M2)의 채널 캐패시턴스에 의해 상승하여 부트스트랩된다.
결과적으로, 노드(N2)의 스트레이 캐패시턴스를 무시하면서, 노드(N2) 전압은 대략 (Vcc-Vt)+(1.5×Vcc) 만큼 상승할 수도 있다.
따라서, 트랜지스터(M2)는 Vcc-Vt 의 소스 전압으로 게이트에 의해 바이어스 되며, 소정의 도전율이 부여된다.
저전원 전압(즉, 3.3 V)으로 설계된 메모리 회로에 대해, 트랜지스터 임계전압(즉, 0.8 V)은 작동 전압의 충분한 비율이다.
따라서, 임계 전압의 충격 손실은 5.0 v Vcc 에서 작동하는 회로보다 3.3 v Vcc 에서 작동하는 워드 라인 드라이버 회로의 구동력에 대해 보다 더 심하다.
비교 가능한 속도에서 동일한 구동력을 유지하기 위해, 트랜지스터(M2)의 크기는 저전압 적용을 크게 해야만 한다.
이는 회로의 용적과 제조비용을 증가시킨다.
따라서, 저전원 공급 레벨에서 충분한 효율을 갖는 DRAM 내의 워드 라인 드라이버 회로를 필요하게 된다.
본 발명의 목적은 드라이버 트랜지스터의 바이어스 전압을 최대화하는 메모리 회로 워드 라인 드라이버에 대한 개선된 방법 및 장치를 제공하는 것이다.
제1도는 종래의 전형적인 워드 라인 드라비어 회로의 개략도.
제2도는 본 발명에 따른 워드 라인 드라이버 회로를 도시한 도면.
제3도는 본 발명에 따른 워드 라인 드라이버 회로의 작동을 도시한 타이밍 다이어그램.
제4도는 워드 라인 드라이버 회로의 전형적인 실시예의 상세도.
〈도면의 주요부분에 대한 부호의 설명〉
N1, N2, N3, N4, N5, N6 : 노드 M1, M2, M3, M4, M5, M6 : 트랜지스터
ø1 : 클록(clock)신호 100, 400 : 인버터
200 : 아이솔레이션 트랜지스터 드라이버
C1, C2 : 캐패시터
아이솔레이션 트랜지스터의 게이트 단자를 정 Vcc 전압에 연결하는 대신에, 본 발명에서는, 워드 라인 드라이버 트랜지스터의 게이트 단자에 풀 전압(Vcc)이 인가되도록 하기 위해 아이솔레이션 트랜지스터의 게이트 단자 전압을 부트스트랩한다.
이 때, 아이솔레이션 트랜지스터의 게이트 단자 전압은, 워드 라인 드라이버 트랜지스터의 드레인에서의 클록 신호가 워드 라인 드라이버 트랜지스터의 게이트 단자 전압을 고전압으로 부트스트랩하기 전에, Vcc 로 감소된다.
따라서, 최대 부트스트랩 전압은 워드 라인 드라이버 트랜지스터의 게이트 단자에서 트랩된다.
본 발명의 일실시예에서는, 메모리 회로 내에서, 워드 라인을 선택하는 단계와, 상기 선택된 워드 라인에 대응하는 워드 라인 드라이버 회로 내의 아이솔레이션 트랜지스터의 입력단자에 로직 하이 전압을 인가하는 단계와, 상기 아이솔레이션 트랜지스터의 게이트단자의 전압을, 상기 아이솔레이션 트랜지스터의 임계전압을 실질적으로 초과하는 전압크기만큼, 로직 하이전압을 초과하는 전압으로 용량적으로 순간 부트스트래핑시켜 풀 로직 하이 전압이 채널을 통과하여 워드라인 드라이버 트랜지스터의 게이트단자로 전달되게 하는 단계와, 상기 아이솔레이션 트랜지스터의 상기 게이트 단자 전압이 원래의 전압 레벨로 감소된 후, 상기 워드 라인 드라이버 트랜지스터의 드레인 단자 전압을 로직 하이 전압 레벨 위의 전압으로 부스트하는 단계를 포함한다.
다음으로, 아이솔레이션 트랜지스터의 게이트 단자 전압은 부트스트랩된 레벨로부터 로직 하이 전압으로 낮아진다.
결과적으로, 워드 라인 드라이버 트랜지스터의 드레인 단자 전압은 접지로부터 로직 하이 전압 레벨 이상의 전압으로 부트스트랩된다.
본 발명의 다른 실시예에서는, 메모리 회로에서, 입력단자와 워드 라인에 연결된 출력단자를 갖는 워드 라인 드라이버 회로를 제공한다.
본 발명의 워드라인 드라이버 회로는, 입력 선택 신호를 수용하는 제 1 단자와, 제 2 단자, 및 게이트 단자를 갖는 제 1 트랜지스터와, 부스트된 신호를 수용하는 제 1 단자와, 워드 라인에 연결된 제 2 단자와, 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 게이트 단자를 갖는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 상기 제 1 단자에 연결된 입력단자와 출력 단자를 갖는 인버터와, 상기 워드 라인에 연결된 제 1 단자와, 기준 전압에 연결된 제 2 단자와, 상기 인버터의 출력단에 연결된 게이트 단자를 갖는 제 3 트랜지스터와, 상기 제 1 트랜지스터의 상기 게이트 단자에 연결된 출력단을 갖는 드라이버 회로를 구비하며, 상기 드라이버회로는, 상기 부스트된 신호를 제 2트랜지스터의 제 1단자에서 수용하기 전에 제 1 트랜지스터의 게이트단자의 전압을 로직 하이기준전압에서 실질적으로 제 1트랜지스터의 임계전압을 초과하는 전압 크기만큼 상기 로직 하이기준전압을 초과하는 전압으로 용량적으로 순간 부트스트래핑시키고 또한 이 전압을 다시 로직 하이기준전압으로 감소시키는 것을 특징으로 한다.
또한, 워드 라인 드라이버는, 입력단자에 연결된 제 1 전류이송 단자를 갖는 아이솔레이션 트랜지스터와, 아이솔레이션 트랜지스터의 게이트 단자에 연결된 출력단자를 갖는 아이솔레이션 트랜지스터 드라이버 회로와, 아이솔레이션 트랜지스터의 제 2 전류이송 단자에 연결된 게이트 단자를 갖는 워드 라인 드라이버 트랜지스터를 구비한다.
또한, 워드 라인 드라이버 트랜지스터는, 클록 신호에 연결된 제 1 전류이송 단자와, 워드 라인에 연결된 제 2 전류이송 단자를 추가로 구비한다.
아이솔레이션 트랜지스터 드라이버 회로는 순간적으로 로직 하이 전압 레벨위로 아이솔레이션 트랜지스터의 게이트 단자 전압을 순간적으로 증가시키고(부트스트래핑), 그 후 로직 하이 전압 레벨로 다시 감소시킨다.
이하에, 첨부된 도면을 참조하여 본 발명에 따른 워드 라인 드라이버 회로의 특성 및 장점을 상세하게 설명한다.
도 2 를 참조하면, 본 발명에 따른 워드 라인 드라이버 회로는 트랜지스터(M1)의 게이트 단자를 구동하는 출력신호(VG)를 갖는 아이솔레이션 트랜지스터 드라이버(200)을 구비한다.
트랜지스터(M1)는 회로의 입력단[노드(N1)]을 워드 라인 드라이버 트랜지스터(M2)의 게이트 단자에 연결한다.
또한, 트랜지스터(M3)는 여기될 때 접지로 낮아지면서 워드 라인에 연결된다.
트랜지스터(M2)의 드레인 단자는 워드 라인에 상승된 전압을 공급하는 클록신호(ø1)에 연결된다.
작동중에, 드라이버(200)는 로직 하이 전압과 Vcc 의 상승된 버전(즉, 1.5×Vcc) 사이에서 교대로 VG신호를 발생시킨다.
도 3 에 도시된 타이밍 다이아그램을 참조하면, 초기 및 워드 라인을 선택하기 전에(즉, 로직 로우 레벨의 N1을 갖는), VG는 보다 높은 전압, 즉 1.5×Vcc 이다.
이 워드 라인이 선택될 경우, 노드(N1) 전압은 로직 하이 전압(Vcc)으로 이동한다.
VG= 1.5×Vcc 에서, 트랜지스터(M1)는 켜지고, 그의 유도 채널은 노드(N2)전압이 노드(N1)을 따라 Vcc로 상승하도록 한다.
트랜지스터(M1)의 게이트 전압이 Vcc 보다 높은 임계 전압(Vt)보다 높기 때문에, 노드(N2) 전압은 풀 Vcc 레벨에 도달하게 된다.
이러한 관점에서, 드라이버(200)는 VG전압을 그의 상승된 레벨에서 Vcc 로 낮춘다.
VG가 Vcc 로 감소된 후, 클록 신호(ø1)는 접지로부터 Vcc 보다 높은 전압,즉 1.5×Vcc 로 상승된다.
트랜지스터(M2)의 채널 캐패시턴스는 노드(N2) 전압을 1.5×Vcc 와 동일하게 부트스트랩시킨다.
따라서, 노드(N2) 전압은 2.5×Vcc 만큼 높게 상승한다 [노드(N2)의 스트레이 캐패시턴스에 기인한 전하 손실을 무시하면서].
VG를 Vcc 로 다시 감소시키는 것은 전압이 Vcc 로부터 2.5×Vcc 로 상승할 때, 노드(N2)에 대한 부트스트랩 전하용 방출경로가 없어도 무방함을 의미한다.
드라이버 트랜지스터(M2)는 워드 라인을 상승된 ø1 신호로 구동하면서 큰 게이트 소스간 전압을 인가한다.
이 큰 게이트 소스간 전압은 드라이버 트랜지스터(M2)의 크기를 감소시킨다.
도 3 의 타이밍 다이어그램을 참조하면, 워드 라인의 해제는 바람직하게는 ø1 신호 전압을 저하시킴에 의해 달성되며, 따라서 노드(N1)에 인가된 전압을 낮아지기 전에 워드 라인은 접지상태가 된다.
이러한 현상은 매우 큰 드레인 소스간 전압이 트랜지스터(M3)에 걸리는 경우, 신뢰성 문제를 일으킬 수 있는 트랜지스터(M3)가 켜지는 것을 방지한다.
도 4 는 아이솔레이션 트랜지스터 드라이버 블록(200)에 대한 전형적인 실시예를 도시한다.
이 회로는 크로스 연결된 게이트/드레인 단자를 갖는 Vcc 에 연결된 한쌍의 트랜지스터(M4, M5)를 구비한다.
다이오드로 연결된 트랜지스터(M6, M7)는 각각 트랜지스터(M5, M4)에 평행하게 연결되며, 시동장치로서 역할을 한다.
부트스트랩 캐패시터(C1, C2)의 상부판은 각각 트랜지스터(M4, M5)[노드(N4),VG] 의 드레인 단자에 연결된다.
인버터(400)는 부트스트랩 캐패시터(C1, C2)의 바닥판을 연결하고, 노드(N5)와 노드(N6)를 각각 연결한다.
노드(N5, N6) 전압이 각각 로직 로우(접지)레벨과 Vcc 라고 가정하면, 장시간동안, 네가티브 p 형 기판내의 트랜지스터(M4, M7)의 n 형 드레인 영역을 통한 전하손실은 노드(N4) 전압을 접지를 향해 아래로 이동하려 한다.
그렇지만, 다이오드로 연결된 트랜지스터(M7)는 노드(N4) 전압이 Vcc 아래로 소정의 임계전류(M7 의 Vt)보다 크게 떨어지는 것을 방지한다.
VG전압은 또한 Vcc-Vt 일 수 있다.
노드(N5) 전압이 접지로부터 로직 하이(Vcc)로 전환하는 경우, 인버터(400)는 노드(N6)를 접지로 전환시킨다.
노드(N5)가 Vcc 로 이동할 때, 노드(N4) 전압은 캐패시터(C1)에 의해 동일한 양까지 위로 부트스트랩 된다.
따라서, 트랜지스터(M4)가 꺼질때, 동시에 노드(N4) 전압은 2Vcc-Vt 에 이르게 된다.
그의 게이트 단자 2Vcc-Vt 전압에서, 트랜지스터(M5)는 VG를 풀 Vcc 로 상승시키며, 이 때 노드(N6)는 접지상태이다.
따라서, 노드(N5) 전압은 Vcc 로 상승전환되며, VG는 풀 Vcc 로 하강전환된다.
노드(N5) 전압이 접지로 전환될 때, 노드(N6)는 Vcc 로 전환된다.
이 때 노드(N6) 전압의 상승은 캐패시터(C2)를 통해 2Vcc 까지 VG를 부트스트랩시킨다.
그의 게이트 단자 2Vcc 전압에서, 트랜지스터(M4)는 노드(N4)풀 Vcc 값을 유지하며, 이는 트랜지스터(M5)를 오프시킨다.
따라서, 노드(N5) 전압이 접지로 전환될 때, VG는 2Vcc 로 전환된다.
드라이버 회로(200)의 출력은 다수의 워드 라인 드라이버 회로를 구동시킨다.
따라서, 신호(VG)는 적정 용량 스트레이 캐패시터(Cs)(도 4에 환영선으로 도시)를 구동시켜야만 한다.
이 스트레이 캐패시터(Cs)는 캐패시터(C2)를 갖는 전압 디바이더를 형성한다.
C2 의 캐패시턴스가 Cs 의 캐패시턴스와 대략 동일하게 주어진다면, 노드(N6) 전압은 접지로부터 Vcc 로 전환되고, 노드(VG)는 1.5Vcc 까지 부트스트랩된다.
트랜지스터(M5)는 VG전압을 Vcc 아래로 내려가는 것을 허용하지 않기 때문에, 노드(N6)가 낮아질 때, 캐패시티브 디바이더의 충격은 VG전압을 Vcc 와 1.5×Vcc 사이에서 교번하도록 한다.
따라서, 회로가 일단 전환을 개시하면, 이는 Vcc 와 1.5×Vcc 사이에서 전환하는 소망하는 VG전압을 발생시킨다.
결과적으로, 본 발명은 메모리 회로 내에서 워드 라인을 구동시키는 개선된 방법 및 회로를 제공한다.
워드 라인 드라이버 트랜지스터의 게이트 단자에 풀 전압(Vcc)이 인가되도록 하기 위해 아이솔레이션 트랜지스터의 게이트 단자 전압을 부트스트랩한다.
이는 워드 라인의 구동력을 개선하기 위해 워드 라인 드라이버 트랜지스터에 대한 부트스트랩 바이어스 전압을 최대로 한다.
본 발명은 상기한 실시예에 제한되지 않으며, 본 발명의 개념을 벗어나지 않으면서 다양한 개조와 변화가 가능하다.
본 발명은 워드 라인 드라이버 트랜지스터에 대한 부트스트랩 바이어스 전압을 최대로 함으로서, 워드 라인의 구동력을 개선시킬 수 있다.

Claims (7)

  1. 워드 라인에 연결된 출력단자와 입력 단자를 갖는 워드 라인 드라이버 회로에 있어서, 상기 워드 라인 드라이버는, 상기 입력단자에 연결된 제 1 단자를 갖는 아이솔레이션 트랜지스터와, 상기 아이솔레이션 트랜지스터의 제 2 단자에 연결된 게이트 단자와, 부스트신호에 연결된 제 1 단자와, 상기 워드 라인에 연결된 제 2 단자를 갖는 워드 라인 드라이버 트랜지스터를 구비하며, 상기 아이솔레이션 트랜지스터의 상기 게이트단자 전압은 상기 입력단자가 활성화되기 전에 상기 아이솔레이션 트랜지스터의 임계전압을 실질적으로 초과하는 전압 크기 만큼 로직 하이전압레벨을 초과하는 전압으로 용량적으로 순간 부트스트래핑되고, 또한 상기 구동신호가 활성화되기 전에 상기 로직 하이전압레벨로 다시 감소하는 것을 특징으로 하는 워드라인 드라이버 회로.
  2. 제1항에 있어서, 상기 워드 라인 드라이버 회로는 상기 아이솔레이션 트랜지스터의 게이트 단자에 연결된 출력 단자를 갖는 아이솔레이션 트랜지스터 드라이버 회로를 추가로 구비하며, 상기 아이솔레이션 트랜지스터 드라이버 회로는 상기 로직 하이 전압 레벨로부터 상기 로직 하이 전압 레벨 위의 전압으로 출력단자 전압을 순간적으로 부스트시키는 것을 특징으로 하는 워드 라인 드라이버 회로.
  3. 제2항에 있어서, 상기 워드 라인 드라이버 회로는, 상기 워드 라인 드라이버 입력 단자에 연결된 입력단자와 출력단자를 갖는 인버터와, 상기 인버터의 상기 출력단자에 연결된 게이트 단자와, 워드 라인에 연결된 제 1 단자와, 저전력 공급전압에 연결된 제 2 단자를 갖는 풀-다운 트랜지스터를 추가로 구비하는 것을 특징으로 하는 워드 라인 드라이버 회로.
  4. 제2항에 있어서, 상기 아이솔레이션 트랜지스터 드라이버 회로는, 크로스 연결된 게이트와 드레인 단자, 및 고전력 공급전압에 연결된 소스 단자를 갖는 제 1 및 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인 단자에 연결된 제 1 단자를 갖는 제 1 캐패시터와, 상기 제 2 트랜지스터의 드레인 단자와 상기 아이솔레이션 트랜지스터 드라이버 회로의 상기 출력 단자에 연결된 제 1 단자를 갖는 제 2 캐패시터와, 상기 제 1 캐패시터의 제 2 단자에 연결된 입력 단자와 상기 제 2 캐패시터의 제 2 단자에 연결된 출력 단자를 갖는 인버터를 구비하는 것을 특징으로 하는 워드 라인 드라이버 회로.
  5. 제4항에 있어서, 상기 워드 라인 드라이버 회로는 상기 제 1 및 제 2 트랜지스터에 평행하게 연결된 제 1 및 제 2 다이오드 연결된 트랜지스터를 추가로 구비하는 것을 특징으로 하는 워드 라인 드라이버 회로.
  6. 입력 선택 신호를 수용하는 제 1 단자와, 제 2 단자, 및 게이트 단자를 갖는 제 1 트랜지스터와, 부스트된 신호를 수용하는 제 1 단자와, 워드 라인에 연결된 제 2 단자와, 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 게이트 단자를 갖는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 상기 제 1 단자에 연결된 입력단자와 출력 단자를 갖는 인버터와, 상기 워드 라인에 연결된 제 1 단자와, 기준 전압에 연결된 제 2 단자와, 상기 인버터의 출력단에 연결된 게이트 단자를 갖는 제 3 트랜지스터와, 상기 제 1 트랜지스터의 상기 게이트 단자에 연결된 출력단을 갖는 드라이버 회로를 구비하며, 상기 드라이버회로는, 상기 부스트된 신호를 제 2트랜지스터의 제 1단자에서 수용하기 전에 제 1 트랜지스터의 게이트단자의 전압을 로직 하이기준전압에서 실질적으로 제 1트랜지스터의 임계전압을 초과하는 전압 크기만큼 상기 로직 하이기준전압을 초과하는 전압으로 용량적으로 순간 부트스트래핑시키고 또한 이 전압을 다시 로직 하이기준전압으로 감소시키는 것을 특징으로 하는 워드라인 드라이버 회로.
  7. 메모리 회로에서 워드 라인을 구동하는 방법에 있어서,
    (A) 워드 라인을 선택하는 단계와,
    (B) 상기 선택된 워드 라인에 대응하는 워드 라인 드라이버 회로 내의 아이솔레이션 트랜지스터의 입력단자에 로직 하이 전압을 인가하는 단계와,
    (C) 상기 아이솔레이션 트랜지스터의 게이트단자의 전압을, 상기 아이솔레이션 트랜지스터의 임계전압을 실질적으로 초과하는 전압크기만큼, 로직 하이전압을 초과하는 전압으로 용량적으로 순간 부트스트래핑시켜 풀 로직 하이 전압이 채널을 통과하여 워드라인 드라이버 트랜지스터의 게이트단자로 전달되게 하는 단계와,
    (D) 상기 아이솔레이션 트랜지스터의 상기 게이트 단자 전압이 원래의 전압레벨로 감소된 후, 상기 워드 라인 드라이버 트랜지스터의 드레인 단자 전압을 로직 하이 전압 레벨 위의 전압으로 부스트하는 단계로 구성되는 것을 특징으로 하는 워드 라인 구동 방법.
KR1019970012990A 1996-04-10 1997-04-09 워드 라인 드라이버 회로 KR100282082B1 (ko)

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US8/630,310 1996-04-10
US08/630,310 1996-04-10
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