KR100272038B1

KR100272038B1 - Dram 장치 및 논리 혼재 lsi

Info

Publication number: KR100272038B1
Application number: KR1019980006630A
Authority: KR
Inventors: 다까시 오사와
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-02-28
Filing date: 1998-02-28
Publication date: 2000-12-01
Also published as: JPH10241364A; US6075746A; KR19980071861A; TW437081B

Abstract

전원 전압이 저하해도 충분한 동작 여유가 있으며, 또한 소비 전류도 작은 DRAM 장치를 제공한다.

복수단 디코드 방식에 의해 워드선을 승압하여 셀에 전하를 전송하는 DRAM 장치에서, 캐패시터에 축적된 전하에 기초하여 생성된 WDRVn 신호를 워드선 구동용 NMOS 트랜지스터 P8의 소스에 공급하고, 이 NMOS 트랜지스터 P8의 게이트에는 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성된 전압 Vpp를 공급한다.

Description

ＤＲＡＭ 장치 및 논리 혼재 ＬＳＩ

본 발명은 DRAM 장치 및 이 DRAM 장치와 논리 기능을 갖는 LSI가 동일 칩 상에 혼재된 LSI에 관한 것이다.

종래, DRAM 장치의 워드선 구동 방법에는 이하의 2가지 방법이 이용되고 있다.

(1) NMOS에 의한 2단 디코드 방식

(2) PMOS에 의한 VPP 방식

우선, (1)의 2단 디코드 방식에 대해 설명한다. 2단 디코드 방식은 이하와 같이 행해진다. 즉, 도 24에서 프리 차지 신호 PRCHn과 프리 디코드된 어드레스 신호 XA0 ∼ XA7, XB0 ∼ XB7의 조합에 의해 우선, 1개의 로우 디코더(1i ; i = 0 ∼ 63)가 선택된다. 다음에, 프리 차지 신호 PRCHn, 어드레스 신호 A0R, A1R의 조합에 의해 1개의 WDRVnj 드라이버(3j ; j =0 ∼ 3)가 선택되면 이 WDRVnj 신호에 대응하여 1개의 워드선 드라이버[WL 드라이버(2i-j ; i = 0 ∼ 63, j = 0 ∼ 3)]가 선택되어 최종적으로 1개의 워드선 WL이 구동된다. 또, WDRVnj 드라이버(3j)에는 대응하는 디코더가 포함되어 있는 것으로 한다.

도 25는 도 24에 도시한 로우 디코더(1i)에 대응하는 로우 디코더(10) 및 도 24에 도시한 WL 드라이버(2i-j ; 예를 들면 i = 0, j = 0 ∼ 3)에 대응하는 WL 드라이버(20-m ; m = 0 ∼ 3)의 구성을 나타내고 있다. 각 WL 드라이버(20-m)는 워드선 WLm에 접속되어 있다.

도 25에서 전원 Vcc와 그라운드 간에는, 게이트에 프리 차지 신호 PRCHn이 입력되며, 소스가 전원 Vcc에 접속된 PMOS 트랜지스터 P1과, 게이트에 어드레스 신호 XAi가 입력되는 NMOS 트랜지스터 N1과, 게이트에 어드레스 신호 XBj가 입력되며, 소스가 그라운드에 접속된 NMOS 트랜지스터 N2가 직렬로 접속되어 있다. PMOS 트랜지스터 P1의 드레인과, NMOS 트랜지스터 N1의 드레인과의 접속점에는 소스가 전원 Vcc에 접속된 PMOS 트랜지스터 P2의 드레인과, 직렬 접속된 PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N3의 공통 게이트와, 직렬 접속된 PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N4의 공통 게이트와, 소스가 접지된 NMOS 트랜지스터 N7의 게이트에 접속되어 있다.

PMOS 트랜지스터 P2의 소스는 전원 Vcc에, 게이트는 직렬 접속된 PMOS 트랜지스터 P3 및 NMOS 트랜지스터 N3의 공통 드레인에 접속되어 있다. NMOS 트랜지스터 N3 및 N4의 소스는 접지되어 있다. PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N4의 공통 드레인은 게이트가 전원 Vcc에 접속된 NMOS 트랜지스터 N5의 드레인에 접속되며, NMOS 트랜지스터 N5의 소스는 NMOS 트랜지스터 N6의 게이트에 접속되어 있다.

NMOS 트랜지스터 N6와 NMOS 트랜지스터 N7은 직렬로 접속되어 있으며, NMOS 트랜지스터 N6의 드레인에는 WDRVn0 신호가 입력되고, NMOS 트랜지스터 N7의 소스는 접지되어 있다. 또한, NMOS 트랜지스터 N6의 소스와 NMOS 트랜지스터 N7의 드레인과의 접속점으로부터는 워드선 구동 신호 WL0가 추출된다.

상기한 구성에서 PMOS 트랜지스터 P1 ∼ P4, NMOS 트랜지스터 N1 ∼ N4는 로우 디코더(10)를 구성하고, NMOS 트랜지스터 N5, N6, N7은 WL 드라이버(20-0)를 구성한다.

또한, 각각이 상기한 WL 드라이버(20-0)와 동일한 구성을 가지며, 또한 PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N4의 공통 드레인과, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1의 공통 드레인에 접속되고, WDRVn1 신호가 입력된 WL 드라이버(20-1)와, WDRBn2 신호가 입력된 WL 드라이버(20-2)와, WDRVn3 신호가 입력된 WL 드라이버(20-3)를 구비한다.

도 26은 도 24에 도시한 WDRVnj 드라이버(31)를 NMOS에서 구성한 도면이다. 이 구성은 도 25에 도시한 로우 디코더(10)와 WL 드라이버(20-0)를 맞춘 구성에서 로우 디코더(10)의 NMOS 트랜지스터 N1, N2로의 어드레스 입력 XAi, XBj를 A0R,, A1R,로 대체하는 것뿐이므로, 상세한 구성의 설명은 생략한다.

이하에 상기한 구성의 동작 원리와 동작 한계에 대해 설명한다. 워드 라인의 선택은 통상 WDRV 신호로부터 WDRVnj 신호를 발생하는 도 26에 도시한 회로와, WDRVnj 신호에 의해 1개의 WL 드라이버가 선택되어 최종적으로 워드선의 선택을 행하는 도 25의 회로의 2회로 나눠 행해진다.

도 25에서 프리 차지 신호 PRCHn가 High가 되고 프리 디코드된 어드레스 신호 XAi와, 프리 디코드된 어드레스 신호 XB0 ∼ XB3로 1개의 로우 디코더(여기서는 로우 디코더 ; 10)가 선택되면, NMOS 트랜지스터 N5의 드레인이 Vcc가 되어 노드 A가 Vcc-Vth로 충전된다. 여기서 Vth는 NMOS 트랜지스터 N5 임계치이다. 이 값은 소스가 Vcc-Vth에 증가하고 있기 때문에, 백 게이트 바이어스 효과에 의해서 통상의 소스의 GND에서의 값(낮아도 0.5V 정도) 보다도 커지며, 1.5V 정도라고 생각된다. 그 후, Vcc=5V일 때 도 26의 A0R, A1R에서 디코드된 도 25의 워드선 구동용의 NMOS 트랜지스터 N6의 드레인에 입력된 WDRVnj 신호가 0에서 7.5V까지 상승해 왔다. 그 경우에, NMOS 트랜지스터 N6의 드레인 게이트 간의 기생 용량 C1에 의해서 노드 A는 Vcc-Vth로부터 10V 정도까지 크게 상승하고 NMOS 트랜지스터 N6의 Vth 저하가 없는 상태에서 WL0가 0에서 7.5V까지 상승한다. 도 26의 WDRVnj 신호를 발생하는 회로도 완전히 동일한 원리로 동작하는 것이다.

상기한 회로는 Vcc = 5V계에서는 정상적으로 대개 고속으로 동작하지만, Vcc = 3.3V로 저하할때 워드선 상승의 스피드가 저하하여 워드선을 구동할 수 없는 경우가 발생한다. 그 이유는 노드 A의 충전 전위 Vcc-Vth가 작아짐으로서 WDRVnj 신호가 입력될 때 노드 A가 충분히 부팅되지 않는데 있다. 예를 들면, 최악 조건으로서 Vcc = 3V(3.3V ±10%로 동작 보증 필요)일 때, 백 게이트 바이어스 효과를 고려하여 Vth = 1.5V로 하면(Vth는 Vcc가 저하더라도, 서브 트레시홀드 전류에 의한 스탠바이 전류의 증가를 고려한 경우에는 Vth를 그다지 저하하지 않는다), Vcc - Vth = 1.5V밖에 취할 수 없으며 WDRVnj 신호가 0에서 4V까지 상승해도 노드 A는 1.5V에서 4.5 정도까지밖에 상승하지 않고, 워드선은 소망하는 4.5V는 무리이며, 4.5 - (NMOS 트랜지스터 N6의 Vth) = 4.5 - 1.5 = 3.0V까지밖에 상승하지 않아 워드선이 정상적으로 구동되지 않게 된다. 또, 워드선의 상승 스피드도 대폭 느려지게 된다. 이와 같이, NMOS의 워드선 구동 회로는 Vcc=3.3V 이하의 DRAM에는 사용할 수 없는 회로인 것을 알 수 있다.

다음에, 이와 같은 NMOS에 의한 2단 디코드 방식의 문제점을 극복한 (2)의 PMOS에 의한 VPP 방식에 대해 설명한다.

도 27에서, 전원 Vcc와 그라운드 간에는, 게이트에 프리 차지 신호PRCHn이 입력되는 PMOS 트랜지스터 P5와, 게이트에 어드레스 신호 XAi가 입력된 NMOS 트랜지스터 N11과, 게이트에 어드레스 신호 XBj가 입력된 NMOS 트랜지스터 N12가 직렬로 접속되어 있다. PMOS 트랜지스터 P5 및 NMOS 트랜지스터 N11의 공통 드레인은 소스가 전원 Vpp에 접속된 PMOS 트랜지스터 P6의 드레인과, 직렬로 접속된 PMOS 트랜지스터 P7 및 NMOS 트랜지스터 N13의 공통 게이트와 직렬로 접속된 PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N14의 공통 게이트에 접속되어 있다. PMOS 트랜지스터 P7의 소스는 전원 Vpp에 접속되며, NMOS 트랜지스터 N13의 소스는 접지되어 있다. 또한, PMOS 트랜지스터 P6의 게이트는 PMOS 트랜지스터 P7 및 NMOS 트랜지스터 N13의 공통 드레인에 접속되어 있다.

또한, PMOS 트랜지스터 P8의 소스에는 WDRVn0 신호가 입력되며, NMOS 트랜지스터 N14의 소스는 접지되어 있다. PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N14의 공통 드레인은 소스가 접지되며, 게이트에신호가 입력되는 NMOS 트랜지스터(15)의 드레인에 접속되어 있다. PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N14의 공통 드레인으로부터는 워드선 구동 신호 WL0가 추출된다.

상기한 PMOS 트랜지스터 P5, P6, P7 및 NMOS 트랜지스터 N11, N12, N13은 로우 디코더(30)를 구성하고, PMOS 트랜지스터 P8과, NMOS 트랜지스터 N14, N15는 WL 드라이버(40-0)를 구성한다.

또한, 이 WL 드라이버(40-0)와 동일한 구성을 가지며, 각각 WDRVn1 및신호가 입력되어 워드선 구동 신호 WL1을 출력하는 WL 드라이버(40-1)와 WDRVn2 및신호가 입력되어 워드선 구동 신호 WL2를 출력하는 WL 드라이버(40-2)와, WDRVn3 및신호가 입력되어 워드선 구동 신호 WL3를 출력하는 WL 드라이버(40-3)가 PMOS 트랜지스터 P5 및 NMOS 트랜지스터 N11의 공통 드레인에 접속되어 있다.

도 28은 도 24에 도시한 WDRVnj 드라이버(3j)를 PMOS에서 구성한 도면이다. 이 구성은 도 27에 도시한 로우 디코더(30)와 WL 드라이버(40-0)를 합친 구성에서, 로우 디코더(30)의 NMOS 트랜지스터 N11, N12로의 입력 XAi, XBj를 A0R(), A1R()에 대체함과 동시에, NMOS 트랜지스터 N15를 제거한 것과 동일하므로 여기서의 설명은 생략한다.

이하에 상기한 전원 Vpp를 생성하는 방법을 설명한다. 도 29는 전원 Vpp를 발생하는 제2 생성 수단으로서의 차지 펌프 회로의 구성을 도시한 도면이다.

도 29에서, 노드 B는 캐패시터 C2를 통해 노드 E에 접속되며, 노드 E는 NMOS 트랜지스터 N60, N61, N62의 드레인과, NMOS 트랜지스터 N63의 게이트에 접속되어 있다. NMOS 트랜지스터 N60의 게이트는 출력 노드 O에 접속되며, 소스는 노드 G에 접속되어 있다. 노드 G는 캐패시터 C4를 통해 노드 A와, NMOS 트랜지스터 N61의 게이트에 접속되어 있다. NMOS 트랜지스터 N61의 소스는 출력 노드 O에 접속되어 있다.

노드 C는 캐패시터 C3를 통해 노드 F에 접속되며, 노드 F는 NMOS 트랜지스터 N62의 게이트와, NMOS 트랜지스터 N63의 소스와, NMOS 트랜지스터 N64, N65의 드레인에 접속되어 있다. NMOS 트랜지스터 N62의 소스와, NMOS 트랜지스터 N63의 드레인은 전원 Vcc에 접속되어 있다. NMOS 트랜지스터 N65의 게이트는 출력 노드 O에 접속되며, 소스는 노드 H에 접속되고, 노드 H는 NMOS 트랜지스터 N64의 게이트와 캐패시터 C5를 통해 노드 D에 접속되어 있다. NMOS 트랜지스터 N64의 소스는 출력 노드 O에 접속되어 있다.

또한, 노드 B는 NMOS 트랜지스터 N60, N61, N62에 접속되며, 노드 C는 NMOS 트랜지스터 N63, N64, N65에 접속되어 있다.

이하에 상기한 구성의 차지 펌프 회로의 동작 원리를 도 30의 타이밍차트를 참조하여 설명한다.

도 30의 A, B, C, D는 도 29의 각 노드 A, B, C, D에서의 입력 파형이다. 이 입력에 대해, 회로의 내부 노드인 E, F, G, H는 도 30에 도시한 바와 같이 동작하여 최종적으로 Vpp를 작게하면서 상승시키는 기능이 있다.

이 타이밍차트는 알기쉽게 하기 위해서 2단으로 나눠서 나타내고 있다. 상단이 회로의 상반분의 동작이며 하단이 회로의 하반분의 동작이다. 또한, 알기쉽게 하기 위해, Vpp는 각각 동일한 것을 이용하고 있다. 또한 A, B, C, D의 파형의 종축과 E, F, G, H, Vpp의 종축은 실제는 다른 것이지만, 여기서는 알기쉽게 하기 위해 후자는 전자에 비교해서 전압축(종축)을 5배로 연장하고 있다.

이하, 상단의 동작에 대해서만 설명하지만 하단의 동작도 마찬가지이다.

입력 B가 어느 타이밍에서 GND에서 Vcc까지 상승하면, 노드 E는 Vcc로부터 그 커플링비로 결정되는 전압까지 상승한다. 이에 따라, 노드 G는 NMOS 트랜지스터 N60을 통해 전하가 공급되기 때문에, Vpp - Vth(Vth는 NMOS 트랜지스터 N61의 Vth이다)까지 상승한다. 다음 타이밍으로 입력 A가 GND로부터 Vcc까지 상승하면, 노드 G는 부팅되어 처음의 Vpp - Vth로부터 그 커플링비로 결정되는 레벨(가장 높은 전위)까지 상승한다. 이에 따라, 노드 E의 전하가 NMOS 트랜지스터 N61을 통해 Vpp로 전부 전송된다. 즉, 노드 E와 Vpp가 이퀄라이즈된다. 이때, Vpp의 레벨이 승압되게 된다.

다음에, 입력 A가 먼저 Vcc로부터 GND로 내려가면, 노드 G의 레벨이 커플링으로 저하하여 NMOS 트랜지스터 N61을 차단한다. 그리고, 다음에 입력 B가 마찬가지로 해서 Vcc로부터 GND로 저하하면, 노드 E가 커플링으로 낮은 레벨로 저하함과 동시에, NMOS 트랜지스터 N60을 통해 노드 G도 동일 레벨까지 저하한다. 따라서, NMOS 트랜지스터 N61은 완전히 차단된다. 이 후, 입력 C가 상승하므로 하측의 펌프의 노드 F가 상승하고, NMOS 트랜지스터 N62를 통해 Vcc로부터 노드 E로 전하가 유입된다.

이상의 동작을 반복함으로서, Vcc로부터 유입된 전하가 캐패시터 C2, C3에 축적되어 다음 사이클에서 Vpp로 배출된다.

상측과 하측의 펌프가 상보적으로 동작하여, 동작 속도를 전체적으로 상승시키는 것과 동시에, 상대측에서 노드 F/E의 전압을 수신함으로써 Vcc와 노드 E/F의 패스를 효율적으로 온/ 오프시키고 있다.

상기한 PMOS에 의한 구동 방식으로는, Vcc = 3.3V인 경우에 칩 내에서 예를 들면, VPP = 4.3V가 되는 DC 전위를 도 29에 도시한 바와 같은 차지 펌프 회로에서 생성하고, 이것을 이용하여 PMOS에 의해서 Vth 저하가 없는 상태에서 워드선을 구동하는 것으로, 도 27 및 도 28의 회로는 3.3V 보다도 낮은 Vcc까지 있어도 동작할 수 있다.

상기한 바와 같이, 도 29에 도시한 차지 펌프 회로는 Vcc = 3.3V에서 VPP = 4.3V를 생성하는 회로지만 2가지 문제점이 있다. 하나는, 이 회로 자체의 소비 전류가 큰 것이다. 펌프 효율이 100% 즉 전혀 낭비가 없는 경우라도 원리적으로 펌프 회로에서는 부하 전류와 같은 전류가 소비된다. 왜냐하면, 캐패시터 C2, C3에서는 펌프로 받아들이는 전하와 같은 전하가 충전되어야 하기 때문이다. 그러나, 100% 효율은 실제로는 있을 수 없으며 50% 정도가 실상이다. 그 이유는 첫째, 노드 A나 B를 일정 주기로 차지하기 위한 링 발진기가 필요하고 거기에서의 소비 전류가 있으며 펌프의 전류 패스 내에는 상당한 기생 용량이 수반하고 있어 여분의 용량을 충전하게 되기 때문이다.

또한, 전류를 생성하기 위해 펌프를 고속 동작시키면 충분한 전하가 충전되지 않는 경우가 있다. 또한 기생 저항에 의해 노드 전위가 충분히 진폭하지 않은 경우가 있다. 또한, 타이밍의 미묘한 어긋남에 의한 전하의 누설도 있을 수 있다. 따라서, 이와 같은 요인이 중복된 경우 펌프 효율은 50% 정도로 저하해 버린다. 이 경우는 펌프에서 소비되는 전류는 Vpp 부하 전류의 2배가 되며, 원래 Vpp 부하 전류는 큰것이기 때문에 DRAM의 동작 전류를 큰 것이 되어 버린다. 또한, 금후 Vcc가 2.5V에서 1.8V로 저하하면 펌프 회로의 동작을 할 수 없게 되는 문제가 생긴다. 그것은 Vpp를 최종적으로 발생하는 NMOS 트랜지스터인 B, C의 게이트 전위는 충분히 승압하지 않으면 전하가 전송되지 않지만, Vcc가 낮아지면 그것이 곤란해지고 전송 불충분한 상황이 되어 버린다.

본 발명의 DRAM 장치는 이와 같은 과제에 주목하여 이루어진 것으로, 그 목적으로 하는 바는 전원 전압이 저하해도 충분한 동작 여유가 있으며, 또한 소비 전류도 작은 DRAM 장치를 제공하는 것에 있다.

상기한 목적을 달성하기 위해 제1 발명은 복수단 디코드 방식에 의해 워드선을 승압하여 셀에 전하를 전송하는 DRAM 장치에서, 워드선을 구동하기 위한 구동 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비한다.

또한, 제2 발명은 복수단 디코드 방식에 의해 비트선 이퀄라이즈 신호를 승압하여 이퀄라이즈를 행하는 DRAM 장치에서, 비트선 이퀄라이즈 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비한다.

또한, 제3 발명은 복수단 디코드 방식에 의해 비트선 분리 신호를 승압하여 비트선과 센스 증폭기 간의 전하 전송을 행하는 DRAM 장치에서, 비트선 분리 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비한다.

또한, 제4 발명은 워드선을 구동하기 위한 구동 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 비트선 이퀄라이즈 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제2 생성 수단과, 비트선 분리 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제3 생성 수단과, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제4 생성 수단을 구비한다.

또한, 제5 발명은 복수의 셀 어레이가 컬럼 방향 및 로우 방향의 2차원에 배치된 DRAM 장치에서 복수의 셀 어레이의 컬럼 방향의 경계에는 비트선 분리 신호가 게이트 입력된 트랜지스터에 의해 분리된 공유의 센스 증폭기 영역이 설치되며, 로우 방향의 경계에는 로우 디코더를 중심으로 해서 그 양 단에 워드선 드라이버 영역이 설치되며, 상기 센스 증폭기 영역과 상기 로우 디코더, 워드선 드라이버 영역이 교차하는 영역에는 비트선 분리 신호 및 비트선 이퀄라이즈 신호를 구동하는 회로가 설치되어 있으며, 또한 상기 워드선을 구동하기 위한 구동 신호와 상기 비트선 이퀄라이즈 신호와 상기 비트선 분리 신호 중 적어도 1개를 캐패시터에 축적된 전하에 기초하여 생성함과 동시에, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하도록 한다.

도 1은 본 발명의 일 실시 형태에 따른 DRAM 장치에서 WDRVnj 신호를 생성하기 위한 회로 구성을 도시한 도면.

도 2는 WDRVn 신호를 생성하기 위한 회로 구성을 도시한 도면.

도 3은 종래의 Vpp 펌프 회로의 효율을 고찰하기 위한 회로 구성을 도시한 도면.

도 4는 효율 100%일 때의 동작을 설명하기 위한 도면.

도 5는 기생 용량을 수반하고 있는 경우의 동작을 설명하기 위한 도면.

도 6은 Vpp 펌프의 효율에 관한 다른 요인을 설명하기 위한 도면.

도 7은 도 2에 도시한 회로를 단순화한 회로 구성을 도시한 도면.

도 8은 도 7의 회로의 각 노드의 동작을 도시한 타이밍차트.

도 9는 본 실시 형태의 부팅 회로의 효율을 고찰하기 위한 회로 구성을 도시한 도면.

도 10은 부팅 회로에서 효율의 저하가 되는 요인을 설명하기 위한 도면.

도 11은 부팅 회로와 펌프 회로 간에서 기생 용량에 의한 효율 저하를 비교하여 도시한 그래프.

도 12는 비트선 이퀄라이즈 신호 및 비트선 분리 신호의 구동 방법을 설명하기 위한 도면.

도 13은 비트선 이퀄라이즈 신호 및 비트선 분리 신호의 구동 회로를 도시한 도면.

도 14는 비트선 이퀄라이즈 신호 및 비트선 분리 신호의 구동 회로의 다른 구성에서 EQLn 신호를 출력하는 구성을 도시한 도면.

도 15는 비트선 이퀄라이즈 신호 및 비트선 분리 신호의 구동 회로의 다른 구성에서 EQLP 신호를 출력하는 구성을 도시한 도면.

도 16은 로우 어드레스 상위(A8R, A9R, A10R) 할당이 이루어진 4MDRAM을 도시한 도면.

도 17은 RSLn을 생성하기 위한 회로 및 A, B, C 입력/RSLn 출력의 관계를 도시한 도면.

도 18은 512K 비트 셀 어레이가 128개로 이루어진 64MDRAM의 레이아웃의 모식도.

도 19는 도 18의 일부를 확대하여 도시한 도면.

도 20은 Vpp 펌프의 1단 승압 회로와 2단 승압 회로의 구성을 도시한 도면.

도 21은 바-인(bar-in) 시험 시에 이용되며 WDRVn 신호를 생성하는 회로의 구성을 도시한 도면.

도 22는 바-인 시험 시에 이용되며 WDRVnj 신호를 생성하는 회로의 구성을 도시한 도면.

도 23은 바-인 시험 시에 이용되며 특정한 워드선을 구동하는 신호를 생성하는 회로의 구성을 도시한 도면.

도 24는 2단 디코드의 형태를 설명하기 위한 도면.

도 25는 제1 종래 기술에서의 로우 디코더 및 WL 드라이버에서 특정한 워드선을 구동하는 신호를 생성하는 회로의 구성을 도시한 도면.

도 26은 제1 종래 기술에서의 로우 디코더 및 WL 드라이버에서 WDRVnj 신호를 생성하는 회로의 구성을 도시한 도면.

도 27은 제2 종래 기술에서의 로우 디코더 및 WL 드라이버에서 특정한 워드선을 구동하는 신호를 생성하는 회로의 구성을 도시한 도면.

도 28은 제2 종래 기술에서의 로우 디코더 및 WL 드라이버에서 WDRVnj 신호를 생성하는 회로의 구성을 도시한 도면.

도 29는 차지 펌프 회로의 구성을 도시한 도면.

도 30은 도 29에 도시한 차지 펌프 회로의 동작을 설명하기 위한 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

1i, 30, 100 : 로우 디코더

2i-j, 40-n, 101 : WL 드라이버

3j : WDRVnj 드라이버

이하에 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다. 도 1은 본 발명의 제1 실시 형태에 따른 DRAM 장치의 디코더 회로 및 WL 드라이버 회로의 구성을 도시한 도면이다. 이 구성은 상기한 도 28에 도시한 바와 같이, 워드선 구동용 PMOS 트랜지스터 P8의 소스에 전원 Vpp를 접속하는 것은 아니고, 이하에 설명하는 회로에서 생성되는 WDRVn 신호를 공급하도록 하며 더욱 WDRVnj 신호가 출력되는 PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N14의 공통 드레인에 인버터(50)를 배치한 점을 제외하고 도 28의 구성과 동일하다. 또한, 생성된 WDRVnj 신호에 기초하여 최종적으로 1개의 워드선을 구동하는 회로는 상기한 도 27의 회로와 완전히 동일하다. 또한, 상기한 WDRVn 신호는 제1 생성 수단으로서의 도 2에 도시한 바와 같은 회로에 의해 생성된다.

즉, 본 실시 형태에서는 대체로 부하 용량이 큰(약 5피코 F) 워드선을 구동하기 위한 구동 신호를 도 2에 도시한 바와 같은 회로를 이용하여 캐패시터에 축적된 전하에 기초하여 생성하고, 어드레스 신호에 의해 디코딩되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하도록 한다.

도 2는 상기한 WDRVn 신호를 생성하기 위한 회로이며, 캐패시터에 축적한 전하를 부팅함으로써 WDRVn 신호를 생성한다.

도 2에서 WDRVn 신호를 생성하는 원인이 되는 XVLD 신호는 소스가 Vcc에 접속된 PMOS 트랜지스터 P50의 게이트와, 인버터(71)와, 신호,,가 입력되는 NAND 회로(74)에 입력된다. 인버터(71)는 다른 인버터(72), 캐패시터(73)를 통해 PMOS 트랜지스터 P50의 드레인과, PMOS 트랜지스터 P51, P52, P53의 소스에 접속되어 있다. PMOS 트랜지스터 P51의 게이트는 PMOS 트랜지스터 P52의 드레인과, PMOS 트랜지스터 P53의 게이트와, 직렬로 접속된 PMOS 트랜지스터 P53 및 NMOS 트랜지스터 N52의 공통 게이트와, NMOS 트랜지스터 N51의 드레인에 접속되어 있다. NAND 회로(74)는 NMOS 트랜지스터 N50에 접속되어 있다.

또한, PMOS 트랜지스터 P51의 드레인은 PMOS 트랜지스터 P52의 게이트와, NMOS 트랜지스터 N50의 드레인에 접속되어 있다. NMOS 트랜지스터 N50의 소스는 접지되며, 게이트는 인버터(75)를 통해 NMOS 트랜지스터 N51의 게이트에 접속되어 있다. PMOS 트랜지스터 P53 및 NMOS 트랜지스터 N52의 공통 드레인으로부터는 WDRV0 신호가 추출된다.

상기한 구성에서, 인버터(71, 72), 캐패시터(73), PMOS 트랜지스터 P50을 제거한 회로를 XVLD 입력을 공통적으로 해서, NAND 회로(74)에 입력되는 신호 중 논리 상태의 조합분에 상당하는 단(여기서는 8단)만 직렬로 접속한 것을 WDRVn 신호 생성 회로로 하고 있다.

또, 상기한 도 2의 회로를 도 1의 회로 대신에 이용할 수 있다.

이하에, 도 2에 도시한 바와 같은 본 원의 부팅 회로의 효율과 상기한 도 29의 펌프 회로의 효율에 대해 진술한다. 여기서는 도 3에 도시한 바와 같은 간략화한 구성을 이용한다.

도 3에서 링오실레이터로 발생한 A, B, C, D라는 신호 파형이 펌프 회로에 입력될때, IPPD라는 전류를 발생하고 이것이 부하 회로(WL 구동 회로, EQL회로, ΦT 구동 회로 등에 상당한다)에 입력되어 IPPD가 이 부하 회로에서 소비되는 전류 IPPL과 같은 경우에는 Vpp의 레벨이 설정치로 유지된다. 이 때, 링오실레이터에서 소비되는 전류를 ICCR로 할 때의,

IPPD와 ICCR의 비를 여기서는 펌프 효율로 정의한다. 즉,

펌프 효율 = IPPD/ICCR

여기서, ICCR = IPPD가 성립하면 펌프 효율은 1, 즉 100%가 된다. ICCR = IPPD인 것은 B와 C의 신호 파형이 입력되는 큰 캐패시터의 한 단의 전극에 상기한 전하가 일시적으로 축적되게 되지만, 이 때 반대측의 전극에도 동일량의 전하가 축적되는 것을 의미한다.

즉, 도 4에서 효율 100%의 동작을 행하고 있는 경우는 Δt/2의 시간으로 ΔQ의 전하를 Vcc로부터 흡입하여, 다음 Δt/2의 시간으로 캐패시터에 축적된 ΔQ의 전하를 Vpp 단자로 토출하는 동작을 행하는 것으로 생각할 수 있으며 이와 같은 경우는 IPPD = ΔQ/Δt로 쓸 수 있음과 동시에, 이 전류는 ICCP와 같으면서, ICCR에도 같다고 할 수 있다.

그런데, 실제의 펌프 동작에서는 이와 같은 이상 상태를 실현하는 것은 어렵다.

우선, 첫째로 다이오드에 접속된 중간 노드는 큰 캐패시터에 의해서 펌핑되어 있으면서 동시에, 이 노드에는 꽤 큰 기생 용량을 수반하고 있는 것으로 생각할 수 있다(도 5 참조). 이것은 이미 진술한 바와 같은 펌프 회로의 회로 구성을 보면 분명하다. 즉, 상보적으로 동작하고 있는 펌프 회로 내의 반대측의 Vcc로부터의 패스를 형성하고 있는 NMOS 트랜지스터(이 크기는 충분한 전류를 흘리기 위해서 꽤 큰 채널폭을 갖고 있다)의 게이트에 신호가 입력되기 때문에, 이 게이트 용량은 매우 큰 값이 된다. 동시에, 이 트랜지스터 및 Vpp로의 패스를 형성하고 있는 하나 더 큰 NMOS 트랜지스터의 소스, 드레인의 PN 접합의 용량도 상당히 크며, 이와 같은 기생 용량 Cparasitic을 수반하고 있기 때문에, B의 노드를 △V의 전압으로 진동시켜도 내부 노드 E는,

Δv = ΔV·Cpump/(Cpump+Cparasitic)에서 밖에 진동하지 않게 된다.

이와 같을때, B의 노드에 ΔQ(= Cpump·ΔV)의 전하가 출입해도 E의 노드에는,

Δq=Cpump·Δv

=ΔQ·Cpump + Cparasitic) 밖에 전하가 출입할 수 없으므로 효율은 저하한다. 덧붙여서, 이 경우는,

IPPD = Δq/Δt

= (ΔQ/Δt)·Cpump/(Cpump+Cparasitic)

= ICCR·Cpump/(Cpump + Cparasitic)

가 되므로 효율은 정의식에 의해,

펌프 효율 = Cpump/(Cpump + Cparasitic)로 나타낸다.

또한, 효율을 저하시키는 요인이 몇개 있다. 그 제2 이유는 링오실레이터로부터의 신호는 펌핑용 캐패시터만을 진동시키는 것은 아니다. 상세한 펌프 회로의 회로도에서 노드 B, C는 NMOS 트랜지스터의 백 게이트를 펌핑하고 있다. 이것은 기판 바이어스 효과를 저감시켜서 NMOS의 Vth를 저하시키며 Vcc가 낮은 경우라도 충분히 높은 레벨까지 승압할 수 있도록 하기 위한 것이다. 또한, 노드 G, H를 높은 레벨로 상승하기 위해서 보조의 캐패시터를 A, D의 노드가 펌핑하고 있다. 이들의 2개의 요소에 의해서 ICCR은 위에서 계산한 값 보다도 큰 값이 되어 효율의 저하를 가져온다.

또한, 링오실레이터는 홀수단의 인버터가 링형에 접속된 것이으로, 고속으로 진동하고 있다. 이로부터 노드 A, B, C, D, 특히 큰 용량을 진동시킬 필요가 있는 B, C를 추출하기 위해서도 몇개 단의 버퍼 회로를 필요로 하고, 상기한 타이밍차트에 도시한 바와 같은 A, B, C, D의 미묘한 타이밍의 어긋남을 생성하기 위해서도 몇개의 단의 논리 게이트를 필요로 한다. 따라서, 이들의 회로에서도 상당한 파워를 소비하게 되며 ICCR은 더 커지게 된다.

이상 진술한 것은 주로 기생의 캐패시터 혹은 보조적인 회로의 충방전에 요하는 효율의 저하이지만, Vpp의 펌핑에 특유한 또 하나의 중요한 요인을 도 6을 참조하여 설명한다. 그것은, Vpp 펌프의 경우는 IPPL이 매우 큰 값이기 때문에, 링오실레이터의 발진 주파수를 상당히 크게해야 하는 것에 기인한다. 구체적인 예를 들면, 64MDRAM의 4K 리프레시의 제품의 경우, IPPL = 14㎃의 전류가 흐르기 때문에 IPPD도 이것과 동일한 값이 요구된다. 그 때는 캐패시터도 크게 설계함과 동시에, 동작 주파수도 수10 내지 100㎒로 매우 고속인 펌프 동작이 필요하게 된다. 지금, Vcc로부터 노드 E로의 패스가 되는 NMOS 트랜지스터의 채널 저항을 Ron, 컨택트나 배선 등의 기생 용량을 Rp로서 노드 E의 용량을 Ce로 하면,

τ = (Ron + Rp)·Ce

의 시간이 노드 E에 전하를 Vcc로부터 흡수하기 위해 필요해진다. 링오실레이터의 발진 주파수를 fR로 할 때,

τ = (Ron + Rp)·Ce > 0.5 × fR^-1

의 경우에는 캐패시터에 흡수되어야 할 전 전류가 유입되기 전에 다음 동작으로 이행해 버리고, 이 경우도 효율 저하의 요인이 된다.

이상, 상기한 바와 같이 Vpp 펌프 회로는 파워 효율의 관점에서 보면 마이너스 요인이 큰 회로인 것을 알 수 있다.

이하에 상기한 펌프 회로와 비교하여 도 2의 타입의 부팅 회로가 왜 효율이 좋은지에 대해 설명한다.

이 회로는 어드레스의 디코드를 행하고 있기 때문에 다소 복잡한 구성이 되고 있지만 단순화하면 도 7과 같이 된다. 또한, 이 회로의 각 노드의 작용을 도 8의 타이밍차트에 도시한다.

또한, 이 회로를 도 9에 도시한 바와 같이 모식적으로 나타낸다.

도 9에서의 부팅 회로의 파워 효율은 다음 식에서 정의된다.

부팅 회로의 효율 = IPPD/ ICCD

한편, 부팅 후의 WDRV가 0볼트로부터 Vw 볼트로 부팅된다고 하면 전하의 보존법에 의해,

Vw=Vcc·2Cp/(Cp + Cload)

=η·Vcc

여기서, η은 다음 식에서 정의되는 부팅비이다.

η = 2Cp/(Cp+Cload)

여기서, Cload는 워드선 등의 WDRV 신호가 구동해야 할 전 부하 용량이다. 따라서, 워드선을 구동하는 사이클 타임을 tRC라고 하면 IPPD는,

IPPD = Cload·Vcc·2Cp/(Cp+Cload)·tRC

=Cload·η·Vcc/tRC

로 쓸 수 있다. 한편, ICCD는 Cp의 캐패시터에 유입하는 전하가

Cp·Vcc-(η-1)Cp·Vcc가 됨으로써,

ICCD=Cp·Vcc·(2-η)/tRC

가 된다. 따라서, 상기한 식에서 정의되는 부팅 회로의 파워 효율은,

파워 효율 = (Cload/Cp)·η/(2-η)

으로 나타낼 수 있다. 그런데, η의 정의에 의해,

Cload/Cp = (2-η)/η

이므로 부팅 회로의 파워 효율은

부팅 회로의 파워 효율 = 1

이 되며 항상 100%인 것을 알 수 있다.

실제로는 이 부팅 회로에서도 효율을 저하시키는 요인이 생각된다. 그 중 하나는 도 10에 도시한 바와 같은 기생 용량이 전하 전송 패스에 수반하는 것에 의한 것이다. WDRV로부터 먼저번의 패스에 갖추어진 기생 용량은 이들을 포함해서 워드선의 부하 용량이라고 생각함으로서 이것은 충전하는데 필요한 용량이라고 생각된다. 이것은 Vpp 펌프의 고찰로 행한 사고 방식과 동일하다. 이하의 도면에서 재차 부팅 회로의 파워 효율을 계산해 본다.

WDRV의 부팅 전압 Vw는 전하 보존법에서,

(Cp + Cparasitic)·Vcc = Cp·(Vw-Vcc) + Cload·Vw

가 되므로,

Vw = λ·Vcc

여기서, λ는 기생 용량이 있는 경우의 부팅비를 나타내고, 다음식에서 정의된다.

λ = (2Cp + Cparasitic)/(Cp + Cload + Cparasitic)

이 회로에서, WDRV로의 구동 전류 IPPD는 워드선 구동의 사이클 시간을 tRC라고 하면,

IPPD = Cload ·λ·Vcc/tRC

또한, 부팅 회로에서 소비되는 전류 ICCD를 부팅 캐패시터에 충방전되는 전류라고 생각하며,

ICCD = [Cp·Vcc-(λ-1)·Cp·Vcc]/tRC

= Cp·Vcc·(2-λ)tRC

가 되므로 기생 용량을 고려한 부팅 회로의 파워 효율은,

부팅 회로의 효율 = IPPD/ ICCD

= (Cload/Cp)·λ/(2-λ)

가 된다. 여기서, λ의 정의식에서

(Cload/Cp) = [2-λ-(λ-1)·§]/λ

여기서, §는 기생 용량의 부팅 캐패시터에 대한 비율로,

§ = Cparasitic/Cp

이다. 따라서, 기생 용량을 고려한 부팅 회로의 파워 효율은,

부팅 회로의 파워 효율 = 1-§·(λ-1)/(2-λ)

라고 써서 나타낼 수 있다. 이와 같이, 기생 용량을 생각하면, 부팅 회로의 파워 효율은 부팅비 λ와 기생 용량과 부팅 캐패시터의 비 §에 의존하도록 된다. 다음에, 이 부팅 회로의 파워 효율을 앞에서 계산한 Vpp 펌프의 파워 효율과 비교해 본다. 단지, 양자 모두 기생 용량이 전하 전송 패스에 수반한 경우만 효율 저하를 비교하는 것으로, 그 외의 요인은 이 비교에는 포함시키지 않은 것으로 한다.

기생 용량이 수반된 경우(그 외의 요인에 의한 효율 저하는 무시한다)의 Vpp 펌프의 파워 효율은,

Vpp 펌프의 파워 효율 = Cpump/(Cpump + Cparasitic)

이므로 부팅 회로의 경우와 동일한 지표 §를 이용하여

Vpp 펌프의 파워 효율 = 1/(1 + §)

이 된다. 여기서 계산한 기생 용량에 의한 효율 저하를 부팅 회로의 경우와 펌프 회로의 경우로 비교하여 계산해 보면, 도 11에 도시한 바와 같은 그래프가 얻어진다. 도 11에 도시한 바와 같이, 부팅비 λ가 1.5 이상인 경우에는 모든 기생 용량의 비율 §에 걸쳐 펌프 회로 쪽이 부팅 회로보다도 파워 효율이 좋은 것을 알 수 있지만 금후의 DRAM에서 생각되는 부팅비 λ가 1.4 이하로 기생 용량이 0.5 이하의 경우에는, 항상 부팅 회로 쪽이 펌프 회로보다도 파워 효율이 높은 것을 알 수 있다. 또한, 각각의 회로 구성의 차이에서 양자에 대해 동일한 기생 용량비 §인 것은 없고, 부팅 회로 쪽이 펌프 회로보다도 기생 용량을 작게 할 수 있다고 할 수 있다. 따라서, 펌프 회로의 효율은 부팅 회로 보다도 꽤 낮아진다고 할 수 있다.

이상의 파워 효율의 비교는 어디까지나 기생 용량에 기초한 비교지만 더우기, 양자의 파워 효율에 차가 생기는 요인이 여러가지로 생각된다. 우선, 구성이 복잡함으로부터 오는 캐패시터 부분 이외의 회로의 충방전 전류의 차이다. 펌프 회로 쪽이 분명히 여분의 회로(링오실레이터, 보조 펌프 등)가 많이 포함되고 있으며, 비교적 구성이 단순한 부팅 회로보다도 파워가 많아지는 것은 피할 수 없다. 또한, 펌프 회로는 상기한 바와 같이 수 10㎒에서 100㎒의 고속 동작을 행할 때, 기생 저항에 의한 파워의 손실이 있었다. 즉, 펌프에 충분한 전하가 축적되지 않은 가운데 다음 동작으로 이행해 버려서 충분하게 효율을 올릴 수 없다. 이에 대해 부팅 회로는 워드선이 구동되는 주기로 동작하면 좋고, 기본적으로는 DRAM의 RAS 사이클시간 내에 동작하면 문제가 없는 회로이다. DRAM의 사이클 시간이 최근 고속화되어 있다고는 해도 100㎱(10㎒) 정도이고, 회로 동작을 완결할 여유가 충분히 있다.

이상과 같은 이유에서 부팅 회로 쪽이 펌프 회로와 비교하여 파워 효율의 점에서 크게 우수한 것을 알 수 있다.

이상, 워드선을 구동하는 경우에 대해 설명하였지만 워드선보다도 부하 용량이 큰 비트선 이퀄라이즈 신호와 비트선 분리 신호(공유 센스 증폭기의 경우)의 구동 방식에 대해서도 마찬가지의 회로가 생각된다. 도 12에 공유 센스 증폭기 구성의 비트선, 센스 증폭기(SA; 60), 비트선 이퀄라이즈 프리 차지 회로(62), 비트선 분리 회로(61), DQ 게이트 회로(60A)를 도시한다. 비트선 이퀄라이즈 신호 EQL과 비트선 분리 신호 φT는 워드선과 마찬가지로 캐패시터에 축적된 전하를 이용하여 Vcc 이상으로 승압한다. 단지, 이 경우에는 워드선 구동할 때와 같이 3단 디코드 구성을 이용하는 것은 아니고, 도 13에 도시한 바와 같은 회로를 이용하여 이 구성만으로 EQLn 또는 φTn을 구동하도록 한다. 이것은 EQLn 또는 φTn은 워드선과 다르며 셀의 온 피치에 매립할 필요가 없는 회로이기 때문이다.

도 13에서, EQL 신호는 PMOS 트랜지스터 P80의 게이트와, 인버터(80)와, NAND 회로(83)에 입력된다. 인버터(80)는 다른 인버터(81)와 캐패시터(82)를 통해, PMOS 트랜지스터 P80의 드레인과, PMOS 트랜지스터 P81, P82, P83의 소스에 접속되어 있다. NAND 회로(83)는 NMOS 트랜지스터 N80의 게이트에 접속되며, 이 트랜지스터의 드레인은 PMOS 트랜지스터 P81의 드레인과 PMOS 트랜지스터 P82의 게이트에 접속되어 있다.

또한, NMOS 트랜지스터 N80의 소스는 NMOS 트랜지스터 N81, N82의 소스에 접속되며 또한 접지되어 있다. NMOS 트랜지스터 N81의 드레인은 PMOS 트랜지스터 P81의 게이트와, PMOS 트랜지스터 P82의 드레인과, 직렬로 접속된 PMOS 트랜지스터 P83 및 NMOS 트랜지스터 N82의 공통 게이트에 접속되어 있다. 또한, NMOS 트랜지스터 N81의 게이트는 인버터(84)를 통해 NMOS 트랜지스터 N80에 접속되어 있다. PMOS 트랜지스터 P83 및 NMOS 트랜지스터 N82의 공통 드레인으로부터는 EQLn신호 혹은 φTn 신호가 추출된다.

또, 비트선 이퀄라이즈 신호 EQL, 비트선 분리 신호 φT에 대해서도 각 신호마다 도 13과 같은 회로를 이용하는 것이 용이하지 않은 경우에는 도 14, 도 15와 같은 구성도 생각되며, 이 경우는 기본적으로 워드선의 구동과 동일한 구성이 된다.

이하에 도 13, 도 14에 도시한 RSLn 신호가 어떻게 하여 생성될지에 대해서 도 16, 도 17을 참조하여 설명한다. RSLn 신호는 로브 록 셀렉트 신호의 의미이며, 여기서는 n=0 ∼ 7의 8개의 경우를 상정한다. 이것은 4MDRAM에서 8개의 로브 록으로 분리되고 있는 경우의 설명에 상당한다.

도 16에 도시한 바와 같이, 4MDRAM에서 도시한 바와 같은 로우 어드레스 상위(A8R, A9R, A10R)의 할당이 이루어져 있다고 가정한다. 8개의 512K 비트 셀 어레이에 n=0 ∼ 7로 번호를 붙여서, 이들을 선택하는 로우 어드레스를 A8R, A9R, A10R의 3개로 하고 있다. 따라서, RSLn(n=0 ∼ 7)은 도 17에 도시한 바와 같은 회로에서 생성되는 것을 알 수 있다.

도 18은 512K 비트 셀 어레이가 16×8=128개로 이루어지는 64MDRAM의 레이아웃의 모식도이다. 또한, 도 19는 도 18의 A에서 도시한 부분을 확대한 도면이다. 도면에 도시한 바와 같이, 각 512 비트 셀 어레이(60)의 컬럼 방향의 경계에는 비트선 분리 신호 φT가 게이트 입력되어 있는 NMOS 트랜지스터(도 12의 참조 번호 61)에 의해 분리된 센스 증폭기 영역(65)이 있으며, 이 센스 증폭기 영역(65)은 공유되고 있다. 한편, 로우 방향의 경계에는 로우 디코더(63)를 중심으로 해서 양 단에 WL 드라이버(64)가 배치되어 있다. 상기한 센스 증폭기 영역(65)과 로우 디코더(63) 및 WL 드라이버(64)가 교차하는 영역에는 비트선 분리 신호 ΦT, 비트선 이퀄라이즈 신호 EQL을 구동하는 회로(67)가 배치되어 있다. 또한, 칩의 중앙에는 Vpp의 펌프 회로(62)가 배치되어 있다.

이와 같은 레이아웃의 이점은 Vpp의 전류 공급이 4개의 16M비트 매트에 대해 대칭으로 행해지기 때문에, 셀 어레이의 장소에 의해서 Vpp의 전압이 변화하여 불안정한 동작이 되는 것을 방지하는 효과가 있다. 또한, Vpp 펌프 회로가 복수개 있는 경우에는, 예를 들면 2개의 경우는 이들을 칩 중앙의 상하에 대칭으로 배치(참조 번호 66)함으로써 마찬가지의 효과가 얻어진다.

센스 증폭기 영역(65)이 좌우의 셀 어레이로 공유되어 있는 것은 칩 사이즈를 축소하는 효과가 있다.

컬럼 디코더(61)가 칩의 중앙 부근에 집중하여 배치되어 있는 것도 칩 사이즈를 축소할 수 있다. 이 경우의 배선 구성은 적층 구조 아래부터 순서대로 진술하면 이하와 같다.

1. 폴리 실리콘층 : 워드선의 게이트층

2. 텅스텐층 : 비트선층

3. 1층째 알루미늄층 : 워드선의 상부 배선(워드선을 따라 수 개소에서 하부의 폴리 실리콘과 쇼트시켜 워드선의 지연을 억제하고 있다. 즉, 저항이 큰 폴리 실리콘층만으로는 워드선의 상승, 하강의 시간이 지나치게 걸려 억세스 타임이 느려지는 것을, 상부에 평행하게 저항이 작은 알루미늄층을 설치해서 여기저기 쇼트시킴으로써 워드선의 지연을 억제하고 있다.

4. 2층째 알루미늄층 : 컬럼 선택선에서 컬럼 디코더로부터 복수의 512K 비트 셀 어레이 상을 횡단하고, 각 센스 증폭기 영역에 비트선과 DQ선 간의 스위칭 트랜지스터에 입력하여 선택적으로 비트선쌍과 DQ선쌍을 선택된 셀로부터 (또는 셀에) 리드(또는 기록)한다.

또한, 센스 증폭기 영역(65)과 로우 디코더(63) 및 WL 드라이버(64)가 교차하는 영역에 ΦT와 EQL의 구동 회로(67)를 배치하는 것의 이점은 이 영역에는 센스 증폭기를 구동하는 회로, 즉 도 12에 도시한또는 SAP를 구동하는 회로가 설치되는 것을 생각하고 있었다고 하더라도, 그 비어 있는 영역에 이들의 회로를 적절하게 배치함으로써 영역을 유효하게 활용하여 칩 사이즈의 축소를 꾀할 수 있다.

또한, 도시하지 않았지만 로우 디코더를 양 단의 WL 드라이버에 대해 공통의 구성으로 하고 있으며, 이것도 칩 사이즈 축소의 효과가 있다.

또, 전원 전압이 저전압화되고, Vpp 펌프 회로 자체가 동작 불가능해지는 경우는 도 20a에 도시한 바와 같이 직렬로 연결함으로서, 동작 마진을 대폭 개선하는 것이 가능해진다. 도 20a의 다이오드 대신에 도 20b에 도시한 바와 같이, 게이트와 드레인을 접속한 NMOS 트랜지스터를 이용해도 좋다.

또한, 종래에도 Vpp 펌프 회로를 도 20c에 도시한 바와 같이 2단 구성으로 하는 것은 생각되고 있었으며, 단순한 다이오드 접속이라도 다단화하는 것으로 높은 전압까지 승압할 수 있지만 이 경우, 소비 전류가 단수에 비례하여 많아진다고 하는 문제가 있다. 그러나, 본 실시 형태에서는 큰 부하 용량의 워드선의 구동에는 캐패시터에 축적된 전압을 이용하였으므로, 그 밖의 Vpp가 이용되고 있는 부분의 부하 용량은 충분히 작고 도 20c에 도시한 바와 같이 2단 승압해도 이에 의한 파워의 증대는 그다지 없어서 충분히 실용적인 가치가 있다.

부팅 방식으로 WL 전위를 만든 경우는 오랫동안 승압한 그대로인 경우는 약한 누설이라도 WL 전위가 서서히 내려가 불량이될 가능성이 있다. 그 때문에 누설 보상 회로는 필수적이 된다. 이것은 매우 약한 펌프 회로이며 전류 증가는 거의 제로이다.

또한, 싱크로너스 DRAM 등으로는, 하나의 칩 중에 복수의 뱅크를 갖는 경우가 일반적이며 각 뱅크는 독립적으로 동작 가능해야 한다. 따라서, 이와 같은 멀티 뱅크 방식의 DRAM에서는 뱅크마다 부팅 캐패시터를 설치할 수 있다. 혹은, 도 21의 WDRVn을 각 뱅크(n)에 공급하도록 해도 좋다.

또한, 바-인 시험에서의 시간 단축을 위해 워드선을 다중으로 설정한 테스트 모드가 필요해진다. 이와 같은 경우, 종래의 VPP 방식으로는 통상 동작보다 많은 워드선을 동시에 구동하는 것은 아무런 문제는 되지 않지만 본 실시 형태에서는 문제가 되는 경우가 있다. 그래서 본 실시 형태의 구동 방법으로는, 한번(1 사이클)으로는 통상과 동일한 갯수만큼 구동하고, 다음 사이클에서 워드선을 리셋트하지 않도록 하여 최종적으로 복수개의 라인을 구동하는 래치 회로를 로우 디코더 회로 내에 설치해서 가속 시험을 행하도록 하고 있다.

이하에 이 방법을 구체적으로 설명한다. 바-인 시험의 시간 단축 기능을 겸비한 로우 디코더/WL 드라이버 회로로서는 도 21, 도 22, 도 23에 도시한 바와 같은 회로를 이용한다. 도 21는 상기한 도 2에 대응하고 도 22는 상기한 도 1에 대응하며 도 23은 상기한 도 27에 대응하고 있다. 바-인 시험을 행할 때에는 RDCLTC 및 WDRVP를 모두 High로 고정한다. 그 방법은 특수한(통상의 DRAM 동작으로 사용하지 않는다) 타이밍으로 /RAS, /CAS, /WE를 제어함과 동시에 어드레스를 어느 정해진 값으로 설정하는 등의 방법으로 실현한다. 예를 들면, /WE와 /CAS가 저레벨의 상태에서, /RAS를 저레벨로 떨어뜨리고 이때 어드레스를 설정하는 등의 방법으로 시간 단축 테스트 모드에 엔트리할 수 있다. 이 모드로 들어가면 상기한 바와 같이 통상적으로 Low인 신호는 RDCLTC 및 WDRVP가 모두 High로 이행하게 된다.

WDRVP가 High가 됨으로서, WDRV0 ∼ 7은 Vpp로 같아진다. 즉, 통상의 동작 모드에서는 XVLD에 타이밍으로 Vpp의 레벨과 거의 동일한 레벨까지 부팅된 노드 WDRV0 ∼ 7은 바-인 시 단축 테스트 모드에 들어 가면 항상 Vpp의 레벨로 유지되도록 설정된다. 그에 따른 /WDRV0 ∼ /WDRV7은 GND 레벨로 떨어지게 된다.

동시에, RDCLT가 High가 됨으로서 프리 차지 신호 PRCHn이 High로 고정된다. 즉, 최초로 Vpp 레벨에 프리 차지된 노드 A, B는 일단 어드레스 신호에 의해서 선택되어 GND로 떨어지면, 이 테스트 모드로부터 추출되지 않는 한, 다시 프리 차지되는 일은 없다.

이 상태에서 DRAM의 외부로부터(혹은, DRAM 내의 어드레스 카운터에 의해) 어드레스 신호가 순서대로 입력되면 워드선은 최초의 4개까지 순서대로 구동된다. 다만, 최초에 구동된 워드선은 리셋트되지 않고서 구동된 상태를 유지한다. 마찬가지로, 2개째가 구동되고 3개째가 구동되기 전에 1개째, 2개째는 리셋트되는 일은 없다. 이와 같이, 4개(WDRVn0 ∼ WDRVn3가 순서대로 구동됨으로서 대응)까지는 1개씩 구동된다. 이 후는 WDRVn0 ∼ WDRVn3는 이미 구동되어 이 상태가 리셋트되는 일은 없으므로, 그 다음은 다음에 선택된 로우 디코더에 대응하여 4개의 워드선이 동시에 구동된다. 이와 같이 해서, 이 후는 모두 4개씩(WDRVn0 ∼ WDRVn3에 대응함) 동시에 구동되게 되고, 그 전에 구동되어 있는 워드선은 모두 리셋트되는 일은 없다. 이와 같이 해서 워드선을 전부 구동할 수 있다.

이와 같은 구동 방법으로는 확실하게 모든 워드선이 구동될 때까지 상당한 사이클을 필요로 하지만, 1사이클 시간은 기껏해야 100㎱∼120㎱ 정도이며, 256MDRAM에서는 16384개의 워드선이 있지만 이 경우에서도 4099 사이클로 모든 워드선이 구동되기 때문에 시간으로서는 겨우 400㎲∼ 500㎲ 정도이다. 워드선의 바-인 시험에서의 스트레스 인가 시간은 수분 이상은 되기 때문에, 이와 같은 상승에 필요한 시간은 전 테스트 시간 중에서는 완전히 무시할 수 있다.

또한, 스트레스 시험이 종료한 후, 워드선을 떨어뜨리는 경우는 로우 디코더의 노드 A, B를 먼저 고레벨로 프리 차지하면 GND에 큰 전류가 유입되고, GND가 부상하여 셀의 기억을 파괴할 우려가 있으므로(통상의 바-인 시험에서는 셀에 신호를 기억시켜 둘 필요가 없으므로 이와 같은 걱정은 없다. 단지, 워드선의 디스터브 시험 등으로 어떤 특정한 셀의 기억 상태를 워드선을 다중에 구동하여 누설을 가속시켜 조사하는 것과 같은 경우는, 워드선의 리셋트 후에 주목하고 있는 셀의 기억 상태를 조사할 필요가 있으며 워드선의 리셋트에 의한 셀 파괴는 피해야 한다.) RDCLTC는 High 그대로 최초에 WDRVP를 Low로 떨어뜨려 WDRV0 ∼ 7을 GND로 떨어뜨림으로서 리셋트할 필요가 있다. 이와 같이 하면, 복수의 워드선을 GND로 떨어 뜨리기 위한 전류가 WDRV0 ∼ 7을 GND로 떨어뜨리는 NMOS에서 흐르게 하는 전류 레벨로 제한되기 때문에, 시간은 걸리지만 GND 노이즈를 발생시키는 일 없이 안전하다.

이상, 상기한 실시 형태에 따르면, 가령 전원 전압이 2.5V∼ 1.8V 혹은 더욱 낮은 값에까지 저하했다고 해도 충분히 승압된 전압을 칩 내에서 생성할 수 있어서 이것을 WL로 공급할 수 있음으로서 셀에 충분한 전하를 전송할 수 있으며, 소프트 에러 내성이나 데이타 유지 특성에 강하며 또한 데이타 판독 마진이 큰 DRAM을 공급할 수 있다.

또한, 동시에 소비 전류를 종래 방식에 비교해서 대폭 저감하는 것도 가능해진다. 더욱, 비트선 이퀄라이즈가 낮은 Vcc에서 충분히 가능하기 때문에, 센스 증폭기에서의 오동작이 없는 DRAM을 제공할 수 있다.

더욱, 낮은 Vcc의 공유 센스 증폭기 방식에서의 비트선 분리 신호φT가 충분히 높은 DRAM을 제공할 수 있기 때문에, 낮은 Vcc에서 안정된 센스 증폭기 동작을 보증하는 공유 센스 증폭기를 실현할 수 있으며, 칩 사이즈가 작은 DRAM을 실현할 수 있다.

더욱, 논리 혼재의 LSI의 DRAM에 이 특허를 적용함으로서, 낮은 Vcc에서 고성능으로 동작할 수 있는 메모리 기능을 갖고 있는 시스템 LSI를 실현할 수 있다.

또한, 종래의 Vpp 펌프에 워드선, EQL, φT 등을 전부 구동하는 방법으로는 Vpp에 큰 부하 전류가 흐르기 때문에, Vpp의 노드에 매우 큰 평활화 캐패시터를 부하로서 설치할 필요가 있다. 이것은 순시적인 큰 전류에 의한 Vpp의 저하를 방지하기 위해서이다. 이 캐패시터는 통상, 트랜지스터의 게이트를 형성하는 층을 상부 전극, Si 기판 상의 확산층을 하부 전극으로 통상의 트랜지스터의 절연막을 유전체로 한 캐패시터로 형성하지만, 이 절연막은 256MDRAM에서는 80Å 정도이며, 수천 피코파래드의 용량이 있으므로 2×10⁵∼ 1×10⁶㎛²정도의 면적을 필요로 한다.

이와 같이 캐패시터의 면적을 확보하기 위해서 칩 사이즈가 커지는 문제가 있다. 또한, 이 면적은 256MDRAM의 경우, 셀의 트랜스퍼 게이트의 게이트 면적의 10% 정도에 달한다. 더구나, 셀 트랜스퍼 게이트에 고전계(Vpp 레벨)가 걸리는 시간은 매우 한정되어 있으며 듀티비가 작지만 Vpp의 평활화 캐패시터의 경우는 항상 Vpp 전압이 인가되고 있어서 말하자면, 100%의 듀티비이기 때문에 절연막의 신뢰성에 있어서 문제가 되는 경우가 있다.

이와 같이 Vpp에 대전류를 흘리는 종래의 시스템으로는 문제가 되지만 본 실시 형태에서는 Vpp를 사용하는 부하 용량을 대폭 감소시키도록 했으므로, Vpp의 평활화 캐패시터는 종래보다도 1/10 이하로 감소함으로써, 칩 면적을 대폭 축소할 수 있으며 또한 신뢰성도 향상되는 효과가 있다.

본 발명에 따르면, 전원 전압이 저하해도 충분한 동작 여유가 있으며, 또한 소비 전류가 작은 DRAM 장치를 제공할 수 있게 된다.

Claims

복수단 디코드 방식에 의해 워드선을 승압하여 셀에 전하를 전송하는 DRAM 장치에 있어서, 워드선을 구동하기 위한 구동 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코드되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프(charge pump)에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비하는 것을 특징으로 하는 DRAM 장치.
복수단 디코드 방식에 의해 비트선 이퀄라이즈 신호를 승압하여 이퀄라이즈(equalize)를 행하는 DRAM 장치에 있어서, 비트선 이퀄라이즈 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코드되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비하는 것을 특징으로 하는 DRAM 장치.
복수단 디코드 방식에 의해 비트선 분리 신호를 승압하여 비트선과 센스 증폭기 간의 전하 전송을 행하는 DRAM 장치에 있어서, 비트선 분리 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 어드레스 신호에 의해 디코드되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하는 제2 생성 수단을 구비하는 것을 특징으로 하는 DRAM 장치.
워드선을 구동하기 위한 구동 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제1 생성 수단과, 비트선 이퀄라이즈 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제2 생성 수단과, 비트선 분리 신호를 캐패시터에 축적된 전하에 기초하여 생성하는 제3 생성 수단과, 어드레스 신호에 의해 디코드되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM 칩 내에서 직류적으로 생성하는 제4 생성 수단을 구비하는 것을 특징으로 하는 DRAM 장치.
제1항에 있어서, 상기 차지 펌프는 2단 이상의 펌프 회로를 직렬로 접속한 구성에 의해 행해지는 것을 특징으로 하는 DRAM 장치.
제2항에 있어서, 상기 차지 펌프는 2단 이상의 펌프 회로를 직렬로 접속한 구성에 의해 행해지는 것을 특징으로 하는 DRAM 장치.
제3항에 있어서, 상기 차지 펌프는 2단 이상의 펌프 회로를 직렬로 접속한 구성에 의해 행해지는 것을 특징으로 하는 DRAM 장치.
제4항에 있어서, 상기 차지 펌프는 2단 이상의 펌프 회로를 직렬로 접속한 구성에 의해 행해지는 것을 특징으로 하는 DRAM 장치.
제1항에 있어서, 상기 워드선을 다중으로 구동하여 시험을 행하는 테스트 모드를 가지며, 제1 사이클에서는 통상 모드와 동일 갯수의 워드선을 구동하고, 제2 사이클에서는 이미 구동된 워드선을 리셋트하는 일 없이 다른 워드선을 구동하는 수단을 갖는 것을 특징으로 하는 DRAM 장치.
제4항에 있어서, 상기 워드선을 다중으로 구동하여 시험을 행하는 테스트 모드를 가지며, 제1 사이클에서는 통상 모드와 동일 갯수의 워드선을 구동하고, 제2 사이클에서는 이미 구동된 워드선을 리셋트하는 일 없이 다른 워드선을 구동하는 수단을 갖는 것을 특징으로 하는 DRAM 장치.
제1항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드 제어가 가능한 복수의 뱅크를 구비하고, 상기 복수의 뱅크의 각각에 대해 상기 제1 생성 수단이 설치되는 것을 특징으로 하는 DRAM 장치.
제2항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드 제어가 가능한 복수의 뱅크를 구비하고, 상기 복수의 뱅크 각각에 대해 상기 제1 생성 수단이 설치되는 것을 특징으로 하는 DRAM 장치.
제3항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드 제어가 가능한 복수의 뱅크를 구비하고, 상기 복수의 뱅크 각각에 대해 상기 제1 생성 수단이 설치되는 것을 특징으로 하는 DRAM 장치.
제4항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드 제어가 가능한 복수의 뱅크를 구비하고, 상기 복수의 뱅크 각각에 대해 상기 제1 생성 수단이 설치되는 것을 특징으로 하는 DRAM 장치.
제1항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드가 가능한 복수의 뱅크를 구비하고, 상기 제1 생성 수단은 DRAM 장치 전체에서 1개 혹은 뱅크수 이하의 개수밖에 존재하지 않고, 상기 복수의 뱅크 각각에 관한 뱅크의 할당 어드레스로 디코드함으로서 각 뱅크에 공급하는 워드선 구동 신호, 비트선 이퀄라이즈 신호, 비트선 분리 신호를 공급하는 것을 특징으로 하는 DRAM 장치.
제2항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드가 가능한 복수의 뱅크를 구비하고, 상기 제1 생성 수단은 DRAM 장치 전체에서 1개 혹은 뱅크수 이하의 수밖에 존재하지 않고, 상기 복수의 뱅크의 각각에 관한 뱅크의 할당 어드레스로 디코드함으로서 각 뱅크에 공급하는 워드선 구동 신호, 비트선 이퀄라이즈 신호, 비트선 분리 신호를 공급하는 것을 특징으로 하는 DRAM 장치.
제3항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드가 가능한 복수의 뱅크를 구비하고, 상기 제1 생성 수단은 DRAM 장치 전체에서 1개 혹은 뱅크수 이하의 수밖에 존재하지 않고, 상기 복수의 뱅크 각각에 관한 뱅크의 할당 어드레스로 디코드함으로서 각 뱅크에 공급하는 워드선 구동 신호, 비트선 이퀄라이즈 신호, 비트선 분리 신호를 공급하는 것을 특징으로 하는 DRAM 장치.
제4항에 있어서, 상기 DRAM 장치가 각각 독립하여 디코드가 가능한 복수의 뱅크를 구비하고, 상기 제1 생성 수단은 DRAM 장치 전체에서 1개 혹은 뱅크수 이하의 수밖에 존재하지 않고, 상기 복수의 뱅크 각각에 관한 뱅크의 할당 어드레스로 디코드함으로서 각 뱅크에 공급하는 워드선 구동 신호, 비트선 이퀄라이즈 신호, 비트선 분리 신호를 공급하는 것을 특징으로 하는 DRAM 장치.
제1항에 기재된 DRAM 장치와, 논리 기능을 갖는 LSI가 동일 칩에 혼재되어 있는 것을 특징으로 하는 LSI.
제2항에 기재된 DRAM 장치와, 논리 기능을 갖는 LSI가 동일 칩에 혼재되어 있는 것을 특징으로 하는 LSI.
제3항에 기재된 DRAM 장치와, 논리 기능을 갖는 LSI가 동일 칩에 혼재되어 있는 것을 특징으로 하는 LSI.
제4항에 기재된 DRAM 장치와, 논리 기능을 LSI가 동일 칩에 혼재되어 있는 것을 특징으로 하는 LSI.
제1항에 있어서, 적어도 상기 최종단의 구동 트랜지스터가 PMOS를 포함하고, 이 PMOS의 소스에는 상기 제1 생성 수단에 의해서 생성된 구동 신호가 공급되며, 그 외의 회로에는 상기 제2 생성 수단에 의해서 생성된 제어 신호가 공급되는 것을 특징으로 하는 DRAM 장치.
제2항에 있어서, 적어도 상기 최종단의 구동 트랜지스터가 PMOS를 포함하고, 상기 PMOS의 소스에는 상기 제1 생성 수단에 의해서 생성된 구동 신호가 공급되며, 그 외의 회로에는 상기 제2 생성 수단에 의해서 생성된 제어 신호가 공급되는 것을 특징으로 하는 DRAM 장치.
제3항에 있어서, 적어도 상기 최종단의 구동 트랜지스터가 PMOS를 포함하고, 상기 PMOS의 소스에는 상기 제1 생성 수단에 의해서 생성된 구동 신호가 공급되며, 그 외의 회로에는 상기 제2 생성 수단에 의해서 생성된 제어 신호가 공급되는 것을 특징으로 하는 DRAM 장치.
제4항에 있어서, 적어도 상기 최종단의 구동 트랜지스터가 PMOS를 포함하고, 상기 PMOS의 소스에는 상기 제1 생성 수단에 의해서 생성된 구동 신호가 공급되며, 그 외의 회로에는 상기 제2 생성 수단에 의해서 생성된 제어 신호가 공급되는 것을 특징으로 하는 DRAM 장치.
복수의 셀 어레이가 컬럼 방향 및 로우 방향의 2차원으로 배치된 DRAM 장치에 있어서, 복수의 셀 어레이의 컬럼 방향의 경계에는 비트선 분리 신호가 게이트 입력되는 트랜지스터에 의해 분리된 공유의 센스 증폭기 영역이 설치되며, 로우 방향의 경계에는 로우 디코더를 중심으로 해서 그 양 단에 워드선의 드라이버 영역이 설치되며, 상기 센스 증폭기 영역과 상기 로우 디코더, 워드선의 드라이버 영역이 교차하는 영역에는 비트선 분리 신호 및 비트선 이퀄라이즈 신호를 구동하는 회로가 설치되어 있으며, 또한 상기 워드선을 구동하기 위한 구동 신호와, 상기 비트선 이퀄라이즈 신호와, 상기 비트선 분리 신호 중 적어도 1개를 캐패시터에 축적된 전하에 기초하여 생성함과 동시에, 어드레스 신호에 의해 디코드되는 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 신호를 차지 펌프에 의해 DRAM의 칩 내에서 직류적으로 생성하도록 한 것을 특징으로 하는 DRAM 장치.
제27항에 있어서, 각 단의 구동 트랜지스터의 게이트를 제어하기 위한 제어 전압을 생성하는 챠지 펌프 회로가 또한 칩의 대략 중앙부에 설치되는 것을 특징으로 하는 DRAM 장치.
제28항에 있어서, 상기 차지 펌프 회로는 복수개이며, 각 차지 펌프 회로가 칩 중앙의 상하 방향으로 배치되어 있는 것을 특징으로 하는 DRAM 장치.
제27항에 있어서, 상기 로우 디코더가 그 양 단의 워드선 드라이버에 대해 공통적으로 구성되어 있는 것을 특징으로 하는 DRAM 장치.