TW437081B - Dynamic random access memory and LSI including memory and logic circuit - Google Patents

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437081 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（1 ) 本發明係關於DRAM裝置，以及具有DRAM裝置與邏輯 功能之大型積體電路（LSI)混成於同一晶片的大型積體電 路。. 習知技術中，DRAM裝置的字元線驅動方式採用以下兩 種方法。 (1)利用NMOS的兩級解碼方式； (2 )利用PMOS的Vpp方式。 首先説明（1)的兩級解碼方式。圖24中，根據預充電信 號PRCHn與被預解碼的位址信號XA0-XA7、XB0-XB7之 组合，先選擇一個行解碼器li(i = 〇-63)。其次，根據預充電 信號PRCHn、位址信號A0R、A1R之组合.，選擇一個 WDRVnj信號驅動器3j(j = 0-3)。相應於此WDRVnj信號， 選擇一個字元線驅動器（WL驅動器）Zi-j(i = 0-63 ; j-0-3)， 最後一個字元線WL被驅動。上述WJDRVnj信號驅動器3 j 係包含有對應的解碼器者。 圖2 5表示圖2 4中之行解碼器11所對應的行解碼器 1 0 ;及圖2 4中之WL驅動器2 i --j (舉例而言，i = 0 ; j = 0-3)所對應的WL驅動器20-m(m=0-3)之構造。各WL 驅動器20-m連接於字元線WLm。 在圖2 5中，電源.Vcc與接地點之間，有PMOS電晶體 P 1、NMOS電晶體N〗與NMOS電晶體N2三者成串聯連 接。其中PMOS電晶體P 1之閘電極有預充電信號PRCHn 加在上面，源極連接於電源Vcc ; NMOS電晶體N1之閘 λ 電極有位址信號XAi加在上面；NMOS電晶體Ν2之閘電 -4- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29?公釐） ----—-----裝------.訂----.—線 - ). ). (請先Μ讀背面之注意事項1:^寫本頁) 437081 A7 B7 五、發明説明（2 ) 極有位址信號XBj加在上面，源極接地。pM〇s電晶體 • P 1之没極與NMOS電晶體之汲極的連接點處有以下閘 極連接於其上：源極接於電源Vcc的PMOS電晶體P 2之没 極；成串聯連接的PMOS電晶體P3與NMOS電晶體N3 之共通閘電極；成串聯連接的PMO S電晶體P4與NMOS 電晶體N 4之共通問電極；源極接地的nΜ 0 S電晶體N 7 之閘電極。. PMOS電晶體Ρ 2之源極連接於電源vcc ;閘電極連接於 成串聯連接的PMOS電晶體P3與NMOS電晶體N3之共 通汲極；N Μ 0 S電晶體N 3與N 4之源極接地。pMOS電 晶體Ρ4與NMOS電晶體Ν4之共通汲極連接於NMOS電 晶體Ν 5之汲極，而此ΝΜ 0 S電晶體Ν 5之閘電極連接於 電源Vcc ·，NMOS電晶體Ν5之源極連接於NMOS電晶 體N 6之閘電極。 經濟部中央標準局員工消費合作社印製 NMOS電晶體N6與NMOS電晶體N7爲串聯連接， NMO S電晶體N6之汲極處有WDRVnO信號加在上面， NMOS電晶體N7之源極接地。由NMOS電晶體N6之源 極與N Μ 0 S電晶體N 7之j；及極的連接點有字元線驅動信號 WLO被拉出。 上述構造中，PMOS電晶體Pi_P4與NMOS電晶體 N1-N4構成行解碼器10 ; NMOS電晶體N5、，N6、N7 構成WL驅動器20-0。 此外，分別與上述WL驅動器具有相同的構造，且 具備：PMOS電晶體P4與NMOS電晶體N4之共通汲 -5- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨Ox 297公釐) 43708 1 ΑΊ A 7 B7 經濟部中央標準局員工消費合作杜印製 五、發明説明（3 ) 極；連接於PMOS電晶體P1與NMOS電晶體N1之共通 汲極，有WDRVnl信號輸入的WL驅動器20-1 ;有 WDRBn2 電路信號輸入的WL驅動器20-2 及有 WDRVn3信號輸入的WL驅動器20-3。 圖26爲以NMOS構成圖24所示的WDRVnj信號驅動器 3j 。該圖僅將圖25所示的行解器10與WL驅動器20-0 组合'而成的構造中，輸入於行解碼器1 〇之NMO S電晶體 Nl 、N2之位址信號XAi、XBj置換爲A0R、AOR、 A1R、A1R，在此省略其説明。 以下説明上述構造之操作原理與操作範圍。字元線之選 擇通常分成兩個階段來進行：第一階段爲圖2 6所示的電 路，用以由WDRV信號產生WDRVnj信號；第二階段爲圖 2 5所示的電路，用以根據WDRVnj信號而選擇一個W L驅 動器，最後進行字元線之選擇。 圖25中，預充電信號PRCHn變成高値，根蝶被預解碼 的位址信號XAi與被預解碼的位址信號XBO-XB3 .)，選擇一 個行解碼器（此處爲行解碼器1 〇 )，NMO S電晶體N5之汲 極變成Vcc，節點A被充電至Vcc-Vth(Vth爲NMOS電晶 體N5之臨界電壓）。因爲源極被提昇至Vcc-Vth，藉由背 面閘電極偏壓（back gate bias)效果，其値（Vcc-Vth)較一般 源極爲GND的情況下之値（至少約爲0.5 V)爲高，一般認爲 有1.5V左右。然後，Vcc爲5 V時，被圖26之A0R、 A1R所解碼，輸入於圖25之字元__線驅動用的NMOS電晶 體N6之汲極的WDRVnj信號由0V上昇爲7.5V。那種情 ，6 (請先閱讀背面之注意事項一:¾¾本頁) .裝. 訂 線 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 4370 8 1 A7 B7 五、發明説明（4 ) 況下，由於NMOS電晶體N6之汲極-閛電極之間的寄生 電容C 1 ，節點A之電位由Vcc-Vth大幅地上昇至10V左 右，結果NM0S電晶體N6之Vth未降低之下，WL0由 0V上昇至7.5V。產生圖26之WDRVnj信號的電路亦完全 依同樣的原理操作。 上述電路在Vcc爲5V之情況下，大概能以正常狀況高 速操作，不過當Vcc降至3.3 V之情況下，字元線上昇的速 度降低，可能造成無法驅動字元線。其理由在於：由於節 點A之充電電位Vcc-Vth變小，當WDRVnj信號輸入時節 點A未能充份地啓動。舉例而言，作爲最壞條件者當Vcc 爲3 V ( 3 . 3 V ± 1 0 %爲操作的必要條件）時，考慮背面閘電 / 極偏壓效果，Vth定爲1.5 V之下（即使Vcc降低，考慮到 次臨界電流所造成之備用電流增加的話，不能過度降低 Vth的値），則Vcc-Vth僅能取1.5V左右，即使WDRVnj信 號由0V上昇至4V，節點A亦僅能由1.5V上昇至4.5V， 字元線很難達成希望的4.5V，只能上昇至4.5V-(NMOS 電晶體N6之Vth)=4.5V-1.5V=3.0V，字元線變得無法正 常驅動。此外，字元線之上昇速度亦大幅地變慢。因此， NM0S之字元線驅動電路在Vcc爲3.3V以下之DRAM係 爲無法使用的電路。_ 其次，説明能夠克服上述NM0S所形成之兩級解碼方式 之問題點的（2 ) PMOS所形成之Vpp方式。 在圖2 7中，電源Vcc與接地玛之間，有PMOS電晶體 P5、NMOS電晶體Nil與NMOS電晶體N12三者成串聯 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）- ---------坤衣------1T------1 t ) (請先閏讀背面之注意事項广Ί寫本頁) 4370 8 i A7 __________B7__— 五、發明説明（5 ) (請先閱讀背面之注意事項一:如窩本頁) 連接。其中PMOS電晶體p 5之閘電極有預充電信號 PRCHn加在上面；NM 0 S電晶體Nl 1之閘電極有位址信 號XAi加在上面；νΜΟ S電晶體N12之閘電極有位址信號 XBj加在上面D PMOS電晶體P5與NMOS電晶體Nil之 ί及極之共通汲極有以下閘極連接於其上：源極接於電源 Vcc的PMOS電晶體Ρ6之汲極；成串聯連接的PMOS電晶 體P 7與NMO S電晶體N13之共通閘電極；成串聯連接的 PMOS電晶體P8與NMOS電晶體N14之共通閘電極。 PMOS電晶體P7之源極連接於電源Vpp，NMOS電晶體 N13之源極接地。此外，PMOS電晶體p 6之閘電極有 PMOS電晶體P7與NMOS電晶體N13之共通汲極連接於 〆 該處。 此外，PMOS電晶體P8之源極處有WDRVnO信號加在 上面’ NMOS電晶體N14之源極接地。PMOS電晶體P8 與NMOS電晶體N14之共通汲極連接於NMOS電晶體 N1 5之汲極，而此NMΟ S電晶體N1 5之源極接地；閘電 '/極處有WDRVnO信號加在上面。由' PMOS電晶體p 8與 N Μ 0 S電晶體N14之共通没極拉出字元線驅動信號WL 0。 經濟部中央標準局員工消費合作社印製 上述PMOS電晶體Ρ5，Ρ7與NMOS電晶體Ν11-Ν13構 成行解碼器3 0 ; PMOS電晶體P8與NMOS電晶體N14、 N15構成WL驅動器40-0。 此外，與此WL驅動器40-0具有相同的構造，分別有 WL驅動器40-1、WL驅動器^0-2與WL驅動器40-3 連接於PMOS電晶體P5及NMOS電晶體Nil之共通汲 -8- 適用 '^國家標準（CNS ) A4規格（2_Γ〇κ297^1 ~~~ ~ 43Τ08 ΤΙ A 7 B7 五、發明説明（6 ) 極，其中WL驅動器40-1有WDRVnl及WDRVnl信號輸 入，用以輸出字元線驅動信號WL1 ; WL驅動器40~2有 WDRVn2及WDRVn2信號輸入，用以輸出字元線驅動信號 WL2 : WL驅動器40-3有WDRVn3及WDRVn3信號輸 入，用以輸出字元線驅動信號WL3。 圖2 8表示以PMOS構成圖2 4所示的WDRVnj信號驅動 器3j ^此構造係就圖27所示的行解碼器30與WL驅動器 40-0合成的構造中，將輸入於行解碼器30之NMOS電晶 體 Nil、N12 的 XAi、XBj 換成 AOR(AOR)、AIR(AIR)， 再去掉NMOS電晶體N15而得，在此省略其説明。 以下説明產生上述電源Vpp的方法。圖2 9表示作爲產生 電源Vpp之第2產生機構的電荷幫浦之構造。 圖2 9中，節點B透過電容C 2連接於節點E，節點E連 接於NMOS電晶體N60、N61、M62之汲極，與NMOS 電晶體N63之閘電極。NMO S電晶體N60之閘電極連接於 輸出郎點Ο ’源極連接於節點〇·。節點G透過電容C 4而 連接於節點A、NMOS電晶體Ν6Γ之閘電極。NMOS電 晶體N61之源極連接於輸出節點〇。 經濟部中央標準局員工消费合作社印製 節點C透過電容C 3而連接於節點F ，節點F連接於 NMO S電晶體N62之閘電極、NM 0 S電晶體N63之源極 及NMOS電晶體N64、N65之汲極。NMOS電晶體N62 之源極與NMO S電晶體N63之汲極連接於電源Vcc。 NMOS電晶體N65之閘電極連接#輸出節點〇。源極連接 於節點Η。節點Η透過NMO S電晶體N64之閘電極與電 -9- 本纸張尺度適用中國國家標準（CNS ) A4現格（2I0X297公釐） 437081 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明（7 ) 容C 5而連接於節點D。NMO S電晶體N64之源極連接於 輸出節點0。 此外，節點B連接於ΝΜ Ο S電晶體N60、N61、N62， 節點C連接於NMOS電晶體N63、NM、N65。 以下參考圖3 0之時序圖説明上述構造的電荷幫浦電路之 工作原理。 圖30之A、B、C、D爲圖29之各節點A、B、C、D 的輸入波形。相對於此輸入，電路之内部節點E、F、 G、Η之操作方式如圖3 0所示，其作用係逐步、一點一點 地使V ρ ρ上昇。 爲使易於了解此時序圖，分成兩級顯示。此級爲電路前 半的操作，下級爲電路後半的操作。此外，爲使易於了 解，Vpp各自使用相同者。再者，A、B、C、D之波形 的縱軸與E、F、G、Η、Vpp之縱轴實際上不同，不 過，在此爲了易於了解之故，後者相較於前者，其電壓軸 (縱轴）延伸爲5倍° 以下僅説明上級的操作，下級的操作亦同。 輸入B在某個時間由GND上昇至Vcc的話，節點E由 V c c由於該輕合比上昇至一定的電壓。相伴於此，節點G 由於透過NMOS電晶體 N60而被供給電荷，故上昇至 Vpp-Vth( Vth爲NMOS電晶體N61之Vth)。在下一個時間 輸入A由GND上昇至Vcc的話，節點G被啓動，由最初 6¾ Vpp-Vth，由於該耦合比上异具一定的電壓（最高的電 壓）。因此，節點E之電荷透過NMOS電晶體N61而全部 -10- (請先閲讀背面之注意事項二i i;寫本頁) f裝.

11T 線 本紙張尺度適用中国國家標隼（CNS ) A4規格（210_乂 297公釐） 經濟部中央標準局員工消費合作社印製 437081 A7 B7 五、發明説明（8 ) 傳送至Vpp。換言之，節點E之Vpp之大小被等値化》結 果，Vpp之位準被昇麼。 接著，輸入A先由Vcc降至GND的話，節f占〇之位準由 於耦合比而下降，使得NMOS電晶體N61截止。然後，輸 入B同樣地由Vcc降至GND的話，節點E之位準由於耦合 比而下降，同時，透過NMO S電晶體N60節點G之位準 .亦降至同樣大小。因此，NMOS電晶體'N61完全截止。之 後，由於輸入C上昇，下側之電荷幫浦之節點F亦上昇， 透過NMO S電晶體N62電荷由Vcc流入節點E。 藉由重複以上操作，由Vcc流入的電荷會蓄積於電容 C 2、C 3，而在下一個循環排出於Vpp。 / 上侧與下側之幫浦互補式的操作，結果整體而言不但操 作速度提昇，且藉由自另一侧接受節點F/E之電壓，可使 Vcc與節點E/F之路徑高效率地導通/截止。 利用上述之PMOS的驅動方式，當Vcc爲3.3V的情況， 在晶片内由圖2 9所示的電荷幫浦電路產生例如Vpp= 4.3 V 之DC電位，利用此電位藉由PMOS ·，可在Vth不降低的條 件下驅動字元線，圖2 7與圖2 8之電路即使當源低於3.3 V 亦可正常操作。 如上所述，圖2_9所示的電荷幫浦電路雖可由VCC=3.3 V 產生Vpp=4.3V，不過，存在兩個問題。首先，此電路本身 的消耗電流很大。即使幫浦的效率爲100%，即完全沒有浪 費的情況，原理上幫浦電路亦會/'肖耗同於負載電流之電 流。其道理在於：電容C 2、C 3上必須被充電以同於幫浦 -11 - 本紙張尺度適用中.國國家標準（CN’S ) Λ4現格（2I0X297公楚） ---------i------------腺 ^^... (請先閱讀背面之注意事項-"'寫本頁) A7 B7 五、發明説明（9 ) 所灌進之電荷。不過，實際上不可能達到100%之效率，一 - 般約50%。其原因在於：原本爲使節點A或B以一定周期 充電，需要利用環式振盪器，該處會有電流消耗，幫浦的 電流路徑内會有相當的寄生電容，造成充電於多餘的電 容。 再者，爲產生電流而使幫浦快速操作的話，則有可能未 能充電至足夠的電荷。再由於寄生阻抗·，節點電位有可能 振幅不夠大。此外，由於時間上的些微誤差亦有可能造成 漏電。因此，這些因素造成較大的影響的話，幫浦效率就 •可能低至50%。這種情況下，幫浦所消耗的電流爲Vpp負 載電流之兩倍，又由於Vpp負載電流本來就很大。故 DRAM之操作電流亦變得很大：此外，未來Vcc假使由 2.5V降至1.8V的話，幫浦電路會變得無法操作。那是由於 最後產生Vpp的NM〇S電晶體之B、C的閘電極電位未 得到充分昇壓的話，電荷即無法傳送，因此Vcc變低的 話，就變得較爲困難，陷入傳送不足的狀況。 發明之目的 ' 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項，"寫本頁) 本發明之DRAM即針對上述課題而設計，其目的在於提 供一種DRAM裝置，當電源電壓降低時，亦具有充份的操 作餘裕，且消耗電流很小。 發明概述 爲達成上述目的，第一發明係一種由複數級的解碼方 式對字元線昇壓，將電荷傳送於單，元的DRAM裝置，其特 徵在於包含：第一生成機構，根據蓄積於電容之電荷，產 -12- 本紙張尺度適用中國國家標準（<：阳）/\4说格（210/297公釐） 經濟部中央標準局員工消f合作社印製 4^70 8 11 A7 _________B7 五、發明説明（1〇1 " —-一 以驅動字元線的驅動信號；第二生成機構，藉由電荷 …在DRAM晶片$直流地產生用以控制根據位址信號 而被解碼的各級驅動電晶體之閘電極的控制信號。 ^外，第二發明係—種由複數級的解碼方式對位元線等 $信號昇壓而進行等化的DRAM裝置，其特徵在於包含： 生，機構，根據蓄積於電容之電荷，產生位元線等化 k號；第二生成機構，藉由電荷幫浦，i dram晶片内直 邮地產生用以控制根據位址信號而被解碼的各級驅動電晶 體之閘電極的控制信號。 此外，第三發明係一種由複數級的解碼方式對於元線分 離信號昇壓而進行位元線與偵測放大器之間的電荷傳送的 DHA二裝置，其特徵在於包含/第—生成機構，根據蓄積 於電容之電荷，產生位元線分離信號；第二生成機構，藉 由電荷幫浦，在DRAM晶片内直流地產生用以控制根據位 址信號而被解碼的各級驅動電晶體之閘電極的控制信號。 此外，第四發明包含：第一生成機構，根據蓄積於電容 之電荷’產生用以驅動字元線的驅、動信號；第二生成機 構’根據蓄積於電容之電荷，產生位元線等化信號；第三 生成機構，根據蓄積於電容之電荷，產生位元線分離信 號；第四生成機構，藉由電荷幫浦，在DRAM晶片内直流 地產生用以控制根據位址信號而被解碼的各級驅動電晶體 之閘電極的控制信號。 此外’第五發明係複數個單元跨列在列方向與行方向成 一維配置的DRAM裝置，其特徵在於：於複數個單元陣列 -13- 本紙張尺度適用中囷國家標準（CNS ) Λ4規格（210X297公麓） 种衣------、1τ------^----- (請先聞讀背面之注意事項苑本頁) 437081 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（11 ) 之列方向的邊界設有共有偵測放大器區域，該共有偵測放 大器區域藉由位元線分離信號輸入於閘電極的電晶體而分 開；於行方向的邊界以行解碼器爲中心，其兩端設有字元 線驅動器區域；於前述偵測放大器區域與前述行解碼器、 字元線驅動器區域的交會之處設有位元線分離信號及位元 線等化信號；此外，根據蓄積於電容之電荷，產生用以驅 動字元綠的驅動信號 '位元線的驅動信號'位元線分離信號 三者至少其中之―，並且藉由電荷幫浦，在DRAM晶片内 直泥地產生用以控制根據位址信號而被解碼的各級驅動電 晶體之閘電極的控制信號。 圖式之簡單說明 藉由下文的描述以及附圖，當能對前述本發明的s的、 優點、以及特徵更加明瞭，其中： 圖1表示本發明之實施例之一的DRAM裝置中，用以生 成WDRVnj信號的電路之構造； 圖2表示用以生成wDRVn信號的電路之構造； 圖3表示用以觀察習知的Vpp幫浦電路之效率的電路 造； 包 圖4表示用以說明當效率爲1〇〇%時之操作的圖； 圖5表示用以説明當附有寄生電容時之操作的圖； 圖6係用以説明Vpp幫浦電路之效率有關的t他 圖；. ^ 圖7表示將圖2所示的電路加化的電路構造； 圖8表示圖7之電路的各節點之操作的時序圖； 14- 本紙張尺度適用中國國家縣（CNS ) Λ4Α1格（2ίβχ297公龙 Λ 'f/ (请先閱讀背面之注意事項一 .fe-?7本頁 裝· 線 A7 B7 的電路構 43708 1 五、發明説明（12 圖9表不用以觀察本實施例之啓動電路之效率 造； 丁 =10表示用以説明啓動電路中，效率降低的因素之圖‘ 之效料路之間料生^所造成 圖12表示用以説明位元線等化信號與位元線分離信號 驅動方法的圖； · 圖1 j表示位元線等化信號與位元線分離信號之驅+ 路； ％ 圖14表不乜凡線等化信號與位元線分離信號之驅動電路 的其他構造中，輸出EQLn信號的構造； _ , 圖1D表示位元線等化信號與位元線分離信號之驅動電路 的其他構造中，輸出EQLp信號的構造； 圖16表示進行行位址上位（A8R、a9r、A10R)之分配 的4MDRAM之圖； 圖1 7表示用以生成RSLn的電路與A、B、C輪入/ RSLn輸出的關係圖； ' 圖1 8表示由128個512K位元的單元陣列所形成之 64MDRAM的佈局模式圓； 圖1 示圖18的部份擴大圖； 圖示Vpp寶浦電路之一級昇壓電路與兩級昇壓電路 之構響 圖iSt示用於反相輸入（Barln)實驗時，產生WDRVn信 號之電路： 本紙張尺度適用中国國家榡準（CNS ) Λ4规格（210χ297公發） ----------裝I- - .3 f請先閱讀背面之注意事項(‘寫本頁) 經濟部中央橾準局舅工消費合作社印製. -訂 ~. j -----線-------- I - 1 437081 A7 B7 五、發明説明（13 纖 圖示用於反相輸入實驗時，產生WDRVnj信號之 電 路；丨 · 以產生驅動特定的字 ί讀先閱讀背面之注意事項厂^寫本貢) 圖2邀示用於反相輸入實驗時，用 元線之電路； 圖2 4用以説明兩級解碼器之外觀； 圖2 5表示第1習知技術之行解碼器與wL驅動器中，用 以產生驅動特定的字元線之電路； 圖26表示第1習知技術之行解碼器與W]L驅動器中，用 以產生WDRVnj信號之電路； 圖27表示第2習知技術之行解碼器與wl驅動器中，用 以產生驅動特定的字元線之電路； / 圖2 8表示第2習知技術之行解碼器與WL驅動器中，用 以產生WDRVnj信號之電路； 圖2 9表示電荷幫浦電路之構成； 圖30表示用以説明圖29所示之電荷幫浦電路的操作之 時序圖。 圖示中之參照數號 - 經濟部中央標準局貝工消費合作社印製 li、30、1〇〇 行解碼器 2i-j、40-n、101 WL 驅動器 3j WDRVnj驅動器 較佳實施例之詳細説明 以下參考圖式説明本發明之較佳實施例。圖1係本發明 之第I實施例的DRAM裝置中碼器電路與WL驅動器 電路之構成。此構成如前述圖28所示般，在驅動字元線用 卜紙铁尺度適用中國國家標準（CNS ) Μ規格（2丨〇><297公趋） 經湳部中央標準局員工消费合作社印製 A3t〇8t __ 1 -— _ ^--- - ~ 多、發明説明（14 ) 的PMOS電晶體P8之源極上並不連接電源Vpp，而係利 用以下説明的電路所產生的WDRVn信號供给予該處’並 输出WDRVnj信號，除了在PM0S電晶體P 8與NMO S電 晶體N14之共通设處配置有反相器50這點之外，與圖28 之構成相同。再者’根據生成的WDRVnj信號最後驅動一 個字元線的電路與圖2 7所示者完全相同。此外，WDRVn 信號係由作爲第一生成機構之_ 2所示的電路所產生。 換言之，本實施例中’用以驅動負載電容大（約5pF)的字 元線之驅動信號係利用圖2所示之電路，根據蓄積於電容 ’ 之電荷而產生；並藉由電何幫"浦’在dram晶片内直流地 產生用以控制根據位址信號而被解碼的各級驅動電晶體之 閘電極的控制信號。 圖2係用以產生上述WDRVn信號的電路，其藉由使蓄 積於電容之電荷啓動而產生WDRVn信號。 圖2中，作爲產生WDRVn信號之來源的XVLD信號係 輸入於：源極連接有Vcc的PMOS電晶體P50之閘電極； 反相器71 ;有信號A8R、A9R、AiOR輸入的NAND電路 74。反相器71透過反相器72、電容73連接於PMOS電 晶體P50之汲極；PM〇s電晶體P51、P52、P53之源極。 PMOS電晶體p5l之閘電極連接於PMOS電晶體P52之汲 極’ PM〇S電晶體P53之閘電極；串聯連接的PMOS電晶 體P5 3與NM〇S電晶體N52之共通閘電極；及NMOS電 晶體N51之及極。nanD電路7/連接於NMOS電晶體 N50 〇 ♦ -17- 本紙银尺度適中國國家榇________ ) A4坭格（210X297公,f ) ---------裝------1T------0 - i~~·. (請先閱讀背面之注意事項i.如寫本買) 經濟部中央標準局貝工消f合作社印製 4370 8 1 A7 B7 五、發明説明（15 ) PMOS電晶體P51之汲極連接於PMOS電晶體P52之閘電 極；及NMOS電晶體N50之汲極。NMOS電晶體N50之 源極接地，閘電極透過反相器7 5而連接於NMO S電晶體 N51之閘電極。由PMOS電晶體P53與NMOS電晶體N52 之共通汲極拉出WDRV0信號。 上述構成中，去掉反相器71、72、電容73、PMOS電 晶體P50後的電路以XVLD輸入作爲'共通輸入、輪入於 NAND電路74的信號中，將相當於邏輯狀態之不同組合 的級數（此處爲8級）串聯得到的電路作爲WDRVn信號生 成電路。 上述圖2的電路亦可以圖1之電路來代替。 以下就圖2所示之本發明的啓動電路之效率與前述圖29 之幫浦電路之效率加以説明。其中採用圖3所示之簡化的 構成。 圖3中，當環式振盪器所產生的A、、B、C、D信號波 形輸入於幫浦電路時，會產生電流IPPD，此電流翰入於負 載電路（相當於WL驅動電路、EQL·電路、ΦΤ驅動電路 等），IPPD與此負載電路所消耗的電流ippl相等的情沉 下，Vpp的位準會維持在設定値。此時，環式振盞器所消 耗的電流爲ICCR的話，貝IPPD與ICCR的比定義爲幫浦 效率。換言之，

幫浦效率= IPPD/ICCR ICCR等於IPPD的話，幫浦效率爲1 ，換言之，100%所

-A 謂ICCR等於IPPD者係指B與C之信號波形所輸入的大電 -18- 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） ----------襄-------ΪΤ-------0 ' - .ΛΊΙ/ ..). (請先M讀背面之注意事項转本頁) 4370 8 1 A7 -----------B7___^__ 五、發明説明（16 ) 苳之一端的電極上，有上述電荷暫時蓄積，不過，此時另 —側的電極亦有相同的電荷蓄積於其上。 換言之，圖4中，進行1〇〇%之效率的情況下，可考慮成： 厶t/2的時間内由Vcc吸入之電荷，然後在下一個Δί/2 的時間内蓄積於電容上的AQ電荷會排放於Vpp端子。這種 情況下’可窝成：IPI1D=AQ/At，且此値又等於：eccp 。 不過’在實際的幫浦操作中，上述理想狀況很難實現。 理由如下：首先’可考慮由二極體所連接的中間節點藉 由大電容而被拉高電位，同時，此節點附有很大的寄生電 容（參考圖5 )。此點只要看前述之幫浦電路的構成即可明 白。換s之，形成由互補操作之幫浦電路内的相反侧之 4

Vcc的路徑之NMOS電晶體（這種大小之下，爲使充分的 電流流過，需要有很大的通道寬度）的閘電極上有信號輸 入，因此，此閘電極電容之電容値非常大。同時，形成此 電晶體與通往Vpp的路徑之另一個大NMO S電晶體的源 極、没極之P N接面的電容·/直亦相當大，由於附有此種寄 生電容Cparasiti。，故即使節點B的電壓振盪厶v，内部節點 E之電壓僅振盪： 經濟部中央標準局—工消资合作社印製 Δν= Δν x Cpump/( Cpump+Cparasitic) 此種情況下，即使節點B有A Q ( ：= Cpump X △ V )之電荷出 入，節點E處僅有以下的電荷出入··

Cpump X AV —△ Q X CpU£Up+Cparas;tic) * ^ 因此效率降低。故此種情況下， -19- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210>< 297公釐） 經濟部_央標準局員工消费合作社印繁 437081 A7 _______B7 五、發明説明（17 ) IPPD= Aq/ At = ( AQ/ Δΐ) x Cpump/(Cpump+ Cparasitic) = ICCR x Cpuffip/(cpump+cpaiasitic) 诨此根據定義，幫浦效率可表爲： 幫浦效率= Cpump/(Cpump+cparasitic)。 再者，造成效率降低的因素有好幾種。第二個理由在 於.來自環式振盟器的信號並非僅繁浦用的電容振蓋。根 據詳細的幫浦電路的電路圖，節點B 、· C亦能將NMOS 電晶體之背面基板的電位拉高。此減輕了基板偏壓效果， 降低ΝΜ Ο S的Vth，結果即使在Vcc低的情況下，亦能充 份地昇壓。此外，爲了將節點G、Η拉到高的位準，輔助 黾谷亦藉由郎點A 、 D扭南其電位α由於上述兩點， ICCR變得較上面計算的値爲大，造成效率下降。 此外’％+式振盈器爲奇數個反相器成環狀連接而形成， 能以高速振盪。因此，爲了拉出節點A、Β、C、D，尤 其是需要使大電容振盪的節點B ' C，不但需要有幾級的 缓衝器電路’而且爲’了產生上述時序圖所示般微妙的時間 差，需要有幾級的邏輯閘。即使此等電路亦消耗相當的功 率，造成ICCR更大。 以上所述者主要係就寄生電容或輔助電路之充放電所需 之效率下降進行説明，。以下參考圖6説明vpp之幫浦的另 一特有之重要因素。由於Vpp幫浦的情況IPPL値非常大， 造成必須將環式振盪器之振盪頻率定的很大。舉具體的例 子而言，64MDRAM之4K再新Qe/resh)產品的情況，由於 IPPL的値高達14mA，因此亦希望iPPD具有.同樣的大小c -20- 本紙張尺度通用中賴家標5 ( CNS ) A4規格（210/297公楚) ' -- (請先閱讀背面之注意事項'/:%,'寫本頁) 裝. 訂 線 437ϋ 8 1 . A? Β7 "丨· 1 1 1 1 I " ' ' .» 五、發明説明（18 ) 結果’除了將電容設計的很大之外，操作頻率亦需要高達 數十至100MHz，非常高速的幫浦操作。現在，假敦由 Vcc至節點E之路徑的NMOS電晶體之通道阻抗爲R〇n， 接觸窗或配線等之寄生電容爲R p ’節點E之電容爲c e的 話，則由Vcc吸收電荷於節點E所需的時間爲： r =(Ron+Rp)x Ce 環式振盪器之振盪頻率爲fR的話， r = (Ron+Rp) X C e>0.5 X fR: 1， 此種情況下，應爲電容吸收的全部電流完全流入之前即 移至下一操作，此點亦造成效率之降低。 如上所述，Vpp幫浦電路由今率效率之觀點看來，負面 的因素非常大。 以下相較於上述幫浦電路，説明圖2之型態的啓動電路 爲何效率較佳。 此電路爲了進行位址解碼之故，其構造稍微複雜，加以 簡化的話可得圖7所示的圖。此外，此電路之各節點的作 用示於圖8的時序圖中。 · 再者，此電路可由圖9所示的方塊圖加以表示。 圖9中，啓動電路之功率效率如下式所定義。 啓動電路之功率效率=IPPD/ICCD 另一方面’啓動後的WDRV由〇伏提昇至vw伏的話， 根據電荷保守定律，

Vw=Vcc X 2Cp/(Cp + Cload)=^ χ vcc 其中，7?爲下式定義之啓動比。 -21 - 本紙乐尺^適用f國國家榇準（CNS ) A4規格（210X297公--- A7 B7 ^31u8 l ---- 五、發明説明（19 V =2Cp/(Cp + Cload) 其中’ Clead爲字元線等WDR^號所應驅動之全部負泰 電容。因此，驅動字元線的循環時間爲tRc的話，ιρρΙ 爲： IPPD=C,oad X Vcc x 2Cp/(Cp + Cload) χ tRC = Ci〇ad x η x Vcc/tRC ' 另一方面，由於流入C p電容之電荷爲：

Cp X Vcc-( 7 -1) χ Cp χ VCC，因此 ICCD=Cp x Vcc χ (2-π )/tRC; 故上式所定義的啓動電路之功率效率可表爲： 功率效率 ^Cioad/Cp) X /(2 1 ) 但是，根據7?之定義， (C ]。a d / C p ) = ( 2 ) / ” =此’啓動電路之功率效率爲b經常保持爲⑽％。 貫際上，此啓動電路亦有造成效率下降的因素。其〆爲 圖10所示的寄生電容附於電荷傳送路獲所造成。藉由蔚 WDRV附於先前路徑的寄生電容考慮爲包含該等電容之字 .¾涛部中央棣準局負工^貧合作，社印製 ^的負載電容’此即充電所需的電容量。此種方式同於 觀谷Vpp寶4時的想法。接著利用以下的圖再次計算啓動 電路之功率效率。 WDRV (啓動電壓Vw由於電荷保守定律，其値成爲： (Cp + Cparasitic) χ Vcc=Cp x(Vw-Vcc)+ Cload x Vw 因此，Vw~ ；[ x Vcc.，其中、参示有寄生電容之情沉下 的啓動比’由下式定義： -22- 經濟部中央標準局員工消費合作社印製 43708 t A7 B7 五、發明説明（20 ) λ =(2Cp+C parasitic )/(Cp+Cload+C para aitic) 在此電路中，假設驅動字元線之循環時間爲tRC的話， 則往WDRV之驅動電流IPPD値爲： IPPD = Ci〇ad X λ X Vcc/tRC 考慮啓動電路上所消耗的電流ICCD爲對於啓動電容充放 電之電流5 ICCD = [Cp X Vcc-(A-l)x Cp x Vcc]/tRC =Cp x Vcc x (2-凡）x tRC 故考慮寄生電容之啓動電路的功率效率爲： 啓動電路之效率=IPPD/ICCD=(CIcjad/Cp) X ；1 (2- A ) 其中，根據；I之定義， (Ci〇ad/Cp) = [2- Λ -(A. ~1) X ζ ] / λ 其中f爲寄生電容相對於啓動電容的比， ζ" —Cparasitic/Cp 因此，考慮寄生電容之啓動電路的功率效率可表爲下式： 1-芒 X (又-1)/(2 -又） 如此，考慮寄生電容的話，啓動電路的功率效率相關於啓 動比λ，及寄生電容與啓動電容之比f。接著，將此啓動電 路之功率效率與前面計算的Vpp幫浦之功率效率作比較。不 過，兩者均只就寄生電容附於電荷傳送路徑的情況所造成 之效率降低進行比較，其他因素並不包括在内。 附有寄生電容的情況下（忽略其他因素所造成之效率降低） 之Vpp幫浦之功率效率爲： _ , Vpp 幫浦之功率效率 ~ CpUD1p / (CpUmp + Cparas“ic) -23- {請先閱讀背面之注意事項产寫本頁) .裝. 訂 線 本纸張尺度適用中國國家標準（CNS ) A4規格（2I0X29"7公釐） • 4370 8 1 A7 B7 五、發明説明（21 經濟部中央標準局員工消費合作杜印製 使用同於啓動電路情況下的指標f的話， Vpp幫浦之功率每率=1 / (1 +夸） 其中計算得到的寄生電容所造成的效率降低就啓動電路之 情況與幫浦電路之情況作比較並計算的話，可得如圖所 示的圖。該圖中，吾人可知啓動比几爲15以上的情況，跨 過所有寄生電容之比例f ,幫浦電路較啓動電路之功率敦率爲 佳；不過，今後的DRAM中所考慮的啓動比九爲工4以下、 寄生電容爲0.5以下的情況，啓動電路總是較幫浦電路之 功率效率爲^更進—步而言，由各電路之構成上的差 異，相對於兩者並非相同的寄生電容比$，而係啓動電路 幸又幫满私路之寄生電容爲小。故幫浦電路之效率較啓動電 路低了甚多。 ^ 以上4功率效的比較係純根據寄i電容所作的比較，以 再:尤兩者〜功率效率產生差異的其它原因作考慮。首 複：的構k會造成電容部份以外的電路有充放電的電Λ路f然包Λ許多餘的電路(環式振盛器、補助 '目校&構造車父爲簡單之啓動電路消耗較多的功.率 係理所當秣β再去 π干又^ 刀十 刚贿 f者’電路如前所述，當以數謂Hz至 損失。換言之，在有由寄生電阻所造成的功率 至下-操作，結積有足夠的電荷的期間就進行 動電路u I y . ，、： θ昇至充份的效率。相對於此，啓 動私路只要在芋元線被驅動 DRAM之RAS循 二期=作即可，基本上，在 ⑽細之循環時間愈來㈣即㈣題。雖«年來 t术4阿速，不過尚在1〇ns(1〇MHz)的 本紙張尺度制(

- Ί· (諳先閲讀背面之注意事項广："'寫本頁) .裝_ -tl 線 4310 8 1 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（22) 程度，電路操作之結束有充份的時間。 由於以上之理由，啓動電路相較於幫浦電路其功率效率β 遠較優越。 以上係就驅動字元線的情況進行説明，較字元線負載電 容爲大之位元線等化信號與位元線分離信號（共用偵測放大 器之情況）之驅動方式亦可考慮同樣的電路。圖1 2表示共 用偵測放大器構成之位元線、偵測放大器（SA)60、位元線 等化預充電電路6 2、位元線分離電路6 1 、D Q閘電極電 路60A ^位元線等化信號EQL與位元線分離信號Φ T同於字 元線，利用蓄積於電容之電荷而昇壓至Vcc以上。不過， 此種情況下，並非如字元線驅動時般使用三級解碼器之構 / 成，而係使用如圖1 3所示之電路，僅藉由此構成而驅動 EQLn或ΦΤη 。其道理在於：EQLn或Φ Τη不同於字元 線，其不需要塞入單元之on pitch。 在圖13中，EQL信號輸入PMOS電晶體P80之閘電極、 反相器80及NAND電路83。反相器80經由另一個反相 器81及電容82而連接於PMOS噂晶體P80之汲極、 PMOS電晶體P81、P82、P83的源極。NAND電路83連 接於NMOS電晶體N80之閘電極，此電晶體之汲極連接於 PMOS電晶體P81之汲極與PMOS電晶體PS2之閘電極。 NMOS電晶體N80之源極連接於NMOS電晶體N81、 N82之源極且接地。ΝΜ Ο S電晶體N8 1之汲極連接於 PMOS電晶體P81之閘電極與PMOS電晶體P82之汲極，以 ' 4 及串連接之PMOS電晶體PS3與NMOS電晶體N82之共通 -25- (請先閱讀背面之注意事項〜寫本頁) 裝.

、1T 線 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐） 經濟部中央標準局員工消費合作枉印製 、437081 A7 ____—__B7 五、發明説明（23 ) 閘電極。NMOS電晶體Ν8ι之閘電極經由反相器84而連 接於NMO S電晶體M80。由PMOS電晶體P83與NMOS 電晶體N82之共通汲極拉出EQLn信號或φΤη信號。 此外，關於位元線等化信號EQL、位元線分離信號φ Τ ，使用圖1 3之電路不產生各信號的情況，可考慮圖 14、圖15之_構成，此種情況下基本上與字元線之驅動具 有相同的構成。 · 以下參考圖16、圖17説明圖13 、圖Η所示之RSLn 信號如何產生RSLn信號意謂行區塊選擇信號，此處假 定n = 〇-7的8種情沉。這相當於在4MDRam中分成8個· 行區塊的情沉下之説明。 在圖16所示的4M DRAM中，假設標有圖示般之行位址 上位（A8R、A9R、A.10R)e在8個512K位元單元陣列分 別標以η = 0-7的號碼，選擇此等單元陣列之行位址定爲 A8R、A9R、A10R這三個。因此，RsWn==(K7)信號可藉 由圖17所示的電路而生成。 圖I8爲由！6X 8 = 128個512〖位元單元陣列構成的64m DRAM之佈局模式圖。圖19爲圖18的a所示部份的擴大 圖。如該圖所示般，在各512K位元單元陣列6〇之列方向 的邊界’有由間電極處有位元線分離信號φτ輸入的 NMOS電晶體（參考圖12之標號61)所分離的偵測放大器 區域6 5 ，此偵測放大器區域6 5係爲共， 方向的邊界以行解碼器63爲中心：兩端配置有^驅動^ 64。上述偵測放大器區域65與行解碼器63及驅動器 -26- 本紙張尺度適用中國國家標华（CNS ) A4規格（2 m X 297公釐） ^-- _). (請先閲讀背面之注意事項声i,寫本頁)

、1T 線 Α7 Β7 經濟部中央榡準扃貞工消费合作社印裝 五、發明説明（24 ) 64之相交區域配置有用以驅動位元線分離信號①了、位元 線等化信號EQL的電路6 7 。此外，晶片的中央處配置有 VPP的幫浦電路62。 此種佈局的優點在於：Vpp之電流供給係相對於4個 1 6M位兀之mat對稱地進行，故隨著單元陣列所在的位置 VPP的電壓會變化，故具有防止操作不穩定的效果。再 者’ VPP幫浦電路爲複數的情況，舉例而言，兩個的情 況，可將此兩個配置成相對於晶片的中央成上下對稱（參考 標號6 6 )，即可得到相同的效果。 偵測放大器區域6 5爲左右的單元陣列所共有具有縮小晶 片面積之效。 列解碼器6 1配置成集中於晶片的中央附近亦能縮小晶片 面積，此種情況下配線構成爲一種層積結構，由下往上的 構造如下所述： 1 ·多晶石夕層：字元線之閘電極層 2 -鶴層：位元線層 〇 ·第一鋁層：字元線之上方配線，-在沿著字元線的幾個 地方’與下方的多晶矽短路而抑制字元線之延遲。換言 之，僅在阻抗大的多晶矽層會有字元線之上昇、下降耗費 過多時間，造成存取時間變慢，此點藉由設置平行於上 部、阻抗小的鋁層，並在多處使其短路，而抑制字元線之 延遲。 4.第二銘層：藉由列選擇線而冲列解碼器跨過複數個 5 12K位元單陣列上，在各偵測放大器區域輸入於位元線與 _ -27- 用中家標準（CNS 規格（210X297公^ ~ -- (請先閲读背面之注意事領^'4.寫本買) .裝 訂 線- A7 B7 五、發明説明（π 線之間的切換電晶體，選擇性地由被選擇的單元自位 疋線對與DQ線對讀出資料，或將資料窝入位元 B Q線對。 升 。再者，在偵測放大器區域65與行解碼器63及驅動 态64义相交區域配置用以驅動φΤ與EQL的電路之優 =在於：若考慮在此區域設置驅動偵測放大器的電路，換 °之，如圖1 2所示的SAN或SAP，則可利用空著的區域

通δ地配置此等電路，而達到有效地利用區域、縮小晶 面積之目的。 W 再者，雖未示於圖中，由於行解碼器係相對於兩端的 WL驅動器爲共通的構造，此點亦具有縮小晶片面積之效 果。 此外，隨著電源電壓之低電壓化，Vpp幫浦電路本.身無 法操作的情況，可藉由如圖20(a)所示般串聯連接，大幅地 改吾操作容限。圖20(a)中的二極體亦可代以圖20(b)所示 之閘電極與汲極接在一起的NM0 S電晶體。 經濟部中央標準局員工消費合作社印衷 此外，習知技術中Vpp幫浦電路亦-採用如圖2〇(c)所示之 兩級式構造，即使是單純的二極體連接亦藉由多級化而能 昇壓至鬲電壓。其問題在於：此種情況下由於消耗電流隨 著級數而增加。另—方面，本實施例中，驅動大的負載電 容I字元線係使用蓄積於電容之電壓，故使用Vpp之其他 部伤的負載電谷非常小，即使如圖20(c)所示般兩級昇恩， 所造成之功率增加亦不致過大，乘常具有實用價値。 以啓動方式來產生WL電位之情況，對於長時間保持昇 -__ ,28- 本紙張尺度適用準（⑽丁以規1〇><297公楚） A7 A3~r〇w B7 五、發明説明（26 ) 壓狀態者，即使是很弱的漏電電流亦會造成WL電位缓缓 下降，結果可能帶來不良的影響，因此必須有補償電路。 由於這是非常弱的幫浦電路，電流的增加幾乎爲0 ^ 再者，藉由同步DRAM等，一般在單一晶片中有複數個 儲存體（bank)極爲平常，各儲存體必須能夠獨立地操作=> 因此，在此種多諸存體方式的DRAM中，只要在每個儲存 體設置啓動電容即可。或是，將圖2 1的WDRVn信號供給 予各儲存體亦可。 再者，反相輸入試驗時爲了縮短.時間，需要有可使字元 線多重建立之測試模式。這種情況下，根據習知的Vpp方 式，由一般操作同時驅動複數字元線不會有問題，但是在 / 本實施例中可能會發生問題。根據本實施例之驅動方法， 在一個循環中驅動同於平常狀況的字元線個數，然後在下 一個循環不重設（reset)字元線，在行解碼器内設置能在最 後驅動複數個字元線之閂鎖電路（latch)，而進行加速實 驗。 以下具體説明此方法，作爲兼具有反相輸入縮短時間功 能的行解碼器/WL驅動電路者，係採用圖2 1、圖2 2、圖 23所示電路。圖21對應於前述之圖2 ;圖22對應於前述 之圖1 ;圖23對應於前述之圖27 。進行反相輸入測試 時，RDCLTC與WDRVP均固定高値。該方法藉由特殊的 時序（一般的DRAM操作不使用）控制/RAS 、/CAS 、 /WE，同時將位址設定爲某固定傅等方法來完成。舉例而 言，當/WE與/CAS爲低値狀態，將/RAS降爲低値，此時 -29- 本紙張尺度適用中囷國家標準（CNS ) A4規格（210X297公釐） . 裝-- (請先閱讀背面之注意事項’4寫本頁)

-1T 經濟部中央標準局貞工消費合作社印製 Α7 Λ37〇Β^ Β7 五、發明説明（27 ) (請先閱讀背面之注意事項界.^寫本頁) 藉由設定位址等方法，可進入時間縮短測試模式。一旦進 入此模式，如上所述一般爲低値的信號RDCLTC與 WDRVP ±句會移至高値。 WDRVP變爲高値的話，WDRV 0 7會等於Vpp。換言 之，在一般的操作模式下，藉由定時被XVLD啓動於約同 於Vpp位準之節點WDRV 0- 7 —進入反相輸入時間縮短測 試模式的話，即設定爲經常保持於Vpp位準。相伴於此，/ WDRV 0-/ WDRV 7 降至 GND 位準。 同時，藉由RDCLTC變成高値，預充電信號PRCHn固定 於高値。換言之，最初被預充電至Vpp的節點A、B —旦 由位址信號所選擇而降至GND的話，只要未離開此測試模 / 式，則不會被再度預充電。 經濟部中央標準局貝工消費合作社印製 此狀態下由DRAM之外部（或根據DRAM内部之位址計 數器）依序地輸入位址信號的話，最初的四根字元線會依序 地被驅動。不過，最相被驅動的字元線會維持在未被reset 的情況下被驅動的狀態。同樣地，第二根被驅動、第三根 被驅動前的第一根、第二根均不會被-reset。如此，一根一 根的字元線被驅動，直到四根爲止（WDRVnO-WDRVn3依 序地）。之後，WDRVnO- WDRVn3均已被驅動，此狀態不 會被reset，因此對應於接著被選擇的行解碼器，四根字元 線同時被驅動。如上所述，其他的字元線全部均依序以四 根字元線爲一組（對應於WDRVnO- WDRVn3)同時被驅動， 藉此前一個被驅動的字元線均未被^ reset。藉由上述過程， 可驅動所有的字元線。 -30- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印製 α7 Β7 五、發明説明（28 ) 根據上述驅動方式，迄於所有的字元線被驅動需要經過 相當的循環數，不過，一個循環的時間至多爲100ns- 120ns 。在256M DRAM中有16384根字元線，只需要有 4099個循環即可驅動所有的字元線，時間上至多需要400- 5 00 y s左右。，字元線之反相輸入測試過程，加予應力 (stress)的時間有好幾分鐘以上，·因此前述上昇所需的時間 在整個測試時間中完全可以忽略。 當應力測試結束後，降低字元線電位之情況，先將行解 碼器節點A、B預充電至高値的話，則GND會有很大的 電流流入，GND値變高，單元中的記憶内容有被破壞之虞 (通常的反相輸入測試，由於不需要讓單元預先儲存信號， / 故此點不需擔心。但是，字元線之干擾測試等，多重驅動 器字元線使某特定單元之記憶狀態加速漏電而進行調查之 情況，需要對字元線reset後觀察之單元的記憶狀態進行調 查，故無法避免字元線之reset所造成的單元殊壞）， RDCLTC維持在高値的狀態下，先將WDRVP降低至低 値，再將WDRV 0-7降至GND，需要reset。如此做的 話，爲使許多字元線降至GND之電流大小會限制了爲使 WDR V 0-7降至GND、NMOS上流過之電流大小，故雖然 較爲耗費時間，但不致產生GND雜訊，使用上較爲安全。 如上述，根據前述實施例，縱使電源電壓爲2.5V-1.8V， 甚至降至更低値，亦能在晶片内產生經充份昇整之電壓， 而將該電壓供給予WL ，因而能傳送足夠之電荷予單元， Λ 4 故對於軟體錯誤之耐力高、資料維持特性強，Jl能供給資 -31 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（2l〇X2i>7公釐） (請先閱讀背面之注意事項戶V寫本頁) .裝' 線 經濟部中央標準局員工消費合作社印製 43 70s ί 1 Α7 _ Β7 五、發明説明（29 ) 料讀出容限大的DRAM。 此外，本發明相較於習知技術其消耗電流亦可大幅地降 低。再者，即使是Vcc値小於亦可充汾地位元線等化，故 可提供一種無偵測放大器之錯誤動作的DRAM。 此外，Vcc低的情況之共用偵測放大器的方式下，位元 線分離信號Φ T可提供充份高的DRAM，故即使Vcc低亦 可保證穩定的偵測放大器動作，實現共用的偵測放大器， 提供晶片面積縮小的DRAM。 此外，上述説明之内容亦可應用於邏輯混成之大型積體 電路的DRAM，故可在低Vcc値之下實現附有記憶體功 能、並能以高性能操作之系統大型積體電路。 此外，習知的Vpp幫浦中，用以驅動字元線、EQL、ΦΤ 等之方式均必須有很大的負載電流流過Vcc，故在Vpp之 節點必須設有極大之平滑用電容作爲負載。此平滑用電容 通常係以如下結構形成：以形成電晶體之閘電極的層作爲 上部電極；以矽基板上之擴散層作爲下部電極；以電晶體 之絕緣膜作爲介電層。不過由於絕緣膜的厚度在256M DRAM之情況僅有约8 0埃，由於有高達幾千pF之電容 量，故需要2 X 1 05-1 X 106 " m2範圍的面積。 如上所述，爲了獲得所需的平滑用電容，晶片面積變 大。再者，此面積在256M DRAM之情況達到單元之轉換 閘極的閘電極面積之10%左右。且單元轉換閘極上有高電 場（Vpp位準）加在上面之時間相,當有限，工作循環比雖 小，但Vpp之平滑用大電容上總是有Vpp電壓加在上面， -32- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ---------裝------1τ------^ * ο- ) (請先閏讀背面之注意事項声4-寫本頁) 43?〇81 Λ7 ----___ B7_____ 五、發明説明（30 ) 爲了所謂100%之工作循環比，絕緣膜的可靠度會產生問 題。 如上所述，習知系統中由於大電流流過Vpp，造成前述 之問題。相較於此，本發明由於大幅地減少使用Vpp的負 載電容，故Vpp之平滑用大電容的面積減爲習知者的 1/10 ’大大縮小晶片的面積，且提高可靠度。 以上係就本發明之較佳實施例進行說明，但本發明並非 限於前述較佳實例之樣態，在不達背本發明的精神及範園 -的情況下作出的變化及修改’並不超出本發明的範疇。 (請先閱讀背面之注意事項參..iv寫本頁) .裝 '-a -線 經濟部中央標準局員Η消费合作社印製 -33 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公漦）

Claims (1)

1. 3 4 8 ο ABCD 經濟部中央標準局員工消费合作社印製 t、申請專利範圍 1. 一種DRAM裝置，藉由複數級解碼方式使字元線昇壓而 將電荷傳送至單元，包含： 第一生成機構，根據蓄積於電容之電荷，產生用以驅 動字元線的驅動信號；及 第二生成機構，藉由電荷幫浦，在DRAM晶片内直流 地產生用以控制根據位址信號而被解碼的各級驅動電晶 扁 體之閘電極的控制信號。 ’ 2. —種DRAM裝置，藉由複數級解碼方式位元線等化信號 昇壓進行等化，包含： 第一生成機構，根據蓄積於電容之電荷，產生位元線 等化信號；及 弟一生成機構’藉由電何絮"浦，左D R A Μ晶片内直流 地產生用以控制根據位址信號而被解碼的各級驅動電晶 體之閘電極的控制信號。 3. —種DRAM裝置，藉由複數級解碼方式使位元線分離信 號昇壓而進行位元線與偵測放大器之間的電荷傳送，包 含： - 第一生成機構，根據蓄積於電容之電荷，產生位元線 分離信號：及 弟二生成機構^藉由電荷幫浦，在DRAM晶片内直流 地產生用以控制根據位址信號而被解碼的各級驅動電晶 體之閘電極的控制信號。 4. 一種DRAM裝置，包含： A * 第一生成機構，根據蓄積於電容之電荷，產生用以驅 -34- (請先閱讀背面之注意事及-ί填寫本頁) -裝· IT ,線 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 437081 AS B8 C8 DS 申請專利範圍 動字元線的驅動信號； 第一生成機構，根據蓄積於電容之電荷丨產生位元 等化信號； " 第三生成機構，根據蓄積於電容之電荷，產生位元線八 離信號；及 β 第四，成機構，藉由電荷幫浦，在DRAM晶片内直流地 產生用以控制根據位址信號而被解碼的各級驅動電晶體 之閘電極的控制信號。 5·如申請專利範園第1項之DRAM裝置，其中該電荷幫浦係 由兩級以上的幫浦電路串聯連接而構4。 6·如申請專利範園第2項之DRAM裝置，其中該電荷幫浦係 由兩級以上的幫浦電路串聯連接而構成。 7.如申叫專利範圍第3項之裝置，其中該電荷幫浦係 由兩級以上的幫浦電路串聯連接而構成。 8·如申專利範園第4項之dram装置，其中該電荷幫浦係 由兩級以上的幫浦電路串聯連接而構成。 9·如申請專利範圍第1項之DRAM裝置，其具有： 經濟部中央標準局員工消費合作社印製 多重驅動該字元線而進行試驗的測試模式；及 驅動機構’第—循環中驅動同於一般模式的數目之字 兀線，第二循環中在已被驅動的字元線未reset的情況下 驅動其他的字元線。 10.如申請專利範圍第4項之DRAM裝置，其具有： ^重驅動該字元線而進行試職的測試模式；及 驅動機構，第一循環中驅動同於一般模式的數目之字 — ...._'35_ 本紙張尺度適用中國國家U4規格 經濟部中央標準局貝工消f合作社印製 43 70 8 1 AS B8 CS D8 六、申請專利範圍 元線，第二循環中在已被驅動的字元線未reset的情況下 驅動其他的字元線。 11. 如申請專利範園第1項之DRAM裝置，其具有： 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 各該複數個儲存體分別設有該第一生成機構。 12. 如申請專利範園第2項之DRAM裝置，其具有： 複數個儲存體，使該DRA1V[裝置可分別獨立地解碼控 制， 各該複數個儲存體分別設有該第一生成機構。 13. 如申請專利範園第3項之DRAM裝置，其具有： 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 各該複數個儲存體分別設有該第一生成機構。 14. 如申請專利範圍第4項之DRAM裝置，其具有： 複數個儲存體，使該DRAM装置可分別獨立地解碼控 制， - 各該複數個儲存體分別設有該第一生成機構。 15. 如申請專利範圍第1項之DRAM裝置，其具有： 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 該第一生成機構的數目 '在該DRAM裝置整體中僅存 在一個或是不多於儲存體的數目，利用關於該複數個儲 存體之每一個的儲存體分配位址而進行解碼，藉此供給 -36- 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X297公釐） (請先閱讀背面之注意事項V填寫本頁) -裝. 訂 ABCD Δ370Β 1 六、申請專利範圍 字元線驅動信號、位元線等化信號與位元線分離信號， 以供給予各儲存體。 (請先閱讀背面之注意事項4'填寫本買) 16. 如申請專利範圍第2項之DRAM裝置，其具有： 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 該第一生成機構的數目.在該DRAM裝置整體中僅存 * 在一個或是不多於儲存體的數目，利關於該複數個错 存體之每一個的儲存體分配位址而進行解碼，藉此供給 字元線驅動信號、位元線等化信號與位元線分離信號， ' 以供給予各儲存體。 17. 如申請專利範圍第3項之DRAM裝置，其具有： / 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 該第一生成機構的數目 在該DRAM裝置整體中僅存 在一個或是不多於儲存體的數目，利用關於該複數個儲 存體之每一個的儲存體分配位址而進行解碼，藉此供給 字元線驅動信號、位元線等化信號與位元線分離信號， 以供给予各儲存體。 18. 如申請專利範圍第4項之DRAM裝置，其具有： 經濟部中央標準局員工消費合作社印製 複數個儲存體，使該DRAM裝置可分別獨立地解碼控 制， 該第一生成機構的數目在該DRAM裝置整體中僅存在 一個或是不多於儲存體的數目，利用_於該複數個儲存 Λ A 體之每一個的儲存體分配位址而進行解碼，藉此供給字 -37- 本紙張尺度適用中國國家標準（。奶）八4见格（210父297公釐） 437081 經濟部中夬標举局貝工消費合作社印製 Λ8 B8 C8 DS六、申請專利範圍 元線驅動信號、位元線等化信號與位元線分離信號，以 供給予各儲存體。 19. —種大型積體電路，其特徵在於：申請專利範圍第1項 之DRAM裝置與具有邏輯功能的大型積體電路混成於同 一晶片上。 20. —種大型積體電路，其特徵在於：申請專利範園第2項 a 之DRAM裝置與具有邏輯功能的大型_體電路混成於同 一晶片上。 21. —種大型積體電路，其特徵在於：申請專利範圍第3項 ' 之DRAM裝置與具有邏輯功能的大型積體電路混成於同 一晶片上。 〆 22. —種大型積體電路，其特徵在於：申請專利範園第4項 之DRAM裝置與具有邏輯功能的大型積體電路混成於同 一晶片上。 23. 如申請專利範園第1項之DRAM裝置，其中至少該最後一 級的驅動電晶體包含PMOS，在該PMOS之源極有由該第 一生成機構所產生的驅動信號供給，其他電路有由該第 二生成機構所產生的控制信號供給。 24. 如申請專利範園第2項之DRAM裝置，其中至少該最後一 級的驅動電晶體包含PMOS，在該PMOS之源極有由該第 一生成機構所產生的驅動信號供給，其他電路有由該第 二生成機構所產生的控制信號供給。 25. 如申請專利範圍第3項之DRAM裝置，其中至少該最後一 級的驅動電晶體包含PMOS，在該PMOS之源極有由該第 '38 - (諳先閔讀背面之注意事項"珍寫本頁) •裝* *1T k 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 43 70B1 5« ^ CS DS六、申請專利範圍 一生成機構所產生的驅動信號供給，其他電路有由該第 二生成機構所.產生的控制信號供給。 26. 如申請專利範園第4項之DRAM裝置，其中至少該最後一 級的驅動電晶體包含PMOS，在該PMOS之源極有由該第 一生成機構所產生的驅動信號供給，其他電路有由該第 二生成機構所產生的控制信號供給。 * 27. —種_DRAM裝置，複數個單元陣列在列方向與行方向成 二維配置，其特徵在於： 於複數個單元陣列之列方向的邊界設有共有偵測放大 ' 器區域，該共有偵測放大器區域藉由位元線分離信號輸 入於閘電極的電晶體而分開；於行方向的邊界以行解碼 / 器爲中心，其兩端設有字元線驅動器區域；於該彳貞測放 犬器區域與該行解瑪器、字元線驅動器區域的交會之處 設有位元線分離信號及位元線等化信號；此外，根據蓄 積於電容之電何，產生用以驅動字元_線的驅動彳s被*、位 元線等化信號、位元線分離信號三者至少其中之一，並 且藉由電荷幫浦，在DRAM晶片内-直流地產生用以控制 根據位址信號而被解碼的各級驅動電晶體之閘電極的控 制信號。 28. 如申請專利範圍第2 7項之DRAM裝置，其中產生控制各 級驅動電晶體之間電極用的控制電壓之電荷幫浦電路係 設置於晶片之約中央位置。 29. 如申請專利範圍第2 8項之DRAM裝置，其中該電荷浦 Λ * 電路馬複數，各電荷絮浦電路係配置於晶片中央的上下 -39- (請先閔讀背面之注意事項弄填寫本頁) '裝· -55 k 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） 437081 Λ8 BS CS DS 申請專利範圍 方向。 請 先 鬩 30.如申請專利範園第2 7項之DRAM裝置，.其中該行解碼器 爲相對於兩端的字元線驅動器之共通構成。 1¾ 之 注- 意 事 項 填寫裝 本衣 頁 訂 經濟部中央標準局員工消費合作社印裳 -.40- 本紙張尺度適用中國國家樣準（CNS ) Λ4規格（2丨0X297公釐）