KR100477040B1 - 반도체 기억 장치 - Google Patents

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KR100477040B1
KR100477040B1 KR10-2002-0023318A KR20020023318A KR100477040B1 KR 100477040 B1 KR100477040 B1 KR 100477040B1 KR 20020023318 A KR20020023318 A KR 20020023318A KR 100477040 B1 KR100477040 B1 KR 100477040B1
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Abstract

반도체 기억 장치는, 복수의 메모리 셀 MC을 갖는 메모리 셀 어레이(11)를 구비하고 있다. 상기 복수의 메모리 셀 MC은, 복수의 워드선 WL 및 복수의 비트선 BL의 교점에 배치되어 있다. 또, 반도체 기억 장치에는, 상기 메모리 셀 어레이(11)에 인접하여 로우 디코더부(21)가 설치되어 있다. 상기 로우 디코더부(21)는, 상기 복수의 워드선 WL을 선택 구동시키기 위한 복수의 디코드 회로(21a)를 구비하고 있다. 또한, 반도체 기억 장치에는, 상기 로우 디코더부(21)에 인접하여 제어 회로부(51)가 설치되어 있다. 상기 제어 회로부(51)는, 상기 로우 디코더부(21) 내에 그의 일부(52b)가 배치된 적어도 1개의 제어 회로(52)를 갖고 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것이다. 특히, 핫 캐리어 대책을 실시한, CMOS(Complementary Metal Oxide Semiconductor)형의 반도체 메모리에 관한 것이다.
최근에는, 반도체 메모리의 일종인 DRAM의 설계·개발은 로우 디코더부 등을 가능한 한 작게 레이아웃하는 것에 중점을 두고 있다.
도 17은 일반적인 DRAM의 코어 부분의 구성예를 도시한 것이다. 도 17에 도시한 바와 같이, DRAM에는 복수의 메모리 셀 어레이(11)가 설치되어 있다. 상기 메모리 셀 어레이(11)에는, 각각 복수의 메모리 셀(도시 생략)이 매트릭스 형상으로 배치되어 있다. 이 예의 경우, 각 메모리 셀 어레이(11) 내에는 복수의 워드선 WL 및 복수의 비트선 BL이 상호 교차하도록 배열되어 있다. 그리고, 상기 메모리 셀은, 워드선 WL과 비트선 BL과의 교점에 배치되어 있다.
상기 메모리 셀 어레이(11)에는 각각에 인접하여 로우 디코더부(21)가 설치되어 있다. 각 로우 디코더부(21)는 로우 방향으로 각각 배열된 각 메모리 셀 어레이(11)의 복수의 워드선 WL을 개개로 선택 구동시키기 위한, 복수의 로우 디코더를 포함하여 구성되어 있다.
또한, 로우 방향에서 인접하는 두개의 메모리 셀 어레이(11) 상호간에는, 감지 증폭기부(31)가 배치되어 있다. 즉, 상기 감지 증폭기부(31)는 로우 방향에서 인접하는 두개의 메모리 셀 어레이(11)에 의해 공유되어 있다. 감지 증폭기부(31)는 각 비트선 BL로 판독된 데이터를 각각 감지하기 위한, 복수의 감지 증폭기(도시 생략)를 포함하여 구성되어 있다.
한편, 컬럼 방향에는 로우 방향으로 설치된 복수의 메모리 셀 어레이(11)에 대하여, 1개씩 컬럼 디코더부(41)가 설치되어 있다. 각 컬럼 디코더부(41)는 컬럼 방향으로 각각 배열된 복수의 비트선 BL을 개개로 선택 구동시키기 위한, 복수의 컬럼 디코더(도시 생략)를 포함하여 구성되어 있다.
또한, 상기 로우 디코더부(21)에는 각각에 인접하여 제어 회로부(51)가 설치되어 있다. 각 제어 회로부(51) 내에는, 세트 신호 생성 회로, 프리차지 신호 생성 회로, 및 이퀄라이즈 신호 생성 회로 등이 설치되어 있다. 세트 신호 생성 회로는 상기 로우 디코더를 세트하기 위한 것이다. 프리차지 신호 생성 회로는 상기 로우 디코더를 프리차지하기 위한 것이다. 이퀄라이즈 신호 생성 회로는 상기 감지 증폭기부(31)에서의 비트선 이퀄라이즈 회로(도시 생략)를 이퀄라이즈 동작시키기 위한 것이다.
여기서, 종래의 DRAM에서는 메모리 셀을 선택할 때, 워드선 WL의 고레벨측의 전압을 내부 전원 전압(VCC)보다도 높은 승압 전압(VPP)까지 상승시킨다. 이에 의해, 데이터의 판독, 기입 동작의 고속화를 도모한다. 즉, 승압 전압을 이용함으로써, 워드선 WL에 접속되어 있는 선택 트랜지스터의 게이트에 높은 전압이 가해진다. 그러면, 이 선택 트랜지스터의 저항이 낮아진다. 그 결과, 내부 전원 전압을 이용하는 경우에 비하여, 보다 큰 판독 전류 또는 기입 전류가 선택 트랜지스터에 흐른다. 이에 의해, 데이터의 판독, 기입 동작의 고속화가 달성된다.
그러나, 승압 전압을 이용하도록 한 경우, 반도체 기판에 흐르는 기판 전류도 증가한다. 그러면, 핫 캐리어가 증대하고, 임계치 전압의 증대나 컨덕턴스의 감소라는 트랜지스터의 열화가 발생한다.
그래서, 핫 캐리어의 증대에 따른 트랜지스터의 열화를 억제하는, 즉 트랜지스터의 수명을 연장시키기 위해, 종래에는 승압 전압이 인가되는 트랜지스터에 직렬로 전압 완화용 트랜지스터를 접속하는 방법이 취해지고 있다. 트랜지스터의 수명은 기판 전류와 밀접하게 관련되어 있으며, 기판 전류를 한 자릿수 저감시키면 수명은 약 3자릿수 신장된다는 것이 알려져 있다. 기판 전류는, 소스·드레인간의 전압 Vds의 지수 함수가 된다. 따라서, 전압 조건을 완화시켜 트랜지스터에 가해지는 전계 강도를 저하시키는 것이, 트랜지스터의 수명을 연장시키는데 가장 효과적이다. 즉, 복수 개의 트랜지스터를 직렬로 접속하도록 한 경우, 전압을 분압(저항 분할)할 수 있다. 그 결과, 1개당 트랜지스터에 가해지는 전압을 완화시킬 수 있게 된다.
또한, 핫 캐리어에 대해서는, P 채널 트랜지스터보다도 N 채널 트랜지스터가 더 약한 것이 통상적이다. 그 때문에, P 채널 및 N 채널의 양 트랜지스터가 설치되어 있는 CMOS형의 DRAM에서는, N 채널측의 트랜지스터에만 전압 완화용 트랜지스터를 직렬로 접속하는 것이 유효하다.
도 18은, 상기한 바와 같은 핫 캐리어 대책을 실시한, CMOS형의 DRAM에서의 로우 디코더부의 구성예를 도시한 것이다. 또, 로우 디코더부로서는 복수의 디코드 회로(로우 디코더)를 어레이 형상으로 배치한 구성이 일반적이지만, 여기서는 하나의 워드선 WL을 선택하는 하나의 로우 디코더만을 도시하고 있다.
하나의 로우 디코더는, 입력 어드레스 BX, BY를 디코드하는 부분 디코드 회로(22)와, 이 부분 디코드 회로(22)의 출력을 차례로 반전되도록 접속된 2개의 프리 드라이버 회로(23, 24)와, 상기 부분 디코드 회로(22)의 출력을 래치하는 래치 회로(25)와, 최종단의 프리 드라이버 회로(24)의 출력에 기초하여 워드선 WL을 구동시키는 워드선 드라이버 회로(26)로 구성되어 있다.
상기 부분 디코드 회로(22)는, 프리차지/디스차지 방식의 디코더로서, 하나의 P 채널 트랜지스터 P11과 3개의 N 채널 트랜지스터 N11∼N13으로 구성되어 있다. 이 부분 디코드 회로(22)는 프리차지 신호 PREC의 입력에 수반되는 프리차지 기간이 종료된 후에 복수 비트(이 예에서는, 3 비트)의 세트 신호 SET 및 입력 어드레스 BX, BY에 기초한 디코드 신호를 출력한다.
전단(前段)의 프리 드라이버 회로(23)는 하나의 P 채널 트랜지스터 P12와 2개의 N채널 트랜지스터 N14, N15로 구성되며, 상기 부분 디코드 회로(22)의 출력을 반전시킨다.
최종단의 프리 드라이버 회로(24)는, 하나의 P 채널 트랜지스터 P13과 2개의 N 채널 트랜지스터 N16, N17로 구성되며, 전단의 프리 드라이버 회로(23)의 출력을 반전시킨다.
상기 래치 회로(25)는, 하나의 P 채널 트랜지스터 P15와 2개의 N 채널 트랜지스터 N20, N21로 구성되어 있다. 이 래치 회로(25)는 상기 부분 디코드 회로(22)에서의 프리차지 기간이 종료하고, 또한 입력 어드레스 BX, BY에 기초한 디코드 신호가 확정된 후에, 상기 입력 어드레스 BX, BY가 변화한 경우라도 이미 확정된 디코드 신호를 래치해 둠으로써, 상기 프리차지 신호 PREC 및 상기 프리 드라이버 회로(23)의 출력에 대응하여 동작이 제어된다.
상기 워드선 드라이버 회로(26)는, 하나의 P 채널 트랜지스터 P14와 2개의 N 채널 트랜지스터 N18, N19로 구성되며, 상기 프리 드라이버 회로(24)의 출력을 받아 워드선 WL을 구동시킨다.
이러한 구성에서, 내부 전원 전압 VCC를 승압함으로써 얻어지는 승압 전압 VPP가, 상기 프리 드라이버 회로(23, 24), 상기 래치 회로(25) 및 상기 워드선 드라이버 회로(26) 내의, 각 P 채널 트랜지스터 P12, P13, P14, P15의 소스에 각각 인가되어 있다. 즉, 이 로우 디코더의 경우, 상기 프리 드라이버 회로(23, 24) 및 상기 워드선 드라이버 회로(26)의 전원 전압으로서 승압 전압 VPP가 이용되고 있다. 또한, 상기 프리 드라이버 회로(23, 24) 및 상기 워드선 드라이버 회로(26)의, 각 N 채널 트랜지스터 N15, N17, N19에 가해지는 전계 강도를 저하시키기 위해, 상기 N 채널 트랜지스터 N15, N17, N19 각각에 대하여, 각 게이트에 승압 전압 VPP가 인가된 N 채널 트랜지스터(전압 완화용 트랜지스터) N14, N16, N18이 직렬로 접속되어 있다.
이와 같이, N 채널 트랜지스터 N15, N17, N19에 대하여, 전압 완화를 위한 N 채널 트랜지스터 N14, N16, N18을 각각 직렬로 접속한다. 이 경우, N 채널 트랜지스터 N15, N17, N19 각각의 소스에 가해지는 전압의 최대치는 VPP-VthN(VthN은 N 채널 트랜지스터의 임계치 전압)으로 된다. 따라서, N 채널 트랜지스터 N15, N17, N19의 각 드레인·소스 사이에 가해지는 전압 Vds는 워드선 WL에 가해지는 전압의 최대치 VPP보다도 VthN만큼 저하한다. 이에 의해, 앞서 설명한 바와 같은, 기판 전류의 증가에 기초한 임계치 전압의 증대나 컨덕턴스의 감소라고 하는 트랜지스터의 열화가 억제된다.
도 19는, 상기한 제어 회로부(51) 내에 설치되는 이퀄라이즈 신호 생성 회로(52)의 구성예를 도시한 것이다. 이퀄라이즈 신호 생성 회로(52)는, 선택 신호 bksel_p에 기초하여 이퀄라이즈 신호 eql_p를 생성하는 것으로, 예를 들면 P 채널 트랜지스터(52a) 및 N 채널 트랜지스터(52b)의 양 드레인 사이를 공통으로 접속한, 내부 전원 전압 VCC를 위한 CMOS 구성의 인버터 회로로 구성되어 있다.
도 20은, 상기한 제어 회로부(51) 내에 설치되는 세트 신호 생성 회로(53)의 구성예를 도시한 것이다. 세트 신호 생성 회로(53)는 입력 어드레스 AX, AY 및 워드선 온 신호 wlon에 기초하여 세트 신호 SET를 생성하는 것으로, 예를 들면 P 채널 트랜지스터(53a) 및 N 채널 트랜지스터(53b)를 포함하는 인버터 회로(53-1)와, 이 인버터 회로(53-1)의 동작을, 상기 입력 어드레스 AX, AY 및 상기 워드선 온 신호 wlon에 기초하여 제어하는 3 입력의 NAND 회로(53-2)로 구성되어 있다. 상기 인버터 회로(53-1)는 상기 P 채널 트랜지스터(53a) 및 상기 N 채널 트랜지스터(53b)의 양 드레인 사이를 공통으로 접속한, 내부 전원 전압 VCC를 위한 CMOS 구성으로 되어 있다.
도 21a 및 도 21b는 상기한 제어 회로부(51) 내에 설치되는 프리차지 신호 생성 회로(54A, 54B)의 구성예를 각각 도시한 것이다. 프리차지 신호 생성 회로(54A, 54B)는, 각각 입력 어드레스 AX, AY에 기초하여 프리차지 신호 PREC를 생성하는 것으로, 예를 들면 2 입력의 NAND 회로(54-1), 레벨(VCC→VPP) 변환 회로(54-3), 및 인버터 회로(54-4)로 구성되어 있다. 상기 인버터 회로(54-4 )는, 하나의 P 채널 트랜지스터(54a)와 2개의 N 채널 트랜지스터(54b, 54c)를 포함하여, 승압 전압 VPP를 위한 CMOS 구성으로 되어 있다.
프리차지 신호 생성 회로(54A)인 경우에는, 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54c)의 게이트에 승압 전압 VPP가, 프리차지 신호 생성 회로(54B)인 경우에는 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54b)의 게이트에 승압 전압 VPP가, 각각 고정 전위로서 인가되어 있다. 또, 제어 회로부(51) 내에는, 프리차지 신호 생성 회로(54A, 54B) 중 어느 한쪽이 설치되는 것이 통상적이다.
앞서도 설명한 바와 같이, 로우 디코더부(21) 등을 가능한 한 작게 레이아웃하기 위하여, 로우 디코더를 제어하기 위한 각종 회로(53, 54A 또는 54B)는 로우 디코더부(21)에 각각 인접하는 제어 회로부(51) 내에 레이아웃되도록 되어 있다. 또, 제어 회로부(51) 내에는 감지 증폭기부(31)를 제어하기 위한 이퀄라이즈 신호 생성 회로(52)도 레이아웃되도록 되어 있다. 이와 같이, 칩의 고속 동작을 도모하는 등의 목적으로, 제어 회로부(51) 내에 레이아웃되는 회로 수는 점점 더 늘어나고 있다.
그러나, DRAM의 미세화가 점점 더 진척되어, 그에 따라 제어 회로부(51)의 면적은 서서히 작아지고 있다. 따라서, 제어 회로부(51)의 면적을 넓히는 것은 DRAM의 미세화에 역행하며, 결과적으로 DRAM의 칩 사이즈가 로우 디코더부(21)의 크기가 아니라, 제어 회로부(51)의 면적에 의해 규정되어 버리는 사태를 초래하게 된다.
본 발명의 제1 관점에 따른 반도체 기억 장치는,
복수의 메모리 셀을 구비하는 메모리 셀 어레이- 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -;
상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부- 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 복수의 디코드 회로를 갖음 -; 및
상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 상기 로우 디코더부 내에 배치되어 있는 것을
특징으로 한다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, 여기서는 CMOS형 DRAM의 코어 부분의 구성에 대하여, 이퀄라이즈 신호 생성 회로(감지 증폭기부를 제어하기 위한 제어 회로)의 일부를 복수의 회로로 분할하여, 로우 디코더부 내에 분산 배치한 경우를 예로 설명한다. 또한, 편의상, 하나의 메모리 셀 어레이(11), 하나의 로우 디코더부(21), 하나의 감지 증폭기부(31) 및 하나의 제어 회로부(51)밖에 도시하지 않았다. 본래는, 도 17에 도시한 바와 같이 복수의 메모리 셀 어레이(11), 로우 디코더부(21), 감지 증폭기부(31), 및 제어 회로부(51)를 각각 갖고 구성되어 있다.
도 1에 도시한 바와 같이, 메모리 셀 어레이(11) 내에는, 복수(이 예에서는, 두개밖에 도시 생략)의 메모리 셀 MC가 매트릭스 형상으로 배치되어 있다. 메모리 셀 MC는 상호 교차하도록 배열된 복수의 워드선 WL(워드선 WL_p)과 복수의 비트선 BL(비트선 쌍 BL_t, BL_c)과의 교점에 배치되어 있다. 메모리 셀 MC의 각각은 1개의 선택 트랜지스터 T와 1개의 데이터 축적용 컨덴서 C로 구성되어 있다.
로우 디코더부(21)는 DRAM의 로우 방향에 대하여, 상기 메모리 셀 어레이(11)에 인접하여 배치되어 있다. 로우 디코더부(21)의 상세한 구조에 대해서는 후술하겠다.
감지 증폭기부(31)는 로우 방향에서 인접하는 두개의 메모리 셀 어레이(11)의 상호간에 배치되어 있다. 즉, 하나의 감지 증폭기부(31)는 로우 방향에서 인접하는 두개의 메모리 셀 어레이(11)에 의해서 공유되어 있다. 감지 증폭기부(31) 내에는 한쌍의 비트선 BL마다 감지 증폭기(31a), 비트선 분리 회로(31b), 및 비트선 이퀄라이즈 회로(31c)가 설치되어 있다. 감지 증폭기(31a)는 2개의 N 채널 트랜지스터 N31, N32와 2개의 P 채널 트랜지스터 P31, P32로 구성되어 있다. 비트선 분리 회로(31b)는 2개의 N 채널 트랜지스터 N33, N34로 구성되어 있다. 비트선 이퀄라이즈 회로(31c)는 3개의 N 채널 트랜지스터 N35∼N37로 구성되어 있다.
한편, DRAM의 컬럼 방향에는 로우 방향으로 설치된 복수의 메모리 셀 어레이(11)에 대하여, 1개씩 컬럼 디코더부(도시 생략)가 설치되어 있다.
제어 회로부(51)는 로우 방향에 대하여, 상기 로우 디코더부(21)에 인접하여 배치되어 있다. 제어 회로부(51) 내에는, 상기 비트선 이퀄라이즈 회로(31c)를 제어하기 위한 이퀄라이즈 신호 생성 회로(52 : 도 19 참조)의, 상기 인버터 회로를 구성하는 P 채널 트랜지스터(52a)가 배치되어 있다. 또한, 상기 P 채널 트랜지스터(52a) 외에, 상기 제어 회로부(51) 내에는 로우 디코더를 세트하기 위한 세트 신호 생성 회로, 및 로우 디코더를 프리차지하기 위한 프리차지 신호 생성 회로 등이 설치되어 있다(모두 도시 생략).
로우 디코더부(21) 내에는, 복수의 워드선 WL을 개개로 선택 구동하기 위한, 복수의 디코드 회로(로우 디코더 : 21a)가 어레이 형상으로 배치되어 있다. 또한, 로우 디코더부(21) 내에는, 상기 이퀄라이즈 신호 생성 회로(52)의, 상기 인버터 회로를 구성하는 N 채널 트랜지스터(52b)가, 복수 개의 N 채널 트랜지스터(52b')로 분할되어 배치되어 있다. 이 경우, 상기 N 채널 트랜지스터(52b)의 사이즈를 W로 하면, W/n(n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수 개의 N 채널 트랜지스터(52b')가 어레이 형상으로 배치된 상기 로우 디코더(21a) 내에 각각 분산 배치되어 있다.
여기서, 로우 디코더부(21)의 면적은, 어드레스선의 배치에 의해 규정되는 것이 일반적이다. 또한, 어드레스선의 개수에 비해, 로우 디코더부(21) 내에 배치되는 로우 디코더(21a)의 개수는 적다. 그 때문에, 로우 디코더부(21) 내에는 빈 공간이 비교적 많이 존재한다. 그래서, 로우 디코더부(21) 내의 빈 공간을 이용하여, 거기에 상기 이퀄라이즈 신호 생성 회로(52)의 일부인 N 채널 트랜지스터(52b)를 복수 개의 회로로 분할하여 배치하도록 한다. 이에 의해, 로우 디코더부(21)의 면적은 그대로이지만, N 채널 트랜지스터(52b)만큼, 제어 회로부(51)에서의 레이아웃 사이즈를 축소할 수 있게 된다.
특히, 각 로우 디코더(21a) 내에 배치되는 N 채널 트랜지스터(52b')의 신호 진폭 레벨(전압 레벨)은, 예를 들면 각 로우 디코더(21a)의 그것과 동일해지도록 한다. 이렇게 한 경우에는, 웰 분리나 전원선을 새로 배선하지 않고, 로우 디코더부(21)의 확대(사이즈의 증가)를 최소로 할 수 있다. 또한, 분산 배치하는 N 채널 트랜지스터(52b')는 각각의 레이아웃 패턴을, 동일한 패턴을 반복하여 형성한다(사이즈를 W/n로 통일함). 이에 의해, 비교적 용이하게 형성할 수 있다.
이와 같이, 제어 회로부(51) 내에 배치되는 이퀄라이즈 신호 생성 회로(52)의, 그 인버터 회로를 구성하는 N 채널 트랜지스터(52b)만을 로우 디코더부(21) 내에 분산 배치한다. 이렇게 함에 따라, 제어 회로부(51)의 면적이 확대되는 것을 억제할 수 있게 된다. 따라서, 제어 회로부(51) 내에 레이아웃하는 회로 수가 증대하는 경우에도, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
또, 각 로우 디코더(21a)는 그 자체의 기본적인 구성은 종래와 같다.
(제2 실시예)
도 2는, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, 여기서는 CMOS형 DRAM의 코어 부분의 구성에 대하여, 로우 디코더를 세트하기 위한 세트 신호 생성 회로(로우 디코더를 제어하기 위한 제어 회로)의 일부를 복수의 회로로 분할하여, 로우 디코더부 내에 분산 배치한 경우를 예로 설명한다. 또한, 코어 부분의 기본적인 구성은 도 1과 마찬가지이기 때문에, 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
이 실시예의 경우, 로우 디코더부(21) 내에는, 상기 제어 회로부(51) 내에 설치된 상기 세트 신호 생성 회로(53 : 도 20 참조)의, 상기 인버터 회로(53-1)를 구성하는 N 채널 트랜지스터(53b)가, 복수 개의 N 채널 트랜지스터(53b')로 분할되어 배치되어 있다. 즉, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는 W/n(W는 N 채널 트랜지스터(53b)의 사이즈, n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수 개의 N 채널 트랜지스터(53b')가 각각 분산 배치되어 있다.
이 제2 실시예의 경우에도, 제어 회로부(51) 내에 배치되는 세트 신호 생성 회로(53)의, 그 최종단의 인버터 회로(53-1)를 구성하는 N 채널 트랜지스터(53b)만을 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한다. 이렇게 함에 따라, 제어 회로부(51)의 면적이 확대되는 것을 억제할 수 있게 되어, 상술한 제1 실시예의 경우와 거의 동일한 효과를 얻을 수 있다. 즉, 제어 회로부(51) 내에 레이아웃하는 회로 수가 증대한 경우에도, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
(제3 실시예)
도 3은 본 발명의 제3 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, 여기서는 CMOS형 DRAM의 코어 부분의 구성에 대하여, 로우 디코더를 프리차지하기 위한 프리차지 신호 생성 회로(로우 디코더를 제어하기 위한 제어 회로 : 54A)의 일부를 복수의 회로로 분할하여, 로우 디코더부 내에 분산 배치한 경우를 예로 설명한다. 또한, 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
도 21a에 도시한 바와 같이, 프리차지 신호 생성 회로(54A)는 승압 전압 VPP를 사용하고 있다. 그 때문에, N 채널 트랜지스터(54b)의 소스·드레인 사이에 승압 전압 VPP가 가해져 핫 캐리어가 주입됨으로써, N 채널 트랜지스터(54b)의 임계치의 상승이나 드레인 전류의 저하가 생긴다. 이와 같은 N 채널 트랜지스터(54b)의 열화는 소스·드레인 전압(Vds)의 크기에 등비급수적(等比級數的)으로 증가한다. 이 핫 캐리어의 증대에 따른 N 채널 트랜지스터(54b)의 열화를 억제하기 위한 대책으로서, 앞에서 설명한 바와 같이, 승압 전압 VPP가 인가되는 N 채널 트랜지스터(54b)에 전압 완화를 위한 N 채널 트랜지스터(54c)가 직렬로 접속되어 있다. 그래서, 이 전압 완화용 N 채널 트랜지스터(54c)를 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한 것이 본 실시예이다.
이 실시예의 경우, 예를 들면 도 3에 도시한 바와 같이 로우 디코더부(21) 내에는 상기 제어 회로부(51) 내에 설치된 상기 프리차지 신호 생성 회로(54A)의, 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54c)가 복수의 회로로 분할되어 배치되어 있다. 즉, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는 W/n(W는 N 채널 트랜지스터(54c)의 사이즈, n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수의 N 채널 트랜지스터(54c')가 각각 배치되어 있다. 이 예의 경우, N 채널 트랜지스터(54c') 각각의 게이트에는 고정 전위로서, 승압 전압 VPP이 인가되도록 되어 있다.
이 제3 실시예와 같이, 승압 전압 VPP를 사용하는 경우에도, 제어 회로부(51) 내에 배치되는 프리차지 신호 생성 회로(54A)의, 그 최종단의 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54c)만을 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한다. 이렇게 함에 따라, 제어 회로부(51)의 면적이 확대되는 것을 억제할 수 있게 되어, 상술한 제1, 제2 실시예의 경우와 거의 동일한 효과를 얻을 수 있다. 즉, 제어 회로부(51) 내에 레이아웃하는 회로 수가 증대하는 경우에도, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
(제4 실시예)
도 4는 본 발명의 제4 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, 여기서는 CMOS형 DRAM의 코어 부분의 구성에 대하여, 로우 디코더를 프리차지하기 위한 프리차지 신호 생성 회로(로우 디코더를 제어하기 위한 제어 회로 : 54B)의 일부를 복수의 회로로 분할하여, 로우 디코더부 내에 분산 배치한 경우를 예로 설명한다. 또한, 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
이 실시예의 경우, 로우 디코더부(21) 내에는 상기 제어 회로부(51) 내에 설치된 상기 프리차지 신호 생성 회로(도 21b 참조 : 54B)의, 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54b, 54c)가 각각 복수의 회로로 분할되어, 어레이 형상으로 분산 배치되어 있다. 즉, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는, Wa/n(Wa는 N 채널 트랜지스터(54b)의 사이즈, n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수의 N 채널 트랜지스터(54b'), 및 Wb/n(Wb는 N 채널 트랜지스터(54c)의 사이즈, n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수의 N 채널 트랜지스터(54c')가 각각 배치되어 있다. 이 예의 경우, N 채널 트랜지스터(54b') 각각의 게이트에는 고정 전위로서, 승압 전압 VPP이 인가되도록 되어 있다.
이 제4 실시예와 같이 승압 전압 VPP을 사용하는 경우에도, 제어 회로부(51) 내에 배치되는 프리차지 신호 생성 회로(54B)의, 그 최종단의 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54b, 54c)를 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한다. 이렇게 함에 따라, 제어 회로부(51)의 면적이 확대하는 것을 억제할 수 있게 되어, 상술한 제1, 제2, 제3 실시예의 경우와 거의 동일한 효과를 얻을 수 있다. 즉, 제어 회로부(51) 내에 레이아웃하는 회로 수가 증대하는 경우에도, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
또한, 최종단의 인버터 회로(54-4)를 구성하는 3개의 트랜지스터(54a, 54b, 54c) 중 두개의 N 채널 트랜지스터(54b, 54c)를 각각 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한 것이다. 그 때문에, 제3 실시예에 비교하여 제어 회로부(51)의 레이아웃 면적을 더 축소할 수 있다.
(제5 실시예)
도 5는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, 여기서는 CMOS형 DRAM의 코어 부분의 구성에 대하여, 승압 전압 VPP를 사용하지 않은 프리차지 신호 생성 회로(로우 디코더를 제어하기 위한 제어 회로 : 54)의 일부를 복수의 회로로 분할하여, 로우 디코더부 내에 분산 배치한 경우를 예로 설명한다. 또한, 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
각 로우 디코더(21a)는, 예를 들면 도 18에 도시한 로우 디코더의, 프리 드라이버 회로(23, 24) 및 워드선 드라이버 회로(26)가, 각각 하나의 P 채널 트랜지스터 P12, P13, P14와 1개의 N 채널 트랜지스터 N15, N17, N19로 구성되어 있다.
또한, 승압 전압 VPP를 사용하지 않은 프리차지 신호 생성 회로(54)는, 예를 들면 2 입력의 NAND 회로(54-1), 인버터 회로(54-2), 및 인버터 회로(54-5)로 구성되어 있다. 상기 인버터 회로(54-5)는 하나의 P 채널 트랜지스터(54a)와 하나의 N 채널 트랜지스터(54b)를 포함하는, 내부 전원 전압 VCC를 위한 CMOS 구성으로 되어 있다.
이 실시예의 경우, 로우 디코더부(21) 내에는, 상기 제어 회로부(51) 내에 설치된 상기 프리차지 신호 생성 회로(54)의, 상기 인버터 회로(54-5)를 구성하는 N 채널 트랜지스터(54b)가 각각 분산되어 어레이 형상으로 배치되어 있다. 즉, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는, W/n(W는 N 채널 트랜지스터(54b)의 사이즈, n은 로우 디코더(21a)의 수)의 사이즈를 갖는 복수의 N 채널 트랜지스터(54b')가 각각 배치되어 있다.
이 제5 실시예와 같이, 승압 전압 VPP을 사용하지 않은 경우에도, 제어 회로부(51) 내에 배치되는 프리차지 신호 생성 회로(54)의, 그 최종단의 인버터 회로(54-5)를 구성하는 N 채널 트랜지스터(54b)만을 복수의 회로로 분할하여, 로우 디코더부(21) 내에 분산 배치한다. 이렇게 함에 따라, 제어 회로부(51)의 면적이 확대되는 것을 억제할 수 있게 되어, 상술한 제1, 제2, 제3, 제4 실시예의 경우와 거의 동일한 효과를 얻을 수 있다. 즉, 제어 회로부(51) 내에 레이아웃하는 회로 수가 증대하는 경우에도, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
(제6 실시예)
도 6은, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 구성예를 나타내는 것이다. 또, CMOS형 DRAM의 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 여기서는 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
상기한 제1 실시예에서는 이퀄라이즈 신호 생성 회로(52)의 일부를, 또한 상기한 제2 실시예에서는 세트 신호 생성 회로(53)의 일부를, 또한 상기한 제3 실시예에서는 프리차지 신호 생성 회로(54A)의 일부를, 또한 상기한 제4 실시예에서는 프리차지 신호 생성 회로(54B)의 일부를, 또한 상기한 제5 실시예에서는 프리차지 신호 생성 회로(54)의 일부를, 각각 복수의 회로로 분할하여, 로우 디코더부(21)내에 분산 배치한 경우를 예로 설명하였다. 이와 같은 경우뿐만 아니라, 로우 디코더부(21) 내에는 상기 이퀄라이즈 신호 생성 회로(52), 상기 세트 신호 생성 회로(53), 및 상기 프리차지 신호 생성 회로(54A)의 각 일부를, 각각 복수의 회로로 분할하여 어레이 형상으로 분산 배치할 수도 있다.
즉, 본 실시예의 경우, 예를 들면 도 6에 도시한 바와 같이, 제어 회로부(51) 내에 설치된 이퀄라이즈 신호 생성 회로(52)의, 상기 인버터 회로를 구성하는 N 채널 트랜지스터(52b)가, 각각 W/n의 사이즈의 트랜지스터(52b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다. 또한, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는, 상기 제어 회로부(51) 내에 설치된 세트 신호 생성 회로(53)의, 상기 인버터 회로(53-1)를 구성하는 N 채널 트랜지스터(53b)가, 각각 W/n의 사이즈의 트랜지스터(53b')로 분해되어 배치되어 있다. 또한, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에는, 상기 제어 회로부(51) 내에 설치된 프리차지 신호 생성 회로(54A)의, 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54c)가 각각 W/n의 사이즈의 트랜지스터(54c')로 분해되어 배치되어 있다.
이와 같이, 로우 디코더부(21) 내에는, 상기 이퀄라이즈 신호 생성 회로(52)의 일부인 인버터 회로를 구성하는 N 채널 트랜지스터(52b), 상기 세트 신호 생성 회로(53)의 일부인 인버터 회로(53-1)를 구성하는 N 채널 트랜지스터(53b), 및 상기 프리차지 신호 생성 회로(54A)의 일부인 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54c)를, 각각 복수의 회로로 분할하여, 어레이 형상으로 분산 배치할 수도 있다. 이러한 구성에 따르면, 제어 회로부(51)의 면적이 확대되는 것을 대폭 억제할 수 있게 되어, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 더 확실하게 방지할 수 있게 된다.
(제7 실시예)
도 7은 본 발명의 제7 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, CMOS형 DRAM의 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 여기서는 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
이 실시예의 경우, 제어 회로부(51) 내에 설치된 이퀄라이즈 신호 생성 회로(52)의, 상기 인버터 회로를 구성하는 N 채널 트랜지스터(52b)가, 각각 W/n의 사이즈의 트랜지스터(52b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다. 또한, 상기 제어 회로부(51) 내에 설치된 세트 신호 생성 회로(53)의, 상기 인버터 회로(53-1)를 구성하는 N 채널 트랜지스터(53b)가, 각각 W/n의 사이즈의 트랜지스터(53b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다. 또한, 상기 제어 회로부(51) 내에 설치된 프리차지 신호 생성 회로(54B)의, 상기 인버터 회로(54-4)를 구성하는 N 채널 트랜지스터(54b, 54c)가, 각각 W/n의 사이즈의 트랜지스터(54b', 54c')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다.
이러한 구성에 의해서도, 상기한 제6 실시예의 경우와 거의 동일한 효과를 기대할 수 있다. 즉, 제어 회로부(51)의 면적이 확대되는 것을 대폭 억제할 수 있게 되어, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 보다 확실하게 방지할 수 있게 된다.
(제8 실시예)
도 8은, 본 발명의 제8 실시예에 따른 반도체 기억 장치의 구성예를 도시한 것이다. 또, CMOS형 DRAM의 코어 부분의 기본적인 구성은 도 1과 마찬가지이므로, 여기서는 주요부 외에는 도시를 생략하고, 간략하게 도시한다.
이 실시예의 경우, 제어 회로부(51) 내에 설치된 이퀄라이즈 신호 생성 회로(52)의, 상기 인버터 회로를 구성하는 N 채널 트랜지스터(52b)가, 각각 W/n의 사이즈의 트랜지스터(52b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다. 또한, 상기 제어 회로부(51) 내에 설치된 세트 신호 생성 회로(53)의, 상기 인버터 회로(53)를 구성하는 N 채널 트랜지스터(53b)가, 각각 W/n의 사이즈의 트랜지스터(53b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다. 또한, 상기 제어 회로부(51) 내에 설치된 프리차지 신호 생성 회로(54)의, 상기 인버터 회로(54-5)를 구성하는 N 채널 트랜지스터(54b)가 각각 W/n의 사이즈의 트랜지스터(54b')로 분해되어, 어레이 형상으로 배치된 각 로우 디코더(21a) 내에 배치되어 있다.
이러한 구성에 의해서도, 상기한 제6, 제7 실시예의 경우와 거의 동일한 효과를 기대할 수 있다. 즉, 제어 회로부(51)의 면적이 확대되는 것을 대폭 억제할 수 있게 되어, 제어 회로부(51)의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 더 확실하게 방지할 수 있게 된다.
또, 상술된 각 실시예에서는, 모두 N 채널 트랜지스터를 분산 배치하였지만, 예를 들면 도 9∼도 16에 도시한 바와 같이 P 채널 트랜지스터를 분산 배치하는 것도 가능하다. 즉, 도 9∼도 16은, 도 1∼도 8에 각각 대응된다.
또한, 상술한 실시예는 어느 것이나 DRAM에 적용한 경우를 예로 설명했지만, 이 뿐아니라, 각종 반도체 메모리에도 마찬가지로 적용할 수 있다.
본 발명에 따르면, 제어 회로부의 면적이 확대되는 것을 억제할 수 있게 되어, 제어 회로부 내에 레이아웃하는 회로 수가 증대하는 경우에도, 제어 회로부의 면적의 확대에 수반하여, 칩 사이즈가 증가하는 것을 방지할 수 있다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야한다. 본 발명의 범위를 상술한 실시예의 설명이 아니라, 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 2는 본 발명의 제2 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 3은 본 발명의 제3 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 4는 본 발명의 제4 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 5는 본 발명의 제5 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 6은 본 발명의 제6 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 7은 본 발명의 제7 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 8은 본 발명의 제8 실시예에 따른 DRAM의 구성예를 도시한 회로 블록도.
도 9는 도 1에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 10은 도 2에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 11은 도 3에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 12는 도 4에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 13은 도 5에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 14는 도 6에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 15는 도 7에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 16은 도 8에 도시된 DRAM의 다른 구성예를 도시한 회로 블록도.
도 17은 종래 기술과 그 문제점을 설명하기 위해 일반적인 DRAM의 구성예를 도시한 블록도.
도 18은 종래의 로우 디코더의 구성예를 도시한 회로도.
도 19는 종래의 이퀄라이즈 신호 생성 회로의 구성예를 도시한 회로도.
도 20은 종래의 세트 신호 생성 회로의 구성예를 도시한 회로도.
도 21a 및 도 21b는 종래의 프리차지 신호 생성 회로의 구성 예를 각각 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리셀 어레이
21 : 로우 디코더부
31 : 감지 증폭기부
51 : 제어 회로부
52 : 이퀄라이즈 신호 생성 회로
53 : 세트 신호 생성 회로
54 : 프리차지 신호 생성 회로

Claims (23)

  1. 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -,
    상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부 - 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 n개의 디코드 회로를 가짐 -, 및
    상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
    상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 n개의 트랜지스터로 분할되고, 상기 n개의 디코더 회로내에 각각 분산되어 배치되어 있는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 n개의 트랜지스터는 동일한 사이즈를 갖는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 n개의 트랜지스터의 신호 진폭 레벨은 상기 n개의 디코드 회로의 신호 진폭 레벨과 동일한 반도체 기억 장치.
  6. 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -,
    상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부 - 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 n개의 디코드 회로를 가짐 -, 및
    상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
    상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 n개의 트랜지스터로 분할되고, 상기 n개의 디코더 회로내에 각각 분산되어 배치되어 있고,
    상기 적어도 하나의 제어 회로는, 상기 n개의 디코드 회로를 세트하기 위한 세트 신호 생성 회로, 또는 상기 n개의 디코드 회로를 프리차지하기 위한 프리차지 신호 생성 회로, 또는 감지 증폭기부에 있어서의 비트선 이퀄라이즈 회로를 이퀄라이즈 동작시키기 위한 이퀄라이즈 신호 생성 회로 중 어느 하나를 구비하며,
    상기 적어도 하나의 제어 회로의 그 일부가, 상기 각 생성 회로의 CMOS(Complementary Metal Oxide Semiconductor) 구성의 인버터 회로를 구성하는 P 채널 트랜지스터인 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 소정의 내부 전원 전압이 이용되는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 내부 전원 전압보다도 높은 승압 전압이 이용되는 반도체 기억 장치.
  9. 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -,
    상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부 - 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 n개의 디코드 회로를 가짐 -, 및
    상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
    상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 n개의 트랜지스터로 분할되고, 상기 n개의 디코더 회로내에 각각 분산되어 배치되어 있고,
    상기 적어도 하나의 제어 회로는, 상기 n개의 디코드 회로를 세트하기 위한 세트 신호 생성 회로, 또는 상기 n개의 디코드 회로를 프리차지하기 위한 프리차지 신호 생성 회로, 또는 감지 증폭기부에 있어서의 비트선 이퀄라이즈 회로를 이퀄라이즈 동작시키기 위한 이퀄라이즈 신호 생성 회로 중 어느 하나를 구비하며,
    상기 적어도 하나의 제어 회로의 그 일부가, 상기 각 생성 회로의 CMOS(Complementary Metal Oxide Semiconductor) 구성의 인버터 회로를 구성하는 N 채널 트랜지스터인 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 소정의 내부 전원 전압이 이용되는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 내부 전원 전압보다도 높은 승압 전압이 이용되는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 N 채널 트랜지스터는 전압 완화를 위한 트랜지스터인 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 N 채널 트랜지스터는 게이트에 내부 전원 전압보다도 높은 승압 전압이 인가되는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 N 채널 트랜지스터는 게이트 전위가 고정되어 있는 반도체 기억 장치.
  15. 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -,
    상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부 - 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 n개의 디코드 회로를 가짐 -, 및
    상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
    상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 n개의 트랜지스터로 분할되고, 상기 n개의 디코더 회로내에 각각 분산되어 배치되어 있고,
    상기 적어도 하나의 제어 회로는, 상기 n개의 디코드 회로를 세트하기 위한 세트 신호 생성 회로, 상기 n개의 디코드 회로를 프리차지하기 위한 프리차지 신호 생성 회로, 및 감지 증폭기부에서의 비트선 이퀄라이즈 회로를 이퀄라이즈 동작시키기 위한 이퀄라이즈 신호 생성 회로를 구비하며,
    상기 적어도 하나의 제어 회로의 그 일부가, 상기 각 생성 회로의 CMOS(Complementary Metal Oxide Semiconductor) 구성의 인버터 회로를 구성하는 P 채널 트랜지스터인 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 소정의 내부 전원 전압이 이용되는 반도체 기억 장치.
  17. 제15항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 내부 전원 전압보다도 높은 승압 전압이 이용되는 반도체 기억 장치.
  18. 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 메모리 셀 어레이는 상기 복수의 메모리 셀 각각이 복수의 워드선 및 복수의 비트선의 교점에 배치되어 있음 -,
    상기 메모리 셀 어레이에 인접하여 설치된 로우 디코더부 - 상기 로우 디코더부는 상기 복수의 워드선을 선택 구동하기 위한 n개의 디코드 회로를 가짐 -, 및
    상기 로우 디코더부에 인접하여 설치된 제어 회로부를 포함하며,
    상기 제어 회로부는 적어도 하나의 제어 회로를 갖고, 그 일부가 n개의 트랜지스터로 분할되고, 상기 n개의 디코더 회로내에 각각 분산되어 배치되어 있고,
    상기 적어도 하나의 제어 회로는, 상기 n개의 디코드 회로를 세트하기 위한 세트 신호 생성 회로, 상기 n개의 디코드 회로를 프리차지하기 위한 프리차지 신호 생성 회로, 및 감지 증폭기부에서의 비트선 이퀄라이즈 회로를 이퀄라이즈 동작을 시키기 위한 이퀄라이즈 신호 생성 회로를 구비하며,
    상기 적어도 하나의 제어 회로의 그 일부가, 상기 각 생성 회로의 COMS(Complementary Metal Oxide Semiconductor) 구성의 인버터 회로를 구성하는 N 채널 트랜지스터인 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 소정의 내부 전원 전압이 이용되는 반도체 기억 장치.
  20. 제18항에 있어서,
    상기 인버터 회로는 그 전원 전압으로서 내부 전원 전압보다도 높은 승압 전압이 이용되는 반도체 기억 장치.
  21. 제18항에 있어서,
    상기 N 채널 트랜지스터는 전압 완화를 위한 트랜지스터인 반도체 기억 장치.
  22. 제21항에 있어서,
    상기 N 채널 트랜지스터는 게이트에 내부 전원 전압보다도 높은 승압 전압이 인가되는 반도체 기억 장치.
  23. 제21항에 있어서,
    상기 N 채널 트랜지스터는 게이트 전위가 고정되어 있는 반도체 기억 장치.
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