JP4005838B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に、ホットキャリア対策を施した、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体メモリに関する。
【０００２】
【従来の技術】
近年、半導体メモリの一種であるＤＲＡＭの設計・開発は、ロウデコーダ部などをなるべく小さくレイアウトすることに重点がおかれている。
【０００３】
図１７は、一般的なＤＲＡＭのコア部分の構成例を示すものである。図に示すように、ＤＲＡＭには、複数のメモリセルアレイ１１が設けられている。上記メモリセルアレイ１１には、それぞれ、複数のメモリセル（図示していない）がマトリクス状に配置されている。この例の場合、各メモリセルアレイ１１内には、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配列されている。そして、上記メモリセルは、ワード線ＷＬとビット線ＢＬとの交点に配置されている。
【０００４】
上記メモリセルアレイ１１には、それぞれに隣接して、ロウデコーダ部２１が設けられている。各ロウデコーダ部２１は、ロウ方向にそれぞれ配列された各メモリセルアレイ１１の複数のワード線ＷＬを個々に選択駆動するための、複数のロウデコーダを含んで構成されている。
【０００５】
また、ロウ方向に隣接する２つのメモリセルアレイ１１の相互間には、センスアンプ部３１が配置されている。すなわち、上記センスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１によって共有されている。センスアンプ部３１は、各ビット線ＢＬに読み出されたデータをそれぞれセンスするための、複数のセンスアンプ（図示していない）を含んで構成されている。
【０００６】
一方、カラム方向には、ロウ方向に設けられた複数のメモリセルアレイ１１に対して、１個ずつカラムデコーダ部４１が設けられている。各カラムデコーダ部４１は、カラム方向にそれぞれ配列された複数のビット線ＢＬを個々に選択駆動するための、複数のカラムデコーダ（図示していない）を含んで構成されている。
【０００７】
さらに、上記ロウデコーダ部２１には、それぞれに隣接して、制御回路部５１が設けられている。各制御回路部５１内には、セット信号生成回路、プリチャージ信号生成回路、および、イコライズ信号生成回路などが設けられている。セット信号生成回路は、上記ロウデコーダをセットするためのものである。プリチャージ信号生成回路は、上記ロウデコーダをプリチャージするためのものである。イコライズ信号生成回路は、上記センスアンプ部３１におけるビット線イコライズ回路（図示していない）をイコライズ動作させるためのものである。
【０００８】
ここで、従来のＤＲＡＭでは、メモリセルの選択時に、ワード線ＷＬの高レベル側の電圧を内部電源電圧（ＶＣＣ）よりも高い昇圧電圧（ＶＰＰ）まで持ち上げる。これにより、データの読み出し、書き込み動作の高速化を図ることが行われている。すなわち、昇圧電圧を用いることによって、ワード線ＷＬに接続されている選択トランジスタのゲートに高い電圧が加わる。すると、この選択トランジスタの抵抗が低くなる。その結果、内部電源電圧を用いる場合に比較して、より大きな読み出し電流または書き込み電流が選択トランジスタに流れる。これにより、データの読み出し、書き込み動作の高速化が達成される。
【０００９】
しかし、昇圧電圧を用いるようにした場合、半導体基板に流れる基板電流も増加する。すると、ホットキャリアが増大し、閾値電圧の増大やコンダクタンスの減少というトランジスタの劣化が発生する。
【００１０】
そこで、ホットキャリアの増大によるトランジスタの劣化を抑制する、つまり、トランジスタの寿命を延ばすために、従来は、昇圧電圧が印加されるトランジスタに直列に電圧緩和用トランジスタを接続するという手法が取られている。トランジスタの寿命は基板電流と密接に関連づけられており、基板電流を一桁低減すると寿命は約三桁伸びることが知られている。基板電流は、ソース・ドレイン間電圧Ｖｄｓの指数関数になる。よって、電圧条件を緩和してトランジスタに加わる電界強度を下げることが、トランジスタの寿命を延ばすのに最も効果がある。すなわち、複数個のトランジスタを直列に接続するようにした場合、電圧を分圧（抵抗分割）できる。その結果、１個あたりのトランジスタに加わる電圧を緩和することが可能となる。
【００１１】
また、ホットキャリアに対しては、通常、ＰチャネルトランジスタよりもＮチャネルトランジスタの方が弱い。そのため、ＰチャネルおよびＮチャネルの両トランジスタが設けられているＣＭＯＳ型のＤＲＡＭでは、Ｎチャネル側のトランジスタにのみ電圧緩和用トランジスタを直列に接続することが有効である。
【００１２】
図１８は、上記のようなホットキャリア対策を施した、ＣＭＯＳ型のＤＲＡＭにおけるロウデコーダ部の構成例を示すものである。なお、ロウデコーダ部としては、複数のデコード回路（ロウデコーダ）をアレイ状に配置した構成が一般的であるが、ここでは１つのワード線ＷＬを選択する１つのロウデコーダのみを示している。
【００１３】
１つのロウデコーダは、入力アドレスＢＸ，ＢＹをデコードする部分デコード回路２２と、この部分デコード回路２２の出力を順次反転するように接続された２個のプリドライバ回路２３，２４と、上記部分デコード回路２２の出力をラッチするラッチ回路２５と、最終段のプリドライバ回路２４の出力にもとづいてワード線ＷＬを駆動するワード線ドライバ回路２６とから構成されている。
【００１４】
上記部分デコード回路２２は、プリチャージ／ディスチャージ方式のデコーダであり、１個のＰチャネルトランジスタＰ１１と３個のＮチャネルトランジスタＮ１１〜Ｎ１３とから構成されている。この部分デコード回路２２は、プリチャージ信号ＰＲＥＣの入力にともなうプリチャージ期間が終了した後に、複数ビット（この例では、３ビット）のセット信号ＳＥＴおよび入力アドレスＢＸ，ＢＹにもとづいたデコード信号を出力する。
【００１５】
前段のプリドライバ回路２３は、１個のＰチャネルトランジスタＰ１２と２個のＮチャネルトランジスタＮ１４，Ｎ１５とから構成され、上記部分デコード回路２２の出力を反転する。
【００１６】
最終段のプリドライバ回路２４は、１個のＰチャネルトランジスタＰ１３と２個のＮチャネルトランジスタＮ１６，Ｎ１７とから構成され、前段のプリドライバ回路２３の出力を反転する。
【００１７】
上記ラッチ回路２５は、１個のＰチャネルトランジスタＰ１５と２個のＮチャネルトランジスタＮ２０，Ｎ２１とから構成されている。このラッチ回路２５は、上記部分デコード回路２２におけるプリチャージ期間が終了し、さらに、入力アドレスＢＸ，ＢＹにもとづくデコード信号が確定した後において、上記入力アドレスＢＸ，ＢＹが変化した場合でもすでに確定したデコード信号をラッチしておくもので、上記プリチャージ信号ＰＲＥＣおよび上記プリドライバ回路２３の出力に応じて動作が制御される。
【００１８】
上記ワード線ドライバ回路２６は、１個のＰチャネルトランジスタＰ１４と２個のＮチャネルトランジスタＮ１８，Ｎ１９とから構成され、上記プリドライバ回路２４の出力を受けてワード線ＷＬを駆動する。
【００１９】
このような構成において、内部電源電圧ＶＣＣを昇圧することによって得られる昇圧電圧ＶＰＰが、上記プリドライバ回路２３，２４、上記ラッチ回路２５および上記ワード線ドライバ回路２６内の、各ＰチャネルトランジスタＰ１２，Ｐ１３，Ｐ１４，Ｐ１５のソースにそれぞれ印加されている。すなわち、このロウデコーダの場合、上記プリドライバ回路２３，２４および上記ワード線ドライバ回路２６の電源電圧として昇圧電圧ＶＰＰが用いられている。また、上記プリドライバ回路２３，２４および上記ワード線ドライバ回路２６の、各ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９に加わる電界強度を下げるために、上記ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９のそれぞれに対し、各ゲートに昇圧電圧ＶＰＰが印加されたＮチャネルトランジスタ（電圧緩和用トランジスタ）Ｎ１４，Ｎ１６，Ｎ１８が直列に接続されている。
【００２０】
このように、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９に対し、電圧緩和のためのＮチャネルトランジスタＮ１４，Ｎ１６，Ｎ１８をそれぞれ直列に接続する。この場合、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９のそれぞれのソースに加わる電圧の最大値は、ＶＰＰ−ＶｔｈＮ（ＶｔｈＮはＮチャネルトランジスの閾値電圧）となる。したがって、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９の各ドレイン・ソース間に加わる電圧Ｖｄｓは、ワード線ＷＬに加わる電圧の最大値ＶＰＰよりもＶｔｈＮ分だけ低下する。これにより、先に説明したような、基板電流の増加にもとづく閾値電圧の増大やコンダクタンスの減少というトランジスタの劣化が抑制される。
【００２１】
図１９は、上記した制御回路部５１内に設けられるイコライズ信号生成回路５２の構成例を示すものである。イコライズ信号生成回路５２は、選択信号ｂｋｓｅｌ＿ｐにもとづいてイコライズ信号ｅｑｌ＿ｐを生成するもので、たとえば、Ｐチャネルトランジスタ５２ａおよびＮチャネルトランジスタ５２ｂの両ドレイン間を共通に接続した、内部電源電圧ＶＣＣのためのＣＭＯＳ構成のインバータ回路により構成されている。
【００２２】
図２０は、上記した制御回路部５１内に設けられるセット信号生成回路５３の構成例を示すものである。セット信号生成回路５３は、入力アドレスＡＸ，ＡＹおよびワード線オン信号ｗｌｏｎにもとづいてセット信号ＳＥＴを生成するもので、たとえば、Ｐチャネルトランジスタ５３ａおよびＮチャネルトランジスタ５３ｂからなるインバータ回路５３-1と、このインバータ回路５３-1の動作を、上記入力アドレスＡＸ，ＡＹおよび上記ワード線オン信号ｗｌｏｎにもとづいて制御する３入力のナンド回路５３-2とによって構成されている。上記インバータ回路５３-1は、上記Ｐチャネルトランジスタ５３ａおよび上記Ｎチャネルトランジスタ５３ｂの両ドレイン間を共通に接続した、内部電源電圧ＶＣＣのためのＣＭＯＳ構成となっている。
【００２３】
図２１（ａ），（ｂ）は、上記した制御回路部５１内に設けられるプリチャージ信号生成回路５４Ａ，５４Ｂの構成例をそれぞれ示すものである。プリチャージ信号生成回路５４Ａ，５４Ｂは、それぞれ、入力アドレスＡＸ，ＡＹにもとづいてプリチャージ信号ＰＲＥＣを生成するもので、たとえば、２入力のナンド回路５４-1、レベル（ＶＣＣ→ＶＰＰ）変換回路５４-3、および、インバータ回路５４-4によって構成されている。上記インバータ回路５４-4は、１個のＰチャネルトランジスタ５４ａと２個のＮチャネルトランジスタ５４ｂ，５４ｃとからなる、昇圧電圧ＶＰＰのためのＣＭＯＳ構成となっている。
【００２４】
プリチャージ信号生成回路５４Ａの場合は、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃのゲートに昇圧電圧ＶＰＰが、プリチャージ信号生成回路５４Ｂの場合は、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂのゲートに昇圧電圧ＶＰＰが、それぞれ固定電位として印加されている。なお、制御回路部５１内には、通常、プリチャージ信号生成回路５４Ａ，５４Ｂのいずれか一方が設けられる。
【００２５】
先にも述べたように、ロウデコーダ部２１などをなるべく小さくレイアウトするために、ロウデコーダを制御するための各種の回路５３，５４Ａまたは５４Ｂは、ロウデコーダ部２１にそれぞれ隣接する制御回路部５１内にレイアウトされるようになっている。また、制御回路部５１内には、センスアンプ部３１を制御するための回路５２もレイアウトされるようになっている。このように、チップの高速動作を図るなどの目的で、制御回路部５１内にレイアウトされる回路数はますます増えてきている。
【００２６】
しかしながら、ＤＲＡＭの微細化がますます進み、それにともなって、制御回路部５１の面積は徐々に小さくなってきている。したがって、制御回路部５１の面積を広げることはＤＲＡＭの微細化に逆行し、結果的に、ＤＲＡＭのチップサイズが、ロウデコーダ部２１の大きさではなく、制御回路部５１の面積によって規定されてしまうという事態を招くことになる。
【００２７】
【発明が解決しようとする課題】
上記したように、従来においては、ロウデコーダなどを制御するための各種の回路を、ロウデコーダ部に隣接する制御回路部内にレイアウトすることで、ロウデコーダ部などをより小さくレイアウトできるものの、このままでは、レイアウトされる回路の増大などにともなって制御回路部の面積を拡大させる必要が生じた場合には、制御回路部の面積によってチップサイズが規定される事態を招くという問題があった。
【００２８】
そこで、この発明は、制御回路部の面積が拡大するのを抑制でき、制御回路部の面積の拡大によるチップサイズの増加を防止することが可能な半導体記憶装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】
本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
また、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
また、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
さらに、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部 内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
【００３０】
上記の構成によれば、本来、制御回路部内にレイアウトされるロウデコーダやセンスアンプ部を制御するための制御回路の一部を、ロウデコーダ部内の空きスペースを利用してレイアウトできるようになる。これにより、レイアウトされる制御回路が増大などした場合にも制御回路部の面積が増大するのを抑制することが可能となるものである。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、イコライズ信号生成回路（センスアンプ部を制御するための制御回路）の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、便宜上、１つのメモリセルアレイ１１、１つのロウデコーダ部２１、１つのセンスアンプ部３１、および、１つの制御回路部５１しか図示していない。本来は、図１７に示したように、複数のメモリセルアレイ１１、ロウデコーダ部２１、センスアンプ部３１、および、制御回路部５１をそれぞれ有して構成されている。
【００３３】
図に示すように、メモリセルアレイ１１内には、複数（この例では、２つしか示していない）のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣは、互いに交差するように配列された複数のワード線ＷＬ（ワード線ＷＬ＿ｐ）と複数のビット線ＢＬ（ビット線対ＢＬ＿ｔ，ＢＬ＿ｃ）との交点に配置されている。メモリセルＭＣのそれぞれは、１個の選択トランジスタＴと１個のデータ蓄積用コンデンサＣとから構成されている。
【００３４】
ロウデコーダ部２１は、ＤＲＡＭのロウ方向に対し、上記メモリセルアレイ１１に隣接して配置されている。ロウデコーダ部２１の詳細については、後述する。
【００３５】
センスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１の相互間に配置されている。すなわち、１つのセンスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１で共有されている。センスアンプ部３１内には、１対のビット線ＢＬごとに、センスアンプ３１ａ、ビット線切離し回路３１ｂ、および、ビット線イコライズ回路３１ｃが設けられている。センスアンプ３１ａは、２個のＮチャネルトランジスタＮ３１，Ｎ３２と２個のＰチャネルトランジスタＰ３１，Ｐ３２とから構成されている。ビット線切離し回路３１ｂは、２個のＮチャネルトランジスタＮ３３，Ｎ３４により構成されている。ビット線イコライズ回路３１ｃは、３個のＮチャネルトランジスタＮ３５〜Ｎ３７によって構成されている。
【００３６】
一方、ＤＲＡＭのカラム方向には、ロウ方向に設けられた複数のメモリセルアレイ１１に対して、１個ずつカラムデコーダ部（図示していない）が設けられている。
【００３７】
制御回路部５１は、ロウ方向に対し、上記ロウデコーダ部２１に隣接して配置されている。制御回路部５１内には、上記ビット線イコライズ回路３１ｃを制御するためのイコライズ信号生成回路（図１９参照）５２の、上記インバータ回路を構成するＰチャネルトランジスタ５２ａが配置されている。また、上記Ｐチャネルトランジスタ５２ａの他、上記制御回路部５１内には、ロウデコーダをセットするためのセット信号生成回路、および、ロウデコーダをプリチャージするためのプリチャージ信号生成回路などが設けられている（いずれも図示していない）。
【００３８】
ロウデコーダ部２１内には、複数のワード線ＷＬを個々に選択駆動するための、複数のデコード回路（ロウデコーダ）２１ａがアレイ状に配置されている。また、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、複数のＮチャネルトランジスタ５２ｂ’に分割されて配置されている。この場合、上記Ｎチャネルトランジスタ５２ｂのサイズをＷとすると、Ｗ／ｎ（ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５２ｂ’が、アレイ状に配置された上記ロウデコーダ２１ａ内にそれぞれ分散配置されている。
【００３９】
ここで、ロウデコーダ部２１の面積は、一般に、アドレス線の配置によって規定される。しかも、アドレス線の本数に比べ、ロウデコーダ部２１内に配置されるロウデコーダ２１ａの個数は少ない。そのため、ロウデコーダ部２１内には空きスペースが比較的に多く存在する。そこで、ロウデコーダ部２１内の空きスペースを利用し、そこに上記イコライズ信号生成回路５２の一部であるＮチャネルトランジスタ５２ｂを複数の回路に分けて配置するようにする。これにより、ロウデコーダ部２１の面積はそのままで、Ｎチャネルトランジスタ５２ｂの分だけ、制御回路部５１におけるレイアウトサイズを縮小することが可能となる。
【００４０】
特に、各ロウデコーダ２１ａ内に配置するＮチャネルトランジスタ５２ｂ’の信号振幅レベル（電圧レベル）は、たとえば、各ロウデコーダ２１ａのそれと同じになるようにする。こうした場合には、ウエル分離や電源線を新規に配線することなく、ロウデコーダ部２１の伸び（サイズの増加）を最小にできる。また、分散配置するＮチャネルトランジスタ５２ｂ’は、それぞれのレイアウトパターンを、同一パターンの繰り返しとする（サイズをＷ／ｎに統一する）。これにより、比較的に容易に形成できる。
【００４１】
このように、制御回路部５１内に配置されるイコライズ信号生成回路５２の、そのインバータ回路を構成するＮチャネルトランジスタ５２ｂだけをロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる。したがって、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できるものである。
【００４２】
なお、各ロウデコーダ２１ａは、それ自体の基本的な構成は従来と同様である。
【００４３】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをセットするためのセット信号生成回路（ロウデコーダを制御するための制御回路）の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００４４】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記セット信号生成回路（図２０参照）５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、複数のＮチャネルトランジスタ５３ｂ’に分割されて配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５３ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５３ｂ’が、それぞれ分散配置されている。
【００４５】
この第２の実施形態の場合にも、制御回路部５１内に配置されるセット信号生成回路５３の、その最終段のインバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００４６】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをプリチャージするためのプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４Ａの一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００４７】
図２１（ａ）に示したように、プリチャージ信号生成回路５４Ａは昇圧電圧ＶＰＰを使用している。そのため、Ｎチャネルトランジスタ５４ｂのソース・ドレイン間に昇圧電圧ＶＰＰが加わってホットキャリアが注入されることにより、Ｎチャネルトランジスタ５４ｂの閾値の上昇やドレイン電流の低下が生じる。こういったＮチャネルトランジスタ５４ｂの劣化は、ソース・ドレイン電圧（Ｖｄｓ）の大きさに等比級数的に増加する。このホットキャリアの増大によるＮチャネルトランジスタ５４ｂの劣化を抑制するための対策として、先に説明したように、昇圧電圧ＶＰＰが印加されるＮチャネルトランジスタ５４ｂには、電圧緩和のためのＮチャネルトランジスタ５４ｃが直列に接続されている。そこで、この電圧緩和用Ｎチャネルトランジスタ５４ｃを複数の回路に分けて、ロウデコーダ部２１内に分散配置するようにしたのが、本実施形態である。
【００４８】
この実施形態の場合、たとえば図３に示すように、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路５４Ａの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃが複数の回路に分割されて配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５４ｃのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｃ’が、それぞれ配置されている。この例の場合、Ｎチャネルトランジスタ５４ｃ’のそれぞれのゲートには、固定電位として、昇圧電圧ＶＰＰが印加されるようになっている。
【００４９】
この第３の実施形態のように、昇圧電圧ＶＰＰを使用する場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４Ａの、その最終段のインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをプリチャージするためのプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４Ｂの一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００５１】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路（図２１（ｂ）参照）５４Ｂの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃが、それぞれ複数の回路に分けられて、アレイ状に分散配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗａ／ｎ（ＷａはＮチャネルトランジスタ５４ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｂ’、および、Ｗｂ／ｎ（ＷｂはＮチャネルトランジスタ５４ｃのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｃ’が、それぞれ配置されている。この例の場合、Ｎチャネルトランジスタ５４ｂ’のそれぞれのゲートには、固定電位として、昇圧電圧ＶＰＰが印加されるようになっている。
【００５２】
この第４の実施形態のように、昇圧電圧ＶＰＰを使用する場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４Ｂの、その最終段のインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２，第３の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５３】
しかも、最終段のインバータ回路５４-4を構成する３つのトランジスタ５４ａ，５４ｂ，５４ｃのうち、２つのＮチャネルトランジスタ５４ｂ，５４ｃをそれぞれ複数の回路に分けて、ロウデコーダ部２１内に分散配置させるようにしている。そのため、第３の実施形態に比べ、制御回路部５１のレイアウト面積をより縮小し得る。
【００５４】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、昇圧電圧ＶＰＰを使用しないプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００５５】
各ロウデコーダ２１ａは、たとえば図１８に示したロウデコーダの、プリドライバ回路２３，２４およびワード線ドライバ回路２６が、それぞれ、１個のＰチャネルトランジスタＰ１２，Ｐ１３，Ｐ１４と１個のＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９とから構成されている。
【００５６】
また、昇圧電圧ＶＰＰを使用しないプリチャージ信号生成回路５４は、たとえば、２入力のナンド回路５４-1、インバータ回路５４-2、および、インバータ回路５４-5によって構成されている。上記インバータ回路５４-5は、１個のＰチャネルトランジスタ５４ａと１個のＮチャネルトランジスタ５４ｂとからなる、内部電源電圧ＶＣＣのためのＣＭＯＳ構成となっている。
【００５７】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路５４の、上記インバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂが、それぞれ分散されてアレイ状に配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５４ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｂ’が、それぞれ配置されている。
【００５８】
この第５の実施形態のように、昇圧電圧ＶＰＰを使用しない場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４の、その最終段のインバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２，第３，第４の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５９】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６０】
上記した第１の実施形態においては、イコライズ信号生成回路５２の一部を、また、上記した第２の実施形態においては、セット信号生成回路５３の一部を、また、上記した第３の実施形態においては、プリチャージ信号生成回路５４Ａの一部を、また、上記した第４の実施形態においては、プリチャージ信号生成回路５４Ｂの一部を、また、上記した第５の実施形態においては、プリチャージ信号生成回路５４の一部を、それぞれ複数の回路に分けて、ロウデコーダ２１部内に分散配置するようにした場合を例に説明した。これらの場合に限らず、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２、上記セット信号生成回路５３、および、上記プリチャージ信号生成回路５４Ａの各一部を、それぞれ複数の回路に分けてアレイ状に分散配置することも可能である。
【００６１】
すなわち、本実施形態の場合、たとえば図６に示すように、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、アレイ状に配置された各ロウデコーダ２１ａ内には、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて配置されている。さらに、アレイ状に配置された各ロウデコーダ２１ａ内には、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４Ａの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｃ’に分解されて配置されている。
【００６２】
このように、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２の一部であるインバータ回路を構成するＮチャネルトランジスタ５２ｂ、上記セット信号生成回路５３の一部であるインバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂ、および、上記プリチャージ信号生成回路５４Ａの一部であるインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃを、それぞれ複数の回路に分けて、アレイ状に分散配置することも可能である。このような構成によれば、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６３】
（第７の実施形態）
図７は、本発明の第７の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６４】
この実施形態の場合、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。さらに、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４Ｂの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｂ’，５４ｃ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。
【００６５】
このような構成によっても、上記した第６の実施形態の場合とほぼ同様の効果が期待できる。つまり、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６６】
（第８の実施形態）
図８は、本発明の第８の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６７】
この実施形態の場合、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。さらに、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４の、上記インバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。
【００６８】
このような構成によっても、上記した第６，第７の実施形態の場合とほぼ同様の効果が期待できる。つまり、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６９】
なお、上述の各実施形態においては、いずれも、Ｎチャネルトランジスタを分散配置させるようにしたが、たとえば図９〜図１６に示すように、Ｐチャネルトランジスタを分散配置させるようにすることも可能である。因みに、図９〜図１６は、図１〜図８にそれぞれ対応するものである。
【００７０】
また、いずれの実施形態においてもＤＲＡＭに適用した場合を例に説明したが、これに限らず、各種の半導体メモリにも同様に適用できる。
【００７１】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００７２】
【発明の効果】
以上、詳述したようにこの発明によれば、制御回路部の面積が拡大するのを抑制でき、制御回路部の面積の拡大によるチップサイズの増加を防止することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図２】本発明の第２の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図３】本発明の第３の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図４】本発明の第４の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図５】本発明の第５の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図６】本発明の第６の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図７】本発明の第７の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図８】本発明の第８の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図９】本発明にかかる、図１に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１０】本発明にかかる、図２に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１１】本発明にかかる、図３に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１２】本発明にかかる、図４に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１３】本発明にかかる、図５に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１４】本発明にかかる、図６に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１５】本発明にかかる、図７に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１６】本発明にかかる、図８に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１７】従来技術とその問題点を説明するために、一般的なＤＲＡＭの構成例を示すブロック図。
【図１８】従来のロウデコーダの構成例を示す回路図。
【図１９】従来のイコライズ信号生成回路の構成例を示す回路図。
【図２０】従来のセット信号生成回路の構成例を示す回路図。
【図２１】従来のプリチャージ信号生成回路の構成例をそれぞれ示す回路図。
【符号の説明】
１１…メモリセルアレイ
２１…ロウデコーダ部
２１ａ…デコード回路（ロウデコーダ）
３１…センスアンプ部
３１ａ…センスアンプ
３１ｂ…ビット線切離し回路
３１ｃ…ビット線イコライズ回路
５１…制御回路部
５２…イコライズ信号生成回路
５２ａ（５２ａ’）…Ｐチャネルトランジスタ
５２ｂ，５２ｂ’…Ｎチャネルトランジスタ
５３…セット信号生成回路
５３ａ（５３ａ’）…Ｐチャネルトランジスタ
５３ｂ，５３ｂ’…Ｎチャネルトランジスタ
５３-1…インバータ回路
５３-2…ナンド回路
５４，５４Ａ，５４Ｂ…プリチャージ信号生成回路
５４ａ（５４ａ’）…Ｐチャネルトランジスタ
５４ｂ，５４ｂ’…Ｎチャネルトランジスタ
５４ｃ，５４ｃ’…Ｎチャネルトランジスタ（電圧緩和用）
５４-1…ナンド回路
５４-2…インバータ回路
５４-3…レベル（ＶＣＣ→ＶＰＰ）変換回路
５４-4，５４-5…インバータ回路
ＭＣ…メモリセル
Ｔ…選択トランジスタ
Ｃ…データ蓄積用コンデンサ
ＷＬ（ＷＬ＿ｐ）…ワード線
ＢＬ（ＢＬ＿ｔ，ＢＬ＿ｃ）…ビット線
Ｎ１５，Ｎ１７，Ｎ１８，Ｎ１９，Ｎ３１〜Ｎ３７…Ｎチャネルトランジスタ
Ｐ１２，Ｐ１３，Ｐ１４，Ｐ３１，Ｐ３２…Ｐチャネルトランジスタ
ＶＣＣ…内部電源電圧
ＶＰＰ…昇圧電圧
ＳＥＴ…セット信号
ＰＲＥＣ…プリチャージ信号
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特に、ホットキャリア対策を施した、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体メモリに関する。
【０００２】
【従来の技術】
近年、半導体メモリの一種であるＤＲＡＭの設計・開発は、ロウデコーダ部などをなるべく小さくレイアウトすることに重点がおかれている。
【０００３】
図１７は、一般的なＤＲＡＭのコア部分の構成例を示すものである。図に示すように、ＤＲＡＭには、複数のメモリセルアレイ１１が設けられている。上記メモリセルアレイ１１には、それぞれ、複数のメモリセル（図示していない）がマトリクス状に配置されている。この例の場合、各メモリセルアレイ１１内には、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配列されている。そして、上記メモリセルは、ワード線ＷＬとビット線ＢＬとの交点に配置されている。
【０００４】
上記メモリセルアレイ１１には、それぞれに隣接して、ロウデコーダ部２１が設けられている。各ロウデコーダ部２１は、ロウ方向にそれぞれ配列された各メモリセルアレイ１１の複数のワード線ＷＬを個々に選択駆動するための、複数のロウデコーダを含んで構成されている。
【０００５】
また、ロウ方向に隣接する２つのメモリセルアレイ１１の相互間には、センスアンプ部３１が配置されている。すなわち、上記センスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１によって共有されている。センスアンプ部３１は、各ビット線ＢＬに読み出されたデータをそれぞれセンスするための、複数のセンスアンプ（図示していない）を含んで構成されている。
【０００６】
一方、カラム方向には、ロウ方向に設けられた複数のメモリセルアレイ１１に対して、１個ずつカラムデコーダ部４１が設けられている。各カラムデコーダ部４１は、カラム方向にそれぞれ配列された複数のビット線ＢＬを個々に選択駆動するための、複数のカラムデコーダ（図示していない）を含んで構成されている。
【０００７】
さらに、上記ロウデコーダ部２１には、それぞれに隣接して、制御回路部５１が設けられている。各制御回路部５１内には、セット信号生成回路、プリチャージ信号生成回路、および、イコライズ信号生成回路などが設けられている。セット信号生成回路は、上記ロウデコーダをセットするためのものである。プリチャージ信号生成回路は、上記ロウデコーダをプリチャージするためのものである。イコライズ信号生成回路は、上記センスアンプ部３１におけるビット線イコライズ回路（図示していない）をイコライズ動作させるためのものである。
【０００８】
ここで、従来のＤＲＡＭでは、メモリセルの選択時に、ワード線ＷＬの高レベル側の電圧を内部電源電圧（ＶＣＣ）よりも高い昇圧電圧（ＶＰＰ）まで持ち上げる。これにより、データの読み出し、書き込み動作の高速化を図ることが行われている。すなわち、昇圧電圧を用いることによって、ワード線ＷＬに接続されている選択トランジスタのゲートに高い電圧が加わる。すると、この選択トランジスタの抵抗が低くなる。その結果、内部電源電圧を用いる場合に比較して、より大きな読み出し電流または書き込み電流が選択トランジスタに流れる。これにより、データの読み出し、書き込み動作の高速化が達成される。
【０００９】
しかし、昇圧電圧を用いるようにした場合、半導体基板に流れる基板電流も増加する。すると、ホットキャリアが増大し、閾値電圧の増大やコンダクタンスの減少というトランジスタの劣化が発生する。
【００１０】
そこで、ホットキャリアの増大によるトランジスタの劣化を抑制する、つまり、トランジスタの寿命を延ばすために、従来は、昇圧電圧が印加されるトランジスタに直列に電圧緩和用トランジスタを接続するという手法が取られている。トランジスタの寿命は基板電流と密接に関連づけられており、基板電流を一桁低減すると寿命は約三桁伸びることが知られている。基板電流は、ソース・ドレイン間電圧Ｖｄｓの指数関数になる。よって、電圧条件を緩和してトランジスタに加わる電界強度を下げることが、トランジスタの寿命を延ばすのに最も効果がある。すなわち、複数個のトランジスタを直列に接続するようにした場合、電圧を分圧（抵抗分割）できる。その結果、１個あたりのトランジスタに加わる電圧を緩和することが可能となる。
【００１１】
また、ホットキャリアに対しては、通常、ＰチャネルトランジスタよりもＮチャネルトランジスタの方が弱い。そのため、ＰチャネルおよびＮチャネルの両トランジスタが設けられているＣＭＯＳ型のＤＲＡＭでは、Ｎチャネル側のトランジスタにのみ電圧緩和用トランジスタを直列に接続することが有効である。
【００１２】
図１８は、上記のようなホットキャリア対策を施した、ＣＭＯＳ型のＤＲＡＭにおけるロウデコーダ部の構成例を示すものである。なお、ロウデコーダ部としては、複数のデコード回路（ロウデコーダ）をアレイ状に配置した構成が一般的であるが、ここでは１つのワード線ＷＬを選択する１つのロウデコーダのみを示している。
【００１３】
１つのロウデコーダは、入力アドレスＢＸ，ＢＹをデコードする部分デコード回路２２と、この部分デコード回路２２の出力を順次反転するように接続された２個のプリドライバ回路２３，２４と、上記部分デコード回路２２の出力をラッチするラッチ回路２５と、最終段のプリドライバ回路２４の出力にもとづいてワード線ＷＬを駆動するワード線ドライバ回路２６とから構成されている。
【００１４】
上記部分デコード回路２２は、プリチャージ／ディスチャージ方式のデコーダであり、１個のＰチャネルトランジスタＰ１１と３個のＮチャネルトランジスタＮ１１〜Ｎ１３とから構成されている。この部分デコード回路２２は、プリチャージ信号ＰＲＥＣの入力にともなうプリチャージ期間が終了した後に、複数ビット（この例では、３ビット）のセット信号ＳＥＴおよび入力アドレスＢＸ，ＢＹにもとづいたデコード信号を出力する。
【００１５】
前段のプリドライバ回路２３は、１個のＰチャネルトランジスタＰ１２と２個のＮチャネルトランジスタＮ１４，Ｎ１５とから構成され、上記部分デコード回路２２の出力を反転する。
【００１６】
最終段のプリドライバ回路２４は、１個のＰチャネルトランジスタＰ１３と２個のＮチャネルトランジスタＮ１６，Ｎ１７とから構成され、前段のプリドライバ回路２３の出力を反転する。
【００１７】
上記ラッチ回路２５は、１個のＰチャネルトランジスタＰ１５と２個のＮチャネルトランジスタＮ２０，Ｎ２１とから構成されている。このラッチ回路２５は、上記部分デコード回路２２におけるプリチャージ期間が終了し、さらに、入力アドレスＢＸ，ＢＹにもとづくデコード信号が確定した後において、上記入力アドレスＢＸ，ＢＹが変化した場合でもすでに確定したデコード信号をラッチしておくもので、上記プリチャージ信号ＰＲＥＣおよび上記プリドライバ回路２３の出力に応じて動作が制御される。
【００１８】
上記ワード線ドライバ回路２６は、１個のＰチャネルトランジスタＰ１４と２個のＮチャネルトランジスタＮ１８，Ｎ１９とから構成され、上記プリドライバ回路２４の出力を受けてワード線ＷＬを駆動する。
【００１９】
このような構成において、内部電源電圧ＶＣＣを昇圧することによって得られる昇圧電圧ＶＰＰが、上記プリドライバ回路２３，２４、上記ラッチ回路２５および上記ワード線ドライバ回路２６内の、各ＰチャネルトランジスタＰ１２，Ｐ１３，Ｐ１４，Ｐ１５のソースにそれぞれ印加されている。すなわち、このロウデコーダの場合、上記プリドライバ回路２３，２４および上記ワード線ドライバ回路２６の電源電圧として昇圧電圧ＶＰＰが用いられている。また、上記プリドライバ回路２３，２４および上記ワード線ドライバ回路２６の、各ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９に加わる電界強度を下げるために、上記ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９のそれぞれに対し、各ゲートに昇圧電圧ＶＰＰが印加されたＮチャネルトランジスタ（電圧緩和用トランジスタ）Ｎ１４，Ｎ１６，Ｎ１８が直列に接続されている。
【００２０】
このように、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９に対し、電圧緩和のためのＮチャネルトランジスタＮ１４，Ｎ１６，Ｎ１８をそれぞれ直列に接続する。この場合、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９のそれぞれのソースに加わる電圧の最大値は、ＶＰＰ−ＶｔｈＮ（ＶｔｈＮはＮチャネルトランジスの閾値電圧）となる。したがって、ＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９の各ドレイン・ソース間に加わる電圧Ｖｄｓは、ワード線ＷＬに加わる電圧の最大値ＶＰＰよりもＶｔｈＮ分だけ低下する。これにより、先に説明したような、基板電流の増加にもとづく閾値電圧の増大やコンダクタンスの減少というトランジスタの劣化が抑制される。
【００２１】
図１９は、上記した制御回路部５１内に設けられるイコライズ信号生成回路５２の構成例を示すものである。イコライズ信号生成回路５２は、選択信号ｂｋｓｅｌ＿ｐにもとづいてイコライズ信号ｅｑｌ＿ｐを生成するもので、たとえば、Ｐチャネルトランジスタ５２ａおよびＮチャネルトランジスタ５２ｂの両ドレイン間を共通に接続した、内部電源電圧ＶＣＣのためのＣＭＯＳ構成のインバータ回路により構成されている。
【００２２】
図２０は、上記した制御回路部５１内に設けられるセット信号生成回路５３の構成例を示すものである。セット信号生成回路５３は、入力アドレスＡＸ，ＡＹおよびワード線オン信号ｗｌｏｎにもとづいてセット信号ＳＥＴを生成するもので、たとえば、Ｐチャネルトランジスタ５３ａおよびＮチャネルトランジスタ５３ｂからなるインバータ回路５３-1と、このインバータ回路５３-1の動作を、上記入力アドレスＡＸ，ＡＹおよび上記ワード線オン信号ｗｌｏｎにもとづいて制御する３入力のナンド回路５３-2とによって構成されている。上記インバータ回路５３-1は、上記Ｐチャネルトランジスタ５３ａおよび上記Ｎチャネルトランジスタ５３ｂの両ドレイン間を共通に接続した、内部電源電圧ＶＣＣのためのＣＭＯＳ構成となっている。
【００２３】
図２１（ａ），（ｂ）は、上記した制御回路部５１内に設けられるプリチャージ信号生成回路５４Ａ，５４Ｂの構成例をそれぞれ示すものである。プリチャージ信号生成回路５４Ａ，５４Ｂは、それぞれ、入力アドレスＡＸ，ＡＹにもとづいてプリチャージ信号ＰＲＥＣを生成するもので、たとえば、２入力のナンド回路５４-1、レベル（ＶＣＣ→ＶＰＰ）変換回路５４-3、および、インバータ回路５４-4によって構成されている。上記インバータ回路５４-4は、１個のＰチャネルトランジスタ５４ａと２個のＮチャネルトランジスタ５４ｂ，５４ｃとからなる、昇圧電圧ＶＰＰのためのＣＭＯＳ構成となっている。
【００２４】
プリチャージ信号生成回路５４Ａの場合は、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃのゲートに昇圧電圧ＶＰＰが、プリチャージ信号生成回路５４Ｂの場合は、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂのゲートに昇圧電圧ＶＰＰが、それぞれ固定電位として印加されている。なお、制御回路部５１内には、通常、プリチャージ信号生成回路５４Ａ，５４Ｂのいずれか一方が設けられる。
【００２５】
先にも述べたように、ロウデコーダ部２１などをなるべく小さくレイアウトするために、ロウデコーダを制御するための各種の回路５３，５４Ａまたは５４Ｂは、ロウデコーダ部２１にそれぞれ隣接する制御回路部５１内にレイアウトされるようになっている。また、制御回路部５１内には、センスアンプ部３１を制御するための回路５２もレイアウトされるようになっている。このように、チップの高速動作を図るなどの目的で、制御回路部５１内にレイアウトされる回路数はますます増えてきている。
【００２６】
しかしながら、ＤＲＡＭの微細化がますます進み、それにともなって、制御回路部５１の面積は徐々に小さくなってきている。したがって、制御回路部５１の面積を広げることはＤＲＡＭの微細化に逆行し、結果的に、ＤＲＡＭのチップサイズが、ロウデコーダ部２１の大きさではなく、制御回路部５１の面積によって規定されてしまうという事態を招くことになる。
【００２７】
【発明が解決しようとする課題】
上記したように、従来においては、ロウデコーダなどを制御するための各種の回路を、ロウデコーダ部に隣接する制御回路部内にレイアウトすることで、ロウデコーダ部などをより小さくレイアウトできるものの、このままでは、レイアウトされる回路の増大などにともなって制御回路部の面積を拡大させる必要が生じた場合には、制御回路部の面積によってチップサイズが規定される事態を招くという問題があった。
【００２８】
そこで、この発明は、制御回路部の面積が拡大するのを抑制でき、制御回路部の面積の拡大によるチップサイズの増加を防止することが可能な半導体記憶装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】
本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
また、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
また、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
さらに、本願発明の一態様によれば、複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、前記ロウデコーダ部に隣接して設けられた制御回路部と、前記制御回路部 内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路とを具備し、前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置が提供される。
【００３０】
上記の構成によれば、本来、制御回路部内にレイアウトされるロウデコーダやセンスアンプ部を制御するための制御回路の一部を、ロウデコーダ部内の空きスペースを利用してレイアウトできるようになる。これにより、レイアウトされる制御回路が増大などした場合にも制御回路部の面積が増大するのを抑制することが可能となるものである。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、イコライズ信号生成回路（センスアンプ部を制御するための制御回路）の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、便宜上、１つのメモリセルアレイ１１、１つのロウデコーダ部２１、１つのセンスアンプ部３１、および、１つの制御回路部５１しか図示していない。本来は、図１７に示したように、複数のメモリセルアレイ１１、ロウデコーダ部２１、センスアンプ部３１、および、制御回路部５１をそれぞれ有して構成されている。
【００３３】
図に示すように、メモリセルアレイ１１内には、複数（この例では、２つしか示していない）のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣは、互いに交差するように配列された複数のワード線ＷＬ（ワード線ＷＬ＿ｐ）と複数のビット線ＢＬ（ビット線対ＢＬ＿ｔ，ＢＬ＿ｃ）との交点に配置されている。メモリセルＭＣのそれぞれは、１個の選択トランジスタＴと１個のデータ蓄積用コンデンサＣとから構成されている。
【００３４】
ロウデコーダ部２１は、ＤＲＡＭのロウ方向に対し、上記メモリセルアレイ１１に隣接して配置されている。ロウデコーダ部２１の詳細については、後述する。
【００３５】
センスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１の相互間に配置されている。すなわち、１つのセンスアンプ部３１は、ロウ方向に隣接する２つのメモリセルアレイ１１で共有されている。センスアンプ部３１内には、１対のビット線ＢＬごとに、センスアンプ３１ａ、ビット線切離し回路３１ｂ、および、ビット線イコライズ回路３１ｃが設けられている。センスアンプ３１ａは、２個のＮチャネルトランジスタＮ３１，Ｎ３２と２個のＰチャネルトランジスタＰ３１，Ｐ３２とから構成されている。ビット線切離し回路３１ｂは、２個のＮチャネルトランジスタＮ３３，Ｎ３４により構成されている。ビット線イコライズ回路３１ｃは、３個のＮチャネルトランジスタＮ３５〜Ｎ３７によって構成されている。
【００３６】
一方、ＤＲＡＭのカラム方向には、ロウ方向に設けられた複数のメモリセルアレイ１１に対して、１個ずつカラムデコーダ部（図示していない）が設けられている。
【００３７】
制御回路部５１は、ロウ方向に対し、上記ロウデコーダ部２１に隣接して配置されている。制御回路部５１内には、上記ビット線イコライズ回路３１ｃを制御するためのイコライズ信号生成回路（図１９参照）５２の、上記インバータ回路を構成するＰチャネルトランジスタ５２ａが配置されている。また、上記Ｐチャネルトランジスタ５２ａの他、上記制御回路部５１内には、ロウデコーダをセットするためのセット信号生成回路、および、ロウデコーダをプリチャージするためのプリチャージ信号生成回路などが設けられている（いずれも図示していない）。
【００３８】
ロウデコーダ部２１内には、複数のワード線ＷＬを個々に選択駆動するための、複数のデコード回路（ロウデコーダ）２１ａがアレイ状に配置されている。また、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、複数のＮチャネルトランジスタ５２ｂ’に分割されて配置されている。この場合、上記Ｎチャネルトランジスタ５２ｂのサイズをＷとすると、Ｗ／ｎ（ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５２ｂ’が、アレイ状に配置された上記ロウデコーダ２１ａ内にそれぞれ分散配置されている。
【００３９】
ここで、ロウデコーダ部２１の面積は、一般に、アドレス線の配置によって規定される。しかも、アドレス線の本数に比べ、ロウデコーダ部２１内に配置されるロウデコーダ２１ａの個数は少ない。そのため、ロウデコーダ部２１内には空きスペースが比較的に多く存在する。そこで、ロウデコーダ部２１内の空きスペースを利用し、そこに上記イコライズ信号生成回路５２の一部であるＮチャネルトランジスタ５２ｂを複数の回路に分けて配置するようにする。これにより、ロウデコーダ部２１の面積はそのままで、Ｎチャネルトランジスタ５２ｂの分だけ、制御回路部５１におけるレイアウトサイズを縮小することが可能となる。
【００４０】
特に、各ロウデコーダ２１ａ内に配置するＮチャネルトランジスタ５２ｂ’の信号振幅レベル（電圧レベル）は、たとえば、各ロウデコーダ２１ａのそれと同じになるようにする。こうした場合には、ウエル分離や電源線を新規に配線することなく、ロウデコーダ部２１の伸び（サイズの増加）を最小にできる。また、分散配置するＮチャネルトランジスタ５２ｂ’は、それぞれのレイアウトパターンを、同一パターンの繰り返しとする（サイズをＷ／ｎに統一する）。これにより、比較的に容易に形成できる。
【００４１】
このように、制御回路部５１内に配置されるイコライズ信号生成回路５２の、そのインバータ回路を構成するＮチャネルトランジスタ５２ｂだけをロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる。したがって、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できるものである。
【００４２】
なお、各ロウデコーダ２１ａは、それ自体の基本的な構成は従来と同様である。
【００４３】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをセットするためのセット信号生成回路（ロウデコーダを制御するための制御回路）の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００４４】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記セット信号生成回路（図２０参照）５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、複数のＮチャネルトランジスタ５３ｂ’に分割されて配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５３ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５３ｂ’が、それぞれ分散配置されている。
【００４５】
この第２の実施形態の場合にも、制御回路部５１内に配置されるセット信号生成回路５３の、その最終段のインバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００４６】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをプリチャージするためのプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４Ａの一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００４７】
図２１（ａ）に示したように、プリチャージ信号生成回路５４Ａは昇圧電圧ＶＰＰを使用している。そのため、Ｎチャネルトランジスタ５４ｂのソース・ドレイン間に昇圧電圧ＶＰＰが加わってホットキャリアが注入されることにより、Ｎチャネルトランジスタ５４ｂの閾値の上昇やドレイン電流の低下が生じる。こういったＮチャネルトランジスタ５４ｂの劣化は、ソース・ドレイン電圧（Ｖｄｓ）の大きさに等比級数的に増加する。このホットキャリアの増大によるＮチャネルトランジスタ５４ｂの劣化を抑制するための対策として、先に説明したように、昇圧電圧ＶＰＰが印加されるＮチャネルトランジスタ５４ｂには、電圧緩和のためのＮチャネルトランジスタ５４ｃが直列に接続されている。そこで、この電圧緩和用Ｎチャネルトランジスタ５４ｃを複数の回路に分けて、ロウデコーダ部２１内に分散配置するようにしたのが、本実施形態である。
【００４８】
この実施形態の場合、たとえば図３に示すように、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路５４Ａの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃが複数の回路に分割されて配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５４ｃのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｃ’が、それぞれ配置されている。この例の場合、Ｎチャネルトランジスタ５４ｃ’のそれぞれのゲートには、固定電位として、昇圧電圧ＶＰＰが印加されるようになっている。
【００４９】
この第３の実施形態のように、昇圧電圧ＶＰＰを使用する場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４Ａの、その最終段のインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５０】
（第４の実施形態）
図４は、本発明の第４の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、ロウデコーダをプリチャージするためのプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４Ｂの一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００５１】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路（図２１（ｂ）参照）５４Ｂの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃが、それぞれ複数の回路に分けられて、アレイ状に分散配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗａ／ｎ（ＷａはＮチャネルトランジスタ５４ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｂ’、および、Ｗｂ／ｎ（ＷｂはＮチャネルトランジスタ５４ｃのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｃ’が、それぞれ配置されている。この例の場合、Ｎチャネルトランジスタ５４ｂ’のそれぞれのゲートには、固定電位として、昇圧電圧ＶＰＰが印加されるようになっている。
【００５２】
この第４の実施形態のように、昇圧電圧ＶＰＰを使用する場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４Ｂの、その最終段のインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２，第３の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５３】
しかも、最終段のインバータ回路５４-4を構成する３つのトランジスタ５４ａ，５４ｂ，５４ｃのうち、２つのＮチャネルトランジスタ５４ｂ，５４ｃをそれぞれ複数の回路に分けて、ロウデコーダ部２１内に分散配置させるようにしている。そのため、第３の実施形態に比べ、制御回路部５１のレイアウト面積をより縮小し得る。
【００５４】
（第５の実施形態）
図５は、本発明の第５の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ここでは、ＣＭＯＳ型ＤＲＡＭのコア部分の構成について、昇圧電圧ＶＰＰを使用しないプリチャージ信号生成回路（ロウデコーダを制御するための制御回路）５４の一部を複数の回路に分けて、ロウデコーダ部内に分散配置するようにした場合を例に説明する。また、コア部分の基本的な構成は図１と同様であるため、主要部以外は図示を省略し、簡略化して示している。
【００５５】
各ロウデコーダ２１ａは、たとえば図１８に示したロウデコーダの、プリドライバ回路２３，２４およびワード線ドライバ回路２６が、それぞれ、１個のＰチャネルトランジスタＰ１２，Ｐ１３，Ｐ１４と１個のＮチャネルトランジスタＮ１５，Ｎ１７，Ｎ１９とから構成されている。
【００５６】
また、昇圧電圧ＶＰＰを使用しないプリチャージ信号生成回路５４は、たとえば、２入力のナンド回路５４-1、インバータ回路５４-2、および、インバータ回路５４-5によって構成されている。上記インバータ回路５４-5は、１個のＰチャネルトランジスタ５４ａと１個のＮチャネルトランジスタ５４ｂとからなる、内部電源電圧ＶＣＣのためのＣＭＯＳ構成となっている。
【００５７】
この実施形態の場合、ロウデコーダ部２１内には、上記制御回路部５１内に設けられた上記プリチャージ信号生成回路５４の、上記インバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂが、それぞれ分散されてアレイ状に配置されている。すなわち、アレイ状に配置された各ロウデコーダ２１ａ内には、Ｗ／ｎ（ＷはＮチャネルトランジスタ５４ｂのサイズ、ｎはロウデコーダ２１ａの数）のサイズを有する複数のＮチャネルトランジスタ５４ｂ’が、それぞれ配置されている。
【００５８】
この第５の実施形態のように、昇圧電圧ＶＰＰを使用しない場合にも、制御回路部５１内に配置されるプリチャージ信号生成回路５４の、その最終段のインバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂだけを複数の回路に分けて、ロウデコーダ部２１内に分散配置する。こうすることにより、制御回路部５１の面積が拡大するのを抑制できるようになる結果、上述した第１，第２，第３，第４の実施形態の場合とほぼ同様の効果が得られる。つまり、制御回路部５１内にレイアウトする回路数が増大などした場合にも、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのを防止できる。
【００５９】
（第６の実施形態）
図６は、本発明の第６の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６０】
上記した第１の実施形態においては、イコライズ信号生成回路５２の一部を、また、上記した第２の実施形態においては、セット信号生成回路５３の一部を、また、上記した第３の実施形態においては、プリチャージ信号生成回路５４Ａの一部を、また、上記した第４の実施形態においては、プリチャージ信号生成回路５４Ｂの一部を、また、上記した第５の実施形態においては、プリチャージ信号生成回路５４の一部を、それぞれ複数の回路に分けて、ロウデコーダ２１部内に分散配置するようにした場合を例に説明した。これらの場合に限らず、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２、上記セット信号生成回路５３、および、上記プリチャージ信号生成回路５４Ａの各一部を、それぞれ複数の回路に分けてアレイ状に分散配置することも可能である。
【００６１】
すなわち、本実施形態の場合、たとえば図６に示すように、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、アレイ状に配置された各ロウデコーダ２１ａ内には、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて配置されている。さらに、アレイ状に配置された各ロウデコーダ２１ａ内には、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４Ａの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｃ’に分解されて配置されている。
【００６２】
このように、ロウデコーダ部２１内には、上記イコライズ信号生成回路５２の一部であるインバータ回路を構成するＮチャネルトランジスタ５２ｂ、上記セット信号生成回路５３の一部であるインバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂ、および、上記プリチャージ信号生成回路５４Ａの一部であるインバータ回路５４-4を構成するＮチャネルトランジスタ５４ｃを、それぞれ複数の回路に分けて、アレイ状に分散配置することも可能である。このような構成によれば、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６３】
（第７の実施形態）
図７は、本発明の第７の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６４】
この実施形態の場合、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。さらに、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４Ｂの、上記インバータ回路５４-4を構成するＮチャネルトランジスタ５４ｂ，５４ｃが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｂ’，５４ｃ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。
【００６５】
このような構成によっても、上記した第６の実施形態の場合とほぼ同様の効果が期待できる。つまり、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６６】
（第８の実施形態）
図８は、本発明の第８の実施形態にかかる半導体記憶装置の構成例を示すものである。なお、ＣＭＯＳ型ＤＲＡＭのコア部分の基本的な構成は図１と同様であるため、ここでは、主要部以外は図示を省略し、簡略化して示している。
【００６７】
この実施形態の場合、制御回路部５１内に設けられたイコライズ信号生成回路５２の、上記インバータ回路を構成するＮチャネルトランジスタ５２ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５２ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。また、上記制御回路部５１内に設けられたセット信号生成回路５３の、上記インバータ回路５３-1を構成するＮチャネルトランジスタ５３ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５３ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。さらに、上記制御回路部５１内に設けられたプリチャージ信号生成回路５４の、上記インバータ回路５４-5を構成するＮチャネルトランジスタ５４ｂが、それぞれ、Ｗ／ｎのサイズのトランジスタ５４ｂ’に分解されて、アレイ状に配置された各ロウデコーダ２１ａ内に配置されている。
【００６８】
このような構成によっても、上記した第６，第７の実施形態の場合とほぼ同様の効果が期待できる。つまり、制御回路部５１の面積が拡大するのを大幅に抑制できるようになる結果、制御回路部５１の面積の拡大にともなって、チップサイズが増加するのをより確実に防止することが可能となる。
【００６９】
なお、上述の各実施形態においては、いずれも、Ｎチャネルトランジスタを分散配置させるようにしたが、たとえば図９〜図１６に示すように、Ｐチャネルトランジスタを分散配置させるようにすることも可能である。因みに、図９〜図１６は、図１〜図８にそれぞれ対応するものである。
【００７０】
また、いずれの実施形態においてもＤＲＡＭに適用した場合を例に説明したが、これに限らず、各種の半導体メモリにも同様に適用できる。
【００７１】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００７２】
【発明の効果】
以上、詳述したようにこの発明によれば、制御回路部の面積が拡大するのを抑制でき、制御回路部の面積の拡大によるチップサイズの増加を防止することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図２】本発明の第２の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図３】本発明の第３の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図４】本発明の第４の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図５】本発明の第５の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図６】本発明の第６の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図７】本発明の第７の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図８】本発明の第８の実施形態にかかるＤＲＡＭの構成例を示す回路ブロック図。
【図９】本発明にかかる、図１に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１０】本発明にかかる、図２に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１１】本発明にかかる、図３に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１２】本発明にかかる、図４に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１３】本発明にかかる、図５に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１４】本発明にかかる、図６に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１５】本発明にかかる、図７に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１６】本発明にかかる、図８に示したＤＲＡＭの他の構成例を示す回路ブロック図。
【図１７】従来技術とその問題点を説明するために、一般的なＤＲＡＭの構成例を示すブロック図。
【図１８】従来のロウデコーダの構成例を示す回路図。
【図１９】従来のイコライズ信号生成回路の構成例を示す回路図。
【図２０】従来のセット信号生成回路の構成例を示す回路図。
【図２１】従来のプリチャージ信号生成回路の構成例をそれぞれ示す回路図。
【符号の説明】
１１…メモリセルアレイ
２１…ロウデコーダ部
２１ａ…デコード回路（ロウデコーダ）
３１…センスアンプ部
３１ａ…センスアンプ
３１ｂ…ビット線切離し回路
３１ｃ…ビット線イコライズ回路
５１…制御回路部
５２…イコライズ信号生成回路
５２ａ（５２ａ’）…Ｐチャネルトランジスタ
５２ｂ，５２ｂ’…Ｎチャネルトランジスタ
５３…セット信号生成回路
５３ａ（５３ａ’）…Ｐチャネルトランジスタ
５３ｂ，５３ｂ’…Ｎチャネルトランジスタ
５３-1…インバータ回路
５３-2…ナンド回路
５４，５４Ａ，５４Ｂ…プリチャージ信号生成回路
５４ａ（５４ａ’）…Ｐチャネルトランジスタ
５４ｂ，５４ｂ’…Ｎチャネルトランジスタ
５４ｃ，５４ｃ’…Ｎチャネルトランジスタ（電圧緩和用）
５４-1…ナンド回路
５４-2…インバータ回路
５４-3…レベル（ＶＣＣ→ＶＰＰ）変換回路
５４-4，５４-5…インバータ回路
ＭＣ…メモリセル
Ｔ…選択トランジスタ
Ｃ…データ蓄積用コンデンサ
ＷＬ（ＷＬ＿ｐ）…ワード線
ＢＬ（ＢＬ＿ｔ，ＢＬ＿ｃ）…ビット線
Ｎ１５，Ｎ１７，Ｎ１８，Ｎ１９，Ｎ３１〜Ｎ３７…Ｎチャネルトランジスタ
Ｐ１２，Ｐ１３，Ｐ１４，Ｐ３１，Ｐ３２…Ｐチャネルトランジスタ
ＶＣＣ…内部電源電圧
ＶＰＰ…昇圧電圧
ＳＥＴ…セット信号
ＰＲＥＣ…プリチャージ信号
Claims (8)
- 複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、
前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、
前記ロウデコーダ部に隣接して設けられた制御回路部と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、
前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路と
を具備し、
前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置。 - 複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、
前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、
前記ロウデコーダ部に隣接して設けられた制御回路部と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、
前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路と
を具備し、
前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、または、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置。 - 複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、
前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、
前記ロウデコーダ部に隣接して設けられた制御回路部と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、
前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路と
を具備し、
前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＰチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＰチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置。 - 複数のワード線および複数のビット線の交点にメモリセルがそれぞれ配置されているメモリセルアレイと、
前記メモリセルアレイに隣接して設けられ、前記複数のワード線を選択駆動するためのｎ個のデコード回路を有するロウデコーダ部と、
前記ロウデコーダ部に隣接して設けられた制御回路部と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をセットするためのセット信号生成回路と、
前記制御回路部内に配置され、前記ｎ個のデコード回路をプリチャージするためのプリチャージ信号生成回路と、
前記制御回路部内に配置され、センスアンプ部におけるビット線イコライズ回路をイコライズ動作させるためのイコライズ信号生成回路と
を具備し、
前記セット信号生成回路のＣｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）構成のインバータ回路を構成するＮチャネルトランジスタ、前記プリチャージ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタ、および、前記イコライズ信号生成回路のＣＭＯＳ構成のインバータ回路を構成するＮチャネルトランジスタがｎ個のトランジスタに分割されて、前記ｎ個のデコード回路内にそれぞれ分散されて配置されていることを特徴とする半導体記憶装置。 - 前記セット信号生成回路の前記インバータ回路、前記プリチャージ信号生成回路の前記インバータ回路、および、前記イコライズ信号生成回路の前記インバータ回路は、その電源電圧として所定の内部電源電圧が用いられることを特徴とする請求項１、２、３または４に記載の半導体記憶装置。
- 前記プリチャージ信号生成回路の前記インバータ回路は、その電源電圧として内部電源電圧よりも高い昇圧電圧が用いられることを特徴とする請求項１、２、３または４に記載の半導体記憶装置。
- 前記プリチャージ信号生成回路の前記インバータ回路を構成する前記Ｎチャネルトランジスタは、固定電位として、ゲートに内部電源電圧よりも高い昇圧電圧が印加されることを特徴とする請求項２または４に記載の半導体記憶装置。
- 前記ｎ個のトランジスタは同じサイズを有し、その信号振幅レベルは、前記ｎ個のデコード回路の信号振幅レベルと同じであることを特徴とする請求項１、２、３または４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002118075A JP4005838B2 (ja) | 2001-09-10 | 2002-04-19 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-273972 | 2001-09-10 | ||
| JP2001273972 | 2001-09-10 | ||
| JP2002118075A JP4005838B2 (ja) | 2001-09-10 | 2002-04-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157673A JP2003157673A (ja) | 2003-05-30 |
| JP4005838B2 true JP4005838B2 (ja) | 2007-11-14 |
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ID=26621929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002118075A Expired - Fee Related JP4005838B2 (ja) | 2001-09-10 | 2002-04-19 | 半導体記憶装置 |
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|---|---|
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|
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