KR970029841A

KR970029841A - 감소 칩 영역을 가진 반도체 메모리 소자

Info

Publication number: KR970029841A
Application number: KR1019960059398A
Authority: KR
Inventors: 다쯔야 마따노
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1995-11-30
Filing date: 1996-11-29
Publication date: 1997-06-26
Also published as: JP2817836B2; JPH09161483A; KR100211482B1; US5724291A

Abstract

반도체 메모리 소자에 있어서, 매트릭스 방식으로 배열된 다수의 메모리 셀로 구성된 메모리 셀 블럭을 포함한다. 상기 메모리 셀 블럭에 제공되는 것은 한 쌍의 데이터 라인이고, 상기 메모리 셀 블럭의 메모리 셀 행에 각각 접속된 것은 다수의 워드 라인이다. 행 디코더 회로는 상기 메모리 셀 블럭에 제공되며, 어드레스에 따라 선택적으로 활성화되어 상기 다수의 워드 라인과 상기 한 쌍의 데이터 라인 중 하나를 활성화시킨다. 상기 메모리 셀 블럭의 메모리 셀의 각 열에 제공되는 것은 한 쌍의 디지트 라인이다. 센스 증폭기는 메모리 셀의 각 열에 제공되어 상기 디지트 라인 상의 차동 데이터 신호를 증폭한다. 열 디코더 회로는 상기 메모리 셀 블럭에 제공되어, 상기 어드레스에 따라서 메모리 셀의 다수의 열 중의 하나를 선택적으로 활성화시켜 메모리 셀의 활성화된 열을 판독/기록 제어 신호로 판독 모드 및 기록 모드에 선택적으로 셋팅한다. 판독 데이터 전달회로는 메모리 셀의 각 열에 제공되어, 상기 메모리 셀의 열이 활성화될 때 차동 판독 신호를 상기 판독 모드에서 상기 디지트 라인으로 각각 전달하고, 기록 데이터 전달 회로는 메모리 셀의 각각의 열에 제공되어, 메모리 셀의 행이 활성화될 경우, 상기 데이터 라인상의 차동 기록 기록 데이터 신호를 상기 기록 모드에서 상기 디지트 라인에 각각 전달한다. 상기 판독 데이터 전달 회로는 상기 데이터 라인에 각각 접속되고 상기 판독 선택 신호에 응답하여 턴 온 되는 한 쌍의 제1 MOS 트랜지스터, 및 상기 제1 MOS 트랜지스터에 직렬로 각각 접속된 한 쌍의 제2 MOS 트랜지스터를 포함하며, 상기 제2 MOS 트랜지스터의 게이트는 상기 디지트 라인에 각각 접속되고, 상기 제2 MOS 트랜지스터는 상기 판독 모드에서 상기 차동 판독 데이터 신호에 응답하여 상기 제1 MOS 트랜지스터를 통해 상기 데이터 라인을 구동하도록 동작가능하다. 상기 기록 데이터 전달 회로는 상기 데이터 라인과 상기 디지트 라인 사이에 각각 제공되어 상기 기록 선택 신호에 응답하여 턴 온되도록 동작하는 한 쌍의 제3 MOS 트랜지스터를 포함한다.

Description

감소 칩 영역을 가진 반도체 메모리 소자

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제5도는 본 발명이 사용된 반도체 메모리 소자의 구성을 도시한 블럭도.

제7도는 본 발명의 제1실시예에 따른 반도체 메모리 소자의 일부의 구성을 도시한 블럭도.

제10도는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 일부 구성을 도시한 회로도.

제11도는 본 발명의 제3실시예에 따른 반도체 메모리 소자의 일부 구성을 도시한 회로도.

Claims

반도체 메모리 소자에 있어서, 매트릭스 방식으로 배열된 다수의 메모리 셀로 구성된 메모리 셀 블럭; 상기 메모리 셀 블럭에 제공되는 한 쌍의 데이터 라인; 상기 메모리 셀 블럭의 메모리 셀 행에 각각 접속된 다수의 워드 라인; 상기 메모리 셀 블럭에 제공되며, 어드레스에 따라 선택적으로 활성화되어 상기 다수의 워드 라인과 상기 한 쌍의 데이터 라인 중 하나를 활성화시키는 행 디코더 회로; 상기 메모리 셀 블럭의 각 메모리 셀 열에 제공된 한 쌍의 디지트 라인; 각 메모리 셀 열에 제공되어, 상기 디지트 라인 상의 차동 데이터 신호를 증폭하기 위한 센스 증폭기; 상기 메모리 셀 블럭에 제공되어, 상기 어드레스에 따라서 다수 메모리 셀 열 중의 하나를 선택적으로 활성화시켜 활성화된 메모리 셀 열을 판독/기록 제어 신호로 판독 모드 및 기록 모드 중 하나에 선택적으로 셋팅하기 위한 열 디코더 회로; 각 메모리 셀 열에 제공되어, 상기 메모리 셀 열이 활성화될 때 상기 판독 모드에서 차동 판독 데이터 신호를 상기 디지트 라인으로 각각 전달하기 위한 회로로서, 상기 차동 판독 데이터 신호는 상기 활성화된 워드 라인에 접속되어 상기 센스 증폭기에 의해 증폭된 상기 활성화된 메모리 셀 열 중 하나의 메모리 셀로부터 판독된 데이터에 대응하는 판독 데이터 전달 회로; 및 각 메모리 셀 열에 제공되어, 상기 메모리 셀 열이 활성화될 경우, 상기 기록 모드에서 상기 데이터 라인 상의 차동 기록 데이터 신호를 상기 디지트 라인에 각각 전달하기 위한 기록 데이터 전달 회로를 포함하되, 상기 차동 기록 데이터 신호에 대응하는 데이터는 상기 활성화된 워드 라인에 접속된 상기 활성화된 메모리 셀 열중 하나의 메모리 셀 내에 기록되는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서, 상기 열 디코더 회로는 상기 어드레스 및 상기 판독/기록 제어 신호에 따라서 판독 선택 신호 및 기록 선택 신호 중 하나를 발생시켜, 상기 판독 선택 신호가 상기 활성화된 메모리 셀 열에 대한 상기 판독 데이터 전달 회로에 공급되며 상기 기록 선택 신호는 상기 활성화된 메모리 셀 열에 대한 상기 기록 데이터 전달 회로에 공급되는 것을 특징으로 하는 반도체 메모리 소자.
제2항에 있어서, 상기 판독 데이터 전달 회로는 상기 데이터 라인에 각각 접속되고 상기 판독 선택 신호에 응답하여 턴 온되는 한쌍의 제1 MOS 트랜지스터; 및 상기 제1 MOS 트랜지스터에 직렬로 각각 접속된 한 쌍의 제2 MOS 트랜지스터를 포함하며, 상기 제2 MOS 트랜지스터의 게이트들은 상기 디지트 라인에 각각 접속되고, 상기 제2 MOS 트랜지스터는 상기 판독 모드에서 상기 차동 판독 데이터 신호에 응답하여 상기 제1 MOS 트랜지스터를 통해 상기 데이터 라인을 구동하도록 동작할 수 있는 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서, 상기 제2 MOS 트랜지스터 각각의 한 전극은 접지 전위에 고정 접속되는 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서, 상기 행 디코더 회로는 각 메모리 셀 열에 대한 상기 제2 MOS 트랜지스터 각각의 한 전극에 접속된 판독 구동 라인의 전위를 제어하기 위한 전위 제어 회로를 구비한 것을 특징으로 하는 반도체 메모리 소자,
제5항에 있어서, 상기 전위 제어 회로는 상기 판독 구동 라인을 동적으로 구동하여, 상기 메모리 셀 블럭이 활성화될 때, 상기 판독 모드에서 상기 판독 구동 라인의 전위가 접지 전위로 세트되고, 그렇치 않을 경우 선정된 전위로 세트되는 것을 특징으로 하는 반도체 메모리 소자.
제2 내지 6항중 어느 한 항에 있어서, 상기 기록 데이터 전달 회로는 상기 데이터 라인과 상기 디지트 라인 사이에 각각 제공되어 상기 기록 선택 신호에 응답하여 턴 온되도록 동작하는 한 쌍의 제3 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제7항에 있어서, 상기 행 디코더 회로는 상기 데이터 라인을 상기 디지트 라인의 프리챠지 전위와 같은 전위로 프리챠지시키기 위한 데이터 라인 프리챠지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제7항에 있어서, 상기 기록 데이터 전달 회로는 상기 데이터 라인과 상기 디지트 라인 사이에 각각 제공되고 기록 제어 신호에 응답하여 턴 온되는 한 쌍의 제4 MOS 트랜지스터를 더 포함하며, 상기 행 디코더 회로는 상기 메모리 셀 블럭이 활성화될 때, 상기 판독 모드에서 상기 데이터 라인을 상기 차동 판독 데이터 신호의 높은 측에 대응하는 전위로 프리챠지시키기 위한 데이터 라인 프리챠지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제9항에 있어서, 상기 데이터 라인 프리챠지 회로는 상기 판독 모드가 아닌 모드이거나 상기 메모리 셀 블럭이 활성화되지 않는 경우 상기 데이터 라인의 전위를 접지 전위로 세트시키는 것을 특징으로 하는 반도체 메모리 소자.
반도체 메모리 소자에 있어서, 매트릭스 방식으로 배열된 다수의 메모리 셀로 구성된 메모리 셀 블럭; 상기 메모리 셀 블럭에 제공되고 2개의 메모리 셀 열마다 각각 대응하는 두 쌍의 데이터 라인; 상기 메모리 셀 블럭의 메모리 셀 행에 각각 접속된 다수의 워드라인; 상기 메모리 셀 블럭에 제공되며, 어드레스에 따라 선택적으로 활성화되어 상기 다수의 워드 라인과 상기 한 쌍의 데이터 라인 중 하나를 활성화시키는 행 디코더 회로: 상기 메모리 셀 블럭의 각 메모리 셀 열에 제공된 한 쌍의 디지트 라인; 각 메모리 셀 열에 제공되어, 상기 디지트 라인 상의 차동 데이터 신호를 증폭하기 위한 센스 증폭기; 상기 메모리 셀 블럭에 제공되어, 상기 어드레스에 따라서 다수의 메모리 셀 열 중의 두개를 선택적으로 활성화시켜 두개의 활성화된 메모리 셀 열을 판독/기록 제어 신호로 판독 모드 및 기록 모드 중 하나에 선택적으로 셋팅하기 위한 열 디코더 회로; 각 메모리 셀 열에 제공되어, 상기 메모리 셀 열이 상기 열 디코더 회로에 의해 활성화될 때, 상기 판독 모드에서 상기 디지트 라인상의 차동 판독 신호를 상기 두쌍의 디지트 라인 중 대응하는 하나에 각각 전달하기 위한 회로로서, 상기 차동 판독 데이터 신호는 상기 활성화된 워드 라인에 접속되어 상기 센스 증폭기에 의해 증폭된 상기 활성화된 메모리 셀 열 중 하나의 메모리 셀로부터 판독된 데이터에 대응하는 판독 데이터 전달 회로; 및 각 메모리 셀 열에 제공되어, 상기 메모리 셀 열이 상기 열 디코더 회로에 의해 활성화될 경우, 상기 기록 모드에서 상기 데이터 라인 상의 차동 기록 데이터 신호를 상기 두쌍의 디지트 라인 중 대응하는 하나에 각각 전달하기 위한 기록 데이터 전달 회로를 포함하되, 상기 차동 기록 데이터 신호에 대응하는 데이터는 상기 활성화된 워드 라인에 접속된 상기 활성화된 메모리 셀 열 중 하나의 메모리 셀 내에 기록되는 것을 특징으로 하는 반도체 메모리 소자.
제11항에 있어서, 상기 열 디코더 회로는 상기 어드레스 및 상기 판독/기록 제어 신호에 따라서 판독 선택 신호 및 기록 선택 신호 중 하나를 발생시켜, 상기 판독 선택 신호가 상기 활성화된 메모리 셀 열에 대한 상기 판독 데이터 전달 회로에 공급되며, 상기 기록 선택 신호는 상기 2개의 활성화된 메모리 셀 열에 대한 상기 기록 데이터 전달 회로에 공급되는 것을 특징으로 하는 반도체 메모리 소자.
제12항에 있어서, 상기 판독 데이터 전달 회로는 상기 대응 쌍의 데이터 라인에 각각 접속되고 상기 판독 선택 신호에 응답하여 턴 온 되는 한싸의 제1 MOS 트랜지스터; 및 상기 제1 MOS 트랜지스터에 직렬로 각각 접속된 한 쌍의 제2 MOS 트랜지스터를 포함하며, 상기 제2 MOS 트랜지스터의 게이트는 상기 디지트 라인에 각각 접속되고, 상기 제2 MOS 트랜지스터는 상기 판독 모드에서 상기 차동 판독 데이터 신호에 응답하여 상기 제1 MOS 트랜지스터르 통해 상기 대응 쌍의 데이터 라인을 구동하도록 동작할 수 있는 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 상기 제2 MOS 트랜지스터 각각의 한 전극은 접지 전위에 고정 접속되는 것을 특징으로 하는 반도체 메모리 소자.
제13항에 있어서, 상기 행 디코더 회로는 각 메모리 셀 열에 대해 상기 제2 MOS 트랜지스터 각각의 한 전극에 접속된 판독 구동 라인의 전위를 제어하기 위한 전위 제어 회로를 구비한 것을 특징으로 하는 반도체 메모리 소자,
제15항에 있어서, 상기 전위 제어 회로는 상기 판독 구동 라인을 동적으로 구동하여, 상기 메모리 셀 블럭이 활성화될 때 상기 판독 구동 라인의 전위가 상기 판독 모드에서 접지 전위로 세트되고, 그렇치 않을 경우 선정된 전위로 세트되는 것을 특징으로 하는 반도체 메모리 소자.
제12 내지 16항중 어느 한 항에 있어서, 상기 기록 데이터 전달 회로는 상기 대응 쌍의 데이터 라인과 상기 디지트 라인 사이에 각각 제공되어, 상기 기록 선택 신호에 응답하여 턴 온되도록 동작하는 한 쌍의 제3 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제17항에 있어서, 상기 행 디코더 회로는 상기 두쌍의 데이터 라인을 사이 대응 쌍의 디지트 라인의 프리챠지 전위와 같은 전위로 프리챠지시키기 위한 데이터 라인 프리챠지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제17항에 있어서, 상기 기록 데이터 전달 회로는 상기 대응 쌍의 데이터 라인과 상기 디지트 라인 사이에 각각 제공되고 기록 제어 신호에 응답하여 턴 온되는 한 쌍의 제4 MOS 트랜지스터를 더 포함하며, 상기 행 디코더 회로는 상기 메모리 셀 블럭이 활성화될 때, 상기 판독 모드에서 상기 두쌍의 데이터 라인을 상기 차동 판독 데이터 신호의 높은 측에 대응하는 전위로 프리챠지시키기 위한 데이터 라인 프리챠지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제19항에 있어서, 상기 데이터 라인 프리챠지 회로는 상기 판독 모드가 아닌 모드이거나 상기 메모리 셀 블럭이 활성화되진 않는 경우 상기 두쌍의 데이터 라인의 전위를 접지 전위로 세트시키는 것을 특징으로 하는 반도체 메모리 소자.
반도체 메모리 소자에 있어서, 메모리 셀 용 정보가 전달되는 한 쌍의 데이터 라인; 상기 정보를 증폭하기 위한 센스 증폭기; 제어 단자에서 상기 센스 증폭기에 의해 증폭된 상기 정보를 수신하는 한 쌍의 제1트랜지스터; 상기 한쌍의 제1트랜지스터와 상기 한쌍의 데이터 라인의 제어 단자들 사이에 제공되는 한쌍의 제2트랜지스터로서, 상기 한쌍의 제2트랜지스터의 제어 단자에 공급된 데이터 판독 열 선택 신호에 응답하여 상기 증폭된 정보를 상기 한 쌍의 데이터 라인으로 출력하기 위한 한 쌍의 제2트랜지스터; 및 상기 한쌍의 데이터 라인과 상기 센스 증폭기 사이에 제공된 한 쌍의 제3 트랜지스터로서, 상기 한 쌍의 제3트랜지스터의 제어 단자에 공급되는 데이터 기록 열 선택 신호에 응답하여 상기 한 쌍의 데이터 라인 상의 상기 정보를 상기 센스 증폭기에 공급하기 위한 한 쌍의 제3 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리소자.