JP2001014852A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/18—Bit line organisation; Bit line lay-out
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 Ｉ／Ｏ分離構成を有する直接センス方式のＤ
ＲＡＭにおいて、データ書込時に読出コラム選択ゲート
がオンになっても誤読出やリーク電流が生じないように
する。 【解決手段】 リードゲートを構成するトランジスタの
ソースに共通に接続される共通線ＣＬをセンスアンプ領
域１８に配置する。センスアンプ領域１８およびサブデ
コーダ領域２０の交差領域２６に電圧制御回路２６を配
置する。電圧制御回路２６は、データ読出時に共通線Ｃ
Ｌに接地電圧を供給し、データ書込時に接地電圧よりも
高い電圧を供給する。
ＲＡＭにおいて、データ書込時に読出コラム選択ゲート
がオンになっても誤読出やリーク電流が生じないように
する。 【解決手段】 リードゲートを構成するトランジスタの
ソースに共通に接続される共通線ＣＬをセンスアンプ領
域１８に配置する。センスアンプ領域１８およびサブデ
コーダ領域２０の交差領域２６に電圧制御回路２６を配
置する。電圧制御回路２６は、データ読出時に共通線Ｃ
Ｌに接地電圧を供給し、データ書込時に接地電圧よりも
高い電圧を供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、Ｉ／Ｏ（入力／出力）分離構
成を有する半導体記憶装置に関する。
に関し、さらに詳しくは、Ｉ／Ｏ（入力／出力）分離構
成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置がグラフィックス
分野で用いられることが多くなるにつれ、半導体記憶装
置とプロセッサ間の高速データ転送の必要性が高まって
いる。この要求に応えるためには、データバスの幅を拡
大することによりデータ転送レートを向上させることは
有効な手段である。また、データバスの動作周波数を向
上させるために、入力バスと出力バスを別々に設けるＩ
／Ｏ分離構成がしばしば半導体記憶装置に採用される。
分野で用いられることが多くなるにつれ、半導体記憶装
置とプロセッサ間の高速データ転送の必要性が高まって
いる。この要求に応えるためには、データバスの幅を拡
大することによりデータ転送レートを向上させることは
有効な手段である。また、データバスの動作周波数を向
上させるために、入力バスと出力バスを別々に設けるＩ
／Ｏ分離構成がしばしば半導体記憶装置に採用される。
【０００３】このようなＩ／Ｏ分離構成を有するＤＲＡ
Ｍ（ダイナミックランダムアクセスメモリ）は、たとえ
ば伊藤清男著「アドバンストエレクトロニクスＩ−９超
ＬＳＩメモリ」培風館（１９９４年１１月５日）１６５
〜１６７頁に開示されている。このＤＲＡＭは、入力線
対と、その入力線対とビット線対との間に接続された書
込コラム選択ゲートと、出力線対と、その出力線対とビ
ット線対との間に接続された読出コラム選択ゲートとを
備える。このＤＲＡＭは、ビット線対に現われた電位差
を直接検出してデータを読出す直接センス方式を採用し
ている。そのため、１対のＭＯＳトランジスタが読出コ
ラム選択ゲートと接地ノードとの間に接続されている。
この一方のトランジスタのゲートは一方のビット線に接
続され、当該他方のトランジスタのゲートは当該他方の
ビット線に接続されている。
Ｍ（ダイナミックランダムアクセスメモリ）は、たとえ
ば伊藤清男著「アドバンストエレクトロニクスＩ−９超
ＬＳＩメモリ」培風館（１９９４年１１月５日）１６５
〜１６７頁に開示されている。このＤＲＡＭは、入力線
対と、その入力線対とビット線対との間に接続された書
込コラム選択ゲートと、出力線対と、その出力線対とビ
ット線対との間に接続された読出コラム選択ゲートとを
備える。このＤＲＡＭは、ビット線対に現われた電位差
を直接検出してデータを読出す直接センス方式を採用し
ている。そのため、１対のＭＯＳトランジスタが読出コ
ラム選択ゲートと接地ノードとの間に接続されている。
この一方のトランジスタのゲートは一方のビット線に接
続され、当該他方のトランジスタのゲートは当該他方の
ビット線に接続されている。
【０００４】このようなＤＲＡＭでメモリセルからデー
タを読出す場合は、読出コラム選択ゲートがオンになる
と同時にその１対のトランジスタがビット線対の電位差
をセンスし、これにより出力線対に電位差が現われる。
一方、メモリセルにデータを書込む場合は、書込コラム
選択ゲートがオンになり、これにより入力線対の電位差
がビット線対に伝達される。
タを読出す場合は、読出コラム選択ゲートがオンになる
と同時にその１対のトランジスタがビット線対の電位差
をセンスし、これにより出力線対に電位差が現われる。
一方、メモリセルにデータを書込む場合は、書込コラム
選択ゲートがオンになり、これにより入力線対の電位差
がビット線対に伝達される。
【０００５】このようなＩ／Ｏ分離構成を用いると、デ
ータの読出および書込がランダムに起こるような場合で
も、メモリセルからの読出データとメモリセルへの書込
データがデータバス上で衝突することがなくなるため、
データ転送レートを上げやすいという利点がある。
ータの読出および書込がランダムに起こるような場合で
も、メモリセルからの読出データとメモリセルへの書込
データがデータバス上で衝突することがなくなるため、
データ転送レートを上げやすいという利点がある。
【０００６】このＤＲＡＭでは書込コラムまたは読出コ
ラムを選択するコラム選択線が共有されているため、書
込時にも読出コラム選択ゲートがオンしてしまう。この
場合、誤読出を防ぐために、上記読出センス用のトラン
ジスタを接地ノードから切り離す必要がある。そのため
に、１本の共通線を多数のビット線対と交差するように
配置し、上記トランジスタのソースをすべてこの共通線
に接続し、メモリセルアレイ端にこの共通線を接地ノー
ドに接続するためのトランジスタを設ける方式が考えら
れる。
ラムを選択するコラム選択線が共有されているため、書
込時にも読出コラム選択ゲートがオンしてしまう。この
場合、誤読出を防ぐために、上記読出センス用のトラン
ジスタを接地ノードから切り離す必要がある。そのため
に、１本の共通線を多数のビット線対と交差するように
配置し、上記トランジスタのソースをすべてこの共通線
に接続し、メモリセルアレイ端にこの共通線を接地ノー
ドに接続するためのトランジスタを設ける方式が考えら
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、この方
式では、上記共通線はメモリセルアレイ端でのみ接地ノ
ードに接続されているため、そのインピーダンスは比較
的高い。そのため、多数の読出センス用のトランジスタ
が同時に動作すると、その共通線の電位は接地電位から
浮き上がってしまい、それらトランジスタの電流駆動能
力が大幅に低下するという問題が生じる。
式では、上記共通線はメモリセルアレイ端でのみ接地ノ
ードに接続されているため、そのインピーダンスは比較
的高い。そのため、多数の読出センス用のトランジスタ
が同時に動作すると、その共通線の電位は接地電位から
浮き上がってしまい、それらトランジスタの電流駆動能
力が大幅に低下するという問題が生じる。
【０００８】また、データの書込時に書込コラム選択ゲ
ートだけでなく読出コラム選択ゲートもオンにしている
ため、上記共通線が接地ノードから切り離されていると
いえどもやはり読出センス用のトランジスタはわずかに
オンになり、誤読出を引き起こすという問題が生じる。
ートだけでなく読出コラム選択ゲートもオンにしている
ため、上記共通線が接地ノードから切り離されていると
いえどもやはり読出センス用のトランジスタはわずかに
オンになり、誤読出を引き起こすという問題が生じる。
【０００９】バス幅の狭いＤＲＡＭの場合はこれらの問
題はさほど深刻ではないが、高速データ転送のためにバ
ス幅を広げた場合は無視できない問題となる。
題はさほど深刻ではないが、高速データ転送のためにバ
ス幅を広げた場合は無視できない問題となる。
【００１０】この発明の目的は、データ書込時に読出セ
ンス用トランジスタに流れる不要な電流を低減したＩ／
Ｏ分離構成を有する半導体記憶装置を提供することであ
る。
ンス用トランジスタに流れる不要な電流を低減したＩ／
Ｏ分離構成を有する半導体記憶装置を提供することであ
る。
【００１１】
【課題を解決するための手段】この発明の１つの局面に
従うと、半導体記憶装置は、メモリセルと、ビット線対
と、入出力線対と、書込コラム選択ゲートと、出力線対
と、第１のトランジスタと、第２のトランジスタと、読
出コラム選択ゲートと、コラム選択線と、電圧制御回路
とを備える。ビット線対は、メモリセルに接続される。
書込コラム選択ゲートは、入出力線対とビット線対との
間に接続される。第１のトランジスタは、ビット線対の
一方に接続される。第２のトランジスタは、ビット線対
の当該他方に接続される。読出コラム選択ゲートは、出
力線対と第１および第２のトランジスタのドレインとの
間に接続される。コラム選択線は、読出コラム選択ゲー
トおよび書込コラム選択ゲートに共通に接続される。電
圧制御回路は、第１および第２のトランジスタのソース
に、メモリセルからデータを読出すとき接地電圧を供給
し、メモリセルにデータを書込むとき接地電圧よりも高
い電圧を供給する。
従うと、半導体記憶装置は、メモリセルと、ビット線対
と、入出力線対と、書込コラム選択ゲートと、出力線対
と、第１のトランジスタと、第２のトランジスタと、読
出コラム選択ゲートと、コラム選択線と、電圧制御回路
とを備える。ビット線対は、メモリセルに接続される。
書込コラム選択ゲートは、入出力線対とビット線対との
間に接続される。第１のトランジスタは、ビット線対の
一方に接続される。第２のトランジスタは、ビット線対
の当該他方に接続される。読出コラム選択ゲートは、出
力線対と第１および第２のトランジスタのドレインとの
間に接続される。コラム選択線は、読出コラム選択ゲー
トおよび書込コラム選択ゲートに共通に接続される。電
圧制御回路は、第１および第２のトランジスタのソース
に、メモリセルからデータを読出すとき接地電圧を供給
し、メモリセルにデータを書込むとき接地電圧よりも高
い電圧を供給する。
【００１２】この発明のもう１つの局面に従うと、半導
体記憶装置は、メモリセルアレイと、複数のブロック
と、複数の電圧制御回路とを備える。メモリセルアレイ
は、複数のサブアレイに分割される。複数のブロック
は、複数のサブアレイに対応して設けられる。複数の電
圧制御回路は、複数のブロックに対応して設けられる。
サブアレイの各々は、メモリセルと、メモリセルに接続
されたビット線対とを含む。ブロックの各々は、センス
アンプと、入出力線対と、書込コラム選択ゲートと、出
力線対と、第１のトランジスタと、第２のトランジスタ
と、読出コラム選択ゲートと、コラム選択線とを含む。
センスアンプは、ビット線対に接続される。書込コラム
選択ゲートは、入出力線対とビット線対との間に接続さ
れる。第１のトランジスタは、ビット線対の一方に接続
されたゲートを有する。第２のトランジスタは、ビット
線対の当該他方に接続されたゲートを有する。読出コラ
ム選択ゲートは、出力線対と第１および第２のトランジ
スタのドレインとの間に接続される。コラム選択線は、
読出コラム選択ゲートおよび書込コラム選択ゲートに共
通に接続される。電圧制御回路は、第１および第２のト
ランジスタのソースに、メモリセルからデータを読出す
とき接地電圧を供給し、メモリセルにデータを書込むと
き接地電圧よりも高い電圧を供給する。
体記憶装置は、メモリセルアレイと、複数のブロック
と、複数の電圧制御回路とを備える。メモリセルアレイ
は、複数のサブアレイに分割される。複数のブロック
は、複数のサブアレイに対応して設けられる。複数の電
圧制御回路は、複数のブロックに対応して設けられる。
サブアレイの各々は、メモリセルと、メモリセルに接続
されたビット線対とを含む。ブロックの各々は、センス
アンプと、入出力線対と、書込コラム選択ゲートと、出
力線対と、第１のトランジスタと、第２のトランジスタ
と、読出コラム選択ゲートと、コラム選択線とを含む。
センスアンプは、ビット線対に接続される。書込コラム
選択ゲートは、入出力線対とビット線対との間に接続さ
れる。第１のトランジスタは、ビット線対の一方に接続
されたゲートを有する。第２のトランジスタは、ビット
線対の当該他方に接続されたゲートを有する。読出コラ
ム選択ゲートは、出力線対と第１および第２のトランジ
スタのドレインとの間に接続される。コラム選択線は、
読出コラム選択ゲートおよび書込コラム選択ゲートに共
通に接続される。電圧制御回路は、第１および第２のト
ランジスタのソースに、メモリセルからデータを読出す
とき接地電圧を供給し、メモリセルにデータを書込むと
き接地電圧よりも高い電圧を供給する。
【００１３】好ましくは、上記電圧制御回路は、Ｐおよ
びＮチャネルＭＯＳトランジスタを含むＣＭＯＳインバ
ータ回路を含む。
びＮチャネルＭＯＳトランジスタを含むＣＭＯＳインバ
ータ回路を含む。
【００１４】さらに好ましくは、上記ＣＭＯＳインバー
タ回路はさらに、ＰチャネルＭＯＳトランジスタのドレ
インとＣＭＯＳインバータ回路の出力ノードとの間に接
続され、電源電圧および接地電圧の間の中間電圧を受け
るゲートを有するトランジスタを含む。
タ回路はさらに、ＰチャネルＭＯＳトランジスタのドレ
インとＣＭＯＳインバータ回路の出力ノードとの間に接
続され、電源電圧および接地電圧の間の中間電圧を受け
るゲートを有するトランジスタを含む。
【００１５】さらに好ましくは、上記ＣＭＯＳインバー
タ回路は、電源ノードと接地ノードとの間に接続され
る。
タ回路は、電源ノードと接地ノードとの間に接続され
る。
【００１６】あるいは、上記ＣＭＯＳインバータ回路は
さらに、ＰチャネルＭＯＳトランジスタのドレインとＣ
ＭＯＳインバータ回路の出力ノードとの間に接続されか
つダイオード接続されたトランジスタを含む。
さらに、ＰチャネルＭＯＳトランジスタのドレインとＣ
ＭＯＳインバータ回路の出力ノードとの間に接続されか
つダイオード接続されたトランジスタを含む。
【００１７】さらに好ましくは、上記ＣＭＯＳインバー
タ回路は、電源電圧および接地電圧の間の中間電圧を受
けるノードと接地ノードとの間に接続される。
タ回路は、電源電圧および接地電圧の間の中間電圧を受
けるノードと接地ノードとの間に接続される。
【００１８】好ましくは、上記複数のサブアレイは行お
よび列に配置される。上記半導体記憶装置はさらに、サ
ブアレイ間の行に配置された複数の第１の領域と、サブ
アレイ間の列に配置された複数の第２の領域とを備え
る。上記電圧制御回路は第１および第２の領域の交差領
域に配置される。
よび列に配置される。上記半導体記憶装置はさらに、サ
ブアレイ間の行に配置された複数の第１の領域と、サブ
アレイ間の列に配置された複数の第２の領域とを備え
る。上記電圧制御回路は第１および第２の領域の交差領
域に配置される。
【００１９】さらに好ましくは、上記半導体記憶装置は
さらに、ロウデコーダと、ロウデコーダに接続された複
数のメインワード線と、メインワード線の各々に接続さ
れた複数のサブデコーダとを含む。上記サブアレイの各
々はさらに、サブデコーダに接続された複数のサブワー
ド線を含む。上記ブロックは第１の領域に配置される。
サブデコーダは第２の領域に配置される。
さらに、ロウデコーダと、ロウデコーダに接続された複
数のメインワード線と、メインワード線の各々に接続さ
れた複数のサブデコーダとを含む。上記サブアレイの各
々はさらに、サブデコーダに接続された複数のサブワー
ド線を含む。上記ブロックは第１の領域に配置される。
サブデコーダは第２の領域に配置される。
【００２０】上記半導体記憶装置においては、データ書
込時に接地電圧よりも高い電圧が上記第１および第２の
トランジスタのソースに供給されるので、これらトラン
ジスタはオンになりにくく、その結果、データ書込時に
出力線対からこれらトランジスタに流れ込む電流が低減
される。
込時に接地電圧よりも高い電圧が上記第１および第２の
トランジスタのソースに供給されるので、これらトラン
ジスタはオンになりにくく、その結果、データ書込時に
出力線対からこれらトランジスタに流れ込む電流が低減
される。
【００２１】また、複数のサブアレイに対応して複数の
電圧制御回路が設けられているため、上記トランジスタ
のソース電圧はデータ読出時に確実に接地電圧になり、
データ書込時に確実に接地電圧よりも高い電圧になる。
電圧制御回路が設けられているため、上記トランジスタ
のソース電圧はデータ読出時に確実に接地電圧になり、
データ書込時に確実に接地電圧よりも高い電圧になる。
【００２２】また、電圧制御回路は上記第１および第２
の領域の交差領域に配置されているため、電圧制御回路
によるレイアウト面積の増大が抑えられる。
の領域の交差領域に配置されているため、電圧制御回路
によるレイアウト面積の増大が抑えられる。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００２４】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すレイアウト図
である。
の形態１によるＤＲＡＭの全体構成を示すレイアウト図
である。
【００２５】図１を参照して、このＤＲＡＭは、メモリ
セルアレイ１０と、メモリセルアレイ１０全体にわたっ
て行に配置された複数のメインワード線ＭＷＬと、メモ
リセル１０全体にわたって列に配置された複数のコラム
選択線ＣＳＬと、メインワード線ＭＷＬに接続されたロ
ウデコーダ１２と、コラム選択線ＣＳＬに接続されたコ
ラムデコーダ１４とを備える。ロウデコーダ１２は、ロ
ウアドレス信号ＲＡＤに応答してメインワード線ＭＷＬ
を選択的に活性化する。コラムアドレスデコーダ１４
は、コラムアドレス信号ＣＡＤに応答してコラム選択線
ＣＳＬを選択的に活性化する。
セルアレイ１０と、メモリセルアレイ１０全体にわたっ
て行に配置された複数のメインワード線ＭＷＬと、メモ
リセル１０全体にわたって列に配置された複数のコラム
選択線ＣＳＬと、メインワード線ＭＷＬに接続されたロ
ウデコーダ１２と、コラム選択線ＣＳＬに接続されたコ
ラムデコーダ１４とを備える。ロウデコーダ１２は、ロ
ウアドレス信号ＲＡＤに応答してメインワード線ＭＷＬ
を選択的に活性化する。コラムアドレスデコーダ１４
は、コラムアドレス信号ＣＡＤに応答してコラム選択線
ＣＳＬを選択的に活性化する。
【００２６】また、メモリセルアレイ１０は、複数のサ
ブアレイ１６に分割される。サブアレイ１６は、行およ
び列に配置される。サブアレイ１６の行間には複数のセ
ンスアンプ領域１８が配置される。サブアレイ１６の列
間には複数のサブデコーダ領域２０が配置される。
ブアレイ１６に分割される。サブアレイ１６は、行およ
び列に配置される。サブアレイ１６の行間には複数のセ
ンスアンプ領域１８が配置される。サブアレイ１６の列
間には複数のサブデコーダ領域２０が配置される。
【００２７】図２は、図１中の４つのサブアレイ１６な
らびにそれらに隣接するセンスアンプ領域１８およびサ
ブデコーダ領域２０の詳細を示す回路ブロック図であ
る。
らびにそれらに隣接するセンスアンプ領域１８およびサ
ブデコーダ領域２０の詳細を示す回路ブロック図であ
る。
【００２８】図２を参照して、複数のサブアレイ１６に
対応して複数のセンスアンプブロック２２が設けられ
る。センスアンプブロック２２はセンスアンプ領域１８
に配置される。複数のセンスアンプブロック２２に対応
して複数の電圧制御回路２４が設けられる。電圧制御回
路２４はセンスアンプ領域１８およびサブデコーダ領域
２０の交差領域２６に配置される。
対応して複数のセンスアンプブロック２２が設けられ
る。センスアンプブロック２２はセンスアンプ領域１８
に配置される。複数のセンスアンプブロック２２に対応
して複数の電圧制御回路２４が設けられる。電圧制御回
路２４はセンスアンプ領域１８およびサブデコーダ領域
２０の交差領域２６に配置される。
【００２９】各サブアレイ１６は、行および列に配置さ
れた複数のメモリセル２８と、行に配置された複数のサ
ブワード線ＳＷＬと、列に配置された複数のビット線対
ＢＬ，／ＢＬとを含む。各メモリセル２８は、対応する
サブワード線ＳＷＬおよびビット線ＢＬまたは／ＢＬに
接続される。
れた複数のメモリセル２８と、行に配置された複数のサ
ブワード線ＳＷＬと、列に配置された複数のビット線対
ＢＬ，／ＢＬとを含む。各メモリセル２８は、対応する
サブワード線ＳＷＬおよびビット線ＢＬまたは／ＢＬに
接続される。
【００３０】各センスアンプブロック２２は、複数のビ
ット線対ＢＬ，／ＢＬに対応して設けられた複数のセン
スアンプ３０と、複数のセンスアンプ３０に対応して設
けられた複数の入力回路３２と、複数のセンスアンプ３
０に対応して設けられた複数の出力回路３４とを含む。
各センスアンプ３０は、対応するビット線対ＢＬ，／Ｂ
Ｌに接続され、そのビット線対ＢＬ，／ＢＬに生じた電
位差を増幅する。
ット線対ＢＬ，／ＢＬに対応して設けられた複数のセン
スアンプ３０と、複数のセンスアンプ３０に対応して設
けられた複数の入力回路３２と、複数のセンスアンプ３
０に対応して設けられた複数の出力回路３４とを含む。
各センスアンプ３０は、対応するビット線対ＢＬ，／Ｂ
Ｌに接続され、そのビット線対ＢＬ，／ＢＬに生じた電
位差を増幅する。
【００３１】サブデコーダ領域２０には、複数のサブワ
ード線ＳＷＬに対応して複数のサブデコーダ３６が配置
される。各メインワード線ＭＷＬには複数のサブデコー
ダ３６が接続される。各サブワード線ＳＷＬは対応する
サブデコーダ３６に接続される。サブデコーダ３６は、
メインワード線ＭＷＬの電圧およびサブデコード信号Ｓ
Ｄに応答してサブワード線ＳＷＬを選択的に活性化す
る。すなわち、このＤＲＡＭはいわゆる分割ワード線構
成（階層ワード線構成ともいう）を採用している。
ード線ＳＷＬに対応して複数のサブデコーダ３６が配置
される。各メインワード線ＭＷＬには複数のサブデコー
ダ３６が接続される。各サブワード線ＳＷＬは対応する
サブデコーダ３６に接続される。サブデコーダ３６は、
メインワード線ＭＷＬの電圧およびサブデコード信号Ｓ
Ｄに応答してサブワード線ＳＷＬを選択的に活性化す
る。すなわち、このＤＲＡＭはいわゆる分割ワード線構
成（階層ワード線構成ともいう）を採用している。
【００３２】また、各交差領域２６には、グローバルラ
イトイネーブル信号ＧＷＥおよび選択制御信号ＲＢＳに
応答してローカルライトイネーブル信号ＬＷＥを発生す
るＡＮＤ回路３８が配置される。グローバルライトイネ
ーブル信号ＧＷＥ用の信号線は、コラム選択線ＣＳＬと
平行にサブデコーダ領域２０上を走っている。選択制御
信号ＲＢＳ用の信号線はメインワード線ＭＷＬと平行に
センスアンプ領域１８上を走っている。
イトイネーブル信号ＧＷＥおよび選択制御信号ＲＢＳに
応答してローカルライトイネーブル信号ＬＷＥを発生す
るＡＮＤ回路３８が配置される。グローバルライトイネ
ーブル信号ＧＷＥ用の信号線は、コラム選択線ＣＳＬと
平行にサブデコーダ領域２０上を走っている。選択制御
信号ＲＢＳ用の信号線はメインワード線ＭＷＬと平行に
センスアンプ領域１８上を走っている。
【００３３】また、複数のセンスアンプ領域１８に対応
して複数の共通線ＣＬが配置される。共通線ＣＬは、メ
モリセルアレイ１０全体にわたってメインワード線ＭＷ
Ｌと平行にセンスアンプ領域１８上を走っている。各共
通線ＣＬは、対応するセンスアンプ領域１８上に並ぶ複
数の電圧制御回路２４に接続される。電圧制御回路２４
は、選択制御信号ＲＢＳおよびリードイネーブル信号Ｒ
Ｅに応答して接地電圧または接地電圧よりも高い所定の
電圧を共通線ＣＬに供給する。電圧制御回路２４の詳細
は後述する。
して複数の共通線ＣＬが配置される。共通線ＣＬは、メ
モリセルアレイ１０全体にわたってメインワード線ＭＷ
Ｌと平行にセンスアンプ領域１８上を走っている。各共
通線ＣＬは、対応するセンスアンプ領域１８上に並ぶ複
数の電圧制御回路２４に接続される。電圧制御回路２４
は、選択制御信号ＲＢＳおよびリードイネーブル信号Ｒ
Ｅに応答して接地電圧または接地電圧よりも高い所定の
電圧を共通線ＣＬに供給する。電圧制御回路２４の詳細
は後述する。
【００３４】図３は、図２中の各サブアレイ１６および
それに対応するセンスアンプブロック２２の詳細な構成
を示す回路図である。
それに対応するセンスアンプブロック２２の詳細な構成
を示す回路図である。
【００３５】図３を参照して、複数のビット線対ＢＬ，
／ＢＬに対応して複数のプリチャージ回路４０が設けら
れる。各プリチャージ回路４０は対応するビット線対Ｂ
Ｌ，／ＢＬに接続される。プリチャージ回路４０は、ビ
ット線イコライズ信号ＢＬＥＱに応答して、ビット線対
ＢＬ，／ＢＬを中間電圧ＶＣＣ／２にプリチャージしか
つイコライズする。中間電圧ＶＣＣ／２は、電源電圧Ｖ
ＣＣと接地電圧との間の電圧である。
／ＢＬに対応して複数のプリチャージ回路４０が設けら
れる。各プリチャージ回路４０は対応するビット線対Ｂ
Ｌ，／ＢＬに接続される。プリチャージ回路４０は、ビ
ット線イコライズ信号ＢＬＥＱに応答して、ビット線対
ＢＬ，／ＢＬを中間電圧ＶＣＣ／２にプリチャージしか
つイコライズする。中間電圧ＶＣＣ／２は、電源電圧Ｖ
ＣＣと接地電圧との間の電圧である。
【００３６】センスアンプ３０は、センスアンプ駆動信
号Ｓ２ＰおよびＳ２Ｎに応答してビット線対ＢＬ，／Ｂ
Ｌに生じた電位差を増幅する。その結果、一方のビット
線ＢＬまたは／ＢＬの電圧が電源電圧ＶＣＣに達し、当
該他方のビット線／ＢＬまたはＢＬの電圧が接地電圧に
達する。
号Ｓ２ＰおよびＳ２Ｎに応答してビット線対ＢＬ，／Ｂ
Ｌに生じた電位差を増幅する。その結果、一方のビット
線ＢＬまたは／ＢＬの電圧が電源電圧ＶＣＣに達し、当
該他方のビット線／ＢＬまたはＢＬの電圧が接地電圧に
達する。
【００３７】図２に示された各センスアンプブロック２
２は、図３に示されるように、センスアンプ３０、入力
回路３２、出力回路３４の他、入力線対ＷＩ，／ＷＩ
と、出力線対ＲＯ，／ＲＯとを含む。各入力回路３２
は、対応するビット線対ＢＬ，／ＢＬと入力線対ＷＩ，
／ＷＩとの間に接続される。各出力回路３４は、対応す
るビット線対ＢＬ，／ＢＬと出力線対ＲＯ，／ＲＯとの
間に接続される。
２は、図３に示されるように、センスアンプ３０、入力
回路３２、出力回路３４の他、入力線対ＷＩ，／ＷＩ
と、出力線対ＲＯ，／ＲＯとを含む。各入力回路３２
は、対応するビット線対ＢＬ，／ＢＬと入力線対ＷＩ，
／ＷＩとの間に接続される。各出力回路３４は、対応す
るビット線対ＢＬ，／ＢＬと出力線対ＲＯ，／ＲＯとの
間に接続される。
【００３８】各入力回路３２は、ライトゲート４２と、
書込コラム選択ゲート４４とを含む。各ライトゲート４
２は、１対のＮチャネルＭＯＳトランジスタ４２１，４
２２を含む。トランジスタ４２１のドレインはビット線
ＢＬに接続される。トランジスタ４２２のドレインはビ
ット線／ＢＬに接続される。センスアンプ領域１８上に
並ぶこれらのトランジスタ４２１，４２２のゲートには
上述したローカルライトイネーブル信号ＬＷＥが共通に
与えられる。
書込コラム選択ゲート４４とを含む。各ライトゲート４
２は、１対のＮチャネルＭＯＳトランジスタ４２１，４
２２を含む。トランジスタ４２１のドレインはビット線
ＢＬに接続される。トランジスタ４２２のドレインはビ
ット線／ＢＬに接続される。センスアンプ領域１８上に
並ぶこれらのトランジスタ４２１，４２２のゲートには
上述したローカルライトイネーブル信号ＬＷＥが共通に
与えられる。
【００３９】各書込コラム選択ゲート４４は１対のＮチ
ャネルＭＯＳトランジスタ４４１，４４２を含む。トラ
ンジスタ４４１のソースはトランジスタ４２１のドレイ
ンに接続される。トランジスタ４４１のドレインは入力
線ＷＩに接続される。トランジスタ４４２のソースはト
ランジスタ４２２のドレインに接続される。トランジス
タ４４２のドレインは入力線／ＷＩに接続される。
ャネルＭＯＳトランジスタ４４１，４４２を含む。トラ
ンジスタ４４１のソースはトランジスタ４２１のドレイ
ンに接続される。トランジスタ４４１のドレインは入力
線ＷＩに接続される。トランジスタ４４２のソースはト
ランジスタ４２２のドレインに接続される。トランジス
タ４４２のドレインは入力線／ＷＩに接続される。
【００４０】一方、各出力回路３４は、リードゲート４
６と、読出コラム選択ゲート４８とを含む。各リードゲ
ート４６は、１対のＮチャネルＭＯＳトランジスタ４６
１，４６２を含む。トランジスタ４６１のゲートはビッ
ト線ＢＬに接続される。トランジスタ４６１のソースは
共通線ＣＬに接続される。トランジスタ４６２のゲート
はビット線／ＢＬに接続される。トランジスタ４６２の
ソースは共通線ＣＬに接続される。また、各読出コラム
選択ゲート４８は、１対のＮチャネルＭＯＳトランジス
タ４８１，４８２を含む。トランジスタ４８１のソース
はトランジスタ４６１のドレインに接続される。トラン
ジスタ４８１のドレインは出力線ＲＯに接続される。ト
ランジスタ４８２のソースはトランジスタ４６２のドレ
インに接続される。トランジスタ４８２のドレインは出
力線／ＲＯに接続される。
６と、読出コラム選択ゲート４８とを含む。各リードゲ
ート４６は、１対のＮチャネルＭＯＳトランジスタ４６
１，４６２を含む。トランジスタ４６１のゲートはビッ
ト線ＢＬに接続される。トランジスタ４６１のソースは
共通線ＣＬに接続される。トランジスタ４６２のゲート
はビット線／ＢＬに接続される。トランジスタ４６２の
ソースは共通線ＣＬに接続される。また、各読出コラム
選択ゲート４８は、１対のＮチャネルＭＯＳトランジス
タ４８１，４８２を含む。トランジスタ４８１のソース
はトランジスタ４６１のドレインに接続される。トラン
ジスタ４８１のドレインは出力線ＲＯに接続される。ト
ランジスタ４８２のソースはトランジスタ４６２のドレ
インに接続される。トランジスタ４８２のドレインは出
力線／ＲＯに接続される。
【００４１】上述した４つのトランジスタ４４１，４４
２，４８１，４８２のゲートは対応するコラム選択線Ｃ
ＳＬに共通に接続される。
２，４８１，４８２のゲートは対応するコラム選択線Ｃ
ＳＬに共通に接続される。
【００４２】入力線対ＷＩ，／ＷＩにはプリチャージ回
路５０が接続される。プリチャージ回路５０は、データ
書込時以外は入力線対ＷＩ，／ＷＩを電源電圧ＶＣＣに
プリチャージする。出力線対ＲＯ，／ＲＯにはプリチャ
ージ回路５２が接続される。プリチャージ回路５２は、
データ読出時以外は出力線対ＲＯ，／ＲＯを電源電圧Ｖ
ＣＣにプリチャージする。
路５０が接続される。プリチャージ回路５０は、データ
書込時以外は入力線対ＷＩ，／ＷＩを電源電圧ＶＣＣに
プリチャージする。出力線対ＲＯ，／ＲＯにはプリチャ
ージ回路５２が接続される。プリチャージ回路５２は、
データ読出時以外は出力線対ＲＯ，／ＲＯを電源電圧Ｖ
ＣＣにプリチャージする。
【００４３】図４は、図２中の各電圧制御回路２４の詳
細な構成を示す回路図である。図４を参照して、各電圧
制御回路２４は、上述したリードイネーブル信号ＲＥお
よび選択制御信号ＲＢＳを受けるＡＮＤ回路５４と、Ａ
ＮＤ回路５４からの出力信号を受けるＣＭＯＳインバー
タ回路５６とを含む。ＣＭＯＳインバータ回路５６は、
電源ノード５８と接地ノード６０との間に接続される。
インバータ回路５６は、ＰチャネルＭＯＳトランジスタ
２４１と、ＮチャネルＭＯＳトランジスタ２４２とを含
む。インバータ回路５６はさらに、ＮチャネルＭＯＳト
ランジスタ２４３を含む。トランジスタ２４３のドレイ
ンはトランジスタ２４１のドレインに接続される。トラ
ンジスタ２４３のソースはインバータ回路５６の出力ノ
ード６２に接続される。トランジスタ２４３のゲートに
は中間電圧ＶＣＣ／２が与えられる。出力ノード６２
は、上述した共通線ＣＬに接続される。
細な構成を示す回路図である。図４を参照して、各電圧
制御回路２４は、上述したリードイネーブル信号ＲＥお
よび選択制御信号ＲＢＳを受けるＡＮＤ回路５４と、Ａ
ＮＤ回路５４からの出力信号を受けるＣＭＯＳインバー
タ回路５６とを含む。ＣＭＯＳインバータ回路５６は、
電源ノード５８と接地ノード６０との間に接続される。
インバータ回路５６は、ＰチャネルＭＯＳトランジスタ
２４１と、ＮチャネルＭＯＳトランジスタ２４２とを含
む。インバータ回路５６はさらに、ＮチャネルＭＯＳト
ランジスタ２４３を含む。トランジスタ２４３のドレイ
ンはトランジスタ２４１のドレインに接続される。トラ
ンジスタ２４３のソースはインバータ回路５６の出力ノ
ード６２に接続される。トランジスタ２４３のゲートに
は中間電圧ＶＣＣ／２が与えられる。出力ノード６２
は、上述した共通線ＣＬに接続される。
【００４４】リードイネーブル信号ＲＥおよび選択制御
信号ＲＢＳがともにＨ（論理ハイ）レベルになると、イ
ンバータ回路５６は接地電圧を出力ノード６２に供給す
る。リードイネーブル信号ＲＥまたは選択制御信号ＲＢ
ＳがＬ（論理ロー）レベルになると、インバータ回路５
６は中間電圧ＶＣＣ／２よりもトランジスタ２４３のし
きい値電圧Ｖｔｈだけ低い電圧ＶＣＣ／２−Ｖｔｈを出
力ノード６２に供給する。したがって、この電圧制御回
路２４は、データ読出時に接地電圧を共通線ＣＬに供給
し、データ書込時に接地電圧よりも高い電圧ＶＣＣ／２
−Ｖｔｈを共通線ＣＬに供給する。
信号ＲＢＳがともにＨ（論理ハイ）レベルになると、イ
ンバータ回路５６は接地電圧を出力ノード６２に供給す
る。リードイネーブル信号ＲＥまたは選択制御信号ＲＢ
ＳがＬ（論理ロー）レベルになると、インバータ回路５
６は中間電圧ＶＣＣ／２よりもトランジスタ２４３のし
きい値電圧Ｖｔｈだけ低い電圧ＶＣＣ／２−Ｖｔｈを出
力ノード６２に供給する。したがって、この電圧制御回
路２４は、データ読出時に接地電圧を共通線ＣＬに供給
し、データ書込時に接地電圧よりも高い電圧ＶＣＣ／２
−Ｖｔｈを共通線ＣＬに供給する。
【００４５】なお、このトランジスタ２４３にはセンス
アンプ３０で用いられるような比較的しきい値の低いト
ランジスタを用いるのが好ましい。
アンプ３０で用いられるような比較的しきい値の低いト
ランジスタを用いるのが好ましい。
【００４６】次に、上記のように構成されたＤＲＡＭの
読出および書込動作について説明する。まず、読出動作
について説明する。
読出および書込動作について説明する。まず、読出動作
について説明する。
【００４７】データ読出時には、リードイネーブル信号
ＲＥがＨレベルになり、グローバルライトイネーブル信
号ＧＷＥがＬレベルになる。グローバルライトイネーブ
ル信号ＧＷＥがＬレベルであるから、ローカルライトイ
ネーブル信号ＬＷＥもＬレベルになる。したがって、図
３に示されたライトゲート４２を構成するトランジスタ
４２１，４２２はすべてオフになる。
ＲＥがＨレベルになり、グローバルライトイネーブル信
号ＧＷＥがＬレベルになる。グローバルライトイネーブ
ル信号ＧＷＥがＬレベルであるから、ローカルライトイ
ネーブル信号ＬＷＥもＬレベルになる。したがって、図
３に示されたライトゲート４２を構成するトランジスタ
４２１，４２２はすべてオフになる。
【００４８】また、選択制御信号ＲＢＳは選択的に活性
化され、いずれか１つの選択制御信号ＲＢＳがＨレベル
になる。このようなＨレベルの選択制御信号ＲＢＳは、
対応するセンスアンプ領域１８上に並ぶ複数の電圧制御
回路２４に与えられる。上述したように、電圧制御回路
２４は、ともにＨレベルのリードイネーブル信号ＲＥお
よび選択制御信号ＲＢＳを受けると、接地電圧を対応す
る共通線ＣＬに供給する。したがって、図３に示された
リードゲート４６を構成するトランジスタ４６１，４６
２のソース電圧が接地電圧に固定される。
化され、いずれか１つの選択制御信号ＲＢＳがＨレベル
になる。このようなＨレベルの選択制御信号ＲＢＳは、
対応するセンスアンプ領域１８上に並ぶ複数の電圧制御
回路２４に与えられる。上述したように、電圧制御回路
２４は、ともにＨレベルのリードイネーブル信号ＲＥお
よび選択制御信号ＲＢＳを受けると、接地電圧を対応す
る共通線ＣＬに供給する。したがって、図３に示された
リードゲート４６を構成するトランジスタ４６１，４６
２のソース電圧が接地電圧に固定される。
【００４９】続いて、図１に示されたコラムデコーダ１
４によりコラム選択線ＣＳＬが選択的に活性化され、い
ずれか１つのコラム選択線ＣＳＬの電圧がＨレベルにな
る。コラム選択線ＣＳＬの電圧がＨレベルになると、対
応する読出コラム選択ゲートを構成するトランジスタ４
８１，４８２がオンになり、また、書込コラム選択ゲー
ト４４を構成するトランジスタ４４１，４４２もオンに
なる。
４によりコラム選択線ＣＳＬが選択的に活性化され、い
ずれか１つのコラム選択線ＣＳＬの電圧がＨレベルにな
る。コラム選択線ＣＳＬの電圧がＨレベルになると、対
応する読出コラム選択ゲートを構成するトランジスタ４
８１，４８２がオンになり、また、書込コラム選択ゲー
ト４４を構成するトランジスタ４４１，４４２もオンに
なる。
【００５０】その結果、ビット線対ＢＬ，ＢＬに生じた
電位差はリードゲート４６によりセンスされ、これによ
りメモリセル２８からのデータが読出コラム選択ゲート
４８を介して出力線対ＲＯ，／ＲＯに読出される。
電位差はリードゲート４６によりセンスされ、これによ
りメモリセル２８からのデータが読出コラム選択ゲート
４８を介して出力線対ＲＯ，／ＲＯに読出される。
【００５１】次に、書込動作について説明する。データ
書込時には、グローバルライトイネーブル信号ＧＷＥが
Ｈレベルになり、リードイネーブル信号ＲＥがＬレベル
になる。したがって、いずれか１つのセンスアンプ領域
１８上を走るローカルライトイネーブル信号ＬＷＥがＨ
レベルになる。Ｈレベルのローカルライトイネーブル信
号ＬＷＥが対応する複数のライトゲート４２に与えられ
ると、これらライトゲート４２を構成するトランジスタ
４２１，４２２がすべてオンになる。
書込時には、グローバルライトイネーブル信号ＧＷＥが
Ｈレベルになり、リードイネーブル信号ＲＥがＬレベル
になる。したがって、いずれか１つのセンスアンプ領域
１８上を走るローカルライトイネーブル信号ＬＷＥがＨ
レベルになる。Ｈレベルのローカルライトイネーブル信
号ＬＷＥが対応する複数のライトゲート４２に与えられ
ると、これらライトゲート４２を構成するトランジスタ
４２１，４２２がすべてオンになる。
【００５２】また、リードイネーブル信号ＲＥはＬレベ
ルであるから、上述したように電圧制御回路２４は電圧
ＶＣＣ／２−Ｖｔｈを共通線ＣＬに供給する。したがっ
て、すべてのリードゲート４６を構成するトランジスタ
４６１，４６２のソース電圧は電圧ＶＣＣ／２−Ｖｔｈ
に充電される。
ルであるから、上述したように電圧制御回路２４は電圧
ＶＣＣ／２−Ｖｔｈを共通線ＣＬに供給する。したがっ
て、すべてのリードゲート４６を構成するトランジスタ
４６１，４６２のソース電圧は電圧ＶＣＣ／２−Ｖｔｈ
に充電される。
【００５３】続いて、いずれか１つのコラム選択線ＣＳ
Ｌの電圧がＨレベルになると、対応する読出コラム選択
ゲート４８を構成するトランジスタ４８１，４８２およ
び書込コラム選択ゲート４４を構成するトランジスタ４
４１，４４２がすべてオンになる。
Ｌの電圧がＨレベルになると、対応する読出コラム選択
ゲート４８を構成するトランジスタ４８１，４８２およ
び書込コラム選択ゲート４４を構成するトランジスタ４
４１，４４２がすべてオンになる。
【００５４】したがって、入力線対ＷＩ，／ＷＩ上のデ
ータが書込コラム選択ゲート４４およびライトゲート４
２を介してビット線対ＢＬ，／ＢＬに伝達され、そのデ
ータがメモリセル２８に書込まれる。
ータが書込コラム選択ゲート４４およびライトゲート４
２を介してビット線対ＢＬ，／ＢＬに伝達され、そのデ
ータがメモリセル２８に書込まれる。
【００５５】このとき、出力線対ＲＯ，／ＲＯはプリチ
ャージ回路５２により電源電圧ＶＣＣにプリチャージさ
れているが、読出コラム選択ゲート４８もオンになるの
で、リードゲート４６を構成するトランジスタ４６１，
４６２のドレイン電圧が電源電圧ＶＣＣに達する。
ャージ回路５２により電源電圧ＶＣＣにプリチャージさ
れているが、読出コラム選択ゲート４８もオンになるの
で、リードゲート４６を構成するトランジスタ４６１，
４６２のドレイン電圧が電源電圧ＶＣＣに達する。
【００５６】そのため、もしもトランジスタ４６１，４
６２のソース電圧が接地電圧に固定されているままだと
すると、リードゲート４６は十分な電流駆動能力を有
し、対応するビット線対ＢＬ，／ＢＬに生じた電位差を
センスし、そのビット線対ＢＬ，／ＢＬ上のデータが誤
って出力線対ＲＯ，／ＲＯに読出されてしまうことにな
る。
６２のソース電圧が接地電圧に固定されているままだと
すると、リードゲート４６は十分な電流駆動能力を有
し、対応するビット線対ＢＬ，／ＢＬに生じた電位差を
センスし、そのビット線対ＢＬ，／ＢＬ上のデータが誤
って出力線対ＲＯ，／ＲＯに読出されてしまうことにな
る。
【００５７】しかしながら、データの書込時にはトラン
ジスタ４６１，４６２のソース電圧は電圧ＶＣＣ／２−
Ｖｔｈに充電されているので、リードゲート４６は電流
駆動能力をほとんど有しておらず、上記のような誤読出
が起きることはない。また、ビット線対ＢＬ，／ＢＬが
中間電圧ＶＣＣ／２にプリチャージされているときもこ
れらトランジスタ４６１，４６２がオンになることはな
い。その結果、出力線対ＲＯ，／ＲＯから読出選択ゲー
ト４８およびリードゲート４６を介して共通線ＣＬに電
流がリークし、その結果、出力線対ＲＯ，／ＲＯが放電
されてしまうことはない。
ジスタ４６１，４６２のソース電圧は電圧ＶＣＣ／２−
Ｖｔｈに充電されているので、リードゲート４６は電流
駆動能力をほとんど有しておらず、上記のような誤読出
が起きることはない。また、ビット線対ＢＬ，／ＢＬが
中間電圧ＶＣＣ／２にプリチャージされているときもこ
れらトランジスタ４６１，４６２がオンになることはな
い。その結果、出力線対ＲＯ，／ＲＯから読出選択ゲー
ト４８およびリードゲート４６を介して共通線ＣＬに電
流がリークし、その結果、出力線対ＲＯ，／ＲＯが放電
されてしまうことはない。
【００５８】以上のようにこの実施の形態１によれば、
データの書込時に読出コラム選択ゲート４８がオンにな
っても、リードゲート４６を構成するトランジスタ４６
１，４６２のソース電圧が電圧ＶＣＣ／２−Ｖｔｈに充
電されているため、誤読出が起きることはなく、また、
不要な電流がリードゲート４６を介してリークすること
もない。
データの書込時に読出コラム選択ゲート４８がオンにな
っても、リードゲート４６を構成するトランジスタ４６
１，４６２のソース電圧が電圧ＶＣＣ／２−Ｖｔｈに充
電されているため、誤読出が起きることはなく、また、
不要な電流がリードゲート４６を介してリークすること
もない。
【００５９】また、センスアンプ領域１８上を走る共通
線ＣＬの各々に複数の電圧制御回路２４が接続されてい
るため、上記トランジスタ４６１，４６２の接地電圧ま
たは電圧ＶＣＣ／２−Ｖｔｈへの充電は確実に行なわれ
る。
線ＣＬの各々に複数の電圧制御回路２４が接続されてい
るため、上記トランジスタ４６１，４６２の接地電圧ま
たは電圧ＶＣＣ／２−Ｖｔｈへの充電は確実に行なわれ
る。
【００６０】また、電圧制御回路２４は交差領域２６に
配置されているため、電圧制御回路２４の追加に伴いレ
イアウト面積が大幅に増大することはない。
配置されているため、電圧制御回路２４の追加に伴いレ
イアウト面積が大幅に増大することはない。
【００６１】［実施の形態２］図５は、電圧制御回路２
４の他の例を示す回路図である。この電圧制御回路２４
は、図４に示されたＣＭＯＳインバータ回路５６に代え
て、図５に示されるようなＣＭＯＳインバータ回路６４
を含む。このインバータ回路６４は、図４に示されたト
ランジスタ２４３に代えて、ダイオード接続されたＮチ
ャネルＭＯＳトランジスタ２４４を含む。このトランジ
スタ２４４のドレインはトランジスタ２４１のドレイン
に接続される。トランジスタ２４４のソースはこのイン
バータ回路６４の出力ノード６２に接続される。このイ
ンバータ回路６４は、中間電圧ＶＣＣ／２を受ける中間
電圧ノード６６と接地ノード６０との間に接続される。
４の他の例を示す回路図である。この電圧制御回路２４
は、図４に示されたＣＭＯＳインバータ回路５６に代え
て、図５に示されるようなＣＭＯＳインバータ回路６４
を含む。このインバータ回路６４は、図４に示されたト
ランジスタ２４３に代えて、ダイオード接続されたＮチ
ャネルＭＯＳトランジスタ２４４を含む。このトランジ
スタ２４４のドレインはトランジスタ２４１のドレイン
に接続される。トランジスタ２４４のソースはこのイン
バータ回路６４の出力ノード６２に接続される。このイ
ンバータ回路６４は、中間電圧ＶＣＣ／２を受ける中間
電圧ノード６６と接地ノード６０との間に接続される。
【００６２】リードイネーブル信号ＲＥおよび選択制御
信号ＲＢＳがともにＨレベルの場合、この電圧制御回路
２４は接地電圧を共通線ＣＬに供給する。また、リード
イネーブル信号ＲＥまたは選択制御信号ＲＢＳがＬレベ
ルの場合、この電圧制御回路２４は、中間電圧ＶＣＣよ
りもトランジスタ２４４のしきい値電圧Ｖｔｈだけ低い
電圧ＶＣＣ／２−Ｖｔｈを共通線ＣＬに供給する。
信号ＲＢＳがともにＨレベルの場合、この電圧制御回路
２４は接地電圧を共通線ＣＬに供給する。また、リード
イネーブル信号ＲＥまたは選択制御信号ＲＢＳがＬレベ
ルの場合、この電圧制御回路２４は、中間電圧ＶＣＣよ
りもトランジスタ２４４のしきい値電圧Ｖｔｈだけ低い
電圧ＶＣＣ／２−Ｖｔｈを共通線ＣＬに供給する。
【００６３】このトランジスタ２４４にも図４に示され
たトランジスタ２４３と同様に比較的しきい値の小さい
トランジスタを用いるのが好ましい。
たトランジスタ２４３と同様に比較的しきい値の小さい
トランジスタを用いるのが好ましい。
【００６４】また、上述した実施の形態では入力線対Ｗ
Ｉ，／ＷＩおよび出力線対ＲＯ，／ＲＯが複数のビット
線対に対して共通に設けられ、センスアンプ領域１８上
を走っているが、より多ビットのデータを同時に入出力
するために、少数のビット線対に対応して１つの入力線
対と１つの出力線対とを設け、これらをコラム選択線Ｃ
ＳＬと平行にサブアレイ１６上を走るように配置するこ
ともできる。
Ｉ，／ＷＩおよび出力線対ＲＯ，／ＲＯが複数のビット
線対に対して共通に設けられ、センスアンプ領域１８上
を走っているが、より多ビットのデータを同時に入出力
するために、少数のビット線対に対応して１つの入力線
対と１つの出力線対とを設け、これらをコラム選択線Ｃ
ＳＬと平行にサブアレイ１６上を走るように配置するこ
ともできる。
【００６５】また、上記実施の形態では電圧制御回路２
４がすべての交差領域２６に配置されているが、たとえ
ばメモリセルアレイ１０両端の交差領域２６のみに配置
されていてもよい。共通線ＣＬはメモリセルアレイ１０
全体にわたって配置されているからである。
４がすべての交差領域２６に配置されているが、たとえ
ばメモリセルアレイ１０両端の交差領域２６のみに配置
されていてもよい。共通線ＣＬはメモリセルアレイ１０
全体にわたって配置されているからである。
【００６６】また、上記実施の形態では共通線ＣＬはメ
モリセルアレイ１０全体にわたって配置されているが、
たとえばサブアレイ１６ごと、つまりセンスアンプブロ
ック２２ごとに分割されていてもよい。各分割された共
通線には対応する電圧制御回路２４が接続されているか
らである。
モリセルアレイ１０全体にわたって配置されているが、
たとえばサブアレイ１６ごと、つまりセンスアンプブロ
ック２２ごとに分割されていてもよい。各分割された共
通線には対応する電圧制御回路２４が接続されているか
らである。
【００６７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６８】
【発明の効果】以上のようにこの発明によれば、読出セ
ンス用のトランジスタのソースにデータ書込時に接地電
圧よりも高い電圧が供給されるため、読出コラム選択ゲ
ートがオンになっていても誤読出が起きたり、出力線対
からそれらのトランジスタにリーク電流が流れ込むこと
はない。
ンス用のトランジスタのソースにデータ書込時に接地電
圧よりも高い電圧が供給されるため、読出コラム選択ゲ
ートがオンになっていても誤読出が起きたり、出力線対
からそれらのトランジスタにリーク電流が流れ込むこと
はない。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すレイアウト図である。
体構成を示すレイアウト図である。
【図２】 図１中の４つのサブアレイならびにそれらに
隣接するセンスアンプ領域およびサブデコーダ領域の詳
細な構成を示す回路ブロック図である。
隣接するセンスアンプ領域およびサブデコーダ領域の詳
細な構成を示す回路ブロック図である。
【図３】 図２中の各サブアレイおよびそれに対応する
センスアンプブロックの詳細な構成を示す回路図であ
る。
センスアンプブロックの詳細な構成を示す回路図であ
る。
【図４】 図２中の各電圧制御回路の構成を示す回路図
である。
である。
【図５】 この発明の実施の形態２によるＤＲＡＭにお
ける各電圧制御回路の構成を示す回路図である。
ける各電圧制御回路の構成を示す回路図である。
１０ メモリセルアレイ、１２ ロウデコーダ、１４
コラムデコーダ、１６サブアレイ、１８ センスアンプ
領域、２０ サブデコーダ領域、２２ センスアンプブ
ロック、２４ 電圧制御回路、２６ 交差領域、２８
メモリセル、３０ センスアンプ、３２ 入力回路、３
４ 出力回路、３６ サブデコーダ、５６，６４ ＣＭ
ＯＳインバータ回路、５８ 電源ノード、６０ 接地ノ
ード、６６ 中間電圧ノード、４２ ライトゲート、４
４ 書込コラム選択ゲート、４６ リードゲート、４８
読出コラム選択ゲート、２４２〜２４４，４６１，４
６２ ＮチャネルＭＯＳトランジスタ、ＭＷＬ メイン
ワード線、ＣＳＬ コラム選択線、ＳＷＬ サブワード
線、ＢＬ，／ＢＬ ビット線対、ＷＩ，／ＷＩ入力線
対、ＲＯ，／ＲＯ 出力線対。
コラムデコーダ、１６サブアレイ、１８ センスアンプ
領域、２０ サブデコーダ領域、２２ センスアンプブ
ロック、２４ 電圧制御回路、２６ 交差領域、２８
メモリセル、３０ センスアンプ、３２ 入力回路、３
４ 出力回路、３６ サブデコーダ、５６，６４ ＣＭ
ＯＳインバータ回路、５８ 電源ノード、６０ 接地ノ
ード、６６ 中間電圧ノード、４２ ライトゲート、４
４ 書込コラム選択ゲート、４６ リードゲート、４８
読出コラム選択ゲート、２４２〜２４４，４６１，４
６２ ＮチャネルＭＯＳトランジスタ、ＭＷＬ メイン
ワード線、ＣＳＬ コラム選択線、ＳＷＬ サブワード
線、ＢＬ，／ＢＬ ビット線対、ＷＩ，／ＷＩ入力線
対、ＲＯ，／ＲＯ 出力線対。
Claims (9)
- 【請求項１】 メモリセルと、 前記メモリセルに接続されたビット線対と、 入力線対と、 前記入力線対と前記ビット線対との間に接続された書込
コラム選択ゲートと、 出力線対と、 前記ビット線対の一方に接続されたゲートを有する第１
のトランジスタと、 前記ビット線対の当該他方に接続されたゲートを有する
第２のトランジスタと、 前記出力線対と前記第１および第２のトランジスタのド
レインとの間に接続された読出コラム選択ゲートと、 前記読出コラム選択ゲートおよび前記書込コラム選択ゲ
ートに共通に接続されたコラム選択線と、 前記第１および第２のトランジスタのソースに、前記メ
モリセルからデータを読出すとき接地電圧を供給し、前
記メモリセルにデータを書込むとき前記接地電圧よりも
高い電圧を供給する電圧制御回路とを備える、半導体記
憶装置。 - 【請求項２】 複数のサブアレイに分割されたメモリセ
ルアレイと、 前記複数のサブアレイに対応して設けられた複数のブロ
ックと、 前記複数のブロックに対応して設けられた複数の電圧制
御回路とを備え、 前記サブアレイの各々は、 メモリセルと、 前記メモリセルに接続されたビット線対とを含み、 前記ブロックの各々は、 前記ビット線対に接続されたセンスアンプと、 入力線対と、 前記入力線対と前記ビット線対との間に接続された書込
コラム選択ゲートと、 出力線対と、 前記ビット線対の一方に接続されたゲートを有する第１
のトランジスタと、 前記ビット線対の当該他方に接続されたゲートを有する
第２のトランジスタと、 前記出力線対と前記第１および第２のトランジスタのド
レインとの間に接続された読出コラム選択ゲートと、 前記読出コラム選択ゲートおよび前記書込コラム選択ゲ
ートに共通に接続されたコラム選択線とを含み、 前記電圧制御回路は、前記第１および第２のトランジス
タのソースに、前記メモリセルからデータを読出すとき
接地電圧を供給し、前記メモリセルにデータを書込むと
き前記接地電圧よりも高い電圧を供給する、半導体記憶
装置。 - 【請求項３】 前記電圧制御回路は、 ＰおよびＮチャネルＭＯＳトランジスタを含むＣＭＯＳ
インバータ回路を含む、請求項１または請求項２に記載
の半導体記憶装置。 - 【請求項４】 前記ＣＭＯＳインバータ回路はさらに、 前記ＰチャネルＭＯＳトランジスタのドレインと前記Ｃ
ＭＯＳインバータ回路の出力ノードとの間に接続され、
電源電圧および接地電圧の間の中間電圧を受けるゲート
を有するトランジスタを含む、請求項３に記載の半導体
記憶装置。 - 【請求項５】 前記ＣＭＯＳインバータ回路は、電源ノ
ードと接地ノードとの間に接続される、請求項４に記載
の半導体記憶装置。 - 【請求項６】 前記ＣＭＯＳインバータ回路はさらに、 前記ＰチャネルＭＯＳトランジスタのドレインと前記Ｃ
ＭＯＳインバータ回路の出力ノードとの間に接続されか
つダイオード接続されたトランジスタを含む、請求項３
に記載の半導体記憶装置。 - 【請求項７】 前記ＣＭＯＳインバータ回路は、電源電
圧および接地電圧の間の中間電圧を受けるノードと接地
ノードとの間に接続される、請求項６に記載の半導体記
憶装置。 - 【請求項８】 前記複数のサブアレイは行および列に配
置され、 前記半導体記憶装置はさらに、 前記サブアレイの行間に配置された複数の第１の領域
と、 前記サブアレイの列間に配置された複数の第２の領域と
を備え、 前記電圧制御回路は前記第１および第２の領域の交差領
域に配置される、請求項２に記載の半導体記憶装置。 - 【請求項９】 前記半導体記憶装置はさらに、 ロウデコーダと、 前記ロウデコーダに接続された複数のメインワード線
と、 前記メインワード線の各々に接続された複数のサブデコ
ーダとを含み、 前記サブアレイの各々はさらに、 前記サブデコーダに接続された複数のサブワード線を含
み、 前記ブロックは前記第１の領域に配置され、 前記サブデコーダは前記第２の領域に配置される、請求
項８に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181194A JP2001014852A (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
| US09/466,480 US6137740A (en) | 1999-06-28 | 1999-12-17 | Semiconductor memory device configured with I/O separation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181194A JP2001014852A (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014852A true JP2001014852A (ja) | 2001-01-19 |
Family
ID=16096503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181194A Withdrawn JP2001014852A (ja) | 1999-06-28 | 1999-06-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6137740A (ja) |
| JP (1) | JP2001014852A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243086A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR101163035B1 (ko) * | 2009-09-04 | 2012-07-09 | 에스케이하이닉스 주식회사 | 데이터 라인 구동 회로 |
| CN108781264B (zh) * | 2016-03-30 | 2022-04-12 | 株式会社尼康 | 拍摄元件、拍摄装置以及半导体存储器 |
| CN113113075B (zh) * | 2021-06-11 | 2021-08-27 | 新华三半导体技术有限公司 | 芯片测试方法、装置、控制电路和芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2817836B2 (ja) * | 1995-11-30 | 1998-10-30 | 日本電気株式会社 | 半導体メモリ装置 |
-
1999
- 1999-06-28 JP JP11181194A patent/JP2001014852A/ja not_active Withdrawn
- 1999-12-17 US US09/466,480 patent/US6137740A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6137740A (en) | 2000-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |