JP2005259258A - 半導体メモリ装置 - Google Patents

Abstract

【課題】メモリセルのリーク電流による誤動作を防止する。
【解決手段】半導体メモリ装置は、第１ビット線及び第２ビット線と、互いに相補な２つの記憶ノードを有し、夫々の記憶ノードが各選択トランジスタを介して前記第１ビット線及び第２ビット線に接続されたメモリセルと、データ読み出しに際し予め前記第１ビット線及び第２ビット線を所定電位にチャージするプリチャージ回路と、前記第１ビット線及び第２ビット線の電位を保持する保持回路と、前記第１ビット線に接続された読み出し回路と、一方の端子が前記第２ビット線に接続され、他方の端子がグランドに接続され、前記第２ビット線から電流をリークするリーク回路とを有する。
【選択図】 図２

Description

本発明は、半導体メモリ装置に係り、特にＳＲＡＭ（Static Random Access Memory）に関する。

近年、微細加工技術の進歩とシステム性能の向上の要求とにより、半導体メモリ装置は大容量化かつ高速化が図られている。図８は、ＳＲＡＭの一例を示す回路図である。

複数のメモリセルＭＣが行方向に配置されている。前記複数のＭＣが所定数ずつ分割されて複数のサブアレイが形成されている。サブアレイには、ワード線ＷＬとローカルビット線対ＬＢＬ，／ＬＢＬとが設けられている。サブアレイのＭＣは、ローカルビット線対ＬＢＬ，／ＬＢＬと夫々対応したワード線ＷＬとに接続されている。ローカルビット線対ＬＢＬ，／ＬＢＬには、書き込み回路とプリチャージ回路とが接続されている。書き込み回路には、書き込み用グローバルビット線対ＷＧＢＬ，／ＷＧＢＬが接続されている。ローカルビット線ＬＢＬには、読み出し回路が接続されている。読み出し回路は、読み出し用グローバルビット線ＲＧＢＬに接続されている。

このように構成されたＳＲＡＭにおいて、読み出し回路は、ローカルビット線ＬＢＬのみに接続されている。このようなシングルエンド（single-end）型の読み出し回路は、読み出し用グローバルビット線の本数を削減することができる。また、メモリセルの容量と配線容量とによるビット線の容量負荷が大きくなると、読み出し動作が遅くなる。しかし図８に示したＳＲＡＭのようにローカルビット線を階層化することで、ビット線の容量負荷を削減している。

上記ＳＲＡＭにアクセスを行う場合には、ワード線を活性化する。その際、活性化されたワード線を有するサブアレイのローカルビット線のプリチャージ動作だけを不活性にするのが一般的である。これは、ワード線活性時に入力されたアドレス信号に基づいて、該当するサブアレイのエリアを選択することで行われる。

しかし、エリア選択ができない、もしくはエリアを選択する信号が遅いためＳＲＡＭが待つことができない場合がある。このような状態が発生する装置の一例をあげると、ＣＡＭ（Content Address Memory）とＳＲＡＭとを接続したＴＬＢ（Translation Lookaside Buffer）がある。ＣＡＭとＳＲＡＭとは複数のマッチ線により接続される。ＴＬＢでは、アドレス信号に基づいてＣＡＭが生成する活性信号によりワード線ＷＬが選択される。その際、エリアを選択する信号は、マッチ線を合成して作らなければならない。よって、エリア選択信号は、ワード線を選択する活性信号より遅くなる。つまり、エリア選択信号が決定されるまでＳＲＡＭは動作できず、結果としてデータ出力までの時間が遅くなってしまう。

この問題の解決として、ワード線活性の有無に関わらず、すべてのローカルビット線のプリチャージ動作を不活性にすることが考えられるが、その際ワード線が活性化しなかったエリアのローカルビット線はフローティングハイ状態になる。なおフローティングハイ状態とは、一度電源電圧Ｖccが供給されてハイレベルになった後、電源電圧Ｖccの供給が停止された状態をいう。微細化されたトランジスタではリーク電流が多くなり、またリーク源となるトランジスタが多く繋がるローカルビット線においてはさらにリーク電流が増大する。リーク電流が多く発生する場合には、フローティングハイ状態ではハイレベルを維持できず、ローカルビット線の電位がローレベルに変化して動作不良となってしまう。

この動作不良を起こさないために、ローカルビット線にハイレベルを保持するためのＰ型ＭＯＳトランジスタを付加する方法がある。図９は、ハイレベルを保持するＰ型ＭＯＳトランジスタを付加したＳＲＡＭの一例を示す回路図である。しかし、このようなＳＲＡＭでは、メモリセルのローレベル読み出しと衝突するため、読み出し速度が遅くなってしまう。

また、この種の関連技術として、何れのワード線も選択されないアドレス信号の時に、読み出しデータが不定になるのを防止する技術が開示されている（特許文献１参照）。
特開平４−１６７２９５号公報

本発明は、上記のような事情に鑑みてなされたもので、データの読み出し速度を低下することなく、メモリセルのリーク電流による誤動作を防止することができる半導体メモリ装置を提供することを目的とする。

上記目的を達成するために本発明の一視点に係る半導体メモリ装置は、第１ビット線及び第２ビット線と、互いに相補な２つの記憶ノードを有し、夫々の記憶ノードが各選択トランジスタを介して前記第１ビット線及び第２ビット線に接続されたメモリセルと、データ読み出しに際し予め前記第１ビット線及び第２ビット線を所定電位にチャージするプリチャージ回路と、前記第１ビット線及び第２ビット線の電位を保持する保持回路と、前記第１ビット線に接続された読み出し回路と、一方の端子が前記第２ビット線に接続され、他方の端子がグランドに接続され、前記第２ビット線から電流をリークするリーク回路とを含む。

本発明によれば、データの読み出し速度を低下することなく、メモリセルのリーク電流による誤動作を防止することができる半導体メモリ装置を提供することができる。

以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭ１を用いて構成されたＴＬＢ３の一例を示す全体構成図である。
ＴＬＢ３は、ＣＡＭ２と、ＳＲＡＭ１と、ＣＡＭ２とＳＲＡＭ１とを接続するマッチ線４とにより構成されている。ＳＲＡＭ１は、複数個のサブアレイを有している。サブアレイ５の構成の詳細は、後述する。サブアレイ５には、夫々ローカルビット線ＬＢＬが設けられている。またＳＲＡＭ１には、共通の読み出し用グローバルビット線ＲＧＢＬが設けられている。各ローカルビット線ＬＢＬは、読み出し用グローバルビット線ＲＧＢＬに接続されている。すなわち、ＳＲＡＭ１は、階層化されている。

ＣＡＭ２は、外部から入力されるアドレス信号に基づいてマッチ線４を活性化する。これによりマッチ線４に対応するワード線が活性化される。またＣＡＭ２は、どのエリアのサブアレイ５が選択されたかを表すエリア選択信号を生成する。このエリア選択信号は、マッチ線４を合成して生成される。

図２は、図１に示したＳＲＡＭ１内のサブアレイ５を示す回路図である。
複数のメモリセルＭＣが行方向に配置されている。サブアレイには、ワード線ＷＬとローカルビット線対ＬＢＬ，／ＬＢＬとが設けられている。サブアレイ内の複数のメモリセルＭＣは、ローカルビット線対ＬＢＬ，／ＬＢＬと、夫々対応したワード線ＷＬとに接続されている。またローカルビット線対ＬＢＬ，／ＬＢＬには、書き込み回路６とプリチャージ回路７とが接続されている。書き込み回路６には、書き込み用グローバルビット線対ＷＧＢＬ，／ＷＧＢＬが接続されている。ローカルビット線ＬＢＬには、読み出し回路８が接続されている。読み出し回路８は、読み出し用グローバルビット線ＲＧＢＬに接続されている。

読み出し回路８は、インバータ９とＮ型ＭＯＳトランジスタ（以後、ＮＭＯＳトランジスタと称す）１０とにより構成されている。インバータ９の入力端は、ローカルビット線ＬＢＬに接続されている。インバータ９の出力端は、ＮＭＯＳトランジスタ１０のゲートに接続されている。ＮＭＯＳトランジスタ１０のドレインは、ＲＧＢＬに接続されている。ＮＭＯＳトランジスタ１０のソースは、接地電圧に接続されている。なお、図２に示した読み出し回路８は一例であり、これに限定されるものではない。

ローカルビット線対ＬＢＬ，／ＬＢＬの間には、レベル保持回路１１が接続されている。レベル保持回路１１は、Ｐ型ＭＯＳトランジスタ（以後、ＰＭＯＳトランジスタと称す）１２、１３により構成されている。ＰＭＯＳトランジスタ１２のゲートは、ローカルビット線ＬＢＬに接続されている。ＰＭＯＳトランジスタ１２のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ１２のドレインは、ローカルビット線／ＬＢＬに接続されている。ＰＭＯＳトランジスタ１３のゲートは、ローカルビット線／ＬＢＬに接続されている。ＰＭＯＳトランジスタ１３のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ１３のドレインは、ローカルビット線ＬＢＬに接続されている。なお、図２に示したレベル保持回路１１は一例であり、これに限定されるものではない。

ローカルビット線／ＬＢＬと接地電位との間には、リーク回路１４が接続されている。リーク回路１４は、ＮＭＯＳトランジスタ１５により構成されている。ＮＭＯＳトランジスタ１５のドレインは、ローカルビット線／ＬＢＬに接続されている。ＮＭＯＳトランジスタ１５のソースは、接地電位に接続されている。ＮＭＯＳトランジスタ１５のゲートとソースとは、ダイオード接続されている。なお、リーク回路１４は、これに限定されるものではない。例えば抵抗器やダイオードで構成してもよい。

図３は、図２に示したメモリセルＭＣを示す回路図である。
メモリセルＭＣは、ＮＭＯＳトランジスタ１６，１７と、インバータ１８，１９とにより構成されている。インバータ１８とインバータ１９とは、夫々の入力端が夫々の出力端に接続されている。これにより、メモリセルＭＣは、２つの記憶ノードＮ１，Ｎ２を有している。ＮＭＯＳトランジスタ１６，１７のゲートはワード線ＷＬに接続されている。ＮＭＯＳトランジスタ１６のドレインは、ローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタ１６のソースは、記憶ノードＮ１に接続されている。ＮＭＯＳトランジスタ１７のドレインは、ローカルビット線／ＬＢＬに接続されている。ＮＭＯＳトランジスタ１７のソースは、記憶ノードＮ２に接続されている。

このように構成されたＳＲＡＭ１の動作を説明する。
先ずプリチャージ動作について説明する。読み出し及び書き込み動作をする前においては、ローカルビット線対ＬＢＬ，／ＬＢＬは、プリチャージ回路７により電源電圧Ｖccにプリチャージ（すなわち、ハイレベル）されている。当該サブアレイ５内のワード線が活性化されると、プリチャージ回路７は、プリチャージを不活性にする。これにより、読み出し及び書き込み動作が可能となる。プリチャージ動作の停止は、例えば上記エリア選択信号に基づいて行われる。

次に、書き込み動作について説明する。ワード線ＷＬが活性化されると、書き込み回路６は、書き込み用グローバルビット線対ＷＧＢＬ，／ＷＧＢＬに出力された相補なデータをローカルビット線対ＬＢＬ，／ＬＢＬに夫々転送する。これにより、一方のローカルビット線の電位がローレベルに遷移し、他方のローカルビット線の電位がハイレベルを維持する。これらのデータが、活性化されたワード線ＷＬに接続されているメモリセルＭＣ内に書き込まれる。

次に、読み出し動作について説明する。ワード線ＷＬが活性化されると、メモリセルＭＣに記憶されたデータがローカルビット線対ＬＢＬ，／ＬＢＬに遷移される。読み出し回路８は、ローカルビット線ＬＢＬの電位を検出し、この検出結果をＲＧＢＬに伝える。例えば、ローカルビット線ＬＢＬがローレベルの場合、ＮＭＯＳトランジスタ１０がオンすることで、接地電位（すなわちローレベル）がＲＧＢＬに遷移される。

この際、レベル保持回路１１によって、ローカルビット線のフローティングハイ状態がハイレベルに保持される。ローカルビット線対ＬＢＬ，／ＬＢＬには、相補なデータが遷移されている。よって、ローカルビット線／ＬＢＬがローレベルになると、ＰＭＯＳトランジスタ１３がオンする。これにより、ローカルビット線ＬＢＬがハイレベルに保持される。一方、ローカルビット線ＬＢＬがローレベルになると、ＰＭＯＳトランジスタ１２がオンする。これにより、ローカルビット線／ＬＢＬがハイレベルに保持される。また、レベル保持回路１１は、上記書き込み動作時にも同様に動作する。なお、書き込み回路６或いは読み出し回路８がレベル保持回路１１を備えている構成の場合には、新たにレベル保持回路１１を設ける必要はない。

次に、リーク回路１４の動作について説明する。
（１）プリチャージ活性、且つワード線不活性の場合
この場合、プリチャージ状態となり、プリチャージ回路７によりローカルビット線対ＬＢＬ，／ＬＢＬの電位が共にハイレベルにチャージされる。この時、ローカルビット線対ＬＢＬ，／ＬＢＬは、フローティングハイ状態にはなっていない。また、付加したリーク回路１４の影響で接地電位へのリーク電流が増加するが、プリチャージ回路７によるハイレベルのドライブ能力の方が強いのでローカルビット線／ＬＢＬはハイレベルを保持する。ＰＭＯＳトランジスタ１２，１３は、ゲート電位がハイレベルとなるためオフしている。

仮に、リーク回路１４のリーク電流が大きいためにローカルビット線／ＬＢＬがハイレベルを保持できなくても、ＰＭＯＳトランジスタ１３がオンすることで、ローカルビット線ＬＢＬがハイレベルを保持する。これにより、ＳＲＡＭ１は、誤動作することはない。

（２）ワード線活性、且つプリチャージ不活性の場合
この場合、ＳＲＡＭ１は書き込み動作もしくは読み出し動作となる。書き込み動作の場合は、書き込み回路６からローカルビット線対ＬＢＬ，／ＬＢＬに書き込みデータが出力される。この時、ローカルビット線対ＬＢＬ，／ＬＢＬはフローティング状態になっていない。またリーク回路１４の影響で接地電位へのリーク電流が増加するが、書き込み回路６によるドライブ能力の方が強いのでローカルビット線／ＬＢＬは書き込みデータの電位を保持する。ＰＭＯＳトランジスタ１２，１３は、書き込みデータによってどちらかのゲート電位がローレベルになり、相手側のローカルビット線をハイレベルにする（つまりクロスカップル動作が行われる）。

読み出し動作の場合は、メモリセルＭＣの記憶データがローカルビット線対ＬＢＬ，／ＬＢＬに遷移される。この時、レベル保持回路１１によるクロスカップル動作を含めると、ローカルビット線対ＬＢＬ，／ＬＢＬはフローティング状態にはなっていない。またリーク回路１４の影響で接地電位へのリーク電流が増加する。読み出し動作の場合、メモリセルＭＣのローカルビット線をドライブする能力は低い。このため、リーク回路１４を付加した状態でのローカルビット線／ＬＢＬからの総リーク電流が、メモリセルＭＣがローカルビット線ＬＢＬをローレベルにドライブするドライブ電流よりも小さくなるように設定する。

これは、サブアレイ５内のすべてのメモリセルＭＣの記憶ノードＮ２にローレベルが記憶されている場合にローカルビット線／ＬＢＬからすべてのメモリセルＭＣへリークするリーク電流と、リーク回路１４が接地電位にリークするリーク電流とを加えた総リーク電流が、１個のメモリセルＭＣがローカルビット線ＬＢＬをローレベルにドライブするドライブ電流よりも小さくなればよい。

式で表すと以下のようになる。サブアレイ５のメモリセルＭＣの個数をｍ個とする。また、ローカルビット線／ＬＢＬがフローティングハイ状態で、且つメモリセルＭＣが非選択状態で、且つ記憶ノードＮ２にローレベルを記憶している状態でのローカルビット線／ＬＢＬから１個のメモリセルＭＣへのリーク電流をＩmcleakとする。また、１個のメモリセルＭＣがローカルビット線ＬＢＬをローレベルにドライブするドライブ電流をＩldrとする。また、ローカルビット線／ＬＢＬがフローティングハイ状態でのリーク回路１４から接地電位へのリーク電流をＩleakとする。この場合、Ｉleakは、
（Ｉmcleak × ｍ） ＋ Ｉleak ＜ Ｉldr
の関係を満足する。

なお、上記関係式において、Ｉleakを固定した場合には、ローカルビット線対ＬＢＬ，／ＬＢＬに接続できるメモリセルＭＣの個数ｍを算出することも可能となる。

このようにすることで、ローカルビット線ＬＢＬは、読み出し状態を保つことができる。また、この時の読み出し時間の遅延はほとんどない。

（３）プリチャージ不活性、且つワード線不活性の場合
図２に示した読み出し回路８は、高速動作のために、ローカルビット線ＬＢＬがローレベルになると、直ちにＲＧＢＬにローレベルを伝えるように構成されている。このため、本状態（プリチャージ不活性、且つワード線不活性、つまり当該サブアレイ５不活性）に置かれたサブアレイ５は、ローカルビット線ＬＢＬを確実にハイレベルに保たねばならない。プリチャージが不活性且つワード線不活性となっているため、ローカルビット線対ＬＢＬ，／ＬＢＬはフローティングハイ状態になる。この場合、ローカルビット線対ＬＢＬ，／ＬＢＬからメモリセルＭＣ或いは接地電位へリーク電流が発生するため、ローカルビット線対ＬＢＬ，／ＬＢＬはローレベルへ向かっていく。

ＳＲＡＭ１が誤動作をしないためには、ローカルビット線ＬＢＬ（つまり読み出し回路８が接続されている側のローカルビット線）がハイレベルを保持できればよい。この場合、ローカルビット線／ＬＢＬからのリーク電流が、ローカルビット線ＬＢＬからのリーク電流よりも多くなるようにする。すなわち、ローカルビット線ＬＢＬからのリーク電流が最も多い状態（全メモリセルＭＣの記憶ノードＮ１にローレベルが記憶されている）でのローカルビット線ＬＢＬからのリーク電流より、リーク回路１４がローカルビット線／ＬＢＬからのリークするリーク電流の方が多くなるように、リーク回路１４のリーク電流を設定すればよい。

このようにすると、必ずローカルビット線ＬＢＬよりもローカルビット線／ＬＢＬの方が先にローレベルとなる。よって、レベル保持回路１１のクロスカップル動作により、ローカルビット線ＬＢＬがフローティングハイ状態から確実なハイレベルとなる。これにより、選択されていないサブアレイ５からＲＧＢＬにローレベルのデータが出力されることがなく、ＳＲＡＭ１の誤動作を防止できる。

なお、メモリセルＭＣ以外の回路によるローカルビット線からのリーク電流がある場合には、もちろんそのリーク電流を考慮してリーク回路１４のリーク電流を設定する。また、本実施形態のようにリーク回路１４をＭＯＳトランジスタで構成した場合、リーク電流の設定は、例えばＭＯＳトランジスタのサイズ（すなわち、ゲート幅Ｗ）を変更することにより行う。

以上詳述したように本実施形態では、ＳＲＡＭ１を階層化し、階層化された夫々のサブアレイ５の読み出し回路８をシングルエンド型で構成する。また、サブアレイ５に設けられたローカルビット線対ＬＢＬ，／ＬＢＬにレベル保持回路１１を備える。そして、読み出し回路８が接続されていないローカルビット線に、ローカルビット線から接地電位に電流をリークするリーク回路１４を備えるようにしている。

したがって本実施形態によれば、データの読み出し速度を低下することなく、メモリセルのリーク電流による誤動作を防止することができる。これにより、メモリセルのさらなる微細化に伴うリーク電流の増加にも十分対応可能である。

また、ローカルビット線とワード線との活性或いは不活性がどのような状態においても、ＳＲＡＭ１の誤動作を防止することができる。

（第２の実施形態）
第２の実施形態は、読み出し及び書き込み動作をする前にローカルビット線対ＬＢＬ，／ＬＢＬをハイレベルからローレベルにプリディスチャージするようにＳＲＡＭ１を構成したものである。

図４は、本発明の第２の実施形態に係るＳＲＡＭ１内のサブアレイ５を示す回路図である。
ローカルビット線対ＬＢＬ，／ＬＢＬには、プリディスチャージ回路２０が接続されている。読み出し及び書き込み動作をする前においては、ローカルビット線対ＬＢＬ，／ＬＢＬは、プリディスチャージ回路２０により接地電位にプリディスチャージ（すなわち、ローレベル）されている。当該サブアレイ５内のワード線ＷＬが活性化されると、プリディスチャージ回路２０は、プリディスチャージを不活性にする。これにより、読み出し及び書き込み動作が可能となる。

ローカルビット線ＬＢＬには、読み出し回路２１が接続されている。読み出し回路２１は、読み出し用グローバルビット線ＲＧＢＬに接続されている。読み出し回路２１は、ＮＭＯＳトランジスタ２２により構成されている。ＮＭＯＳトランジスタ２２のゲートは、ローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタ２２のドレインは、ＲＧＢＬに接続されている。ＮＭＯＳトランジスタ１０のソースは、接地電圧に接続されている。なお、図４に示した読み出し回路８は一例であり、これに限定されるものではない。

ローカルビット線対ＬＢＬ，／ＬＢＬの間には、レベル保持回路２３が接続されている。レベル保持回路２３は、ＮＭＯＳトランジスタ２４、２５により構成されている。ＮＭＯＳトランジスタ２４のゲートは、ローカルビット線ＬＢＬに接続されている。ＮＭＯＳトランジスタ２４のソースは、接地電圧に接続されている。ＮＭＯＳトランジスタ２４のドレインは、ローカルビット線／ＬＢＬに接続されている。ＮＭＯＳトランジスタ２５のゲートは、ローカルビット線／ＬＢＬに接続されている。ＮＭＯＳトランジスタ２５のソースは、接地電圧に接続されている。ＮＭＯＳトランジスタ２５のドレインは、ローカルビット線ＬＢＬに接続されている。なお、図４に示したレベル保持回路２３は一例であり、これに限定されるものではない。

ローカルビット線／ＬＢＬと接地電位との間には、リーク回路２６が接続されている。リーク回路２６は、ＰＭＯＳトランジスタ２７により構成されている。ＰＭＯＳトランジスタ２７のドレインは、ローカルビット線／ＬＢＬに接続されている。ＰＭＯＳトランジスタ２７のソースは、接地電位に接続されている。ＰＭＯＳトランジスタ２７のゲートは、電源電圧Ｖccに接続されている。なお、リーク回路２６は、これに限定されるものではない。例えば抵抗器やダイオードで構成してもよい。

図５は、図４に示したメモリセルＭＣを示す回路図である。
メモリセルＭＣは、ＰＭＯＳトランジスタ２８，２９と、インバータ１８，１９とにより構成されている。インバータ１８とインバータ１９とは、夫々の入力端が夫々の出力端に接続されている。これにより、メモリセルＭＣは、２つの記憶ノードＮ１，Ｎ２を有している。ＰＭＯＳトランジスタ２８，２９のゲートはワード線ＷＬに接続されている。ＰＭＯＳトランジスタ２８のドレインは、ローカルビット線ＬＢＬに接続されている。ＰＭＯＳトランジスタ２８のソースは、記憶ノードＮ１に接続されている。ＰＭＯＳトランジスタ２９のドレインは、ローカルビット線／ＬＢＬに接続されている。ＰＭＯＳトランジスタ２９のソースは、記憶ノードＮ２に接続されている。

このように構成されたＳＲＡＭ１は、プリチャージ動作がプリディスチャージ動作に変わっただけであり、その他は上記第１の実施形態と同様の効果を得ることができる。

したがって、プリディスチャージ動作を行うＳＲＡＭ１においても、本発明を実施可能である。

（第３の実施形態）
第３の実施形態は、各メモリセルＭＣにリーク回路を付加してＳＲＡＭ１を構成したものである。

図６は、本発明の第３の実施形態に係るＳＲＡＭ１内のサブアレイ５を示す回路図である。
図６に示したメモリセルＭＣは、リーク回路としてのＮＭＯＳトランジスタ３０を備えている。ＮＭＯＳトランジスタ３０のゲートは、接地電位に接続されている。ＮＭＯＳトランジスタ３０のソースは、記憶ノードＮ１に接続されている。ＮＭＯＳトランジスタ３０のドレインは、ローカルビット線／ＬＢＬに接続されている。サブアレイ５は、上記メモリセルＭＣを列方向に複数個備えている。

このように構成されたサブアレイ５の動作を説明する。

当該サブアレイ５は、プリチャージ不活性且つワード線不活性、つまり当該サブアレイ５が不活性の状態であるとする。この状態に置かれたサブアレイ５は、ローカルビット線ＬＢＬを確実にハイレベルに保たねばならない。プリチャージが不活性且つワード線不活性となっているため、ローカルビット線対ＬＢＬ，／ＬＢＬはフローティングハイ状態になる。この場合、ローカルビット線対ＬＢＬ，／ＬＢＬからメモリセルＭＣへリーク電流が発生するため、ローカルビット線対ＬＢＬ，／ＬＢＬはローレベルへ向かっていく。

ＳＲＡＭ１が誤動作をしないためには、ローカルビット線ＬＢＬ（つまり読み出し回路８が接続されている側のローカルビット線）がハイレベルを保てればよい。ローカルビット線ＬＢＬからメモリセルＭＣへのリーク電流が発生する場合（ローカルビット線ＬＢＬがフローティングハイ状態、記憶ノードＮ１がローレベル）には、ローカルビット線／ＬＢＬからＮＭＯＳトランジスタ３０を介してメモリセルＭＣへリーク電流が発生する。したがって、ローカルビット線／ＬＢＬは、記憶ノードＮ２がローレベルであるメモリセルＭＣによるリーク電流に加えて、記憶ノードＮ１がローレベルであるメモリセルＭＣによるリーク電流も発生する。

このように、メモリセルＭＣがＮＭＯＳトランジスタ３０を備えることで、ローカルビット線ＬＢＬよりもローカルビット線／ＬＢＬの方が先にローレベルとなる。よって、レベル保持回路１１のクロスカップル動作により、ローカルビット線ＬＢＬがフローティングハイ状態から確実なハイレベルとなる。これにより、選択されていないサブアレイ５からＲＧＢＬにローレベルのデータが出力されることがなく、ＳＲＡＭ１の誤動作を防止できる。

また、ＮＭＯＳトランジスタ３０のサイズをＮＭＯＳトランジスタ１６のサイズよりも大きく（すなわち、ゲート幅Ｗを大きく）する。このように構成すると、ＮＭＯＳトランジスタ３０の方が、ＮＭＯＳトランジスタ１６に比べて、リーク電流が増加する。よって、例えば、全てのメモリセルＭＣの記憶ノード１がローレベル且つ全てのメモリセルＭＣの記憶ノード２がハイレベルの場合であっても、ローカルビット線ＬＢＬよりもローカルビット線／ＬＢＬの方を先にローレベルにすることができる。

さらに、ＮＭＯＳトランジスタ３０とＮＭＯＳトランジスタ１６とのサイズが同じ場合でも、上記第１の実施形態で示したリーク回路１４を付加することで、メモリセルＭＣの記憶データに関わらず、ローカルビット線ＬＢＬよりもローカルビット線／ＬＢＬの方を先にローレベルにすることができる。

なお、当該サブアレイ５が上記状態（プリチャージ不活性且つワード線不活性）以外の場合は、メモリセルＭＣがＮＭＯＳトランジスタ３０を備えていない場合の動作と同様である。

以上詳述したように本実施形態によれば、データの読み出し速度を低下することなく、メモリセルのリーク電流による誤動作を防止することができる。これにより、メモリセルのさらなる微細化に伴うリーク電流の増加にも十分対応可能である。

また、ローカルビット線とワード線との活性或いは不活性がどのような状態においても、ＳＲＡＭ１の誤動作を防止することができる。

なお、ローカルビット線／ＬＢＬから電流をリークするリーク回路は、ＮＭＯＳトランジスタ３０に限定されず、抵抗器やダイオード等であってもよい。

（第４の実施形態）
第４の実施形態は、各メモリセルＭＣにリーク回路を付加してＳＲＡＭ１を構成したものである。

図７は、本発明の第４の実施形態に係るＳＲＡＭ１の主要部を示す回路図である。
ＳＲＡＭ１は、２つのサブアレイ５ａ，５ｂを備えている。サブアレイ５ａは、ローカルビット線対ＬＢＬ１，／ＬＢＬ１を備えている。サブアレイ５ｂは、ローカルビット線対ＬＢＬ２，／ＬＢＬ２を備えている。サブアレイ５ａ，５ｂ内のメモリセルＭＣは、上記第１の実施形態で示した構成と同じである。サブアレイ５ａのローカルビット線とサブアレイ５ｂのローカルビット線とは、４つのＰＭＯＳトランジスタ３１〜３４により接続されている。

具体的には、ＰＭＯＳトランジスタ３１のゲートは、ローカルビット線／ＬＢＬ２に接続されている。ＰＭＯＳトランジスタ３１のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ３１のドレインは、ローカルビット線ＬＢＬ１に接続されている。ＰＭＯＳトランジスタ３２のゲートは、ローカルビット線ＬＢＬ２に接続されている。ＰＭＯＳトランジスタ３２のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ３２のドレインは、ローカルビット線ＬＢＬ１に接続されている。

ＰＭＯＳトランジスタ３３のゲートは、ローカルビット線／ＬＢＬ１に接続されている。ＰＭＯＳトランジスタ３３のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ３３のドレインは、ローカルビット線ＬＢＬ２に接続されている。ＰＭＯＳトランジスタ３４のゲートは、ローカルビット線ＬＢＬ１に接続されている。ＰＭＯＳトランジスタ３４のソースは、電源電圧Ｖccに接続されている。ＰＭＯＳトランジスタ３４のドレインは、ローカルビット線ＬＢＬ２に接続されている。

このように構成されたＳＲＡＭ１の動作を説明する。本実施形態の読み出し回路８は、シングルエンド型である。よって、ローカルビット線ＬＢＬ１及びＬＢＬ２のうち、ワード線ＷＬが活性化されていないローカルビット線の電位をハイレベルに保てればよい。

夫々のサブアレイ５ａ，５ｂは、レベル保持回路１１を有している。よって、夫々のサブアレイ５ａ，５ｂは、一方のローカルビット線がローレベルになると、他方のローカルビット線をハイレベルに保持する。

さらに、ローカルビット線ＬＢＬ２がローレベルになると、ＰＭＯＳトランジスタ３２は、ローカルビット線ＬＢＬ１をハイレベルに保持する。また、ローカルビット線／ＬＢＬ２がローレベルになると、ＰＭＯＳトランジスタ３１は、ローカルビット線ＬＢＬ１をハイレベルに保持する。同様に、ローカルビット線ＬＢＬ１がローレベルになると、ＰＭＯＳトランジスタ３４は、ローカルビット線ＬＢＬ２をハイレベルに保持する。また、ローカルビット線／ＬＢＬ１がローレベルになると、ＰＭＯＳトランジスタ３３は、ローカルビット線ＬＢＬ１をハイレベルに保持する。

以上詳述したように本実施形態によれば、ワード線が活性化されていないサブアレイのローカルビット線をハイレベルに保持することができる。これにより、ローカルビット線がフローティングハイ状態において、リーク電流によるＳＲＡＭ１の誤動作を防止することができる。

また、複雑な制御回路を付加することがなく、簡単且つ安価な回路でリーク電流によるＳＲＡＭ１の誤動作を防止することができる。

なお、レベル保持回路１１が付加されていないＳＲＡＭにおいては、ＰＭＯＳトランジスタ１３を付加すれば、同様に実施可能である。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係るＳＲＡＭ１を用いて構成されたＴＬＢ３の一例を示す全体構成図。 図１に示したＳＲＡＭ１内のサブアレイ５を示す回路図。 図２に示したメモリセルＭＣを示す回路図。 本発明の第２の実施形態に係るＳＲＡＭ１内のサブアレイ５を示す回路図。 図４に示したメモリセルＭＣを示す回路図。 本発明の第３の実施形態に係るＳＲＡＭ１内のサブアレイ５を示す回路図。 本発明の第４の実施形態に係るＳＲＡＭ１の主要部を示す回路図。 ＳＲＡＭの一例を示す回路図。 ハイレベルを保持するＰ型ＭＯＳトランジスタを付加したＳＲＡＭの一例を示す回路図。

符号の説明

ＭＣ…メモリセル、Ｎ１，Ｎ２…記憶ノード、ＷＬ…ワード線、ＬＢＬ，／ＬＢＬ，ＬＢＬ１，／ＬＢＬ１，ＬＢＬ２，／ＬＢＬ２…ローカルビット線、ＷＧＢＬ，／ＷＧＢＬ…書き込み用グローバルビット線、ＲＧＢＬ…読み出し用グローバルビット線、Ｖcc…電源電圧、１…ＳＲＡＭ、２…ＣＡＭ、３…ＴＬＢ、４…マッチ線、５，５ａ，５ｂ…サブアレイ、６…書き込み回路、７…プリチャージ回路、８，２１…読み出し回路、９，１８，１９…インバータ、１０，１５，１６，１７，２２，２４，２５，３０…Ｎ型ＭＯＳトランジスタ、１１，２３…レベル保持回路、１２，１３，２７，２８，２９，３１，３２，３３，３４…Ｐ型ＭＯＳトランジスタ、１４，２６…リーク回路、２０…プリディスチャージ回路。

Claims (5)

1. 第１ビット線及び第２ビット線と、
   互いに相補な２つの記憶ノードを有し、夫々の記憶ノードが各選択トランジスタを介して前記第１ビット線及び第２ビット線に接続されたメモリセルと、
   データ読み出しに際し予め前記第１ビット線及び第２ビット線を所定電位にチャージするプリチャージ回路と、
   前記第１ビット線及び第２ビット線の電位を保持する保持回路と、
   前記第１ビット線に接続された読み出し回路と、
   一方の端子が前記第２ビット線に接続され、他方の端子がグランドに接続され、前記第２ビット線から電流をリークするリーク回路と、
   を具備することを特徴とする半導体メモリ装置。
2. 前記プリチャージ回路は、ハイレベルにチャージし、
   前記保持回路は、前記第１ビット線及び第２ビット線のうち、いずれか一方の電位がローレベルになった場合に、他方の電位をハイレベルに保持することを特徴とする請求項１記載の半導体メモリ装置。
3. 前記リーク回路は、前記第２ビット線からのリーク電流が前記第１ビット線からのリーク電流より多くなるように設定されることを特徴とする請求項２記載の半導体メモリ装置。
4. 前記リーク回路は、前記メモリセルが非選択状態且つ前記第１ビット線及び第２ビット線が非プリチャージ状態の場合に、前記第２ビット線から前記メモリセル及び前記グランドへのリーク電流が、前記第１ビット線から前記メモリセルへのリーク電流よりも多くなるように設定されることを特徴とする請求項３記載の半導体メモリ装置。
5. 前記リーク回路は、前記第２ビット線からのリーク電流が、前記メモリセルが前記第１ビット線をローレベルに駆動する駆動電流よりも小さくなるように設定されることを特徴とする請求項２記載の半導体メモリ装置。

Images