JP3904970B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、メモリセルアレイの大規模化を実現する回路技術に関するものである。
【0002】
【従来の技術】
図17は従来の半導体記憶装置として、コンタクト方式のマスクROMの構成を示す回路図である。コンタクト方式のマスクROMとは、メモリセルトランジスタのドレインがビット線に接続しているか、接続していないか、を記憶データの“0”及び“1”に対応させるものである。
【0003】
図17において従来の半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9から構成されている。
【0004】
メモリセルアレイ1は、N型MOSトランジスタのメモリセルM1(i,j)(i=1〜m,j=1〜n)がマトリクス状に配置されて構成される。メモリセルM1(i,j)のゲートは行方向(iの数値が同一のメモリセル)に共通に接続し、ソースはソース線GL1i(i=1〜m)に接続し、ドレインはメモリセルの記憶データが“0”の場合にビット線BL1j(j=1〜n)に接続し、メモリセルの記憶データが“1”の場合には浮遊状態にされる。従来例においては、行方向に共通に接続したゲートは行選択信号線であるワード線端子WLi(i=1〜m)に各々接続し、ソース線GL1i(i=1〜m)は接地電位としている。
【0005】
メモリセルアレイ2は、N型MOSトランジスタのメモリセルM2(i,j)(i=1〜m,j=1〜n)がマトリクス状に配置されて構成される。各メモリセルM2(i,j)のゲートは行方向(iの数値が同一のメモリセル)に共通に接続し、ソースはソース線GL2i(i=1〜m)に接続し、ドレインはメモリセルの記憶データが“0”の場合にビット線BL2j(j=1〜n)に接続し、メモリセルの記憶データが“1”の場合には浮遊状態にされる。従来例において、行方向に共通に接続したゲートはワード線端子WLi(i=1〜m)に各々接続し、ソース線GL2i(i=1〜m)は接地電位としている。
【0006】
カラムデコーダ3は、P型MOSトランジスタQ1Pj(j=1〜n)とN型MOSトランジスタQ1Nj(j=1〜n)から構成される。P型MOSトランジスタQ1Pj(j=1〜n)のソース及びN型MOSトランジスタQ1Nj(j=1〜n)のドレインは全て共通に接続し、P型MOSトランジスタQ1Pj(j=1〜n)のゲートはカラム選択信号線CLPj(j=1〜n)に各々接続し、ドレインはビット線BL1j(j=1〜n)に各々接続し、N型MOSトランジスタQ1Nj(j=1〜n)のゲートはカラム選択信号線CLNj(j=1〜n)に各々接続し、ソースはビット線BL1j(j=1〜n)に各々接続している。
【0007】
カラムデコーダ4は、P型MOSトランジスタQ2Pj(j=1〜n)とN型MOSトランジスタQ2Nj(j=1〜n)から構成される。P型MOSトランジスタQ2Pj(j=1〜n)のソース及びN型MOSトランジスタQ2Nj(j=1〜n)のドレインは全て共通に接続し、P型MOSトランジスタQ2Pj(j=1〜n)のゲートはカラム選択信号線CLPj(j=1〜n)に各々接続し、ドレインはビット線BL2j(j=1〜n)に各々接続し、N型MOSトランジスタQ2Nj(j=1〜n)のゲートはカラム選択信号線CLNj(j=1〜n)に各々接続し、ソースはビット線BL2j(j=1〜n)に各々接続している。
【0008】
プリチャージ用トランジスタ5は、P型MOSトランジスタで構成され、ゲートをプリチャージ制御信号線PCLK1に接続し、ソースを電源電位とし、ドレインをカラムデコーダ3を構成するP型MOSトランジスタQ1Pj(j=1〜n)のソース及びN型MOSトランジスタQ1Nj(j=1〜n)のドレインに接続している。
【0009】
プリチャージ用トランジスタ6は、P型MOSトランジスタで構成され、ゲートをプリチャージ制御信号線PCLK2に接続し、ソースを電源電位とし、ドレインはカラムデコーダ4を構成するP型MOSトランジスタQ2Pj(j=1〜n)のソース及びN型MOSトランジスタQ2Nj(j=1〜n)のドレインに接続している。
【0010】
読み出し回路7は、入力をプリチャージ用トランジスタ5のドレインとカラムデコーダ3を構成するP型MOSトランジスタQ1Pj(j=1〜n)のソース及びN型MOSトランジスタQ1Nj(j=1〜n)のドレインに接続し、読み出しデータ線SOUT1にデータを出力する。従来例ではメモリセルの記憶データが「0」の場合、SOUT1は「L」レベルとなり、メモリセルの記憶データが「1」の場合、SOUT1は「H」レベルになるものとする。
【0011】
読み出し回路8は、入力をプリチャージ用トランジスタ6のドレインとカラムデコーダ4を構成するP型MOSトランジスタQ2Pj(j=1〜n)のソース及びN型MOSトランジスタQ2Nj(j=1〜n)のドレインに接続し、読み出しデータ線SOUT2にデータを出力する。従来例ではメモリセルの記憶データが「0」の場合はSOUT2は「L」レベルとなり、メモリセルの記憶データが「1」の場合、SOUT2は「H」レベルになるものとする。
【0012】
出力選択回路9は、読み出しデータ線SOUT1,SOUT2及び読み出しデータ選択線SELを入力とし、出力端子DOUTにデータを出力する。従来例では読み出しデータ選択線SELが「L」レベルの場合、出力端子DOUTは読み出しデータ線SOUT1のデータを出力し、読み出しデータ選択線SELが“H”レベルの場合、出力端子DOUTは読み出しデータ線SOUT2のデータを出力するものとする。
【0013】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図18を用いて説明する。
【0014】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0015】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0016】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに遷移させる。これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0017】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0018】
【発明が解決しようとする課題】
従来の半導体記憶装置では以下の問題を有している。
【0019】
半導体記憶装置において、一本のビット線にドレインを接続しソースを接地電位とした複数のメモリセルが接続されるため、ビット線にメモリセルのオフリーク電流による定常電流が生じる。このため、ビット線に接続するメモリセルの数は、オフリーク電流による定常電流が生じても所望の電位にまでプリチャージすることが可能な数に制限されていた。
【0020】
特に近年、機器の高機能化による記憶容量の大規模化に伴い一本のビット線に接続されるメモリセルの数を増加させる必要がある中で、微細化によるトランジスタのオフリーク電流は加速的に増加して来ており、上記した問題は半導体記憶装置を実現する上で大きな課題となって来ている。
【0021】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、読み出しを行うビット線に接続されるメモリセルのオフリーク電流を低減することにより、ビット線に接続するメモリセルの数を増加させることによって記憶容量の大規模化が可能な半導体記憶装置を提供することにある。
【0022】
【課題を解決するための手段】
上記目的を達成するため、請求項1記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続する第1のインバータと第1のインバータの出力を入力に接続する第2のインバータとからなる第1のリピート回路と、
入力にソース線を接続する第3のインバータと第3のインバータの出力を入力に接続する第4のインバータとからなる第2のリピート回路とを備え、
第1のリピート回路において、第2のインバータの出力は第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第1のインバータの入力に接続するワード線と同一行のワード線に接続し、
第2のリピート回路において、第4のインバータの出力は第3のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第3のインバータの入力に接続するソース線と同一行のソース線に接続し、
第1のリピート回路と第2のリピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【0024】
請求項1記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を電源電位に制御することで、トランジスタのオフリーク電流値により一本のビット線に接続するメモリセル数を削減すること無く、多数のメモリセルを接続した場合もビット線を所望の電位までプリチャージすることが可能となるので、多数のメモリセルを接続でき、容易に半導体記憶装置の記憶容量の大規模化を実現することができる。
【0025】
請求項2記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続する第1のインバータと第1のインバータの出力を入力に接続する第2のインバータからなるリピート回路とを備え、
リピート回路において、第2のインバータの出力は第1のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第1のインバータの入力に接続するソース線と同一行のソース線に接続し、
リピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【0026】
請求項2記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0027】
請求項3記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力にソース線を接続する第1のインバータと、入力にソース線を接続し出力にワード線を接続する第2のインバータとからなるリピート回路とを備え、
第1のインバータの出力は、第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第1のインバータに接続するワード線と同一行のソース線に接続し、
第2のインバータの出力は、第2のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第2のインバータに接続するソース線と同一行のワード線に接続し、
第1のインバータと第2のインバータを、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【0028】
請求項3記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0029】
請求項4記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力のワード線と同一行のソース線を接続するインバータからなるリピート回路を備え、
インバータの入力は、該インバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
インバータの出力は、インバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、リピート回路を設けたことを特徴とするものである。
【0030】
請求項4記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0031】
請求項5記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続し出力に入力のソース線と同一行のワード線を接続するインバータからなるリピート回路を備え、
インバータの入力は、該インバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
インバータの出力は、インバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、リピート回路を設けたことを特徴とするものである。
【0032】
請求項5記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0033】
請求項6記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力のワード線と同一行のソース線を接続する第1のインバータからなる第1のリピート回路と、
入力にソース線を接続し出力に入力と同一行のワード線を接続する第2のインバータからなる第2のリピート回路とを備え、
第1のインバータの入力は、該第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第1のインバータに接続するワード線と同一行のワード線に接続し、
第1のインバータの出力は、第1のインバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第1のインバータに接続するソース線と同一行のソース線に接続し、
第2のインバータの入力は、該第2のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第2のインバータに接続するソース線と同一行のソース線に接続し、
第2のインバータの出力は、第2のインバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第2のインバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、第1のリピート回路と第2のリピート回路を設けたことを特徴とするものである。
【0034】
請求項6記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0035】
請求項7記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続したことを特徴とするものである。
【0036】
請求項7記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0037】
請求項8記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続し、
各メモリセルアレイ毎のソース電位制御回路は、ワード線に一方の入力端が接続され、他方の入力端にメモリセルアレイ選択信号が入力され、出力端がソース線に接続されるNAND回路からなることを特徴とするものである。
【0038】
請求項8記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【0057】
【発明の実施の形態】
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0058】
図1において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路10から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0059】
ソース電位制御回路10はインバータINVSi(i=1〜m)から構成され、入力はワード線端子WLi(i=1〜m)に各々接続し、出力はソース線GL1i(i=1〜m)とソース線GL2i(i=1〜m)に各々接続している。
【0060】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図2を用いて説明する。
【0061】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0062】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0063】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルにすることにより、ソース電位制御回路10を構成するインバータINVSi(i=1〜m)のうち、INVS1の出力に接続されたソース線GL11は「L」レベルにINVS2〜INVSmの出力に接続されたソース線GL12〜GL1mは「H」レベルとなる。これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0064】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0065】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線を「H」レベルとし、ビット線のプリチャージ電位と同等にすることにより、非選択のメモリセルのソースとドレインの間の電位差を縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とする。
【0066】
(第2の実施形態)
図3は本発明の第2の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0067】
図3において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路11から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0068】
ソース電位制御回路11はN型MOSトランジスタQWi(i=1〜m)から構成され、ゲートは各々ワード線端子WLi(i=1〜m)に接続し、ドレインはソース線GL1i(i=1〜m)とソース線GL2i(i=1〜m)に各々接続し、ソースは接地電位としている。
【0069】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図4を用いて説明する。
【0070】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0071】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0072】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルにすることにより、ソース電位制御回路11を構成するN型MOSトランジスタQWi(i=1〜m)のうち、トランジスタQW1はオン状態となりそのドレインに接続されたソース線GL11は「L」レベルに、トランジスタQW2〜QWmはオフ状態となりそのドレインに接続されたソース線GL12〜GL1mは浮遊状態となる。これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0073】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0074】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線は浮遊状態であるため、ビット線のプリチャージの際にソース線はオフリーク電流により一定時間充電された後、ビット線のプリチャージ電位と同等にすることにより、非選択メモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とする。
【0075】
更に、ソース電位制御を一つのトランジスタで構成できるためソース電位制御回路の小面積化が可能となる。
【0076】
(第3の実施形態)
図5は本発明の第3の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0077】
図5において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路12から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0078】
ソース電位制御回路12はインバータINVGi(i=1〜m)、N型MOSトランジスタQWVi(i=1〜m)、N型MOSトランジスタQWGi(i=1〜m)から構成される。インバータINVGi(i=1〜m)の入力はワード線端子WLi(i=1〜m)に各々接続し、出力はN型MOSトランジスタQWVi(i=1〜m)のゲートに各々接続している。N型MOSトランジスタQWVi(i=1〜m)のゲートはインバータINVGi(i=1〜m)の出力に各々接続し、ドレインは電源電位とし、ソースはソース線GL1i(i=1〜m)とソース線GL2i(i=1〜m)に各々接続している。N型MOSトランジスタQWGi(i=1〜m)のゲートはワード線端子WLi(i=1〜m)に各々接続し、ドレインはソース線GL1i(i=1〜m)とソース線GL2i(i=1〜m)に各々接続し、ソースは接地電位としている。
【0079】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図6を用いて説明する。
【0080】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0081】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0082】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに遷移させることにより、ソース電位制御回路12を構成するN型MOSトランジスタQWVi(i=1〜m)及びQWGi(i=1〜m)のうち、トランジスタQWV1はオフ状態に、トランジスタQWG1はオン状態となりソース線GL11は「L」レベルとなり、トランジスタQWV2〜QWVmはオン状態に、QWG2〜QWGmはオフ状態となり、そのドレインに接続されたソース線GL12〜GL1mは[(電源電圧)−(N型MOSトランジスタQWViの閾値電圧)]の電位となる。これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0083】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0084】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線は中間電位となり、非選択メモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位にプリチャージすることを可能とする。
【0085】
更にソース線を非選択から選択にする際、「H」レベルからの遷移ではなく中間電位から「L」レベルに遷移するため遷移時間が短縮でき、読み出しの高速化が可能となる。
【0086】
(第4の実施形態)
図7は本発明の第4の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0087】
図7において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路13、リピート回路14から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0088】
ソース電位制御回路13はインバータINVSRi(i=1〜m)から構成され、入力はワード線端子WLi(i=1〜m)に各々接続し、出力はソース線GL1i(i=1〜m)に各々接続している。
【0089】
リピート回路14はインバータINVWFi(i=1〜m)、インバータINVWSi(i=1〜m)、インバータINVSFi(i=1〜m)、インバータINVSSi(i=1〜m)から構成される。インバータINVWFi(i=1〜m)の入力はワード線端子WLi(i=1〜m)に各々接続し、出力はインバータINVWSi(i=1〜m)の入力に各々接続し、インバータINVWSi(i=1〜m)の出力はメモリセルアレイ2を構成するメモリセルM2(i,j)(i=1〜m,j=1〜n)のゲートに各々接続している。インバータINVSFi(i=1〜m)の入力はソース線GL1i(i=1〜m)に各々接続し、出力はインバータINVSSi(i=1〜m)の入力に各々接続し、インバータINVSSi(i=1〜m)の出力はメモリセルアレイ2を構成するメモリセルM2(i,j)(i=1〜m,j=1〜n)のソースに各々接続している。
【0090】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図8を用いて説明する。
【0091】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0092】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0093】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに遷移させることにより、ソース電位制御回路13においてインバータINVSR1の出力に接続されたソース線GL11は「L」レベルにINVSR2〜INVSRmの出力に接続されたソース線GL12〜GL1mは「H」レベルとなる。
【0094】
また、リピート回路14においてワード端子WLi(i=1〜m)の遷移は、インバータINVWFi(i=1〜m)とINVWSi(i=1〜m)により、同位相でメモリセルアレイ2を構成するメモリセルM2(i,j)(i=1〜m,j=1〜n)のゲートに各々入力され、ソース線GL1i(i=1〜m)の遷移はインバータINVSFi(i=1〜m)とINVSSi(i=1〜m)により、同位相でメモリセルアレイ2を構成するソース線GL2i(i=1〜m)に各々入力される。
【0095】
これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0096】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0097】
上記のように、本実施の形態によればメモリセルアレイ間にワード線の信号及びソース線の信号をバッファする回路を各々挿入することでワード線とソース線の駆動力を高められ、更に第1の実施の形態の効果に加えて、ワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることが可能となる。
【0098】
(第5の実施形態)
図9は本発明の第5の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0099】
図9において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路13、リピート回路15から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0100】
リピート回路15はインバータINVCPi(i=1〜m)、インバータINVCNi(i=1〜m)から構成される。インバータINVCPi(i=1〜m)の入力はワード線端子WLi(i=1〜m)に各々接続し、出力はソース線GL2i(i=1〜m)に各々接続している。インバータINVCNi(i=1〜m)の入力はソース線GL1i(i=1〜m)に接続し、出力はメモリセルアレイ2を構成するメモリセルM2(i,j)のゲートに各々接続している。
【0101】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作について第5の実施形態と同様にタイミング図8を用いて説明する。
【0102】
リピート回路15以外の構成は、第4の実施形態と同様であるので同一の符号を付してその説明を省略する。
【0103】
リピート回路15においてワード端子WLi(i=1〜m)の遷移は、インバータINVCPi(i=1〜m)により、逆位相でメモリセルアレイ2を構成するソース線GL2i(i=1〜m)に各々入力され、ソース線GL1i(i=1〜m)の遷移はインバータINVCNi(i=1〜m)により、逆位相でメモリセルアレイ2を構成するメモリセルM2(i,j)(i=1〜m,j=1〜n)のゲートに各々入力される。
【0104】
上記のように、本実施の形態によればメモリセルアレイ間にワード線及びソース線に一つのインバータ回路で構成されるバッファを各々挿入することで、ワード線とソース線の駆動力が高められ、更に第1の実施の形態の効果に加え、第4の実施の形態よりも少ない素子数でワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【0105】
(第6の実施形態)
図10は本発明の第6の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0106】
図10において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路13、リピート回路16から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0107】
リピート回路16はインバータINVLi(i=1〜m)から構成され、入力はワード線端子WLi(i=1〜m)に各々接続し、出力はソース線GL1i(i=1〜m)及びGL2i(i=1〜m)に各々接続している。
【0108】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図11を用いて説明する。
【0109】
リピート回路16以外の構成は、第5の実施形態と同様であるので同一の符号を付してその説明を省略する。
【0110】
リピート回路16においてワード端子WLi(i=1〜m)の遷移は、インバータINVLi(i=1〜m)により、逆位相でソース線GL1i(i=1〜m)及びソース線GL2i(i=1〜m)に各々入力される。
【0111】
上記のように、本実施の形態によればメモリセルアレイ間においてワード線とソース線の間にバッファを各々挿入することでソース線の駆動力を高められ、更に第1の実施の形態の効果に加え、第5の実施の形態より少ない素子数でソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【0112】
尚、本実施の形態ではメモリセルアレイ間にワード線を入力とし出力をソース線に接続したバッファを設けソース配線の遷移を高速化した例を記したが、ワード線の遷移を高速に行う場合は、ソース線を入力とし出力をワード線に接続することで読み出しの高速化を図ることができる。
【0113】
(第7の実施形態)
図12は本発明の第7の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0114】
図12において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路13、リピート回路17,18から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0115】
リピート回路17はインバータINVLNi(i=1〜m)から構成され、入力はソース線GL1i(i=1〜m)及び線GL2i(i=1〜m)に各々接続し、出力はワード線端子WLi(i=1〜m)に各々接続している。
【0116】
リピート回路18はインバータINVLPi(i=1〜m)から構成され、入力はワード線端子WLi(i=1〜m)に各々接続し、出力はソース線GL1i(i=1〜m)及びGL2i(i=1〜m)に各々接続している。
【0117】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作について第5の実施形態と同様にタイミング図8を用いて説明する。
【0118】
リピート回路17及びリピート回路18以外の構成は、第5の実施形態と同様であるので同一の符号を付してその説明を省略する。
【0119】
リピート回路17においてソース線GL1i(i=1〜m)の遷移は、インバータINVLNi(i=1〜m)により、逆位相でメモリセルM1(i,j)(i=1〜m,j=1〜n)及びメモリセルM2(i,j)(i=1〜m,j=1〜n)のゲートに各々入力される。
【0120】
また、リピート回路18においてワード線端子WLi(i=1〜m)の遷移は、インバータINVLPi(i=1〜m)により、逆位相でメモリセルM1(i,j)(i=1〜m,j=1〜n)及びメモリセルM2(i,j)(i=1〜m,j=1〜n)のソースに各々入力される。
【0121】
上記のように、本実施の形態によればメモリセルアレイ間においてワード線とソース線の間にバッファを各々挿入し、ソース配線を入力とし出力をワード線に接続したバッファと、ワード線を入力とし出力をソース配線に接続したバッファを一定メモリアレイ間隔で挿入することでソース線及びワード線の駆動力を高められ、更に第1の実施の形態の効果に加え、第5の実施の形態よりも少ない素子数でワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【0122】
(第8の実施形態)
図13は本発明の第8の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0123】
図13において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路19,20から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0124】
ソース電位制御回路19はNAND回路NRFi(i=1〜m)から構成され、一方の入力はソース電位制御回路選択信号線SELFを接続し、もう一方の入力にワード線端子WLi(i=1〜m)を各々接続し、出力をソース線GL1i(i=1〜m)に各々接続している。
【0125】
ソース電位制御回路20はNAND回路NRSi(i=1〜m)から構成され、一方の入力はソース電位制御回路選択信号線SELSを接続し、もう一方の入力にワード線端子WLi(i=1〜m)を各々接続し、出力をソース線GL2i(i=1〜m)に各々接続している。
【0126】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図14を用いて説明する。
【0127】
カラム選択信号線CLPj(j=1〜n)、CLNj(j=1〜n)のうち、CLP1を「L」レベルにCLP2〜CLPnを「H」レベルに遷移し、更にCLN1を「H」レベルにCLN2〜CLNnを「L」レベルに遷移することにより、カラムデコーダ3を構成するトランジスタのうち、トランジスタQ1P1とQ1N1をオン状態にし、その他のトランジスタQ1P2〜Q1PnとQ1N2〜Q1Nnをオフ状態にする。また全てのワード線端子WL1〜WLmを「L」レベルに遷移させる。
【0128】
次にプリチャージ制御信号線PCLK1をt期間「L」レベルとし、プリチャージ用トランジスタ5を一定時間オン状態にすることで、ビット線BL11を充電し「H」レベルにする。
【0129】
ビット線BL11が「H」レベルになった後、ワード線端子WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、更にソース電位制御回路選択信号SELFを「H」レベルに、SELSを「L」レベルにすることにより、ソース電位制御回路19においてNAND回路NRFi(i=1〜m)のうち、NRF1の出力に接続されたソース線GL11は「L」レベルにNRF2〜NRFmの出力に接続されたソース線GL12〜GL1mは「H」レベルとなる。また、ソース電位制御回路20においてNAND回路NRSi(i=1〜m)の出力に接続されたソース線GL2i(i=1〜m)は「H」レベルとなる。
【0130】
これによって、メモリセルM1(1,1)のドレインがビット線BL11に接続されている場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されビット線BL11は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL11に接続されてない場合はビット線BL11に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL11は「H」レベルを保持する。
【0131】
この結果、読み出し回路7はメモリセルM1(1,1)のドレインに接続されている場合、読み出しデータ線SOUT1は「L」レベルとなり、メモリセルM1(1,1)がドレインに接続されてない場合、読み出しデータ線SOUT1は「H」レベルとなる。この時、読み出しデータ選択線SELを「L」レベルにすることにより、出力選択回路9は出力端子DOUTに読み出しデータ線SOUT1と同一レベルのデータを出力する。
【0132】
上記のように、本実施の形態によれば選択されたメモリセルが配置されているメモリセルアレイで非選択のワード線端子に接続されたメモリセルのソース線を「H」レベルとし、ビット線のプリチャージ電位と同等にすることにより、非選択メモリセルソースとドレインの間の電位差を縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とすることに加え、更に選択されたメモリセルが配置されていないメモリセルアレイではソース線を「H」レベルとすることでメモリセルのソースからドレインであるビット線へ流れるオフリーク電流が削減でき低消費電力化が可能となる。
【0134】
(第9の実施形態)
図15は本発明の第9の実施形態に係る半導体記憶装置の構成を示す回路図である。
【0135】
図15において半導体記憶装置は、メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9、ソース電位制御回路21から構成されている。メモリセルアレイ1,2、カラムデコーダ3,4、プリチャージ用トランジスタ5,6、読み出し回路7,8、出力選択回路9は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0136】
ソース電位制御回路21は、インバータINVSB1及びインバータINVSB2から構成される。インバータINVSB1の入力はソース電位制御信号WSEL1に接続し、出力をソース線GL11〜GL1(m/2)及びソース線GL21〜GL2(m/2)に接続している。インバータINVSB2の入力はソース電位制御信号WSEL2に接続し、出力をソース線GL1(m/2+1)〜GL1m及びソース線GL2(m/2+1)〜GL2mに接続している。
【0137】
以上のように構成された半導体記憶装置について、メモリセルM1(1,1)のデータを読み出す動作についてタイミング図16を用いて説明する。
【0138】
ソース電位制御回路21以外の構成及び動作は第1の実施形態と同様であるので同一の符号を付してその説明を省略する。
【0139】
ソース電位制御信号WSEL1はワード線端子WL1〜WL(m/2)のいずれかが選択状態である「H」レベルの場合に「H」レベルを入力し、WL1〜WL(m/2)の全てが非選択状態である「L」レベルの場合に「L」レベルを入力する。ソース電位制御信号WSEL2はワード線端子WL(m/2+1)〜WLmのいずれかが「H」レベルの場合に「H」レベルを入力し、WL(m/2+1)〜WLmの全てが「L」レベルの場合に「L」レベルを入力するものとする。
【0140】
従って全てのワード線端子WLi(i=1〜m)が「L」レベルから、ワード線端子WL1を選択状態である「H」レベルにし、ソース電位制御信号WSEL1に「H」レベルを入力し、WSEL2に「L」レベルを入力することによって、ソース電位制御回路21を構成するインバータINVSB1の出力に接続されたソース線GL11〜GL1(m/2)は「L」レベルとなり、INVSB2の出力に接続されたソース線GL1(m/2+1)〜GL1mは「H」レベルとなる。
【0141】
上記のように、本実施の形態によれば非選択のワード線に接続された複数のメモリセルのソース線を「H」レベルとすることで、ビット線にドレインを接続し、ゲートに非選択状態のワード線を接続した複数のメモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とすることに加え、更に複数のソース線の電位を一つのインバータ回路で制御するためソース電位制御回路が少ない素子数で構成でき、小面積化が可能となる。
【0142】
【発明の効果】
請求項1記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を任意の電位に制御することで、トランジスタのオフリーク電流値により一本のビット線に接続するメモリセル数を削減すること無く、多数のメモリセルを接続した場合もビット線を所望の電位までプリチャージすることが可能となるので、多数のメモリセルを接続でき、容易に半導体記憶装置の記憶容量の大規模化を実現することができる。
【0143】
請求項2から請求項17記載の半導体記憶装置によれば、請求項1と同様な効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図2】本発明の第1の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図3】本発明の第2の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図4】本発明の第2の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図5】本発明の第3の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図6】本発明の第3の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図7】本発明の第4の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図8】本発明の第4の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図9】本発明の第5の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図10】本発明の第6の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図11】本発明の第6の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図12】本発明の第7の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図13】本発明の第8の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図14】本発明の第8の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図15】本発明の第9の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図16】本発明の第9の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図17】従来の半導体記憶装置の構成を示す回路図である。
【図18】従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
1、2 メモリセルアレイ
3、4 カラムデコーダ
5、6 プリチャージ用トランジスタ
7、8 読み出し回路
9 出力選択回路
10、11、12、13、19、20、21 ソース電位制御回路
14、15、16、17、18 リピート回路
M1、M2 メモリセルトランジスタ
WLi ワード線
GL1、GL2 ソース線
BL1j、BL2j ビット線
Claims (8)
- 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続する第1のインバータと前記第1のインバータの出力を入力に接続する第2のインバータとからなる第1のリピート回路と、
入力にソース線を接続する第3のインバータと前記第3のインバータの出力を入力に接続する第4のインバータとからなる第2のリピート回路とを備え、
前記第1のリピート回路において、前記第2のインバータの出力は前記第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、前記第1のインバータの入力に接続するワード線と同一行のワード線に接続し、
前記第2のリピート回路において、前記第4のインバータの出力は前記第3のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第3のインバータの入力に接続するソース線と同一行のソース線に接続し、
前記第1のリピート回路と前記第2のリピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続する第1のインバータと前記第1のインバータの出力を入力に接続する第2のインバータからなるリピート回路とを備え、
前記リピート回路において、前記第2のインバータの出力は前記第1のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、前記第1のインバータの入力に接続するソース線と同一行のソース線に接続し、
前記リピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続し出力に前記ソース線を接続する第1のインバータと、入力に前記ソース線を接続し出力に前記ワード線を接続する第2のインバータとからなるリピート回路とを備え、
前記第1のインバータの出力は、前記第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第1のインバータに接続するワード線と同一行のソース線に接続し、
前記第2のインバータの出力は、前記第2のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第2のインバータに接続するソース線と同一行のワード線に接続し、
前記第1のインバータと前記第2のインバータを、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力の前記ワード線と同一行のソース線を接続するインバータからなるリピート回路を備え、
前記インバータの入力は、該インバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
前記インバータの出力は、前記インバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記リピート回路を設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続し出力に入力の前記ソース線と同一行のワード線を接続するインバータからなるリピート回路を備え、
前記インバータの入力は、該インバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
前記インバータの出力は、前記インバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記リピート回路を設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続し出力に入力のワード線と同一行のソース線を接続する第1 のインバータからなる第1のリピート回路と、
入力にソース線を接続し出力に入力と同一行のワード線を接続する第2のインバータからなる第2のリピート回路とを備え、
前記第1のインバータの入力は、該第1のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第1のインバータに接続するワード線と同一行のワード線に接続し、
前記第1のインバータの出力は、前記第1のインバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第1のインバータに接続するソース線と同一行のソース線に接続し、
前記第2のインバータの入力は、該第2のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第2のインバータに接続するソース線と同一行のソース線に接続し、
前記第2のインバータの出力は、前記第2のインバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第2のインバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記第1のリピート回路と第2のリピート回路を設けたことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、前記メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
前記ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
前記ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
前記ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続したことを特徴とする半導体記憶装置。 - 複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、前記メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
前記ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
前記ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が 存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
前記ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続し、
前記各メモリセルアレイ毎のソース電位制御回路は、ワード線に一方の入力端が接続され、他方の入力端に前記メモリセルアレイ選択信号が入力され、出力端がソース線に接続されるNAND回路からなることを特徴とする半導体記憶装置。
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