JP2007035115A - 半導体記憶装置 - Google Patents

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Abstract

【課題】
スタンバイ時、および動作時における消費電力を削減しつつ、メモリ容量の大規模化が可能な半導体記憶装置を提供する。
【解決手段】
メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮｋ、が設けられる。さらに、各ソース線に接地電位よりも高く電源電位よりも低いソースバイアス電位を供給する複数のソースバイアス制御回路１２１が各ソース線に対応して設けられる。ソースバイアス制御回路１２１によって、スタンバイ期間には、前記ソースバイアス電位が供給された状態に各ソース線が制御されるとともに、アクティブ期間には、前記ソースバイアス電位が供給された状態に、読み出し対象のメモリセルとは非接続のソース線が制御される。
【選択図】 図１

Description

本発明は、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置に関し、特に、メモリセルアレイの大規模化と低消費電力化を実現する回路技術に関するものである。
読み出し専用メモリとして、例えばコンタクト方式のマスクＲＯＭが知られている。コンタクト方式のマスクＲＯＭとは、メモリセルを構成するメモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかによって、‘０’および‘１’のデータを記憶する半導体記憶装置である。
上記のコンタクト方式マスクＲＯＭでは、ビット線あたりのメモリセル数を増加させて、メモリセルアレイの大規模化を実現するため、メモリセルのオフリーク電流により定常的に生じる電流の低減が求められている。
オフリーク電流を低減できるように構成されたコンタクト方式マスクＲＯＭとしては、例えば、データを読み出す際に、読み出し対象のメモリセルとは非接続のソース線をビット線のプリチャージ電位と同等の電位にすることによって、非選択のメモリセルにおけるソースとドレイン間の電位差を小さくして、オフリーク電流を低減させるようにした半導体記憶装置９００（図２７）がある（例えば、特許文献１を参照）。
図２７は、半導体記憶装置９００の構成を示すブロック図である。図２７に示すように半導体記憶装置９００は、メモリセルアレイ９１０、ソース電位制御回路９２０、カラムデコーダ９３０、プリチャージトランジスタ９４０、読み出し回路９５０、および出力選択回路９６０を備えて構成されている。半導体記憶装置９００では、これらの構成要素のうちメモリセルアレイ９１０、カラムデコーダ９３０、プリチャージトランジスタ９４０、および読み出し回路９５０は、それぞれ複数組が設けられている。
メモリセルアレイ９１０は、複数のメモリセル９１１がｎ行×ｍ列のマトリクス状に配置されて構成されている。メモリセルアレイ９１０には、マトリクスの各行に対応してワード線（ＷＬ０〜ＷＬｎ−１）、およびソース線（ＳＮ０〜ＳＮｎ−１）が設けられている。また、メモリセルアレイ９１０には、さらに、各列に対応してビット線（ＢＬ００〜ＢＬ１ｍ−１）が設けられている。
各メモリセル９１１は、具体的にはトランジスタで構成されている。そして、各メモリセル９１１（トランジスタ）のゲートが、そのメモリセル９１１が属する行に対応したワード線に接続されている。また、各メモリセル９１１のソースノードがそのメモリセル９１１が属する行に対応したソース線に接続されている。また、各メモリセル９１１は、ドレインがそのメモリセル９１１が属する列に対応したビット線に接続されているか、接続されていないかによって‘０’、および‘１’のデータを記憶するようになっている。
ソース電位制御回路９２０は、各ワード線に対応したＮＯＴ回路９２１を備えている。ＮＯＴ回路９２１は、ワード線のレベルを反転させた信号をそのワード線に対応したソース線に供給するようになっている。例えばワード線ＷＬ０のレベルが反転した信号は、ソース線ＳＮ０に供給される。
カラムデコーダ９３０は、各ビット線に対応した複数のスイッチを備えている。それぞれのスイッチには、選択するビット線を示すカラム選択信号ＣＡ０〜ＣＡｍ−１がそれぞれ入力されている。スイッチは、入力されたカラム選択信号に応じて、選択すべきビット線をプリチャージトランジスタ９４０、および読み出し回路９５０に接続するようになっている。
プリチャージトランジスタ９４０は、プリチャージ信号（ＰＣＬＫ０、またはＰＣＬＫ１）に応じて、カラムデコーダ９３０を介して接続されたビット線をプリチャージするようになっている。
読み出し回路９５０は、カラムデコーダ９３０を介して接続されたビット線に出力されたデータを読み出して、出力選択回路９６０に出力するようになっている。
出力選択回路９６０は、選択信号ＳＥＬに応じ、２つの読み出し回路９５０が読み出したデータ（ＳＯＵＴ１、およびＳＯＵＴ２）のうちの何れか一方を選択して出力するようになっている。
上記のように構成された半導体記憶装置９００において、ワード線ＷＬ０に接続されたメモリセルからデータが読み出される場合の動作を図２８のタイミングチャートを用いて説明する。
半導体記憶装置９００では、時間Ａ以前のスタンバイ状態では、各ワード線がＬｏｗレベル（Ｌレベル）なので、全てのソース線は、Ｈｉｇｈレベル（Ｈレベル）に保持されている。
例えば、時間Ａに外部からの読み出し要求を受けて、カラム選択信号ＣＡ０が活性化されると、カラム選択信号ＣＡ０が入力されているスイッチがオンになる。これにより、ビット線ＢＬ００がプリチャージトランジスタ９４０と読み出し回路９５０とに接続される。次に、プリチャージ信号ＰＣＬＫ０が活性化されて、プリチャージトランジスタ９４０がオンになると、ビット線ＢＬ００のみがＨレベルにプリチャージされる。
そして、選択されたワード線ＷＬ０が活性化されると、ソース線ＳＮ０がＬレベルにプルダウンされる。このとき、ソース線ＳＮ０以外のソース線はＨレベルのままである。ワード線ＷＬ０によって活性化されたメモリセルにおいて、ドレインとビット線とが接続されている場合は、ソース線ＳＮ０を介して、ビット線ＢＬ００はＬレベルにプルダウンされる。また、接続されていない場合は、ビット線ＢＬ００はＨレベルにプリチャージされたままの状態に保持される。
次にビット線ＢＬ００のデータ（信号）が読み出し回路９５０によって読み出される。読み出し回路９５０の出力信号ＳＯＵＴ０は、出力選択回路９６０において選択信号ＳＥＬの立ち上がりタイミングでラッチされ、半導体記憶装置９００の外部へ出力ＤＯＵＴとして出力される。
その後、ワード線ＷＬ０がＬレベルに戻ると、ワード線ＷＬ０に接続されたメモリセル９１１のソースノードは、Ｈレベルになる。
このように半導体記憶装置９００では、読み出し要求を受けた際に、選択されたメモリセルと繋がるソース線のみがＬレベルに落とされ、非選択のメモリセルは、逆バイアス効果によってオフリーク電流が削減される。このオフリーク電流の削減は、メモリセルアレイの大規模化の実現化に対して有用である。
特開２００３−３１７４９号公報
しかしながら、上記の構成では、ソース線とワード線とが１対１に対応しているため、メモリ容量が増加すればするほど、ソース線の配置によりレイアウト面積が増大するという問題を有していた。
また、スタンバイ時に、全てのメモリセルのソースノードがＨレベルに保持されているため、メモリ容量を大きくすればするほど、微細化と相俟って、メモリセルにおけるオフリーク電流が増加し、半導体記憶装置全体としては、消費電力が増加する傾向があった。
また、オフリーク電流を削減するためのソースノードの電圧はたかだか０．１Ｖ〜０．２Ｖ程度でよいにも係わらず（６５ｎｍプロセスで、ソースノードを０．１Ｖを高くすることでオフリーク電流を２桁抑えることができる）、従来の構成では、ＶＤＤレベル、またはＶＤＤ−Ｖｔｎ（Ｖｔｎ：メモリセルを構成するＮチャンネルトランジスタ閾値電位）レベルに上げられていた。すなわち、オフリーク電流を削減するために必要以上の電力が消費されているといという問題も有していた。
本発明は、前記の問題に着目してなされたものであり、スタンバイ時、および動作時における消費電力を削減しつつ、メモリ容量の大規模化が可能な半導体記憶装置を提供することを目的としている。
前記の課題を解決するため、請求項１の発明は、
１つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
前記ビット線をプリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
前記プリチャージ信号を生成するプリチャージ信号発生回路と、
前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
を備えたことを特徴とする。
これにより、アクティブ時には、ソースバイアス電位が供給されることによる逆バイアス効果によって、メモリセルのオフリーク電流が削減される。
また、請求項２の発明は、
請求項１の半導体記憶装置であって、
前記ソース線は、前記メモリセルを構成するトランジスタと拡散層で接続されていることを特徴とする。
これにより、ソース線のために、配線層の配線リソースが消費されないようにできる。
また、請求項３の発明は、
請求項１の半導体記憶装置であって、
前記ソースバイアス制御回路は、２のべき乗単位の数のワード線に対して１つの割合で設けられていることを特徴とする。
これにより、レイアウトピッチを緩和でき、レイアウト面積を増加させずにソースバイアス制御回路を配置できる。
また、請求項４の発明は、
請求項１の半導体記憶装置であって、
さらに、前記ソースバイアス電位を発生する内部電源回路を備えたことを特徴とする。
これにより、前記ソースバイアス電位が内部電源回路によって発生する。
また、請求項５の発明は、
請求項４の半導体記憶装置であって、
前記内部電源回路は、各ソース線と１対１対応で配置されていることを特徴とする。
これにより、内部電源回路の電位を容易に管理することができる。それゆえ、容易に内部電源回路の電位を調整して、安定した電位をソース線に供給することが可能となり、半導体記憶装置の歩留まりが向上する。
また、請求項６の発明は、
請求項４の半導体記憶装置であって、
前記内部電源回路は、前記メモリセルが形成されるメモリセル基板コンタクト領域に配置されていることを特徴とする。
これにより、本来はデッドスペースであったメモリセル基板コンタクト領域が有効に利用される。すなわち、レイアウト面積を増加させずに内部電源回路を設置できる。
また、請求項７の発明は、
請求項４の半導体記憶装置であって、
前記内部電源回路は、複数のソース線に対し１つが配置されていることを特徴とする。
これにより、例えば、メモリセルアレイ単位でソースバイアス電位が供給される。
また、請求項８の発明は、
請求項１の半導体記憶装置であって、
前記ソースバイアス制御回路は、メモリアクセス要求待ちをしているスタンバイ期間に、全てのソース線を前記ソースバイアス電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする。
これにより、スタンバイ時には、電源電位よりも低いソースバイアス電位がソース線に供給されているので、従来の半導体記憶装置と比べ、消費電力を削減できる。
また、請求項９の発明は、
請求項８の半導体記憶装置であって、
前記メモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
前記ソースバイアス制御回路は、前記ソースバイアス電位を複数のレベルに設定できるものであり、前記記憶データの値を決定するコンタクト層が形成される際に、前記ソースバイアス電位のレベルが設定されるように構成されていることを特徴とする。
これにより、例えばフューズを使用したり、出力データの０と１を決めるコンタクト層を変更することで、ソースバイアス電位を複数種類に設定できる。すなわち、実デバイスの評価後に最適なバイアス値をＲＯＭデータの書き込みと同時に行えるため、半導体記憶装置の歩留まり向上やコスト削減の効果がある。
また、請求項１０の発明は、
１つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
前記ビット線をプリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
前記プリチャージ信号を生成するプリチャージ信号発生回路と、
半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するコマンドデコード回路と、
前記アクティブ信号が出力されている期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
を備えたことを特徴とする。
また、請求項１１の発明は、
請求項１０の半導体記憶装置であって、
前記ソースバイアス制御回路は、スタンバイ期間に、全てのソース線を接地電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする。
これらにより、アクティブ時には、読み出し対象のメモリセルとは非接続のソース線にのみソースバイアス電位が供給される。
また、請求項１２の発明は、
請求項１０の半導体記憶装置であって、
前記ソースバイアス制御回路は、前記プリチャージ信号に応じて、前記制御をするように構成されていることを特徴とする。
これにより、ビット線のプリチャージにあわせて、ソース線が電位制御される。それゆえ、ビット線とソース線との間でメモリセルを介してお互いに流れるオフリーク電流を削減することが可能になる。
また、請求項１３の発明は、
請求項１２の半導体記憶装置であって、
前記ソースバイアス制御回路は、前記ワード線が活性化された期間が開始するタイミングとは異なるタイミングで、前記制御をするように構成されていることを特徴とする。
これにより、例えばビット線のプリチャージ終了が終了した後に、ワード線が活性化されるようにできる。それゆえ、プリチャージ動作によって発生するノイズを原因とするメモリセルの読み出し誤動作を防止することが可能になる。
また、請求項１４の発明は、
請求項１０から請求項１３のうちの何れか１項の半導体記憶装置であって、
さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
前記ソースバイアス制御回路は、前記温度検知回路が検知した温度変化に応じ、前記ソースバイアス電位を変更するように構成されていることを特徴とする。
これにより、例えば、オフリーク電流の多い温度条件では、ソースバイアス電位が高く制御され、オフリーク電流が比較的小さい温度条件では、ソースバイアス電位が低く制御されるようにできる。すなわち、ソース線の電位制御で消費される電力を、半導体記憶装置の温度に応じて最小化することが可能になる。
また、請求項１５の発明は、
請求項１、請求項１２、および請求項１４のうちの何れか１項の半導体記憶装置であって、
前記プリチャージ電位と前記ソースバイアス電位とは、同電位であることを特徴とする。
これにより、読み出し対象のメモリセルとは異なる行のメモリセルにおけるオフリーク電流を完全に削減することが可能になる。
また、請求項１６の発明は、
１つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するコマンドデコード回路と、
前記アクティブ信号が出力されている期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態、またはハイインピーダンス状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
を備えたことを特徴とする。
また、請求項１７の発明は、
請求項１６の半導体記憶装置であって、
前記ソースバイアス制御回路は、メモリアクセス要求待ちをしているスタンバイ期間に、全てのソース線を接地電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする。
これらにより、アクティブ時には、読み出し対象のメモリセルとは非接続のソース線がハイインピーダンス状態にされるので、アクティブ時の消費電力を削減することが可能になる。
また、請求項１８の発明は、
請求項１６の半導体記憶装置であって、
さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
前記ソースバイアス制御回路は、前記アクティブ期間に、前記温度検知回路が検知した温度変化に応じ、読み出し対象のメモリセルとは非接続のソース線をハイインピーダンス状態、または前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする。
これにより、半導体記憶装置の温度に応じて、ソース線がハイインピーダンス状態、またはソースバイアス電圧が供給された状態に制御される。それゆえ、アクティブ時の消費電力を抑えつつ、かつ特性マージンをもった半導体記憶装置を提供することが可能になる。
また、請求項１９の発明は、
請求項１、請求項１０、および請求項１６のうちの何れか１項の半導体記憶装置であって、
さらに、前記ビット線に出力されたデータを保持して出力する出力回路を備え
前記コマンドデコード回路は、自己完結のタイミングで、前記アクティブ信号をリセットするように構成され、
前記出力回路は、前記アクティブ信号がリセットされたタイミングで前記ビット線に出力されたデータを保持して出力するように構成されていることを特徴とする。
これにより、ソースバイアス電位を供給する期間を最小限にすることが可能になる。すなわち、ソースバイアス電位を供給することによりメモリセル以外のパスから電流がリークする場合にも、このリークによる電力消費を最小限にすることが可能になる。また、自己完結のタイミングで、データの読み出しタイミングが制御されるので、アクセス時間を一定にすることが可能になる。
また、請求項２０の発明は、
請求項１９の半導体記憶装置であって、
前記ソースバイアス制御回路は、前記ソースバイアス電位の供給能力を複数段階に切り替える能力切り替え回路を有して、前記アクティブ期間中に、読み出し対象のメモリセルとは非接続のソース線に前記ソースバイアス電位を供給する場合に、前記供給能力を切り替えるように構成されていることを特徴とする。
また、請求項２１の発明は、
請求項２０の半導体記憶装置であって、さらに、
プリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
前記ソースバイアス制御回路は、プリチャージ期間が終了した後に１度、前記供給能力を切り替えるように構成されていることを特徴とする。
また、請求項２２の発明は、
請求項２１の半導体記憶装置であって、
前記供給能力の切り替えが行われる前の供給能力は、切り替え後の供給能力よりも大きいことを特徴とする。
これらにより、例えばアクティブ期間の開始時には、ソースバイアス電位供給能力を大きくして、なるべく早くソース線の電位を上昇させることによって、アクセス時間を短くすることが可能になる。また、ソース線の電位がソースバイアス電位まで上昇した後は、例えばソース線につながるトランジスタを介してリークするオフリーク電流を補うだけの小電流を供給するように、バイアス能力を小さくしてソースバイアス電位を供給できる。すなわち、消費電力の削減が可能になる。
また、請求項２３の発明は、
請求項２０の半導体記憶装置であって、
前記ソースバイアス制御回路は、前記アクティブ期間において、読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態にした後に、ハイインピーダンス状態に切り替えるように構成されていることを特徴とする。
これにより、プリチャージ期間に、必要なソースバイアス電位が供給された後、ソース線がハイインピーダンス状態にされるので、ソースバイアス電位供給時のみの消費電力ですむ。すなわち、消費電力の削減が可能になるとともに、オフリーク電流による読み出し誤動作も防止できる。
また、請求項２４の発明は、
請求項２０の半導体記憶装置であって、
さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
前記ソースバイアス制御回路は、前記温度検知回路が検知した温度変化に応じて、前記供給能力を切り替えるように構成されていることを特徴とする。
これにより、半導体記憶装置の温度に応じて、ソースバイアス電位の供給能力が切り替えられる。
本発明によれば、スタンバイ時、および動作時における消費電力を削減できる。
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、図１に示すようにメモリセルアレイ１１０とソースバイアス制御回路アレイ１２０とを備えて構成されている。
メモリセルアレイ１１０は、複数のメモリセル１１１がｎ行×２ｍ列のマトリクス状に配置されて構成されている。
メモリセルアレイ１１０には、前記マトリクスの各行に対応してワード線ＷＬ０〜ＷＬｎ−１が設けられている。また、メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮｋ（ただし、ｋ＝（ｎ−１）／２であり、ｎ−１は、２のべき乗である。）が設けられている。例えば、ソース線ＳＮ０は、図１に示すように、ワード線ＷＬ０とＷＬ１とに対応して設けられている。また、メモリセルアレイ１１０には、各列に対応してビット線ＢＬ００〜ＢＬ１ｍ−１が設けられている。
各メモリセル１１１は、具体的にはＮチャンネルトランジスタで構成されている。そして、各メモリセル１１１（Ｎチャンネルトランジスタ）のゲートが、そのメモリセル１１１が属する行に対応したワード線に接続されている。
また、メモリセル１１１のソースノードは、そのメモリセルが属する行に対応したソース線に接続されている。例えば、ワード線ＷＬ０に対応するメモリセル、およびワード線ＷＬ１に対応するメモリセルにおけるソースノードは、ソース線ＳＮ０に共通に接続される。すなわち、ソース線は、隣り合う２行分のメモリセルにおけるソースノードを共通に接続するようになっている。
また、各メモリセル１１１は、そのメモリセル１１１が属する列に対応したビット線に、ドレインが接続されているか、接続されていないかによって、‘０’、および‘１’のデータを記憶するようになっている。
上記のようなメモリセルアレイ１１０は、半導体基板上では、例えば図２に示すようにレイアウトされる。図２は、メモリセルアレイ１１０における４つのメモリセル１１２の部分を示している。この例では、ワード線ＷＬ０〜ＷＬ１、ビット線ＢＬ００〜ＢＬ０１、およびソース線ＳＮ０が配線層に設けられ、これらの配線とメモリセルとがコンタクト１１２ａで接続されている。このように、ソース線を互いに隣り合う２行分のメモリセルにおけるソースノードを共通に接続するようにレイアウトしたことで、各行ごとにソース線を設けた場合と比べ、メモリセルアレイのレイアウト面積を１５％小さくすることができた。
また、４つのメモリセル１１２は、例えば図３に示すようにレイアウトしてもよい。図３の例は、ソースノードを拡散層で接続する例である。これにより、ソースノードを共通に接続するために使用されていた配線リソースを削減することが可能になる。また、消費される配線リソースを削減できない場合でも、拡散層で共通に接続することで配線層から落とされるコンタクト不良が原因で起こるメモリセル不良のリスクを最小限にすることができる。
ソースバイアス制御回路アレイ１２０には、各ソース線に対応して複数のソースバイアス制御回路１２１が設けられている。
ソースバイアス制御回路１２１は、前記２行分のメモリセルに対応する各ワード線の電位に応じて、そのソース線の電位を制御するようになっている。例えばソース線ＳＮ０は、ワード線ＷＬ０の電位とＷＬ１の電位とに応じて、電位が制御される。
ソースバイアス制御回路１２１は、具体的には、図４に示すようにＯＲ回路１２１ａ、Ｐチャンネルトランジスタ１２１ｂ、Ｎチャンネルトランジスタ１２１ｃを備えて構成されている。なお、図４は、ソースバイアス制御回路１２１がワード線ＷＬ０・ＷＬ１、およびソース線ＳＮ０と接続されている例である。
Ｐチャンネルトランジスタ１２１ｂのドレイン端子には、各ソース線と１対１対応で配置された内部電源回路から所定の電位が供給されている。
ソースバイアス制御回路１２１がこのように構成されることによって、ＯＲ回路１２１ａに接続された２つのワード線（この例ではＷＬ０とＷＬ１）の何れかがＨｉｇｈレベル（ＶＤＤレベル）になると、Ｐチャンネルトランジスタ１２１ｂがオフ、かつＮチャンネルトランジスタ１２１ｃがオンになる。その結果、ソース線（この例ではＳＮ０）がＶＳＳレベル（接地電位）になる。また、前記２つのワード線の何れもがＬｏｗレベルになると、Ｐチャンネルトランジスタ１２１ｂがオン、かつＮチャンネルトランジスタ１２１ｃがオフになる。その結果、内部電源回路からソース線に電位（ソースバイアス電位）が供給される。ソース線にソースバイアス電位が供給されると、逆バイアス効果によってメモリセルのオフリーク電流が削減される。
ソースバイアス電位、すなわち内部電源回路が供給する電位を、例えば半導体記憶装置１００の電源電位ＶＤＤやＶＤＤ−Ｖｔｎ（Ｖｔｎは、メモリセルを構成するトランジスタの閾値電位）にすれば、オフリーク電流をほぼなくすことができる。しかし、このような電圧では、ソース線に電位を供給するための消費電力が大きくなってしまう。そこで、以下の実施形態においては、ソースバイアス電位は、ソース線に電位を供給することによる消費電力の増加と、オフリークを防止することによる消費電力低減とのバランスを考慮して設定する。例えば、６５ｎｍプロセスによる半導体記憶装置では、０．１Ｖ〜０．２Ｖ程度の電位を供給する。これにより、オフリーク電流を２桁抑えることができる。
内部電源回路は、半導体基板上では、例えば図５に示すように、ワード線群とワード線群との間のメモリセル基板コンタクト領域に配置すれば、本来はデッドスペースであったメモリセル基板コンタクト領域が有効に利用される。すなわち、レイアウト面積を増加させずに内部電源回路を設置できる。この配置例では、内部電源回路は、ソース線と１対１対応で配置されているので、内部電源回路の電位を容易に管理することができる。すなわち、容易に内部電源回路の電位を調整して、安定した電位をソース線に供給することが可能となり、半導体記憶装置の歩留まりが向上する。
なお、内部電源回路は、必ずしも１つのソース線と１対１対応で設けなくてもよい。例えば図６に示すように、メモリセルアレイ単位で内部電源回路を設け、メモリアレイ内のソースバイアス制御回路１２１にまとめて電位を供給するようにしてもよい。
上記のように構成された半導体記憶装置１００において、ワード線ＷＬ０に接続されたメモリセルからデータが読み出された後、ワード線ＷＬ１に接続されたメモリセルからデータが読み出される場合の動作を図７のタイミングチャートを用いて説明する。
図７に示す時間Ａ以前では、半導体記憶装置１００はスタンバイ状態（メモリアクセス要求待ちをしている状態）である。スタンバイ状態では、ワード線ＷＬ０およびＷＬ１の電位は、Ｌｏｗレベル（ＶＳＳレベル）に、またソース線ＳＮ０の電位は前記ソースバイアス電位になっている。
時間Ａに、ワード線ＷＬ０にＨｉｇｈレベル（ＶＤＤレベル）の電位が供給されて活性化されると、ソースバイアス制御回路１２１は、ソース線ＳＮ０の電位をＶＳＳレベルにする。そして、データは、ワード線ＷＬ０が活性化されている間に、メモリセルから読み出される。
このとき、ソース線ＳＮ０以外のソース線の電位は、前記ソースバイアス電位に保持されたままなので、ソース線ＳＮ０以外のソース線に接続されているメモリセルでは、逆バイアス効果によって、オフリーク電流が削減される。
その後、ワード線ＷＬ０がＬｏｗレベルにリセットされると、ソース線ＳＮ０の電位は、再び前記ソースバイアス電位になる。
次に、時間Ｂにワード線ＷＬ１が活性化されると、ソースバイアス制御回路１２１によってソース線ＳＮ０の電位がＶＳＳレベルにされ、データの読み出しが行われる。その後、ワード線ＷＬ１がＬｏｗレベルにリセットされると、ソース線ＳＮ０の電位は、再び前記ソースバイアス電位になる。
上記のように本実施形態によれば、スタンバイ時には、電源電位ＶＤＤやＶＤＤ−Ｖｔｎよりも低い電位のソースバイアス電位が供給されているので、従来の半導体記憶装置と比べ、消費電力を削減できる。また、アクティブ時（メモリセルからデータを読み出すための動作が行われる期間）には、逆バイアス効果によってメモリセルのオフリーク電流を削減できる。
また、ソース線を互いに隣り合う２つの行単位で共通に配置するので、ソース線の負荷容量の合計が減少し、これによっても消費電力の削減が可能になる。
また、メモリ動作時には、活性化されたワード線に対応したソース線しか動かないので、ノイズの低減や電源電位の変動を抑制できる。
また、上記のようにソース線が配置されることによって、例えば、ワード線ＷＬ０やＷＬ１などのプリデコード信号などを用いて、ソース線の電位制御を容易に行うことができる。さらに、２のべき乗本のワード線に対して１つのソースバイアス制御回路１２１を配置するだけですむため、レイアウトピッチを緩和でき、レイアウト面積削減に効果的である。
なお、本実施形態では、例えばフューズを使用したり、出力データの０と１を決めるコンタクト層を変更することで、ソースノードの電位を複数種類に設定できる。これにより、実デバイスの評価後に最適なバイアス値をＲＯＭデータの書き込みと同時に行えるため、歩留まり向上やコスト削減の効果がある。
《発明の実施形態２》
半導体記憶装置がアクティブな期間にのみ前記ソースバイアス電位が供給される例を説明する。
図８は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。なお、以下の実施形態や変形例において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
半導体記憶装置２００は、半導体記憶装置１００と比べ、ソースバイアス制御回路アレイ１２０に代えてソースバイアス制御回路アレイ２２０を備えている点、さらにコマンドデコーダ２３０が追加されている点が異なっている。
ソースバイアス制御回路アレイ２２０は、各ソース線に対応した複数のソースバイアス制御回路２２１が設けられている。
ソースバイアス制御回路２２１は、前記２行分のメモリセルに対応する各ワード線の電位、およびコマンドデコーダ２３０が出力するメモリ活性化信号ＡＣＴ（後述）に応じて、そのソース線の電位を制御するようになっている。ソースバイアス制御回路２２１は、具体的には、図９に示すように構成される。
ソースバイアス制御回路２２１がこのように構成されることによって、２つのワード線の何れもがＬｏｗレベルで、かつメモリ活性化信号ＡＣＴがＨｉｇｈレベルの場合にのみソース線に前記ソースバイアス電位が供給され、それ以外の場合は、ソース線がＶＳＳレベルになる。
コマンドデコーダ２３０は、半導体記憶装置２００の外部から入力された外部信号ＮＣＥと、半導体記憶装置２００の動作の基準となる外部クロック信号ＣＬＫとに応じて、メモリ活性化信号ＡＣＴを発生するようになっている。具体的には、図１０に示すように、外部信号ＮＣＥが立ち下がった後に外部クロック信号ＣＬＫが立ち上がると、メモリ活性化信号ＡＣＴが立ち上がり、その後外部クロック信号ＣＬＫの立ち下がりエッジで、メモリ活性化信号ＡＣＴが立ち下がるようになっている。
また、半導体記憶装置２００では、メモリ活性化信号ＡＣＴを基準に選択されたワード線が活性化されるようになっている。例えば、ワード線ＷＬ０が選択された場合には、図１０に示すように、メモリ活性化信号ＡＣＴが立ち上がるとワード線ＷＬ０がＨｉｇｈレベルになり、メモリ活性化信号ＡＣＴが立ち下がるとワード線ＷＬ０がＬｏｗレベルになる。
上記のように構成された半導体記憶装置２００では、スタンバイ時には、全てのソース線が接地電位（ＶＳＳレベル）に設定される。
また、動作時には、コマンドデコーダ２３０からＨｉｇｈレベルのメモリ活性化信号ＡＣＴが出力される。その後、メモリ活性化信号ＡＣＴを基準信号として、外部から入力されたアドレス信号によって、例えばワード線ＷＬ０がＨｉｇｈレベルになると、ソース線ＳＮ０の電位は、ＶＳＳレベルに保持される。
一方、残りの全てのソース線は、メモリ活性化信号ＡＣＴがＨｉｇｈレベルなので、内部電源回路から前記ソースバイアス電位が供給される。その後、コマンドデコーダ２３０によってメモリ活性化信号ＡＣＴがＬｏｗレベルにリセットされると、その立ち下がり信号を受けて、ワード線ＷＬ０がＬｏｗレベルにリセットされる。同時に、前記ソースバイアス電位が供給されていたソース線の電位はＶＳＳレベルになる。
上記のように本実施形態によれば、スタンバイ時には、全てのソース線が接地電位に設定され、アクティブ時には、読み出し対象のメモリセルとは非接続のソース線にのみ前記ソースバイアス電位が供給される。したがって、スタンバイ時におけるオフリーク電流による定常電流を削減することが可能になる。
また、アクセスされるメモリセルにつながるソース線はＬｏｗレベルのままで、全く電位変化がないので、アクセス速度の高速化が可能になる。
《発明の実施形態２の変形例１》
図１１に示すように、半導体記憶装置２００のソースバイアス制御回路２２１に代えて、ソースバイアス制御回路２２２を備えて構成してもよい。
図１１では、図１や図８で記載が省略されていたカラムデコーダ２４０、プリチャージ発生回路２５０、およびプリチャージトランジスタ２６０も図示されている。
カラムデコーダ２４０は、選択するビット線を示すカラム選択信号ＣＡ０〜ＣＡｍ−１が接続されている。本変形例においては、通常は全てのカラム選択信号（ＣＡ０〜ＣＡｍ−１）は、Ｈｉｇｈレベル（活性化状態）であり、メモリセルがアクセスされる際に、選択するビット線に対応するカラム選択信号がＬｏｗレベル（非活性化状態）になる。カラムデコーダ２４０は、活性化状態のカラム選択信号に対応したビット線をプリチャージトランジスタ２６０と接続するようになっている。
プリチャージ発生回路２５０は、メモリ活性化信号ＡＣＴに応じて、ビット線のプリチャージを制御するプリチャージ信号ＰＲを出力するようになっている。具体的には、メモリ活性化信号ＡＣＴがＨｉｇｈレベルに立ち上がったタイミングで一定期間（ビット線のプリチャージに必要な時間）だけＬｏｗレベルのプリチャージ信号ＰＲを出力し、自己完結で、プリチャージ信号ＰＲをＨｉｇｈレベルに戻すようになっている。なお、プリチャージ信号ＰＲについては、プリチャージ信号ＰＲがＬｏｗレベルになることを活性化、また、Ｈｉｇｈレベルになることをリセットまたは非活性化ともいう。
プリチャージ発生回路２５０から出力されたプリチャージ信号ＰＲは、プリチャージトランジスタ２６０（Ｐチャンネルトランジスタ）のゲート端子に入力されるようになっている。これにより、プリチャージ信号ＰＲがＬｏｗレベルの場合には、カラムデコーダ２４０によってプリチャージトランジスタ２６０と接続されたビット線がプリチャージされる。
ソースバイアス制御回路２２２は、メモリ活性化信号ＡＣＴおよびプリチャージ信号ＰＲに応じてソース線の電位を制御するようになっている。ソースバイアス制御回路２２２は、具体的には図１２に示すように構成される。
上記のように構成された実施形態２の変形例１に係る半導体記憶装置において、ワード線ＷＬ０およびビット線ＢＬ００に接続されたメモリセルが読み出される場合の動作を図１３のタイミングチャートを用いて説明する。
時間Ａ以前でのスタンバイ状態には、すべてのソース線の電位は、ＶＳＳレベルに保持されている。時間Ａで外部信号ＮＣＥが立ち下がると、コマンドデコーダ２３０からＨｉｇｈレベルのメモリ活性化信号ＡＣＴが出力される。また、外部から入力されたアドレス信号によって、メモリ活性化信号ＡＣＴを基準信号として、ワード線ＷＬ０およびカラム選択信号ＣＡ０がＨｉｇｈレベルにされる。
メモリ活性化信号ＡＣＴがＨｉｇｈレベルになるとプリチャージ発生回路２５０からＬｏｗレベルのプリチャージ信号ＰＲが出力される。これにより選択されたビット線ＢＬ００のプリチャージに必要な時間だけプリチャージトランジスタ２６０がオンになり、ビット線ＢＬ００がプリチャージされる。
プリチャージ信号ＰＲがＬｏｗレベルになると、ワード線ＷＬ０がＨｉｇｈレベルなので、ソースバイアス制御回路２２２によって、ソース線ＳＮ０はＶＳＳに保持されたままとなる。この場合、ソース線ＳＮ０以外のソース線は、前記ソースバイアス電位が供給される。そして、プリチャージ信号ＰＲがＨｉｇｈレベルにリセットされて、ビット線ＢＬ００のプリチャージが終了すると、選択されたメモリセルのデータ（‘０’または‘１’）がビット線ＢＬ００を通じで外部に出力される。
この後、メモリ活性化信号ＡＣＴがＬｏｗレベルにリセットされると、その立ち下がり信号を受けて、選択されたワード線ＷＬ０、およびカラム選択信号ＣＡ０はＬｏｗレベルにリセットされる。同時に、電荷が供給されていたソース線は、ＶＳＳレベルの電位にされスタンバイ状態に戻る。
このように本変形例によれば、ビット線のプリチャージにあわせて、ソース線が同時に電位制御される。それゆえ、ビット線とソース線との間でメモリセルを介してお互いに流れるオフリーク電流を削減することが可能になる。
また、ビット線のプリチャージとワード線ＷＬ０を活性化することによるデータ読み出し動作を同時にすることで、アクセス時間を高速にすることができる。すなわち、例えばデータが‘１’の場合の読み出しでは、ビット線にプリチャージが完了した時間が‘１’データの読み出し時間となる。したがって、事実上、プリチャージ時間を隠すことができる。また、データが‘０’の場合の読み出しでは、そもそもビット線のプリチャージ動作は必要ではない。したがって、ソース線のＶＳＳ能力（ＶＳＳレベルに電位を落とすスピード）をビット線のプリチャージ能力（プリチャージするスピード）より十分大きくしておけば‘０’データの読み出しを高速化できる。つまり、ビット線のプリチャージ能力とソース線のＶＳＳ能力を最適化しておくことで、より高速な読み出しが可能となる。
なお、上記の変形例では、ビット線のプリチャージ時間は、メモリ活性化信号ＡＣＴよりも短くなっているが、同じ時間だけプリチャージするようにしてもよい。
また、ソース線は、ビット線プリチャージ信号ＰＲによって活性化されるようになっているが、メモリ活性化信号ＡＣＴによって活性化されるように構成してもて同様の効果が得られる。
また、カラムデコーダ２４０は、全てのカラム選択信号が通常は活性化状態（ノーマリーＯＮ状態）である例を説明したが、全てのカラム選択信号が通常は非活性化状態（ノーマリーＯＦＦ状態）で、メモリセルがアクセスされる際に、選択するビット線に対応するカラム選択信号のみが活性化状態となるように構成してもよい。
《発明の実施形態２の変形例２》
実施形態２の変形例１に係る半導体記憶装置において、プリチャージ期間（プリチャージ信号ＰＲがＬｏｗレベルの期間）には、ワード線が活性化されないように制御してもよい。図１４は、ワード線ＷＬ０およびビット線ＢＬ００に接続されたメモリセルが読み出される際に、このような制御が行われた場合のタイミングチャートである。
図１４に示すように、読み出し動作が開始されて、メモリ活性化信号ＡＣＴの立ち上がると、プリチャージ信号ＰＲが一定期間の間Ｌｏｗレベルになって、自己完結でリセットされる。これにより選択されたビット線（この例では、ビット線ＢＬ００）がプリチャージされる。また、ビット線ＢＬ００がプリチャージされている期間は、ソース線ＳＮ０を含む全てのソース線は、前記ソースバイアス電位が供給される。
プリチャージ信号ＰＲがリセットされると、選択されたソース線ＳＮ０のみがＶＳＳレベルに保持され、残りの全てのソース線は、前記ソースバイアス電位が供給される。
また、プリチャージ信号ＰＲがリセットされると、ワード線ＷＬ０が活性化され、ワード線ＷＬ０とビット線ＢＬ００とにつながるメモリセルからデータが読み出される。
そして、メモリ活性化信号ＡＣＴがリセットされると、その立ち下がり信号を受けて、ワード線ＷＬ０およびカラム選択信号ＣＡ０はリセットされる。同時に、前記ソースバイアス電位が供給されていたソース線は、ＶＳＳレベルの電位にされスタンバイ状態に戻る。
このように、ビット線のプリチャージ終了を待ってからワード線を活性化させることで、プリチャージ動作によって発生するノイズを原因とするメモリセルの読み出し誤動作を防止することが可能になる。
また、ビット線のプリチャージと、ソース線の前記ソースバイアス電位の供給とを同時に行うことで、メモリセルにおける貫通電流を十分削減することができる。すなわち、より安定したデータ読み出しを実現できる。
また、ビット線のプリチャージ能力とソース線のＶＳＳ能力の能力最適化を行うように回路設計を行う必要がなくなり、よりばらつきに強い回路を実現できる。
《発明の実施形態２の変形例３》
前記ソースバイアス電位は、半導体記憶装置の温度によって、変更するようにしてもよい。図１５は、前記ソースバイアス電位を温度によって変更するための回路の例である。
この例では、温度検知回路２７０が検出した半導体記憶装置の温度に応じて、内部電源回路が発生する電位、およびＶＤＤ−Ｖｔｐ（Ｖｔｐ：Ｐチャンネルトランジスタの閾値電位）のうちの何れの電位をソースバイアス制御回路２２２に供給するかが切り替えられるようになっている。
温度検知回路２７０は、半導体記憶装置の温度に応じて、温度検知信号Ｔ０、またはＴ１のうちの何れかの信号を活性化して出力するようになっている。具体的には、例えばオフリーク電流の多い１００℃以上の高温では、温度検知信号Ｔ０のみを活性化する。また、例えば室温やゼロ度Ｃ以下の低温では、温度検知信号Ｔ１のみを活性化する。
これにより、室温やゼロ度Ｃ以下の低温では、内部電源回路が発生する電位がソースバイアス制御回路２２２を介してソース線に供給される。また、例えば、１００℃以上の高温では、ＶＤＤ−Ｖｔｐがソースバイアス制御回路２２２を介してソース線に供給される。
すなわち、本変形例によれば、オフリーク電流の多い温度条件では、前記ソースバイアス電位が高く制御され、オフリーク電流が比較的小さい温度条件では、前記ソースバイアス電位が低く制御されるので、ソース線の電位制御で消費される電力を、温度に応じて最小化することが可能になる。
《発明の実施形態２の変形例４》
上記の各実施形態や変形例では、前記ソースバイアス電位とビット線のプリチャージ電位とは異なっていたが、ソース線とビット線との電位を一致させると、読み出し対象のメモリセルとは異なる行のメモリセルにおけるオフリーク電流を完全に削減することが可能になる。
例えば、図１６に示す半導体記憶装置は、プリチャージトランジスタ２６０のドレイン端子にＮチャンネルトランジスタ２８０が接続され、ビット線の電位をＶＤＤ−Ｖｔｎにする例である。また、この半導体記憶装置における内部電源回路は、ＶＤＤ−Ｖｔｎをソースバイアス制御回路２２１に出力するようになっている。これにより、ソース線とビット線との電位を一致させることが可能になる。
なお、一致させる電位としては、上記のようにＶＤＤ−Ｖｔｎには限られず、例えば、実施形態１で説明したように、ソース線に電位を供給することによる消費電力の増加と、オフリークを防止することによる消費電力低減とのバランスを考慮して設定してもよい。ただし、ＶＤＤ−Ｖｔｎに設定する場合は、他の電位に設定する場合に比べ、回路規模の増加が少ない。
また、本変形例は、実施形態１の半導体記憶装置に対して適用しても同様の効果が得られる。
《発明の実施形態３》
図１７は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。半導体記憶装置３００は、半導体記憶装置２００のソースバイアス制御回路アレイ２２０に代えて、ソースバイアス制御回路アレイ３２０を備えて構成されている。
ソースバイアス制御回路アレイ３２０には、各ソース線に対応した複数のソースバイアス制御回路３２１が設けられている。
ソースバイアス制御回路３２１は、具体的には、図１８に示すように構成される。ソースバイアス制御回路３２１では、接続された各ワード線のレベル、およびモリ活性化信号ＡＣＴのレベルがＬｏｗレベルの場合にソース線がハイインピーダンス状態（Ｈｉ−Ｚ状態）になる。
上記のように構成された半導体記憶装置３００では、図１９に示すように、時間Ａ以前のスタンバイ状態では、すべてのソース線はＶＳＳレベルに保持される。次に、メモリ活性化信号ＡＣＴが活性化されると、選択されたソース線（例えばソース線ＳＮ０）のみがＶＳＳレベルに保持され、残りのすべてのソース線は、Ｈｉ−Ｚ状態になる。そして、メモリセルからデータが読み出された後、メモリ活性化信号ＡＣＴがリセットされると、その立ち下がり信号を受けて、選択されたワード線（例えばワード線ＷＬ０）は、リセットされる。また、同時に、Ｈｉ−Ｚ状態であったソース線はＶＳＳレベルになる。
このように、本実施形態によれば、スタンバイ時にはすべてのソース線が接地電位にされ、従来はスタンバイ時に流れていたオフリーク電流による定常電流を削減することが可能になる。また、アクティブ時には、読み出し対象のメモリセルとは非接続のソース線がＨｉ−Ｚ状態にされるので、アクティブ時の消費電力を削減することも可能になる。
また、読み出し対象のメモリセルとは非接続のソース線を積極的に接地電位にすることと比較すると、ソース線をＨｉ−Ｚ状態にすることによって、オフリーク電流も削減できる。
《発明の実施形態３の変形例》
実施形態３の半導体記憶装置においても、例えば、図２０に示すように、ソースバイアス制御回路３２１の代わりにソースバイアス制御回路２２２を用い、さらに温度検知回路３７０を設けてもよい。この回路は、温度検知回路３７０が検出した半導体記憶装置の温度に応じて、内部電源回路が発生する電位が供給された状態、およびＨｉ−Ｚ状態のうちの何れかの状態に切り替えられる例である。
温度検知回路３７０は、半導体記憶装置の温度が所定の温度を超えると、温度検知信号Ｔ０を活性化して出力するようになっている。具体的には、オフリーク電流の多い例えば１００℃以上の高温では、温度検知信号Ｔ０を活性化する。
このように構成されることによって、プリチャージ信号ＰＲが活性化されている間、読み出し対象のメモリセルとは非接続のソース線は、半導体記憶装置の温度に応じて、Ｈｉ−Ｚ状態、または内部電源電圧が供給された状態に制御される。これにより、アクティブ時の消費電力を抑えつつ、かつ特性マージンをもった半導体記憶装置を提供することが可能になる。
なお、図２０に示した例では、ソース線の電圧状態は内部電源回路の電位が供給される状態とＨｉ−Ｚ状態との２種類であるが、温度によってさらに細かく前記ソースバイアス電位を制御するようにしてもよい。
《発明の実施形態４》
図２１は、本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。半導体記憶装置４００は、実施形態２の変形例１の半導体記憶装置に対して、アクティブ期間発生回路４３０が追加されて構成されている。なお、図２１では、前記の各実施形態では記載が省略されていたデータをメモリセルから読み出すための構成である、読み出し回路４４０と出力選択回路４５０も記載されている。
アクティブ期間発生回路４３０は、コマンドデコーダ２３０が生成したメモリ活性化信号ＡＣＴの立下りタイミングを制御するようになっている。実施形態２等の半導体記憶装置では、外部クロック信号ＣＬＫに基づいて、メモリ活性化信号ＡＣＴの立下りタイミングが制御されていたが、半導体記憶装置４００では、内部タイミングで（自己完結で）、メモリ活性化信号ＡＣＴの立下りタイミングを制御するようになっている。
読み出し回路４４０は、カラムデコーダ２４０によって選択されたビット線に出力されたデータを読み出して、出力選択回路４５０に出力するようになっている。
出力選択回路４５０は、出力選択信号ＳＥＬが入力されている。この出力選択信号ＳＥＬは、メモリ活性化信号ＡＣＴの立下りタイミングで立ち上がる信号である。出力選択回路４５０は、出力選択信号ＳＥＬが立ち上がったタイミングで、読み出し回路４４０の出力を半導体記憶装置４００の外部に出力するようになっている。すなわち、出力選択信号ＳＥＬがＬｏｗレベルの間は、データ出力は不定状態である。
上記のように構成された半導体記憶装置４００では、図２２に示すように、メモリ活性化信号ＡＣＴの立下りタイミングで、読み出し対象のメモリセルとは非接続のソース線に対する前記ソースバイアス電位の供給が終了するので、前記ソースバイアス電位を供給する期間を最小限にすることが可能になる。ソース線に前記ソースバイアス電位を供給する期間を最小限にできれば、前記ソースバイアス電位を供給することよりメモリセル以外のパスから電流がリークする場合にも、このリークによる電力消費を最小限にすることが可能になる。
例えば、メモリ活性化信号ＡＣＴが立ち下がるタイミングを所望の最大動作周波数で動作するタイミングにあわせておけば、アクティブ時の消費電力を十分削減できる。
また、メモリ活性化信号ＡＣＴが立ち下がるタイミングで、データの読み出しタイミングが制御されるので、外部クロック信号の周波数に関わらず、アクセス時間を一定にすることが可能になる。
《発明の実施形態４の変形例１》
図２３は、本発明の実施形態４に係る半導体記憶装置におけるソースバイアス制御回路の変形例であるソースバイアス制御回路４２１を示すブロック図である。
ソースバイアス制御回路４２１は、アクティブ期間中に、ソース線へのバイアス能力（電荷を供給する能力）を複数段階に切り替えることが可能なソースバイアス制御回路の例である。ソースバイアス制御回路４２１では、Ｎチャンネルトランジスタ４２１ａと４２１ｂとによって、前記ソースバイアス電位供給の有無が切り替えられる。この例では、Ｎチャンネルトランジスタ４２１ａと４２１ｂは、例えば異なるサイズで構成され、電位供給能力が互いに異なっている。
ワード線ＷＬ０およびビット線ＢＬ００に接続されたメモリセルが読み出される場合のソースバイアス制御回路４２１動作を図２４のタイミングチャートを用いて説明する。
ソースバイアス制御回路４２１では、例えば図２４に示すように、プリチャージ信号ＰＲが活性化されると、まずＮチャンネルトランジスタ４２１ａおよび４２１ｂがオンになる。これにより、ソース線ＳＮ０には、Ｎチャンネルトランジスタ４２１ａおよび４２１ｂを介して前記ソースバイアス電位が供給される。
次に、プリチャージ信号ＰＲの活性化期間が終了し、ワード線ＷＬ０が活性化されると、Ｎチャンネルトランジスタ４２１ａはオフになる。また、ＯＲ回路４２１ｃの出力信号ＳＮＮＲがＬｏｗレベルとなる。これにより、Ｎチャンネルトランジスタ４２１ｂもオフになる。Ｎチャンネルトランジスタ４２１ａおよび４２１ｂがオフになると、ソース線ＳＮ０の電位は、ＶＳＳレベルになる。
一方、読み出し対象のメモリセルとは非接続のソース線（ソース線ＳＮ０以外のソース線）と接続されたソースバイアス制御回路４２１は、プリチャージ信号ＰＲがＬｏｗレベルになると、Ｎチャンネルトランジスタ４２１ａおよび４２１ｂがオンになる。これにより、ソース線ＳＮ０以外のソース線には、Ｎチャンネルトランジスタ４２１ａおよび４２１ｂを介して前記ソースバイアス電位が供給される。プリチャージ期間が終わってプリチャージ信号ＰＲがＨｉｇｈレベルになると、Ｎチャンネルトランジスタ４２１ａはオフになる。しかし、ワード線が選択されていないので、出力信号ＳＮＮＲはＨｉｇｈレベルを保持する。したがって、Ｎチャンネルトランジスタ４２１ｂはオンのままとなる。これにより、ソース線はＮチャンネルトランジスタ４２１ｂを介して、前記ソースバイアス電位が供給される。
上記のように本実施形態によれば、アクティブ期間の開始時には、前記ソースバイアス電位供給能力を大きくして、なるべく早くソース線の電位を上昇させることによって、アクセス時間を短くすることが可能になる。また、ソース線の電位が前記ソースバイアス電位まで上昇した後は、例えばソース線につながるトランジスタを介してリークするオフリーク電流を補うだけの小電流を供給するように、バイアス能力を小さくして前記ソースバイアス電位を供給できる。それゆえ、消費電力の削減が可能になる。
なお、バイアス能力の切り替え段回数は、上記の２段階には限定されず、例えばメモリの特性等に応じて最適に変更すればよい。
また、バイアス能力の切り替えは、例えば、半導体記憶装置の温度変化を検知する温度検知回路を設け、温度検知回路が検知した温度変化に応じて切り替えるようにしてもよい。
《発明の実施形態４の変形例２》
図２５は、本発明の実施形態４に係る半導体記憶装置におけるソースバイアス制御回路の変形例であるソースバイアス制御回路４２２を示すブロック図である。
ソースバイアス制御回路４２２は、読み出し対象のメモリセルとは非接続のソース線には、アクティブ期間の初期にのみ前記ソースバイアス電位を供給するソースバイアス制御回路の例である。
ソースバイアス制御回路４２２は、ソースバイアス制御回路４２１に対してＰチャンネルトランジスタ４２２ｄが追加されている。Ｐチャンネルトランジスタ４２２ｄは、ゲート端子にＶＤＤレベルの電位が供給されることによって、ソース線のＨｉ−Ｚ状態を作るようになっている。
上記のように構成されたソースバイアス制御回路４２２では、例えば図２６に示すように、プリチャージ信号ＰＲがＬｏｗレベルになると、Ｎチャンネルトランジスタ４２１ａがオンになる。これにより、全てのソース線に前記ソースバイアス電位が供給される。
プリチャージ信号ＰＲがＨｉｇｈレベルに戻ると、Ｎチャンネルトランジスタ４２１ａがオフになる。これにより、ソース線ＳＮ０以外のソース線は、Ｈｉ−Ｚ状態になる。
上記のように、ソースバイアス制御回路４２２では、プリチャージ期間に必要な前記ソースバイアス電位を供給したのち、ソース線をＨｉ−Ｚにするので、前記ソースバイアス電位供給時のみの消費電力ですむ。すなわち、本実施形態によれば、消費電力を削減が可能になるとともに、オフリーク電流による読み出し誤動作も防止できる。
なお、ソースバイアス制御回路４２２では、Ｐチャンネルトランジスタ４２２ｄのゲート端子にＶＤＤレベルの電位を供給することによってソース線のＨｉ−Ｚ状態をつくっているが、Ｈｉ−Ｚ状態のつくり方は、上記の例には限定されない。
また、例えばＰチャンネルトランジスタ４２２ｄのゲート端子をメタル配線層を用いたマスクオプションで外部端子に出したり、上記の実施形態で説明した温度検知回路を用いてＰチャンネルトランジスタ４２２ｄのオンオフを制御することによって、Ｈｉ−Ｚ状態と前記ソースバイアス電位供給状態とを切り替えるようにしてもよい。
なお、上記の各実施形態における内部電源回路は、半導体記憶装置の外部から電位を調節できるようにしてもよい。これによりより効率的に消費電力の削減が可能になる。
また、システムオンチップなどの複数の半導体記憶装置が同一シリコン基板上に搭載されている半導体装置においては、複数の半導体記憶装置で内部電源回路を共通に使用するようにしてもよい。
また、上記の実施形態ではメモリセルがＮチャンネルトランジスタで構成された例を説明したが、Ｐチャンネルトランジスタで構成されている場合でも同様の効果を得るようにできる。
また、各信号のレベル（Ｈｉｇｈレベル、またはＬｏｗレベル）とその意味の対応関係は例示であり、上記の例には限定されない。
また、前記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々に組み合わせてもよい。
本発明にかかる半導体記憶装置は、スタンバイ時、および動作時における消費電力を削減できるという効果を有し、マスクＲＯＭ等の半導体記憶装置等、特に、メモリセルアレイの大規模化と低消費電力化を実現する回路技術等として有用である。
本発明の実施形態１に係る半導体記憶装置の構成を示すブロック図である。 メモリセルの半導体基板上でのレイアウト例である。 メモリセルの半導体基板上での他のレイアウト例である。 本発明の実施形態１に係るソースバイアス制御回路の構成を示すブロック図である。 内部電源回路のレイアウト例を示す図である。 内部電源回路の他のレイアウト例を示す図である。 本発明の実施形態１に係るタイミングチャートである。 本発明の実施形態２に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態２に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態２に係るタイミングチャートである。 本発明の実施形態２の変形例１に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態２の変形例１に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態２の変形例１に係るタイミングチャートである。 本発明の実施形態２の変形例２に係るタイミングチャートである。 本発明の実施形態２の変形例３に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態２の変形例４に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態３に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態３に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態３に係るタイミングチャートである。 本発明の実施形態３の変形例に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態４に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態４に係るタイミングチャートである。 本発明の実施形態４の変形例１に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態４の変形例１に係るタイミングチャートである。 本発明の実施形態４の変形例２に係るソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態４の変形例２に係るタイミングチャートである。 従来の半導体記憶装置の構成を示すブロック図である。 従来の半導体記憶装置に係るタイミングチャートである。
符号の説明
１００ 半導体記憶装置
１１０ メモリセルアレイ
１１１ メモリセル
１１２ メモリセル
１１２ａ コンタクト
１２０ ソースバイアス制御回路アレイ
１２１ ソースバイアス制御回路
１２１ａ ＯＲ回路
１２１ｂ Ｐチャンネルトランジスタ
１２１ｃ Ｎチャンネルトランジスタ
２００ 半導体記憶装置
２２０ ソースバイアス制御回路アレイ
２２１ ソースバイアス制御回路
２２２ ソースバイアス制御回路
２３０ コマンドデコーダ
２４０ カラムデコーダ
２５０ プリチャージ発生回路
２６０ プリチャージトランジスタ
２７０ 温度検知回路
２８０ Ｎチャンネルトランジスタ
３００ 半導体記憶装置
３２０ ソースバイアス制御回路アレイ
３２１ ソースバイアス制御回路
３７０ 温度検知回路
４００ 半導体記憶装置
４２１ ソースバイアス制御回路
４２１ａ Ｎチャンネルトランジスタ
４２１ｂ Ｎチャンネルトランジスタ
４２１ｃ ＯＲ回路
４２２ ソースバイアス制御回路
４２２ｄ Ｐチャンネルトランジスタ
４３０ アクティブ期間発生回路
４４０ 読み出し回路
４５０ 出力選択回路
９００ 半導体記憶装置
９１０ メモリセルアレイ
９１１ メモリセル
９２０ ソース電位制御回路
９２１ ＮＯＴ回路
９３０ カラムデコーダ
９４０ プリチャージトランジスタ
９５０ 読み出し回路
９６０ 出力選択回路
ＷＬ０〜ＷＬｎ−１ ワード線
ＢＬ００〜ＢＬ１ｍ−１ ビット線
ＳＮ０〜ＳＮｋ ソース線


Claims (24)

  1. １つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
    前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
    前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
    前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
    前記ビット線をプリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
    前記プリチャージ信号を生成するプリチャージ信号発生回路と、
    前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
    を備えたことを特徴とする半導体記憶装置。
  2. 請求項１の半導体記憶装置であって、
    前記ソース線は、前記メモリセルを構成するトランジスタと拡散層で接続されていることを特徴とする半導体記憶装置。
  3. 請求項１の半導体記憶装置であって、
    前記ソースバイアス制御回路は、２のべき乗単位の数のワード線に対して１つの割合で設けられていることを特徴とする半導体記憶装置。
  4. 請求項１の半導体記憶装置であって、
    さらに、前記ソースバイアス電位を発生する内部電源回路を備えたことを特徴とする半導体記憶装置。
  5. 請求項４の半導体記憶装置であって、
    前記内部電源回路は、各ソース線と１対１対応で配置されていることを特徴とする半導体記憶装置。
  6. 請求項４の半導体記憶装置であって、
    前記内部電源回路は、前記メモリセルが形成されるメモリセル基板コンタクト領域に配置されていることを特徴とする半導体記憶装置。
  7. 請求項４の半導体記憶装置であって、
    前記内部電源回路は、複数のソース線に対し１つが配置されていることを特徴とする半導体記憶装置。
  8. 請求項１の半導体記憶装置であって、
    前記ソースバイアス制御回路は、メモリアクセス要求待ちをしているスタンバイ期間に、全てのソース線を前記ソースバイアス電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
  9. 請求項８の半導体記憶装置であって、
    前記メモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
    前記ソースバイアス制御回路は、前記ソースバイアス電位を複数のレベルに設定できるものであり、前記記憶データの値を決定するコンタクト層が形成される際に、前記ソースバイアス電位のレベルが設定されるように構成されていることを特徴とする半導体記憶装置。
  10. １つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
    前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
    前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
    前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
    前記ビット線をプリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
    前記プリチャージ信号を生成するプリチャージ信号発生回路と、
    半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するコマンドデコード回路と、
    前記アクティブ信号が出力されている期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
    を備えたことを特徴とする半導体記憶装置。
  11. 請求項１０の半導体記憶装置であって、
    前記ソースバイアス制御回路は、スタンバイ期間に、全てのソース線を接地電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
  12. 請求項１０の半導体記憶装置であって、
    前記ソースバイアス制御回路は、前記プリチャージ信号に応じて、前記制御をするように構成されていることを特徴とする半導体記憶装置。
  13. 請求項１２の半導体記憶装置であって、
    前記ソースバイアス制御回路は、前記ワード線が活性化された期間が開始するタイミングとは異なるタイミングで、前記制御をするように構成されていることを特徴とする半導体記憶装置。
  14. 請求項１０から請求項１３のうちの何れか１項の半導体記憶装置であって、
    さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
    前記ソースバイアス制御回路は、前記温度検知回路が検知した温度変化に応じ、前記ソースバイアス電位を変更するように構成されていることを特徴とする半導体記憶装置。
  15. 請求項１、請求項１２、および請求項１４のうちの何れか１項の半導体記憶装置であって、
    前記プリチャージ電位と前記ソースバイアス電位とは、同電位であることを特徴とする半導体記憶装置。
  16. １つのトランジスタで構成されたメモリセルがマトリックス状に配置された半導体記憶装置であって、
    前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
    前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
    前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
    半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するコマンドデコード回路と、
    前記アクティブ信号が出力されている期間に、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態、またはハイインピーダンス状態に、読み出し対象のメモリセルとは非接続のソース線のうちの少なくとも１つのソース線を制御するソースバイアス制御回路と、
    を備えたことを特徴とする半導体記憶装置。
  17. 請求項１６の半導体記憶装置であって、
    前記ソースバイアス制御回路は、メモリアクセス要求待ちをしているスタンバイ期間に、全てのソース線を接地電位が供給された状態に制御するとともに、前記アクティブ期間には、読み出し対象のメモリセルと接続されたソース線を接地電位または電源電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
  18. 請求項１６の半導体記憶装置であって、
    さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
    前記ソースバイアス制御回路は、前記アクティブ期間に、前記温度検知回路が検知した温度変化に応じ、読み出し対象のメモリセルとは非接続のソース線をハイインピーダンス状態、または前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
  19. 請求項１、請求項１０、および請求項１６のうちの何れか１項の半導体記憶装置であって、
    さらに、前記ビット線に出力されたデータを保持して出力する出力回路を備え
    前記コマンドデコード回路は、自己完結のタイミングで、前記アクティブ信号をリセットするように構成され、
    前記出力回路は、前記アクティブ信号がリセットされたタイミングで前記ビット線に出力されたデータを保持して出力するように構成されていることを特徴とする半導体記憶装置。
  20. 請求項１９の半導体記憶装置であって、
    前記ソースバイアス制御回路は、前記ソースバイアス電位の供給能力を複数段階に切り替える能力切り替え回路を有して、前記アクティブ期間中に、読み出し対象のメモリセルとは非接続のソース線に前記ソースバイアス電位を供給する場合に、前記供給能力を切り替えるように構成されていることを特徴とする半導体記憶装置。
  21. 請求項２０の半導体記憶装置であって、さらに、
    プリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージ電位にプリチャージするプリチャージ回路と、
    前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
    前記ソースバイアス制御回路は、プリチャージ期間が終了した後に１度、前記供給能力を切り替えるように構成されていることを特徴とする半導体記憶装置。
  22. 請求項２１の半導体記憶装置であって、
    前記供給能力の切り替えが行われる前の供給能力は、切り替え後の供給能力よりも大きいことを特徴とする半導体記憶装置。
  23. 請求項２０の半導体記憶装置であって、
    前記ソースバイアス制御回路は、前記アクティブ期間において、読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態にした後に、ハイインピーダンス状態に切り替えるように構成されていることを特徴とする半導体記憶装置。
  24. 請求項２０の半導体記憶装置であって、
    さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
    前記ソースバイアス制御回路は、前記温度検知回路が検知した温度変化に応じて、前記供給能力を切り替えるように構成されていることを特徴とする半導体記憶装置。

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