CN1905075B - 半导体存储器件 - Google Patents
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Abstract
本发明提供一种能够在待机时，以及动作时削减消耗电力的同时，存储器容量大规模化的半导体存储器件。存储单元排列(110)，以相对于相互相邻的两行存储单元一个的比例，设置源极线(SN0～SNk)。再有，对应于各源极线设置向各源极线提供比接地电位高而比电源电位低的源极偏压电位的源极偏压控制电路(121)。由源极偏压控制电路(121)，在待机期间，控制各源极线为被提供给上述源极偏压电位的状态的同时，在有效期间，控制与读出对象的存储单元非连接的源极线为被提供给上述源极偏压电位的状态。
Description
技术领域
本发明，涉及一种屏蔽ROM(Mask Read Only Memory)等的半导体存储器件，特别是涉及实现存储单元排列大规模化和低能耗化的电路技术。
背景技术
作为读出专用存储器，例如接触方式的屏蔽ROM已为所知。所谓的接触方式的屏蔽ROM，是由于构成存储单元的存储单元晶体管的漏极被连接到位线或是没有被连接到位线，来存储“0”以及“1”的数据的半导体存储器件。
上述接触方式屏蔽ROM中，增加位线周围的存储单元数量，为实现存储单元排列的大规模化，要求由于存储单元的待机消耗电流(off-leak current)的定时产生电流的降低。
为了能够降低待机消耗电流而构成的接触方式屏蔽ROM，例如，在读出数据之际，通过使读出对象的存储单元的非连接源极线和位线预充电电位相同，降低非选择存储单元中的源极和漏极之间的电位差，而降低了待机消耗电流的半导体存储器件900(图27)(例如，参照专利文献1)。
图27，是表示半导体存储器件900的构成的方框图。如图27所示，半导体存储器件900，由存储单元排列910、源电压控制电路920、直列译码器930、预充电晶体管940、读出电路950、以及输出选择电路960构成。半导体存储器件900中，这些构成要素中的存储单元排列910、直列译码器930、预充电晶体管940、以及读出电路950，各自设置了多个组。
存储单元排列910，是由多个存储单元911按照n行乘以m列的矩阵状排列。存储单元排列910中，对应于矩阵的各行设置了字线(WL0～WLn-1)、以及源极线(SN0～SNn-1)。还有，存储单元排列910中，还设置了对应于各列的位线(BL00～BL1m-1)。
各存储单元911，具体地是由晶体管构成的。并且，各存储单元911(晶体管)的栅极，连接在对应于这个存储单元911所属的行的字线上。还有，各存储单元911的源极节点连接在对应于这个存储单元911所属的行的字线上。还有，各存储单元911，由于漏极是否连接对应于这个存储单元911所属的列的位线，来存储“0”、以及“1”的数据。
源极电位控制电路920，包括对应于各字线的NOT电路921。NOT电路921，构成为将反转了字线电平的信号提供给对应于这字线的源极线。例如，例如，反转了字线WL0的电平的信号，提供给源极线SN0。
直列译码器930，包括对应于各位线的多个开关。在各个开关上，分别输入表示选择的位线的直列选择信号CA0～CAm-1。开关，对应于输入的直列选择信号，将应该选择的位线连接到预充电晶体管940、以及读出电路950上。
预充电晶体管940，对应于预充电信号(PCLK0、或者PCLK1)，介于直列译码器930对连接的位线预充电。
读出电路950，介于直列译码器930读出对连接的位线输出的数据，输出给输出选择电路960。
输出选择电路960，对应于选择信号SEL，选择输出两个读出电路950读出的数据(SOUT1、以及SOUT2)中的任何一个。
如上所述构成的半导体存储器件900中，从连接在字线WL0的存储单元读出数据的情况的动作用图28的脉冲图进行说明。
半导体存储器件900中，在时间A以前的待机状态下，各字线为低电平(Low level)，所以，所有的源极线，都保持着高电平(High level)。
例如，在时间A时接受来自外部的读出要求，直列选择信号CAm-1未被激活的话，直列选择信号CA0被输入的开关接通。由此，位线BL00被连接于预充电晶体管940和读出电路950。接下来，预充电信号PCLK0被激活，预充电晶体管940接通的话，只有位线BL00预充电到高电平。
并且，选择了的字线WL0被激活的话，源极线SN0被拉下到低电平。这时，源极线SN0以外的源极线仍保持高电平。在由字线WL0激活的存储单元中，漏极和位线被连接的情况下，介于源极线SN0，位线BL00被拉下到低电平。还有，没有连接的情况，位线BL00保持预充电的高电平状态不变。
接下来，位线BL00的数据(信号)由读出电路950读出。读出电路950的输出信号SOUT0，在输出选择电路960的选择信号SEL上升时刻被闩锁(latch)，作为半导体存储器件900的向外输出DOUT被输出。
其后，字线WL0回到低电平的话，被连接在字线WL0的存储单元911的源极节点，成为高电平。
这样的半导体存储器件900中，在接受了读出要求之际，只是和选择的存储单元连接的源极线降至低电平，非选择的存储单元，由于逆偏压效果削减了待机消耗电流。这个待机消耗电流的削减，对于存储单元排列的大规模化的实现是有用的。
(专利文献1)日本专利公开2003-31749号公报
(发明所要解决的课题)
然而，上述构成中，因为源极线和字线是一对一，越随着存储器容量的增加，存在着由于源极线的设置排列面积增大的问题。
还有，在待机时，因为所有的存储单元的源极节点都保持为高电平，所以，存储器容量越大，伴随着精细化，存储单元中的待机消耗电流也增加，作为半导体存储器件整体，就有消耗电力增加的趋势。
还有，为了削减待机消耗电流的源极节点电压充其量0.1V～0.2V程度即可(65nm程序中，通过将源极节点提高0.1V就能够待机消耗电流两位数)，在以前的构成中，提高了VDD电平、或者是VDD-Vtn(Vtn：构成存储单元的N沟道晶体管的阈值电位)电平。也就是，为了削减待机消耗电流消耗了必要以上的电力，这也成为问题。
发明内容
本发明，其目的在于提供一种着眼于上述问题，在待机时，以及动作时削减消耗电力的同时，存储器容量大规模化也可能的半导体存储器件。
(为解决课题的方法)
为解决上述课题，第1的发明，
是在由一个晶体管构成的存储单元设置成矩阵状的半导体存储器件中，以包括：
对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子的字线，
对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子的位线，
对应于上述矩阵的每相互相邻两行设置的，公共连接上述两行的各晶体管的源极端子的源极线，
对应于表示上述位线的预充电时间的预充电信号，将上述位线预充电到预充电电位的预充电电路，
生成上述预充电信号的预充电信号发生电路，
在进行为从上述存储单元读出数据的动作的有效期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为在被提供了比接地电位高而比电源电位低的源极偏压电位的状态的源极偏压控制电路，
为特征的。
由此，在有效期间中，由于提供了源极偏压电位的逆偏压效果，存储单元的待机消耗电流被削减。
还有，上述发明中，是以
上述源极线，与构成上述存储单元的晶体管是在扩散层连接为特征的。
由此，就能够不消耗为了源极线的布线层的布线资源。
还有，上述发明中，是以
上述源极偏压控制电路，以对于2的n(n为自然数)次幂单位的字线1个的比例设置为特征的。
由此，能够缓和排列间距，不增加排列面积就能够设置源极偏压控制电路。
还有，上述发明中，是以
还包括产生上述源极偏压电位的内部电源电路为特征的。
由此，上述源极偏压电压由内部电源电路发生。
还有，上述发明中，是以
上述内部电源电路，与各源极线一对一地设置为特征的。
由此，能够容易地管理内部电源电路的电位。也就容易调整内部电源电路的电位，安定的电位提供给源极线成为可能，提高了半导体存储器件的成品率。
还有，上述发明中，是以
上述内部电源电路，设置在形成了上述存储单元的存储单元衬底接触点区域为特征的。
由此，本来是未利用区域(dead space)的存储单元衬底接触点区域被有效地利用。也就是，不增加排列布置面积能够设置内部电源电路。
还有，上述发明中，是以
上述内部电源电路，相对于多条源极线设置一个为特征的。
由此，例如，由存储单元排列单位提供给源极偏压电压。
还有，上述发明中，是以
上述源极偏压控制电路，构成为在等待存储器存取要求的待机期间，控制为向所有的源极线提供给上述源极偏压电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态为特征的。
由此，待机时，因为比电源电位低的源极偏压电位被提供给源极线，所以与以前的半导体存储器件相比，能够削减消耗电力。
还有，上述发明中，是以
上述存储单元，由上述晶体管的漏极端子是否被连接到对应的位线上，决定被存储的存储数据的值，
上述源极偏压控制电路，是能够设定上述源极偏压电位为多种电平的电路，构成为在形成决定上述存储数据值的接触点层之际，设定上述源极偏压电位的电平为特征的。
由此，例如通过使用保险丝，或改变决定输出数据0和1的接触点层，能够多种设定源极偏压电压。也就是，在实际装置的评价后能够与ROM数据写入同时进行最合适偏压值，所以对半导体存储器件的成品率的提高或降低成本是有效的。
还有，第二发明，
是在由一个晶体管构成的存储单元设置成矩阵状的半导体存储器件中，以包括：
对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子的字线，
对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子的位线，
对应于上述矩阵的每相互相邻两行设置的，公共连接上述两行的各晶体管的源极端子的源极线，
对应于表示上述位线的预充电时间的预充电信号，将上述位线预充电到预充电电位的预充电电路，
生成上述预充电信号的预充电信号发生电路，
在对应来自半导体存储器件外部的存储器的存取要求的时刻，表示为从上述存储单元读出数据的动作而进行的有效期间的输出有效信号的指令译码器，
在输出上述有效信号的期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为被提供了比接地电位高而比电源电位低的源极偏压电位的状态的源极偏压控制电路，
为特征的。
还有，上述发明中，是以
上述源极偏压控制电路，构成为在待机期间，控制为向所有的源极线提供给接地电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态为特征的。
由此，有效时，只向与读出对象的存储单元非连接的源极线提供给源极偏压电位。
还有，上述发明中，
上述源极偏压控制电路，构成为对应于上述预充电信号，进行上述的控制为特征的。
由此，应合位线的预充电，源极线被电位控制。正因如此，削减位线合源极线之间介于存储单元相互流动的待机消耗电流成为可能。
还有，上述发明中，是以
上述源极偏压控制电路，构成为在与上述字线被激活期间的开始时间不同的时间，进行上述控制为特征的。
由此，例如，位线的预充电结束后，能够激活字线。正因如此，防止由于预充电动作而产生的干扰引起的存储单元的读出动作的错误成为可能。
还有，上述发明中，是以
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，改变上述源极偏压电位为特征的。
由于这些，例如，待机消耗电流的很多温度条件中，源极偏压电位被控制的很高，在待机消耗电流比较小的温度条件下，可以将源极偏压电位控制的低。也就是，由源极线的电位控制将消耗的电力，对应于半导体存储器件的温度使其最小成为可能。
还有，上述发明中，是以
上述预充电电位和上述源极偏压电位，是同电位为特征的。
由此，在与读出对象的存储单元不同行的存储单元中完全削减待机消耗电流成为可能。
还有，第三发明，
是在由一个晶体管构成的存储单元设置成矩阵状态的半导体存储器件中，以包括：
对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子的字线，
对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子的位线，
对应于上述矩阵的每相互相邻两行设置的，公共连接上述两行的各晶体管的源极端子的源极线，
在对应来自半导体存储器件外部的存储器的存取要求的时间，表示为从上述存储单元读出数据的动作进行的有效期间的输出有效信号的指令译码器，
在输出上述有效信号的期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为被提供了比接地电位高而比电源电位低的源极偏压电位的状态、或高阻抗状态的源极偏压控制电路，
为特征的。
还有，上述发明中，是以
上述源极偏压控制电路，构成为在等待存储器存取要求的待机期间，控制为向所有的源极线提供给接地电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态为特征的。
由于这些，有效时，与读出对象的存储单元非连接的源极线处于高阻抗状态，所以，削减有效时的消耗电力成为可能。
还有，上述发明中，是以
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，使与读出对象的存储单元非连接的源极线处于高阻抗状态，或者是控制为提供给上述源极偏压电位的状态为特征的。
由此，对应于半导体存储器件的温度，控制为源极线为高电阻状态，或提供给源极偏压电位的状态。正因如此，提供抑制了有效时的消耗电力，且具有特性保证的半导体存储器件成为可能。
还有，上述发明中，是以
还包括：
保持并输出被输出给了上述位线的数据的输出电路，
在对应来自半导体存储器件外部的存储器的存取要求的时间，表示为从上述存储单元读出数据的动作进行的有效期间的输出有效信号的指令译码器电路，另外
上述指令译码器电路，构成为在自控的时刻，复原上述有效信号，
上述输出电路，构成为在上述有效信号被复原时保持并输出被输出给上述位线的数据为特征的。
由于这些，使供给源极偏压电位的期间为最小限度成为可能。也就是，由于供给了源极偏压电位即便是存储单元以外的旁通电流泄漏的情况下，也能够使这个泄漏的电力消耗达到最小成为可能。还有，由自控的时刻，控制数据的读出时间，所以，使存取时间成为一定成为了可能。
还有，上述发明中，是以
上述源极偏压控制电路，构成为具有将上述源极偏压电位的供给能力转换为多等级的能力转换电路，在上述有效期间中，向与读出对象的存储单元非连接的源极线供给上述源极偏压电位的情况下，转换上述供给能力为特征的。
还有，上述发明中，是以
还包括：
对应于表示预充电时间的预充电信号，将上述位线预充电到预充电电位的预充电电路，
生成上述预充电信号的预充电信号发生电路，另外
上述源极偏压控制电路，构成为在预充电时间结束后进行一次转换上述供给能力为特征的。
还有，上述发明中，是以
在进行上述供给能力转换前的供给能力，比转换后的供给能力大为特征。
由于这些，例如在有效期间开始时，加大源极偏压电位的供给能力，通过尽可能早的使源极线的电位上升，使缩短存取时间成为可能。还有，源极线的电位上升到源极偏压电位后，例如介于连接在源极线上的晶体管只补充消耗的待机消耗电流的小电流，能够供给减小了偏压能力的源极偏压电位。也就是，消耗电力的削减成为可能。
还有，上述发明，是以
上述源极偏压控制电路，构成为在上述有效期间，在使与读出对象的存储单元非连接的源极线处于被提供给源极偏电位的状态后，转换成高阻抗状态为特征的。
由此，在预充电时间，提供给必要的源极偏压源极偏压电位之后，源极线成为高阻抗状态，所以，只需在源极偏压电位供给时的消耗电力即可。也就是，在消耗电力的削减成为可能的同时，还可以防止由于待机消耗电流的读出的误动作。
还有，上述发明中，是以
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，转换上述供给能力为特征的。
由此，对应于半导体存储器件的温度，可以转换源极偏压电位的供给能力。
根据本发明，能够削减待机时、以及动作时的消耗电力。
附图说明
图1，是表示本发明实施方式一所涉及的半导体存储器件的构成的方框图。
图2，是存储单元的半导体衬底上的排列例。
图3，是存储单元的半导体衬底上的其他排列例。
图4，是表示本发明实施方式一所涉及的源极偏压控制电路的构成的方框图。
图5，是表示内部电源电路的排列例的图。
图6，是表示内部电源电路的其他排列例的图。
图7，是本发明实施方式一所涉及的脉冲波形图。
图8，是表示本发明实施方式二所涉及的半导体存储器件的构成的方框图。
图9，是表示本发明实施方式二所涉及的源极偏压控制电路的构成的方框图。
图10，是本发明实施方式二所涉及的脉冲波形图。
图11，是表示本发明实施方式二的变形例一所涉及的半导体存储器件的构成的方框图。
图12，是表示本发明实施方式二的变形例一所涉及的源极偏压控制电路的构成的方框图。
图13，是本发明实施方式二的变形例一所涉及的脉冲波形图。
图14，是本发明实施方式二的变形例二所涉及的脉冲波形图。
图15，是表示本发明实施方式二的变形例三所涉及的源极偏压控制电路的构成的方框图。
图16，是表示本发明实施方式二的变形例四所涉及的半导体存储器件的构成的方框图。
图17，是表示本发明实施方式三所涉及的半导体存储器件的构成的方框图。
图18，是表示本发明实施方式三所涉及的源极偏压控制电路的构成的方框图。
图19，是本发明实施方式三所涉及的脉冲波形图。
图20，是表示本发明实施方式三所涉及的源极偏压控制电路的构成的方框图。
图21，是表示本发明实施方式四所涉及的半导体存储器件的构成的方框图。
图22，是本发明实施方式四所涉及的脉冲波形图。
图23，是表示本发明实施方式四的变形例一所涉及的源极偏压控制电路的构成的方框图。
图24，是本发明实施方式四的变形例一所涉及的脉冲波形图。
图25，是表示本发明实施方式四的变形例二所涉及的源极偏压控制电路的构成的方框图。
图26，是本发明实施方式四的变形例二所涉及的脉冲波形图。
图27，是表示以前的半导体存储器件的构成的方框图。
图28，是以前的半导体存储器件所涉及的脉冲波形图。
(符号说明)
100 半导体存储器件
110 存储单元排列
111 存储单元
112 存储单元
112a 接线柱
120 源极偏压控制电路排列
121 源极偏压控制电路
121a OR电路
121b P沟道晶体管
121c N沟道晶体管
200 半导体存储器件
220 源极偏压控制电路排列
221 源极偏压控制电路
222 源极偏压控制电路
230 指令译码器
240 直列译码器
250 预充电发生电路
260 预充电晶体管
270 温度检测电路
280 N沟道晶体管
300 半导体存储器件
320 源极偏压控制电路排列
321 源极偏压控制电路
370 温度检测电路
400 半导体存储器件
421 源极偏压控制电路
421a N沟道晶体管
421b N沟道晶体管
421c OR电路
422 源极偏压控制电路
422d P沟道晶体管
430 有效期间发生电路
440 读出电路
450 输出选择电路
900 半导体存储器件
910 存储单元排列
911 存储单元
920 源电位控制电路
921 NOT电路
930 直列译码器
940 预充电晶体管
950 读出电路
960 输出选择电路
WL0～WLn-1 字线
BL00～BL1m-1 位线
SN0～SNk 源线
具体实施方式
以下，参照附图说明本发明的实施方式。
《(发明的实施方式一》
图1，是表示本发明实施方式一所涉及的半导体存储器件的构成的方框图。半导体存储器件100，如图1所示那样包括存储单元排列110和源极偏压控制电路排列120而构成。
存储单元排列110，由多个存储单元111排列成n行乘以2m列的矩阵状构成。
存储单元排列110中，对应于上述各行设置了字线WL0～WLn-1。还有，存储单元排列110中，以相对于相邻两行的存储单元设置一条的比例设置源极线SN0～SNk(在此，k＝(n-1)/2)。例如，源极线SN0，如图1所示那样，对应于字线WL0和WL 1设置。还有，存储单元排列110中，对应于各列设置了位线BL00～BL 1m-1。
各存储单元111，具体地讲是由N沟道晶体管构成的。并且，各存储单元111(N沟道晶体管)的栅极，连接在对应于这个存储单元111属于的行的字线上。
还有，存储单元111的源极节点，连接在对应于这个存储单元属于的行的源极线上。例如，对应于字线WL0的存储单元，以及对应于字线WL1的存储单元的源极节点，由源极线SN0公共连接。也就是，源极线，公共连接相邻两行的存储单元的源极节点。
还有，各存储单元111，由对应于这个存储单元111所属的列的位线上，是否连接了漏极，来存储‘0’，以及‘1’的数据。
如上所述的存储单元排列110，在半导体衬底上，被排列成如图2所示那样。图2，表示了存储单元排列110中四个存储单元112的部分。在这个例中，字线WL0～WL1、位线BL00～BL01、以及源极线SN0设置在布线层中，这些布线和存储单元由接线柱112a连接。这样，通过将源极线以公共连接相邻两行的存储单元的源极节点的方式排列，与每一行设置源极线的情况相比，存储单元排列的排列面积可以缩小15％。
还有，四个存储单元112，例如图3所示那样的排列亦可。图3的例，是用扩散层连接源极节点的例。由此，因为公共连接了源极节点而使所用的布线资源的削减成为可能。还有，即便是消耗布线资源无法削减的情况下，由扩散层的公共连接使从布线层被掉下接触点不良为起因的存储单元不良概率降至最低。
源极偏压控制电路排列120中，对应于各源极线设置了多个源极偏压控制电路121。
源极偏压控制电路121，对应于相应于上述每两行的存储单元的各字线电位，控制这个源极线的电位。例如，源极线SN0，对应于字线WL0的电位和WL1的电位，控制电位。
源极偏压控制电路121，具体地讲，如图4所示，由包括OR电路121a、p沟道晶体管121b、N沟道晶体管121c所构成。尚，图4，是源极偏压控制电路121与字线WL0·WL1、以及源极线SN0连接的例。
P沟道晶体管121b的漏极端子上，从与各源极线一一对应设置的内部电源电路提供给所规定的电位。
由于源极偏压控制电路121构成为这样，连接在OR电路121a的两条字线(这个例中为WL0和WL1)的任何一条成为高电平(VDD电平)的话，p沟道晶体管121b切断，且N沟道晶体管121c接通。其结果，源极线(这个例中为SN0)成为VSS电平。还有，上述两条字线的任何一条成为低电平的话，p沟道晶体管121b接通，且N沟道晶体管121c切断。其结果，从内部电源电路提供给源极线电位(源极偏压电位)。源极线上提供给了源极偏压电位的话，由于逆偏压效果存储单元的待机消耗电流被削减。
使源极偏压电位，也就是内部电源电路提供给的电位，成为例如半导体存储器件100的电源电位VDD或VDD-Vtn(Vtu，是构成存储单元晶体管的阈值电位)的话，基本上能够消除待机消耗电流。但是，在这样的电压下，为提供给源极线的电位的消费电力就会变大。因此，在以下的实施方式中，源极偏压电位，由于提供给源极线上的电位消耗电力增加，和通过防止待机消耗电流的消耗电力降低的偏差而设定的，例如，65nm程序的半导体存储器件中，提供给0.1V～0.2V程度的电位。由此，能够将待机消耗电流控制在两位数内。这个设置例中，因为内部电源电路与源极线一一对应设置，所以，可以容易地管理内部电源电路的电位。也就是，容易地调整内部电源电路的电位，提供安定的电位给源极线成为可能，提高了半导体存储器件的成品率。
尚，内部电源电路，并非一定要与源极线一一对应地设置。如图6所示，在存储单元排列内设置内部电源电路，总和存储单元排列内的源极偏压控制电路121提供给电位亦可。
还有，内部电源电路，在半导体存储器件上，例如图5所示，只要设置在字线群和字线群之间的存储单元衬底接触点区域内，本来是未利用区域的存储单元衬底接触点区域被有效地利用。也就是，不增加排列面积就能够设置内部电源电路。
在如上所述的构成的半导体存储器件100中，从连接在字线WL0上的存储单元读出数据后，从连接在字线WL1上的存储单元读出数据情况的动作用图7的时间脉冲加以说明。
在图7所示的时间A之前，半导体存储器件100为待机状态(等待存储器存取要求的状态)。待机状态中，字线WL0以及WL1的电位成为低电平(VSS电平)，还有，源极线SN0的电位为上述源极偏压电位。
在时间A时，字线WL0上提供给高电平(VDD电平)电位被激活的话，源极偏压控制电路121，使源极线SN0的电位成为VSS电平。并且，数据，在字线WL0被激活的间隔内，被从存储单元读出。
这时，源极线SN0以外的源极线电位，被保持为上述源极偏压电位原样，在连接于源极线SN0以外的源极线的存储单元中，由于逆偏压效果，待机消耗电流被削减。
其后，字线WL0设定为低电平的话，源极线SN0的电位，再一次成为上述源极偏压电位。
接下来，在时间B字线WL1被激活的话，由源极偏压控制电路121源极线SN0的电位被降至VSS电平，进行数据的读出。其后，字线WL1复原到低电平的话，源极线SN0的电位，再一次变成源极偏压电位。
如上所属只要根据本实施方式，在待机时，因为是提供给比电源电位VDD或VDD-Vtn低的电位源极偏压电位，所以，与以前的半导体存储器件相比，能够削减消耗电力。还有，在有效时(进行为从存储单元读出数据的期间)，由逆偏压效果能够削减存储单元的待机消耗电流。
还有，因为是以相互相邻两行为单位公共设置源极线，源极线的负荷电容的总和就减少，由此削减消耗电力成为可能。
还有，在存储器工作时，因为只有被激活的对应于字线的源极线在工作，所以，干扰的降低或能够抑制电源电位的变动。
还有，如上所述由于设置了源极线，例如利用字线WL0或WL1等的予译码信号等，能够容易地进行源极线的电位控制。再有，因为对于2的幂次方条字线只设置一个源极偏压控制电路121即可，所以，能够缓和排列间距，对于排列面积的削减是有效的。
尚，本实施方式中，例如通过使用保险丝，或改变决定输出数据的0和1的接触层，就能够多种设定源极节点的电位。由此，在实际器件评价后在与ROM数据写入的同时进行最合适的偏压值，所以，具有成品率的提高及成本削减的效果。
《发明的实施方式二》
在此说明半导体存储器件只在有效期间提供给源极偏压电位的例。
图8，是表示本发明的实施方式二所涉及的半导体存储器件200的构成的方框图。尚，在以下的实施方式或变形例中与上述实施方式一具有同样功能的构成要素，标注相同的符号并省略说明。
半导体存储器件200，与半导体存储器件100相比，在包括取代源极偏压控制电路排列120的源极偏压控制电路排列220这一点，以及还追加了指令译码器230这一点是不同的。
源极偏压控制电路排列220，设置了对应于各源极线的多个源极偏压控制电路221。
源极偏压控制电路221，对应于相应上述每两行存储单元的各字线电位，以及指令译码器230输出的存储器激活信号ACT(在后叙述)，控制这个源极线的电位。源极偏压控制电路221，具体地，构成为如图9所示那样。
由于源极偏压控制电路221这样构成，只在两条字线的任何一条都为低电平，且存储器激活信号ACT为高电平的情况下向源极线提供源极偏压电位，其他情况下，源极线为VSS电平。
指令译码器230，对应于从半导体存储器件200外部被输入的外部信号NCE，和成为半导体存储器件200的工作基准的外部时钟信号CLK，发生存储器激活信号ACT。具体地讲，如图10所示，外部信号NCE下降后外部时钟信号CLK上升的话，存储器激活信号ACT上升，在其后外部时钟信号CLK上升的边缘，存储器激活信号ACT下降。
还有，半导体存储器件200中，成为以存储器激活信号ACT为基准选择的字线被激活。例如，字线WL0被选择的情况下，如图10所示，存储器激活信号ACT上升的话，字线WL0成为高电平，存储器激活信号ACT下降的话，字线WL0成为低电平。
如上所述构成的半导体存储器件200中，在待机时，所有的源极线都设定为接地电位(VSS电平)。
还有，工作时，从指令译码器230输出高电平的存储器激活信号ACT。其后，以存储器激活信号ACT为基准信号，由从外部输入的地址信号，例如字线WL0变为高电平的话，源极线SN0的电位，保持为VSS电平。
另一方面，剩下所有的源极线，因为存储器激活信号ACT为高电平，所以从内部电源电路提供给上述源极偏压电位。其后，由指令译码器230存储器激活信号ACT被复原到低电平的话，接受其下降信号，字线WL0被复原到低电平。同时，被提供给上述源极偏压电位的源极线的电位变为VSS电平。
如上所述，根据本实施方式，在待机时，所有的源极线被设定为接地电位，有效时，只对不与读出对象的存储单元连接的源极线提供给上述源极偏压电位。因此，在待机时由于待机消耗电流而使削减恒定电流成为可能。
还有，与进行存取的存储单元连接的源极线保持低电平原样，完全没有电位变化，所以，存取速度的高速化成为可能。
《发明的实施方式二的变形例一》
如图11所示，取代半导体存储器件200的源极偏压控制电路221，包括源极偏压控制电路222构成亦可。
图11中，图1或图8中省略了的直列选择信号240、预充电发生电路250、以及预充电晶体管260也被表示出来。
直列选择信号240，连接了表示选择位线的直列选择信号CA0～CAm-1。在本变形例中，通常所有的直列选择信号(CA0～CAm-1)，是高电平(激活状态)，当存储单元进行存取之际，对应于非选择位线的直列选择信号成为低电平(非激活状态)。直列译码器240，将对应于激活状态的直列选择信号的位线连接于预充电晶体管260。
预充电发生电路250，对应于存储器激活信号ACT，输出控制位线的预充电的预充电信号PR。具体地讲，存储器激活信号ACT只在高电平的上升时间的一定期间(位线的预充电必要时间)输出低电平的预充电信号PR，由自控使预充电信号PR返回高电平。尚，关于预充电信号PR，称预充电信号PR成为低电平为激活，称预充电信号PR成为高电平为复原或非激活。
从预充电发生电路250输出的预充电信号PR，输入到预充电晶体管260(p沟道晶体管)的栅极端子。由此，预充电信号PR为低电平的情况下，由直列译码器240预充电与预充电晶体管260连接的位线。
源极偏压控制电路222，对应于存储器激活信号ACT和预充电信号PR控制源极线的电位。源极偏压控制电路222，具体地如图12所示的构成。
如上所述构成的实施方式二的变形例一所涉及的半导体存储器件中，与字线WL0及位线BL00连接的存储单元被读取时的工作用图13的时间脉冲进行说明。
时间A前的待机状态中，所有的源极线电位，保持为VSS电平。在时间A外部信号NCE下降的话，从指令译码器230输出高电平的存储器激活信号ACT。还有，由从外部输入的地址信号，以存储器激活信号ACT为基准信号，使字线WL0及直列选择信号CA0为高电平。
存储器激活信号ACT成为高电平的话，从预充电发生电路250输出低电平的预充电信号PR。由此，只在被选择的位线BL00的预充电所必要的时间接通预充电晶体管260，位线BL00被预充电。
预充电信号PR成为低电平的话，字线WL0就成为高电平，所以，由源极偏压控制电路222，源极线SN0保持VSS原样。这种情况下，源极线SN0以外的源极线，被提供给上述源极偏压电位。并且，预充电信号PR被复原为高电平，位线BL00的预充电结束的话，被选择的存储单元的数据(‘0’或‘1’)通过位线BL00被输出到外部。
其后，存储器激活信号ACT被复原为低电平的话，接受其下降信号，被选择的字线WL0，以及直列选择信号CA0～CAm-1被复原为高电平。同时，提供给了电荷的源极线，成为VSS电平返回待机状态。
如上所述根据本变形例，再加上位线的预充电，源极线同时被控制电位。由此，位线和源极线之间介于存储单元削减相互之间流动的待机消耗电流成为可能。
还有，通过使位线的预充电，和由激活字线WL0读出数据的工作同时进行，能够使存取时间高速化。也就是，例如数据为‘1’的情况下的读出中，成为向位线预充电结束时间‘1’数据的读出时间。因此，在事实上，可将预充电时间隐藏起来。还有，数据‘0’的情况下的读出中，本来位线的预充电工作就不必要。因此，只要使源极线的VSS能力(使电位下降到VSS电平的速度)比位线的预充电能力(预充电速度)充分地大，就可以高速化‘0’数据的读出。也就是，通过使位线的预充电能力和源极线的VSS能力最优化，更高速的读出也成为可能。
尚，上述变形例中，位线的预充电时间，比存储器激活信号ACT短，但是，在相同的时间进行预充电亦可。
还有，源极线，是由位线预充电信号PR被激活，但是，由存储器激活信号ACT被激活的构成也能得到同样的效果。
还有，直列译码器240，说明了所有的直列选择信号通常为激活状态(正常接通状态)的例，但是，所有的直列选择信号通常为非激活状态(正常断开状态)，在存储单元进行存取之际，构成为只是对应于选择的位线的直列选择信号为激活状态亦可。
《发明的实施方式二的变形例二》
在实施方式二的变形例一中，预充电时间(预充电信号PR为低电平期间)，控制字线不被激活。图14，是在读出连接于字线WL0以及位线BL00的存储单元之际，进行这样控制的情况的时间脉冲。
如图14所示，使读出动作开始，存储器激活信号ACT上升的话，预充电信号PR在一定期间内成为低电平，自控复原。由此被选择的位线(这个例中位线BL00)被预充电。还有，在位线BL00被预充电的期间，包含源极线SN0的所有源极线，被提供给上述源极偏压电位。
预充电信号PR被复原的话，只是被选择的源极线SN0保持VSS电平，剩下的所有的源极线，全被提供给上述源极偏压电位。
还有，预充电信号PR被复原的话，字线WL0被激活，从与字线WL0和位线WL00连接的存储单元读出数据。
并且，存储器激活信号ACT被复原的话，接受它的下降信号，字线WL0以及直列选择信号CA0被复原。同时，被提供给上述源极偏压电位的源极线，变为VSS电平返回待机状态。
这样，通过在等待位线的预充电结束的同时激活字线，就能够防止由于预充电动作发生的干扰为起因的存储单元的读出误动作。
还有，通过使位线的预充电、和源极线的上述源极偏压电位的供给同时进行，就能够充分地降低存储单元中的电流。也就是，能够实现更安定的数据读出。
还有，不再需要进行为使位线的预充电能力和源极线的VSS能力的能力最优化的电路设计，就能够实现对应更大的偏差的电路。
《发明的实施方式二的变形例三》
上述源极偏压电位，还可以根据半导体存储器件的温度进行改变。图15，是为根据温度改变上述源极偏压电位的电路的例。
这个例中，对应于温度检测电路270检测的半导体存储器件的温度，转换将内部电源电路产生的电位、以及VDD-Vtp(Vtp：p沟道晶体管的阈值电位)中的任何一个电位提供给源极偏压控制电路222。
温度检测电路270，对应于半导体存储器件的温度，激活温度检测信号T0、或T1中的任何一个信号输出。具体地讲，例如在待机消耗电流多的100℃以上的高温下，只激活温度检测信号T0。还有，例如在室温或0℃以下的低温下，只激活温度检测信号T1。
由此，室温或0℃以下的低温下，内部电源电路产生的电位介于源极偏压控制电路222提供给源极线。还有，例如在100℃以上的高温下，VDD-Vtp介于源极偏压控制电路222提供给源极线。
也就是，根据本变形例，因为在待机消耗电流多的温度条件下，上述源极偏压电位被控制的高，在待机消耗电流小的温度条件下，上述源极偏压电位被控制的低，所以，由源极线的电位控制可使消耗电力对应于温度达到最小。
《发明的实施方式二的变形例四》
上述的各实施方式或变形例中，上述源极偏压电位和位线的预充电电位不同，但是，如果使源极线和位线的电位一致，与读出对象的存储单元不同行的存储单元中完全消除待机消耗电流成为可能。
例如，图16所示的半导体存储器件，是在预充电晶体管260的漏极端子上连接了N沟道晶体管280，使位线的电位成为VDD-Vtn的例。还有，这个半导体存储器件的内部电源电路，将VDD-Vtn输出给源极偏压控制电路221。由此，使源极线和位线的电位一致成为可能。
尚，作为一致的电位，并不只限于上述那样的VDD-Vtn，例如，实施方式一所说明的那样，考虑由于提供给源极线电位使消耗电力增加、和由于防止待机消耗电流使消耗电力下降的平衡进行设定亦可。但是，设定为VDD-Vtn的情况，与设定为其他电位的情况相比，电路规模的增加不大。
还有，本变形例，即便是用于实施方式一的半导体存储器件也能够得到同样的效果。
《发明的实施方式三》
图17，是表示本发明的实施方式三所涉及的半导体存储器件300的构成的方框图。半导体存储器件300，是取代半导体存储器件200中的源极偏压控制电路排列220，包括源极偏压控制电路320构成的。
源极偏压控制电路320中，设置了对应于各源极线的多个源极偏压控制电路231。
源极偏压控制电路321，具体地讲，如图18所示的构成。源极偏压控制电路321中，连接的各字线的电平、以及存储器激活信号ACT的电平为低电平的情况下源极线成为高阻抗状态(Hi-Z状态)。
如上所述构成的半导体存储器件300中，如图19所示，时间A以前的待机状态下，所有的源极线被保持有VSS电平。接下来，存储器激活信号ACT被激活的话，只是被选择的源极线(例如源极线SN0)被保持为VSS电平，剩下的所有的源极线，成为高阻抗状态。并且，从存储单元读出数据后，存储器激活信号ACT被复原的话，接受它的下降信号，选择的字线(例如字线WL0)被复原。还有，同时，处于高阻抗状态的的源极线成为VSS电平。
这样，根据本实施方式，待机时所有的源极线为接地电位，由于以前待机时流过的待机消耗电流削减恒定电流成为可能。还有，有效时，因为与读出对象的存储单元非连接的源极线成为高阻抗状态，所以，削减有效时的消耗电力成为可能。
还有，和使与读出对象的存储单元非连接的源极线主动地成为接地电位相比，由于使源极线成为了高阻抗状态，也能够削减待机消耗电流。
《发明的实施方式三的变形例》
实施方式三地半导体存储器件中也一样，如图20所示，取代源极偏压控制电路321使用源极偏压控制电路222，再设置温度检测电路370亦可。这个电路，是对应于温度检测电路370检测的半导体存储器件的温度，转换提供给内部电源电路产生的电位的状态、以及高阻抗状态中的任何一种状态的例。
温度检测电路370，当半导体存储器件的温度超过所规定的温度，激活温度检测信号T1输出。具体地讲，待机消耗电流多的例如100℃以上的高温下，激活温度检测信号T1。
由于构成为这样，预充电信号PR被激活期间，与读出对象存储单元非连接的源极线，对应于半导体存储器件的温度，被控制为高阻抗状态、或提供给内部电源电压的状态。由此，提供在抑制有效时的消费电力的同时，具有特性保证的半导体存储器件成为可能。
尚，图20所示的例中，源极线的电压状态，为提供给内部电源电路的电位的状态、和高阻抗状态的两种，但是，根据温度进一步细致地控制上述源极偏压电位亦可。
《发明的实施方式四》
图21，是表示本发明的实施方式四所涉及的半导体存储器件400的构成的方框图。半导体存储器件400，是在实施方式二的变形例一中，追加有效期间发生电路430而构成的。尚，图21中，上述的各实施方式中省略了记载的数据为从存储单元读出的构成，读出电路440和输出选择电路450也被记载。
有效期间发生电路430，控制指令译码器230产生的存储器激活信号ACT的下降时间。实施方式二等的半导体存储器件中，基于外部时钟信号CLK，控制了存储器激活信号ACT的下降时间，但是，半导体存储器件400中，由内部时钟(自控)，控制存储器激活信号ACT的下降时间。
读出电路440，读出由直列译码器240选择的输出给位线的数据，输出给输出选择电路450。
输出选择电路450，被输入输出选择信号SEL。这个输出选择信号SEL，是存储器激活信号ACT的下降时刻的上升信号。输出选择电路450，在输出选择信号SEL上升的时刻，将读出电路440的输出(信号)输出到半导体存储器件400的外部。也就是，输出选择信号SEL在低电平期间，数据输出为不定的状态。
如上所述构成的半导体存储器件400中，如图22所示，由存储器激活信号ACT的下降时刻，结束对与读出对象的存储单元非连接的源极线的上述源极偏压电位的提供，使提供上述源极偏压电位的期间达到最小成为可能。向源极线提供上述源极偏压电位的期间只要能够达到最小，通过提供上述源极偏压电位即便是从存储单元以外的旁通布线电流消耗的情况，也可使由于这个消耗的电力消耗降至最低成为可能。
例如，只要将存储器激活信号ACT下降的时刻应合所希望最大动作频率的动作时间，就能充分削减有效时的消耗电力。
还有，因为是由存储器激活信号ACT下降的时刻，控制数据的读出时刻的，所以，不受外部时钟信号的频率影响，一定存取时间成为可能。
《发明的实施方式四的变形例一》
图23，是表示本发明的实施方式四所涉及的半导体存储器件中源极偏压控制电路的变形例的源极偏压控制电路421的方框图。
源极偏压控制电路421，是在有效期间中，能够将向源极线的偏压能力(提供电荷的能力)转换成为多个阶段的源极偏压控制电路的例。源极偏压控制电路421中，由N沟道晶体管421a和421b转换上述源极偏压电位提供的有无。在这个例中，N沟道晶体管421a和421b，例如由不同的尺寸构成，电位提供能力也相互不同。
连接于字线WL0及位线BL00的存储单元被读出的情况的源极偏压控制电路421动作用图24的时间脉冲加以说明。
源极偏压控制电路421中，例如图24所示，预充电信号PR被激活的话，首先N沟道晶体管421a及421b成为接通。由此，源极线SN0中，介于N沟道晶体管421a及421b提供给上述源极偏压电位。
接下来，预充电信号PR的激活期间结束，字线WL0被激活的话，N沟道晶体管421a成为遮断状态。还有，OR电路421c的输出信号SNNR成为低电平。由此，N沟道晶体管421b也成为遮断状态。N沟道晶体管421a及421b成为遮断状态的话，源极线SN0的电位成为VSS电平。
另一方面，被连接在与读出对象的存储单元非连接的源极线(源极线SN0以外的源极线)的源极偏压控制电路421，预充电信号PR成为低电平的话，N沟道晶体管421a和421b成为导通。由此，源极线SN0以外的源极线，介于N沟道晶体管421a及421b被提供给上述源极偏压电位。预充电时间结束预充电信号PR成为高电平的话，N沟道晶体管421a成为截止。但是，因为字线没有被选择，所以，输出信号SNNR保持高电平。因此，N沟道晶体管421b保持导通原样。由此，源极线介于N沟道晶体管421b被提供给源极偏压电位。
根据如上所述的本变形例，有效期间的开始时，增大上述源极偏压电位的提供能力，尽可能早地使源极线的电位上升，由此，缩短存取时间成为可能。还有，源极线的电位上升到源极偏压电位以后，例如介于连接于晶体管提供只补充消耗的待机消耗电流的小电流，使偏压能力变小就能够提供上述源极偏压电位。由此，消耗电力的削减就成为可能。
尚，偏压能力的转换阶段数，不限制于如上所述的两阶段，例如对应于存储器的特性改变为最合适的即可。
还有，偏压能力的装换，例如，设置检测半导体存储器件的温度变化的温度检测电路，对应于温度检测电路所检测的温度变化进行转换即可。
《发明的实施方式四的变形例二》
图25，是表示本发明的实施方式四所涉及的半导体存储器件中源极偏压控制电路的变形例的源极偏压控制电路422的方框图。
源极偏压控制电路422，是与读出对象的存储单元非接触的源极线上，只在有效期间的初期提供给上述源极偏压电位的源极偏压控制电路的例。
源极偏压控制电路422，在源极偏压控制电路421上追加了p沟道晶体管422d。p沟道晶体管422d，通过在栅极端子上提供VDD电平，制成源极线的高阻抗状态。
如上所述构成的源极偏压控制电路422中，例如图26所示，预充电信号PR成为低电平的话，N沟道晶体管421a成为导通。由此，所有的源极线上都被提供给源极偏压电位。
预充电信号PR返回到高电平的话，N沟道晶体管421a成为截止。由此，源极线SN0以外的源极线，成为高阻抗状态。
如上所述，源极偏压控制电路422中，在提供给预充电时间必要的上述源极偏压电位的同时，使源极线成为高阻抗状态，所以，只在上述源极偏压电位提供时消耗电力即可。也就是，根据本实施方式，削减消耗电力成为可能的同时，也能够防止由于待机消耗电流的读出误动作。
尚，源极偏压控制电路422中，通过向P沟道晶体管422d的栅极端子上提供给VDD电平制造了源极线的高阻抗状态，但是，高阻抗状态的制造方法，并不只限于上述的例。
还有，例如将P沟道晶体管422d的栅极端子由使用金属布线层的选择掩模伸出到外部端子，通过用上述实施方式说明了的温度检测电路控制p沟道晶体管422d的导通截止，从而转换高阻抗状态和上述源极偏压电位状态亦可。
尚，上述各实施方式中的内部电源电路，从半导体存储器件的外部能够调节电位亦可。由此进一步有效地削减消耗电力成为可能。
还有，系统导通芯片等多个半导体存储器件搭载在同一硅衬底上的半导体装置中，多个半导体存储器件公共使用内部电源电路亦可。
还有，上述实施方式中存储单元是以N沟道晶体管的构成为例说明的，但是，p沟道晶体管构成的情况也可以具有同样的效果。
还有，各信号的电平(高电平、或低电平)和它的含义的对应关系举例进行了说明，但是并不只限于上述例子。
还有，上述各实施方式或变形例所说明的构成要素，从理论上在可能的范围内可以进行各种各样的组合。
产业上的利用可能性
本发明所涉及的半导体存储器件，具有能够削减在待机时，以及动作时的消耗电力的效果，对于实现掩模ROM等的半导体存储器件，特别是存储单元的大规模化和低消耗电力化的电路技术等是有用的。
Claims (40)
1.一种半导体存储器件，由一个晶体管构成的存储单元设置成矩阵状，其特征为：
包括：
字线，对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子，
位线，对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子，
源极线，对应于上述矩阵的每相互相邻两行而设置，公共连接上述两行的各晶体管的源极端子，且在与上述字线平行的方向上布线，
预充电电路，对应于表示上述位线的预充电时间的预充电信号，将上述位线预充电到预充电电位，
预充电信号发生电路，生成上述预充电信号，以及
源极偏压控制电路，在进行为从上述存储单元读出数据的动作的有效期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为在被提供了比接地电位高而比电源电位低的源极偏压电位的状态。
2.根据权利要求1所述的半导体存储器件，其特征为：
上述源极线，与构成上述存储单元的晶体管是由扩散层连接的。
3.根据权利要求1所述的半导体存储器件，其特征为：
上述源极偏压控制电路，以对于数量为2的n次幂单位的字线设置1个的比例设置，在此n为自然数。
4.根据权利要求1所述的半导体存储器件，其特征为：
还包括内部电源电路，产生上述源极偏压电位。
5.根据权利要求4所述的半导体存储器件，其特征为：
上述内部电源电路，与各源极线一对一地设置。
6.根据权利要求4所述的半导体存储器件，其特征为：
上述内部电源电路，设置在形成了上述存储单元的存储单元衬底接触点区域。
7.根据权利要求4所述的半导体存储器件，其特征为：
上述内部电源电路，相对于多条源极线设置一个。
8.根据权利要求1所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在等待存储器存取要求的待机期间，控制为向所有的源极线提供给上述源极偏压电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态。
9.根据权利要求8所述的半导体存储器件，其特征为：
上述存储单元，由上述晶体管的漏极端子是否被连接到对应的位线上，决定被存储的存储数据的值，
上述源极偏压控制电路，是能够设定上述源极偏压电位为多种电平的电路，构成为在形成决定上述存储数据值的接触点层之际，设定上述源极偏压电位的电平。
10.根据权利要求1所述的半导体存储器件，其特征为：
上述预充电电位和上述源极偏压电位，为同电位。
11.根据权利要求1所述的半导体存储器件，其特征为：
还包括：
输出电路，保持并输出被输出给了上述位线的数据，以及
指令译码器电路，在对应来自半导体存储器件外部的存储器的存取要求的时刻，输出表示为用来从上述存储单元读出数据的动作的有效期间的有效信号，另外
上述指令译码器电路，构成为在自控的时刻，复原上述有效信号，
上述输出电路，构成为在上述有效信号被复原时保持并输出被输出给上述位线的数据。
12.根据权利要求11所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为具有将上述源极偏压电位的供给能力转换为多等级的能力转换电路，在上述有效期间中，向与读出对象的存储单元非连接的源极线供给上述源极偏压电位的情况下，转换上述供给能力。
13.根据权利要求12所述的半导体存储器件，其特征为：
还包括：
预充电电路，对应于表示预充电时间的预充电信号，将上述位线预充电到预充电电位，
预充电信号发生电路，生成上述预充电信号，另外
上述源极偏压控制电路，构成为在预充电时间结束后进行一次转换上述供给能力。
14.根据权利要求13所述的半导体存储器件，其特征为：
在进行上述供给能力转换前的供给能力，比转换后的供给能力大。
15.根据权利要求12所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在上述有效期间，在使与读出对象的存储单元非连接的源极线处于被提供给上述源极偏压电位的状态后，转换成高阻抗状态。
16.根据权利要求12所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，转换上述供给能力。
17.一种半导体存储器件，由一个晶体管构成的存储单元设置成矩阵状，其特征为：
包括：
字线，对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子，
位线，对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子，
源极线，对应于上述矩阵的每相互相邻两行而设置，公共连接上述两行的各晶体管的源极端子，且在与上述字线平行的方向上布线，
预充电电路，对应于表示上述位线的预充电时间的预充电信号，将上述位线预充电到预充电电位，
预充电信号发生电路，生成上述预充电信号，
指令译码器电路，在对应来自半导体存储器件外部的存储器的存取要求的时刻，输出表示为用来从上述存储单元读出数据的动作的有效期间的有效信号，以及
源极偏压控制电路，在输出上述有效信号的期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为被提供了比接地电位高而比电源电位低的源极偏压电位的状态。
18.根据权利要求17所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在待机期间，控制为向所有的源极线提供给接地电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态。
19.根据权利要求17所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为对应于上述预充电信号，进行上述的控制。
20.根据权利要求19所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在与上述字线被激活期间的开始时刻不同的时刻，进行上述控制。
21.根据权利要求17所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，改变上述源极偏压电位。
22.根据权利要求18所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，改变上述源极偏压电位。
23.根据权利要求19所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，改变上述源极偏压电位。
24.根据权利要求20的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，改变上述源极偏压电位。
25.根据权利要求19、21、22、23、24的任何一项所述的半导体存储器件，其特征为：
上述预充电电位和上述源极偏压电位，为同电位。
26.根据权利要求17所述的半导体存储器件，其特征为：
还包括输出电路，保持并输出被输出给了上述位线的数据，另外
上述指令译码器电路，构成为在自控的时刻，复原上述有效信号，
上述输出电路，构成为在上述有效信号被复原时保持并输出被输出给上述位线的数据。
27.根据权利要求26所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为具有将上述源极偏压电位的供给能力转换为多等级的能力转换电路，在上述有效期间中，向与读出对象的存储单元非连接的源极线供给上述源极偏压电位的情况下，转换上述供给能力。
28.根据权利要求27所述的半导体存储器件，其特征为：
还包括：
预充电电路，对应于表示预充电时间的预充电信号，将上述位线预充电到预充电电位，
预充电信号发生电路，生成上述预充电信号，另外
上述源极偏压控制电路，构成为在预充电时间结束后进行一次转换上述供给能力。
29.根据权利要求28所述的半导体存储器件，其特征为：
在进行上述供给能力转换前的供给能力，比转换后的供给能力大。
30.根据权利要求27所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在上述有效期间，在使与读出对象的存储单元非连接的源极线处于被提供给上述源极偏压电位的状态后，转换成高阻抗状态。
31.根据权利要求27所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，转换上述供给能力。
32.一种半导体存储器件，由一个晶体管构成的存储单元设置成矩阵状，其特征为：
包括：
字线，对应于上述矩阵的各行设置的，公共连接对应行中各晶体管的栅极端子，
位线，对应于上述矩阵的各列设置的，公共连接对应列中至少一个晶体管的漏极端子，
源极线，对应于上述矩阵的每相互相邻两行设置的，公共连接上述两行的各晶体管的源极端子，
指令译码器电路，在对应来自半导体存储器件外部的存储器的存取要求的时刻，输出表示为用来从上述存储单元读出数据的动作而进行的有效期间的有效信号，以及
源极偏压控制电路，在输出上述有效信号的期间，将与读出对象存储单元不连接的源极线中的至少一根源极线，控制为被提供了比接地电位高而比电源电位低的源极偏压电位的状态、或高阻抗状态。
33.根据权利要求32所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在等待存储器存取要求的待机期间，控制为向所有的源极线提供给接地电位的状态的同时，在上述有效期间，控制为向与读出对象的存储单元连接的源极线提供给接地电位或电源电位的状态。
34.根据权利要求32所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为在上述有效期间，对应于上述温度检测电路检测的温度变化，使与读出对象的存储单元非连接的源极线处于高阻抗状态，或者是控制为向上述源极线提供给上述源极偏压电位的状态。
35.根据权利要求32所述的半导体存储器件，其特征为：
还包括输出电路，保持并输出被输出给了上述位线的数据，另外
上述指令译码器电路，构成为在自控的时刻，复原上述有效信号，
上述输出电路，构成为在上述有效信号被复原时保持并输出被输出给上述位线的数据。
36.根据权利要求35所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为具有将上述源极偏压电位的供给能力转换为多等级的能力转换电路，在上述有效期间中，向与读出对象的存储单元非连接的源极线供给上述源极偏压电位的情况下，转换上述供给能力。
37.根据权利要求36所述的半导体存储器件，其特征为：
还包括：
预充电电路，对应于表示预充电时间的预充电信号，将上述位线预充电到预充电电位，
预充电信号发生电路，生成上述预充电信号，另外
上述源极偏压控制电路，构成为在预充电时间结束后进行一次转换上述供给能力。
38.根据权利要求37所述的半导体存储器件，其特征为：
在进行上述供给能力转换前的供给能力，比转换后的供给能力大。
39.根据权利要求36所述的半导体存储器件，其特征为：
上述源极偏压控制电路，构成为在上述有效期间，在使与读出对象的存储单元非连接的源极线处于被提供给上述源极偏压电位的状态后，转换成高阻抗状态。
40.根据权利要求36所述的半导体存储器件，其特征为：
还包括检测半导体存储器件的温度变化的温度检测电路，
上述源极偏压控制电路，构成为对应于上述温度检测电路检测的温度变化，转换上述供给能力。
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