CN102163451A - 非易失性半导体存储器件 - Google Patents

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Abstract

一种非易失性半导体存储器件，包括：存储元件，其中存储元件的两个电极之间的电荷放电速率根据所存储的信息的逻辑值而不同；单元布线，连接到存储元件的一个电极；感测放大器，具有连接到单元布线的感测节点，该感测放大器通过将感测节点的电位与基准电位进行比较来读取信息的逻辑值；以及读出控制电路，能够在动态感测操作与静态感测操作之间切换，所述动态感测操作通过预充电单元布线并经由存储元件对单元布线放电或充电来执行读出，所述静态感测操作在电流负载连接到感测节点的状态下执行读出。

Description

非易失性半导体存储器件
技术领域
本发明涉及具有可变单元电阻(cell resistance)Rcell的非易失性半导体存储器件，其中可变单元电阻的两个电极之间的电荷放电速率根据所存储的信息的逻辑值而不同。
背景技术
已知如下的非易失性存储器件：其中，向位线施加预充电电压，并读出预充电电压的放电速率的变化。
可以应用这种读出方法的非易失性半导体存储器件被典型化为(闪速)EEPROM。
同时，电阻改变型存储器件作为可高速地重写数据的非易失性存储器件正在引起关注，来替代FG型(闪速)EEPROM。
作为电阻改变型存储器件，已知所谓的ReRAM，其中使得在可变单元电阻Rcell内，当导电离子输入到导电膜或从导电膜输出时的电阻变化对应于存储器的状态(例如，参见K.Aratani等，“A Novel Resistance Memory withHigh Scalability and Nanosecond Switching，”Technical Digest IEDM 2007，pp.783-786)。
为了确保ReRAM的重写特性、保持特性等的可靠性的目的以及为了ReRAM到多值存储器的应用，正如考虑普通闪存等中那样，考虑在写和擦除时执行校验读出(verification readout)的系统(例如，参见日本专利特开No.2002-260377、2005-510005和2004-164766(在下文中，称为专利文档1到3))。
普通闪存中校验读出时的电流控制使得读出电流(感测电流)基本上恒定，且因此通过改变存储晶体管的栅极电位来校验不同的阈值。该操作系统具有的优点在于，由于恒定的操作电流，因此感测定时、感测节点上的负载等几乎不依赖于待校验的阈值。
发明内容
然而，ReRAM具有不同于闪存的限制。
ReRAM的可变单元电阻Rcell仅具有两个端子。即，可变单元电阻Rcell仅具有如闪存情况下的源极端子和漏极端子中那样电流流动的两个端子，并且不具有栅极端子。在校验时读取不同电阻值的情况下，假设读出时施加到ReRAM的预充电电压(＝VR)是恒定的，并且ReRAM的可变单元电阻Rcell的电阻(单元电阻)值是Rcell。那么，读出电流是(VR/Rcell)。这意味着当单元电阻Rcell的值改变时读出电流也改变。
在ReRAM的情况下，根据所存储的信息的逻辑值，单元电阻Rcell的值相差几个量级。因此，由于以上原因，当要以高速执行校验读出时，如下的定时控制可能变得是必须的。
具体地说，当通过经由可变单元电阻Rcell放电来降低位线电位(在下文中称为BL电位)并执行校验读出时，由于擦除校验时BL电位的放电的低速，因此在待感测的电阻是高电阻的情况下，感测定时需要延迟。另一方面，在待感测的电阻是低电阻的情况下，由于写校验时BL电位的放电的高速，因此感测定时需要提前。当在写校验时延迟感测定时时，BL电荷消失，因此不能执行正常的感测操作。
这种根据待读出的信息的逻辑值的最佳感测定时的差异不限于ReRAM。即，对于在不控制存储晶体管的栅极电压的情况下，通过动态放电读出来读出单元电流的量值的系统，即使在电阻改变型存储器以外的非易失性存储器件(如，闪速EEPROM)中，也会出现最佳感测定时的偏移。
在下文中，将如下的方法称为“动态读取”：在未(通过晶体管的栅极电压等)将放电电流调整为基本恒定的情况下，按照原样地读出这种预充电电荷的放电速率。另一方面，在下文中，将如下的方法称为“静态读取”：在保持放电电流基本恒定的情况下，读出这种预充电电荷的放电速率。
除其名称以外，动态读取和静态读取已知为不限于ReRAM的非易失性存储器的读出系统。一般而言，使用动态读取和静态读取之一。例如，关于ReRAM的示例，上述专利文档1和2公开了动态读取，而上述专利文档3公开了静态读取。
静态读取的静态感测系统一般感测静态且稳定的电压，且因此具有当将读出定时延迟得更多时能够以更高精度执行读出的优点。
然而，对于静态感测系统，不能执行以动态感测的速度那么高的速度的操作，原因在于：感测操作之前的预充电操作是必须的，且电流负载本身需要建立。
另一方面，动态感测系统不需要紧接在感测操作之前再次执行预充电，且因此适用于高速读出。
然而，动态感测系统不能执行高精度的读出，并具有错误操作的窄容限，使得定时设置困难。定时设置中的困难意味着仅当作为读出目标的可变单元电阻Rcell的电阻值高精度地变化时，可以应用动态读取。
因此动态读取和静态读取具有优点和缺点。存在利用动态读取和静态读取两者的优点且具有某种程度上的高速和相对高的读出精度的电路配置的非易失性半导体存储器的需求。
期望提供可以满足快速性和读出精度的非易失性半导体存储器件。
根据本发明实施例的非易失性半导体存储器件包括可变单元电阻Rcell、感测放大器和读出控制电路。
可变单元电阻Rcell的两个电极之间的电荷放电速率根据所存储的信息的逻辑值而不同。
感测放大器具有连接到单元布线的感测节点，单元布线连接到可变单元电阻Rcell的一个电极。感测放大器通过将感测节点的电位与基准电位进行比较来读取信息的逻辑值。
读出控制电路可以在动态感测操作与静态感测操作之间切换。在动态感测操作中，通过对单元布线预充电并经由存储元件对单元布线放电或充电来执行读出。此时，例如，通过预充电电压与存储元件的另一电极的电压之间的电压差来执行读出。在静态感测操作中，在电流负载连接到感测节点的状态下执行读出。
根据以上构造，例如，当不需要非常高的读出精度时，读出控制电路控制感测放大器仅通过动态感测操作来读取可变单元电阻Rcell的逻辑值(信息)。
另一方面，当要求高读出精度时，读出控制电路控制感测放大器仅通过静态感测操作来读取可变单元电阻Rcell的逻辑值(信息)。
进一步，当需要高读出精度但要执行高速读出时，例如，在读取操作开始时，如在动态感测操作中那样，以断开的电流负载对单元布线快速地充电或放电。在执行快速充电或放电到某种程度之后，即使当单元布线的电位对于感测放大器的读取来说不充分时，在充电或放电的中间阶段，如静态感测操作中那样，将电流负载连接到感测节点。然后，单元布线的电位稳定且迅速地改变到与可变单元电阻Rcell的等效电阻值对应的电位。因此，单元布线的电位改变到对于感测放大器的读取的充分电位。然后，启动感测放大器。由此具有相对高速的稳定感测成为可能。
根据本发明，可以提供能够满足快速性和读出精度的非易失性半导体存储器件。
附图说明
图1A和图1B是第一到第四实施例和修改示例公共的存储单元的等效电路图；
图2是彼此相邻的两个存储单元部分的器件结构的截面图；
图3A和图3B是示出了可变单元电阻(存储器元件)的截面和操作的图；
图4是与第一到第四实施例有关的IC芯片(存储器件)的框图；
图5是X选择器的电路图；
图6是Y选择器的电路图；
图7是两个WL驱动器单元的电路图；
图8是CSW驱动器单元的电路图；
图9是与第一实施例有关的列电路配置的示意图；
图10A、图10B、图10C1和图10C2是动态读取的时序图；
图11A、图11B、图11C1和图11C2是静态读取的时序图；
图12A、图12B、图12C1和图12C2是混合读取的时序图；
图13是示出了读取模式的组合的四个示例的表；
图14是与第二实施例有关的列电路配置的示意图；
图15A、图15B、图15C1和图15C2是动态读取的时序图；
图16A、图16B、图16C1和图16C2是静态读取的时序图；
图17A、图17B、图17C1和图17C2是混合读取的时序图；
图18是与第三实施例有关的列电路配置的示意图；
图19A、图19B、图19C1和图19C2是动态读取的时序图；
图20A、图20B、图20C1和图20C2是静态读取的时序图；
图21A、图21B、图21C1和图21C2是混合读取的时序图；
图22是与第四实施例有关的列电路配置的示意图；
图23A、图23B、图23C1和图23C2是动态读取的时序图；
图24A、图24B、图24C1和图24C2是静态读取的时序图；以及
图25A、图25B、图25C1和图25C2是混合读取的时序图。
具体实施方式
通过以ReRAM作为示例，参照附图以如下顺序来描述本发明的优选实施例。
1.概要
2.第一实施例：单端感测放大器
3.第二实施例：具有相反方向的单元电流的单端感测放大器
4.第三实施例：电流镜型感测放大器
5.第四实施例：具有相反方向的电流的电流镜型感测放大器
6.修改示例
<1.概要>
应用了本发明的非易失性半导体存储器件具有“读出控制电路”，其包括能够控制电流负载到感测放大器的感测节点的连接和不连接的构造。
该读出控制电路可以在动态感测操作与静态感测操作之间切换，并且也包括用于预充电的构造。
这种情况下的动态感测操作是指将预充电电压提供到单元布线(例如，位线)并且使得单元布线(位线)经由存储器元件(例如，可变单元电阻Rcell)而被放电或充电的感测操作。更具体地说，在动态感测操作中，例如，通过单元布线和可变单元电阻Rcell的与单元布线相对的那一侧的电极(或布线)之间的电压差，感测电流经过可变单元电阻Rcell。由于不存在感测节点侧上的预充电电荷以外的外部电荷的提供源，因此单元布线的电位迅速下降或升高。单元布线的电位下降还是升高取决于预充电电压以及施加到相对侧的电极(或布线)的电压的极性(电压的正向或负向)。
静态感测操作是指包括如下操作的感测操作：在连接到感测节点的、用于提供或拉出(draw out)基本恒定电流的电流负载的状态下对单元布线充电或放电。当由此将流经单元布线的电流调整为恒定或基本恒定时，电位变化的速率变得相应地低，但是电位变化具有正比于或基本上正比于可变单元电阻Rcell的电阻值的速率。因此可以执行稳定的操作。假定该稳定操作，可以容易地控制感测放大器的定时，并且可以执行高精度的读出。
另一方面，在上述动态感测操作中，快速地执行充电或放电，以使得获得高度的快速性，但是感测放大器的阈值设置和开始定时控制相对困难。因此，在电阻改变存储器的情况下，例如，不期望应用动态感测操作，除非满足特殊条件，如根据存储器信息的相对高的电阻值和大电阻变化。
当预先在某种程度上已知读出目标具有低电阻还是高电阻时，例如，本发明实施例中的读出控制电路在校验读出时，可以根据指示读出目标具有低电阻还是高电阻的信息，而在两种感测操作之间切换。作为所述信息，例如，可以使用命令紧接在校验读出操作之前的操作(写或擦除操作)的读信号或擦除信号。
另一方面，在普通的读出中，预先不知道读出目标具有低电阻还是高电阻。然而，根据可变单元电阻Rcell的存储器材料和结构、可靠性数据等可以确定动态感测操作是否合适或者静态感测操作是否合适。因此，采用合适的方法。
在再一种模式中，可以执行将动态感测操作和静态感测操作进行组合的混合感测操作。稍后将描述混合感测操作的切换控制等。由于混合感测操作具有两种感测操作的优点(快速性和高精度)，因此该混合方法可应用于写校验读出、擦除校验读出和普通读出中的每一个。
在下文中，通过采用可选择三种感测操作的情况作为示例并且通过采用ReRAM作为非易失性存储器的示例，来进一步详细地描述本发明的实施例。
<2.第一实施例>
[存储单元配置]
图1A和图1B是本发明的各实施例公共的存储单元的等效电路的图。顺便提及，尽管图1A示出了写电流Iw的方向，并且图1B示出了擦除电流Ie的方向，但是存储单元本身的配置对于两个图是公共的。
图1A和图1B所示的存储单元MC具有作为“可变单元电阻Rcell”的一个存储单元电阻Rcell以及一个存取晶体管AT。
存储单元电阻Rcell的一个端子连接到板线PL。存储单元电阻Rcell的另一端子连接到存取晶体管AT的源极。存取晶体管AT的漏极连接到位线BL。存取晶体管AT的栅极连接到作为“存取线”的字线WL。
顺便提及，尽管在图1A和图1B中位线BL和板线PL彼此正交，但是位线BL和板线PL可以彼此平行地排列。
图2示出了与彼此相邻的两个存储单元MC对应的一部分的器件结构。图2是示意性截面视图，并且未打阴影。除非另外指定，否则图2中的空白部分填充有绝缘膜，或者形成另一个部分(另一部分的一部分)。
在半导体衬底100上形成图2中所示的存储单元MC的存取晶体管AT。
更具体地说，在半导体衬底100中形成作为存取晶体管AT的源极(S)和漏极(D)的两个杂质区域，并且在两个杂质区域之间的衬底区域上形成由多晶硅等制成的栅极电极，其中在半导体衬底100与栅极电极之间插入栅极绝缘膜。在这种情况下，栅极电极形成字线WL1或WL2。
由两个存储单元MC共享漏极(D)，并且漏极(D)连接到由第一布线层(1M)形成的位线BL。
在源极(S)上重复地堆积(pile up)插头104和连接垫(landing pad)105(由布线层形成)，并且在插头104和连接垫105上形成存储单元电阻Rcell。存储单元电阻Rcell在多层布线结构的任意层中形成。然而，在这种情况下，在大致第四或第五层中形成存储单元电阻Rcell。
存储单元电阻Rcell是具有下电极101与作为板线PL的上电极之间的绝缘膜102和导电膜103的膜合成(层叠)。
用于绝缘膜102的材料包括例如SiN、SiO2和Gd2O3。
用于导电膜103的材料包括例如金属膜、合金膜(例如，CuTe合金膜)、以及包含从Cu、Ag和Zr中选择的一个或多个金属元素的金属化合物膜。顺便提及，可以使用Cu、Ag和Zr以外的金属元素，只要该金属元素具有易于离子化的性质即可。另外，与Cu、Ag和Zr中的至少一个组合的元素期望是S、Se和Te中的至少一个元素。将导电膜103形成为“离子提供层”。
图3A和图3B是存储单元电阻Rcell的放大视图，向该视图添加了电流方向以及施加的电压值的示例。
作为示例，图3A和图3B表示了绝缘膜102由SiO2构成且导电膜103由CuTe合金基合金化合物(Cu-Te基)构成。
在图3A中，向下电极101和上电极(板线PL)施加电压，其中以绝缘膜102侧作为负电极侧且以导电膜103侧作为正电极侧。例如，将位线BL接地到0[V]，并且例如向板线PL施加+3[V]。
然后，导电膜103中包括的Cu、Ag和Zr具有被离子化且吸引到负电极侧的性质。这些金属的导电离子被注入绝缘膜102。因此，绝缘膜102在绝缘质量方面降低，并随着绝缘质量方面的降低而获得导电性。结果，以图3A所示方向的写电流Iw流动。将该操作称为写(操作)或设置(操作)。
相反，在图3B中，向下电极101和上电极(板线PL)施加电压，其中以绝缘膜102侧作为正电极侧且以导电膜103侧作为负电极侧。例如，将板线PL接地到0[V]，并且例如向位线BL施加+1.7[V]。
然后，注入到绝缘膜102中的导电离子返回到导电膜103，以使得将存储单元电阻Rcell复位到写之前的高电阻值的状态。将该操作称为擦除(操作)或复位(操作)。在复位中，以图3B所示方向的擦除电流Ie流动。
顺便提及，在下文中，设置是指“导电离子至绝缘膜中的充分注入”，而复位是指“导电离子从绝缘膜中的充分提取”。
另一方面，将一个状态(设置或复位)任意地定义为数据写状态，而将另一状态任意地定义为擦除状态。
在下面的描述中，使得如下的情况对应于数据“写”(设置)：其中，绝缘膜102的绝缘质量下降，且存储单元电阻Rcell的电阻值整体上下降到足够的水平。相反，使得如下的情况对应于数据“擦除”(复位)：其中，将绝缘膜102的绝缘质量恢复到原始的初始状态，并且存储单元电阻Rcell的电阻值整体上升高到足够的水平。
图1所示的存储单元电阻Rcell的电路符号的箭头一般与设置时(在这种情况下，写的时候)的电流的方向相同。
通过重复上述设置和复位，实现了二进制存储器，其中存储单元电阻Rcell的电阻值在高电阻状态和低电阻状态之间可逆地改变。另外，即使当停止电压施加时，存储单元电阻Rcell仍保持数据，且因此用作非易失性存储器。
顺便提及，在设置的时候，绝缘膜102的电阻值实际上根据绝缘膜102中金属离子的量而改变。因此绝缘膜102可以被看作在其中存储并保持数据的“存储层”。
通过使用存储单元电阻Rcell来形成存储单元并提供多个这种存储单元，可以形成电阻改变型存储器的存储单元阵列。电阻改变型存储器包括存储单元阵列和存储单元阵列的驱动电路(外围电路)。
[IC芯片配置]
图4是IC芯片的框图。
图4所示的半导体存储器件具有存储单元阵列1，其包括以矩阵形式排列的、如图1A到图3B所示的存储单元MC，其中在行方向上排列(M+1)个存储单元MC，并且在列方向上排列(N+1)个存储单元MC。通过在相同的半导体芯片上集成存储单元阵列1和存储单元阵列1的外围电路来形成半导体存储器件。在这种情况下，“N”和“M”是相对大的自然数，并且任意地设置N和M的具体值。
在存储单元阵列1中，在列方向上以预定间隔排列用于将行方向上排列的(M+1)个存储单元MC中的存取晶体管AT的栅极公共地彼此连接的(N+1)条字线WL<0>到WL<N>。另外，在行方向上以预定间隔排列用于将列方向上排列的(N+1)个存储单元MC中的存取晶体管AT的漏极公共地彼此连接的(M+1)条位线BL<0>到BL<M>。
在列方向上以预定间隔排列用于将存储单元电阻Rcell与行方向上的存取晶体管AT相对的那一侧上的各节点公共地连接的(N+1)条板线PL。(N+1)条板线中的每一个的一个端子连接到公共线，并且将公共线拉出到存储单元阵列1外部。
顺便提及，可以排列(M+1)条板线PL，以使得在列方向中很长。
如图4所示，外围电路包括X(地址)解码器(X解码器)2、兼作为Y(地址)解码器的预解码器(Pre DEC)3、WL驱动器(WL_DRV)4、BLI开关5和CSW驱动器(CSW_DRV)6。外围电路包括每一列的感测放大器(Sense Amp)7和I/O缓冲器(Input/Output Buffer(输入/输出缓冲器))9。外围电路包括写和擦除驱动器(W/E DRV)10、控制电路(CONT.)11、板驱动器(PL DRV)12和控制电压产生电路(P_CIR)16。
顺便提及，对于每一个存储单元列提供感测放大器7，尽管为了图示表示的方便同样没有在图4中示出。另外，时钟信号产生控制电路等未在图4中示出。
X解码器2以X选择器(未示出)作为基本单元来形成。X解码器2是用于解码从预解码器3输入的X地址信号，并基于解码结果将所选择的X选择信号X_SEL发送到WL驱动器4的电路。稍后将描述X选择器的细节。
预解码器3将输入的地址信号(Address)分离为X地址信号和Y地址信号。预解码器3将X地址信号X_SEL发送到X解码器2，并通过Y解码部件来解码Y地址信号。
预解码器3的Y解码部件以Y选择器(未示出)作为基本单元来形成。预解码器3是用于解码输入Y地址信号，并基于解码结果将所选择的Y选择信号Y_SEL发送到CSW驱动器6的电路。稍后将描述Y选择器的细节。
对于每一条字线WL，WL驱动器4包括(N+1)个WL驱动器单元(未示出)。每一个WL驱动器单元的输出与(N+1)条字线WL<0>到WL<N>中的一条相应字线连接。根据从X解码器2输入的X选择信号X_SEL来选择WL驱动器单元之一。WL驱动器单元是用于当选择WL驱动器单元时，向连接到WL驱动器单元的输出的字线WL施加预定电压的电路。稍后将描述WL驱动器单元的细节。
CSW驱动器6以CSW驱动器单元作为基本单元来形成。CSW驱动器6是用于驱动作为控制BLI开关5的布线的列选择线CSL<0>到CSL<M>的电路。顺便提及，稍后将描述CSW驱动器的细节。
BLI开关5例如是一组开关51，其每一个由图4所示的单独的NMOS晶体管(或者可以使用PMOS晶体管)或传输门形成。在这种情况下，开关51连接到相应的位线BL，并且总共存在(M+1)个开关51。
在下文中假设形成BLI开关5的每一个开关都是传输门。
写和擦除驱动器10连接到I/O缓冲器9。写和擦除驱动器10提供有来自I/O缓冲器9的外部输入的数据，并且根据输入数据可变地控制由感测放大器7保持的数据。
感测放大器7的输出节点连接到I/O缓冲器9。感测放大器7将位线BL中的电位变化(所述电位变化经由处于闭合状态的开关51输入)与基准电位进行比较。
控制电路11提供有写使能信号WRT、擦除使能信号ERS以及数据读出信号RD。控制电路11基于所述三个信号进行操作。
控制电路11具有如下五个功能。
(1)字线控制的功能，其将WL选择使能信号WLE提供到WL驱动器4内的各个WL驱动器单元。
(2)经由预解码器3(或直接)控制CSW驱动器6，由此单独地将开关51设置在导通状态或者不导通状态的功能。
(3)在写或擦除时，通过将写使能信号WRT或擦除使能信号ERS提供到写和擦除驱动器10来控制操作电压的提供的功能。
(4)在写或擦除时，如果需要的话，通过将写使能信号WRT或擦除使能信号ERS提供到板驱动器12来控制操作电压的提供的功能。
(5)在读出或校验读出操作时，对控制电压产生电路16进行控制以输出箝位电压Vclamp等的功能。
顺便提及，在图4中仅示出了由控制电路11输出的各种控制信号的附图标记。稍后将描述控制信号的电平变化的细节。
[控制系统电路]
接下来将进行作为X解码器2的基本配置的X选择器以及作为预解码器3的Y解码器功能的基本配置的Y选择器的描述。然后，将进行作为WL驱动器4的基本配置的WL驱动器单元的描述。
图5示出了X选择器20的电路示例。
图5所示的X选择器20包括第一级中的四个反相器INV0到INV3、中间级中的四个NAND电路NAND0到NAND3以及后级中连接的四个另外的反相器INV4到INV7。
X选择器20是提供有X地址位X0和X1并根据解码X地址位X0和X1的结果来激活(例如，设置到高电平)X选择信号X_SEL0到X_SEL3之一的电路。
图5表示2位解码的示例。然而，实现X解码器2，以使得根据输入到X解码器2的X地址信号的位数，能够通过图5的配置的扩展或多级扩张来处理2位以外的输入。
图6示出了Y选择器30的电路示例。
图6中所示的Y选择器30包括第一级中的四个反相器INV8到INV11、中间级中的四个NAND电路NAND4到NAND7以及后级中连接的四个另外的反相器INV12到INV15。
Y选择器30是提供有Y地址位Y0和Y1并根据解码Y地址位Y0和Y1的结果来激活(例如，设置到高电平)Y选择信号Y_SEL0到Y_SEL3之一的电路。
图6表示2位解码的示例。然而，实现预解码器3，以使得根据输入到预解码器3的Y地址信号的位数，能够通过图6的配置的扩展或多级扩张来处理2位以外的输入。
图7是示出了两个WL驱动器单元4A的电路图。
图7中所示的WL驱动器单元4A是WL驱动器4中提供的(N+1)个WL驱动器单元4A的一部分，在数量方面，(N+1)个WL驱动器单元4A与列方向上的单元数相等。
(N+1)个WL驱动器单元4A根据由图5所示的X选择器20等选择(激活)的一个X选择信号X_SEL0或X_SEL1来操作。WL驱动器单元4A激活与X选择信号X_SEL0或X_SEL1对应的一条字线WL<0>或WL<1>。
图7所示的WL驱动器单元4A包括NAND电路NAND8和反相器INV16。
将WL选择使能信号WLE输入到NAND电路NAND8的一个输入端。将X选择信号X_SEL0或X_SEL1输入到NAND电路NAND8的另一输入端。NAND电路NAND8的输出端连接到反相器INV16的输入端。激活或去激活连接到反相器INV16的输出端的字线WL<0>或WL<1>。
在图4中的控制电路11中产生图7中所示的WL选择使能信号WLE，然后将其提供到行解码器4。
图8示出了两个CSL驱动器单元6A的电路示例。
图8中所示的CSL驱动器单元6A包括NAND电路NAND12和连接到NAND电路NAND12的输出端的反相器INV21。
将BLI使能信号BLIE输入到NAND电路NAND12的一个输入端。将由图6中所示的Y选择器30选择(激活)的一个Y选择信号Y_SEL0或Y_SEL1输入到NAND电路NAND12的另一输入端。当Y选择信号Y_SEL0或Y_SEL1以及BLI使能信号BLIE两者均有效(高电平)时，将NAND电路NAND12的输出端设置到低电平。因此，连接到反相器INV21的输出端的列选择线CSL<0>或CSL<1>的电位进行了至有效电平(在本示例中，高电平)的转变。
将列选择线CSL<0>或CSL<1>的电位输入到如图4中所示的相应开关51的栅极。
[用于切换恒流负载的列电路和配置]
图9是与本实施例有关的列电路配置的示意图。
在图9所示的配置中，一个存储单元MC(存取晶体管AT和存储单元电阻Rcell的一个串联连接)连接到作为“单元布线”的一条位线BL。存储单元MC中的存取晶体管AT的栅极连接到字线WL。在存取晶体管AT与可变单元电阻Rcell相对的那一侧上的源极或漏极连接到位线BL。存取晶体管AT的源极和漏极中的另一个连接到源极SL(在这种情况下由电路符号GND表示)。在图9中，位线BL的负载电容由附图标记“Cb1”的等效电容来表示。
由附图标记“7A”表示的构造是每一条位线的单端感测放大器7A，所述感测放大器7A形成图4中所示的感测放大器7。
感测放大器7A的非反相输入端(+)连接到感测节点SN。感测放大器7A的反相输入端(-)提供有来自图4中的控制电路11或控制电压产生电路16的恒定基准电位VREF。感测节点SN的电位由图9中的感测节点电位Vo表示。
用于控制读出施加电压VR的施加的预充电晶体管(PMOS)71连接到感测节点SN。尽管在图9中未示出，预充电晶体管71的栅极由从控制电路11提供的低有效预充电信号(/PRE)来控制。顺便提及，预充电晶体管71可以连接到位线BL侧。另外，将读出施加电压VR设置在如下的量值：在该量值，在连接到位线BL的、作为读出目标的存储单元以外的存储单元中不引起读出干扰。
负载分离开关52连接在位线BL与感测放大器7A的感测节点SN(非反相输入端“+”)之间。尽管在图4中没有示出，但是例如，在开关51与位线BL之间的位置处对于每一条位线提供负载分离开关52。负载分离开关52具有如下的功能：当将位线BL(单元布线)控制在恒定电压并放大感测节点SN的电位时，在感测节点侧上将位线BL从负载断开。
在图9所示的示例中，负载分离开关52是NMOS晶体管配置。然而，负载分离开关52可以是PMOS晶体管配置，或者可以是通过将NMOS晶体管和PMOS晶体管彼此并联连接而形成的传输门配置。
更具体地说，负载分离开关52如下操作。
在数据读出时，从图4中的控制电压产生电路16向负载分离开关52(NMOS)的栅极施加箝位电压Vclamp。当存储单元MC中的可变单元电阻Rcell被充电或放电时，电流流经负载分离开关52。NMOS配置假设放电电流从感测节点SN流到可变单元电阻Rcell。在这种情况下，负载分离开关52的源极电位被箝位控制为从箝位电压Vclamp降低了负载分离开关52的栅源电压Vgs的电压(恒定电位)。在该箝位电压稳定的状态下，将晶体管维持在截止点，以使得断开从位线BL看时感测节点SN侧上的负载。
在根据本实施例的列电路中，恒流负载部件IRef经由第一控制开关72连接到列电路的感测节点SN。这是用于感测节点SN的电流负载的开关控制的构造。该构造形成根据本发明的“读出控制电路”的一部分。恒流负载部件IRef的电流方向是在这种情况下向感测节点SN提供正电荷(电流)的方向。因此，第一控制开关72是PMOS晶体管配置。
顺便提及，除了以上构造之外，读出控制电路还包括图4中的控制电路11和控制电压产生电路16。另外，在读出控制电路的概念中，可以任意地包括在读出时控制存储单元阵列的X解码器2、预解码器3、行解码器4、BLI开关5和CSW驱动器6以及I/O缓冲器9等。
[读出操作的概要]
假设图9的配置的读出操作如下。
图9中所示的单端感测放大器7A通过将感测节点SN的电位Vo与基准电位VREF进行比较来对于所存储的信息进行逻辑确定(H/L确定)。另外，NMOS源极跟随器将BL电位箝位到以上的(Vclamp-Vgs)，由此避免了读出时的干扰。
如上所述，存在使用图9所示的恒流负载部件IRef作为电流负载的两种读出操作，即动态感测操作和静态感测操作。
将如下的时间段称为读取周期：在该时间段期间，感测放大器从一个单元读取所存储的逻辑值，并由多个感测放大器并行地执行读出操作。在一个读取周期中执行上述动态感测操作被称为“动态读取”。在一个读取周期中执行上述静态感测操作被称为“静态读取”。进一步，在本实施例中，首先在一个读取周期内执行动态感测操作，然后从读取周期的中间开始执行静态感测操作被称为“混合读取”。
根据本实施例的读出控制可以任意地选择所述三种读取模式。在图4中，控制电压产生电路16在控制电路11的控制之下闭合或断开图9所示的第一控制开关72，由此执行所述三种读取模式。
[动态读取]
图10A到图10C2是动态读取的时序图。
图10A中所示的预充电信号(/PRE)是对于从时间T1到时间T2的某一时段为有效低的脉冲信号。在动态读取中，提供到图9中的第一控制开关72的低有效第一负载控制信号(/DC)被设置为总是处于“H”。因此，第一控制开关72不闭合，从而不连接电流负载。
当在时间T1执行预充电时，感测节点电位Vo被预充电至读出BL电压VR，如图10C1和图10C2所示。
当在时间T2结束预充电时，将感测节点设置于浮置状态，并且执行由于电荷电压引起的单元放电。因此，感测节点电位Vo迅速降低。
顺便提及，图10C1示出了当可变单元电阻Rcell处于低电阻状态时，感测节点电位的变化，而图10C2示出了当可变单元电阻Rcell处于高电阻状态时，感测节点电位的变化。另外，两条放电线表示可变电阻单元的电阻值超过目标值且由此确定校验已经成功(OK)的情况，以及写或擦除不充分且由此确定校验已经失败(NG)的情况。例如，假设低电阻时的目标电阻值是10[kΩ]，当电阻充分降低到9[kΩ]时的感测节点电位由Vo(RL)表示，并且当电阻不充分地降低到11[kΩ]时的感测节点电位由Vo(RH)表示。
在电阻改变型存储器中，放电速率由此受单元的电阻值的量值影响，并且单元的电阻值越低，则放电越迅速。另外，放电随着时间进行，并且电位改变进行，直到感测节点电位Vo最终变为零为止。电位改变的斜率根据电阻值的量值而大大不同。
在动态读取的情况下，在高电阻读出时放电速率慢，而在低电阻读出时读出电荷快速消失。因此，在充分放电和不充分放电的放电线之间需要控制基准电位VREF，从而感测定时的设置相对困难。
通过图11A到图11C2中的类似图来图示静态读取的情况。
在静态读取中，在时间T2，将图11B所示的第一负载控制信号(/DC)控制为有效“L”。因此，在恒流驱动下执行时间T2之后的放电。在恒流驱动中，电位改变收敛到由恒流负载部件IRef提供的电流以及恒流负载部件IRef的负载电阻所确定的稳定点。在这种情况下，负载电阻包括位线的布线电阻以及开关晶体管的导通电阻。然而，负载电阻的大部分量值由可变单元电阻Rcell控制(govern)。因此，感测节点电位收敛到与可变单元电阻Rcell的量值对应的稳定点。
在图11C1所示的低电阻时，使得感测节点电位Vo变得低于基准电位VREF的单元是OK单元，在该OK单元中，已经执行了电阻的充分降低(写或擦除)，并且对于不确定的时间段使得感测节点电位Vo不低于基准电位VREF的单元是NG单元，该NG单元的电阻未充分地降低。各个单元的收敛的电位是与单元的各个电阻值对应的唯一电位。在经过某一时间之后获得OK单元与NG单元之间的大电位差(窗口宽度)。当之后启动感测放大器时，可以执行稳定且可靠的读出操作。
另一方面，在图11C2所示的高电阻时，具有比基准电位VREF更高的稳定点的单元是OK单元，而稳定点低于基准电位VREF的单元是NG单元。尽管与低电阻时相比，高电阻时确定单元是OK单元还是NG单元花费更多时间，但是在经过某一时间之后可以执行稳定且可靠的读出。
然而，静态读取具有比动态读取更慢的读出速度的缺点。
顺便提及，图10A到图10C2以及图11A到图11C2是示例。当改变可变电阻元件材料时，例如，可变电阻元件材料的放电速率曲线以及稳定点的行为也各种各样地改变。
因此，可以存在允许通过动态读取来执行读出的电阻材料，或者可以存在除非执行静态读取否则不可以执行精确读取的情况。
接下来将进行混合读取(其为本实施例的读取方法特征)的描述。
[混合读取]
通过图12A到图12C2中类似的图来图示混合读取的情况。混合读取结合了动态读取的快速性和静态读取的稳定性两者的优点。
更具体地说，通过PMOS开关(第一控制开关72)使得恒流负载部件IRef可切换，并且恒流负载部件IRef根据感测定时来切换。此时，在早期感测时段或初始感测时段中，对于动态感测系统(IRef未连接)进行改变，并且在至少晚期感测时段中对于静态感测系统(IRef连接)进行改变。由于动态读取因此可以在早期感测时段中执行高速读出，并且由于静态读取因此可以在晚期感测时段中执行不要求感测定时的精度的稳定操作。
如图12B所示，第一负载控制信号(/DC)进行至有效电平(“L”)的转变的定时与图11B中静态读取的定时不同。在混合读取中，图4中的第一控制开关72在从时间T2延迟的时间T3闭合，以从有效读取改变到静态读取。因此，由于从时间T3起连接电流负载，所以对于过度放电，校正由于时间T3之前的有效读取引起的放电中快速进行的感测节点电位。即，在图12C1中低阻抗时，电阻不充分地降低的NG单元引起了过度放电，且因此由于通过负载电流的快速充电，感测节点电位相对急剧地改变到稳定点。靠近感测节点SN的恒流负载部件IRef也有助于快速充电。另一方面，电阻充分地降低的OK单元的稳定点低于基准电位VREF，因此感测节点电位直接进行到稳定点的转变。
仅除了动态放电线的不同斜率之外，高电阻时的操作与以上操作基本相同。
如上所述，在混合读取中，首先执行动态放电，以使得感测节点电位在短时间中下降到低电平，在开始电流负载下的放电之后，由于感测节点电位的过度下降的反应，可以在相对短的时间中进行至稳定操作的转变。当窗口宽度大并增大到某一程度时，可以由感测放大器来执行感测操作(这是静态读取的优点)，并且可以执行高精度的读出。
顺便提及，例如，在本实施例中能够执行高精度的读出提供了如下的优点：即使当校验读出的时候以精细的间距来控制基准电压时，也能够以高精度进行逻辑确定。
另外，即使在图11C2右端的时间处，也太早以致于不能启动感测放大器，这是因为即使在图11C2右端的时间处，在高电阻时NG单元的情况下的感测节点电位也未低于基准电位VREF。另一方面，在图12A到图12C2中，NG单元和OK单元两者在时间T3稍后的时间点处，进行到以基准电位VREF作为基准定义的区域(最初收敛到的区域)的转变，以使得可以在那个时间点处启动感测放大器。因此，通过混合读取，与静态读取相比，混合读取的时间可以缩短百分之几十，并且可以执行与静态读取类似的稳定读出。
时间T3的定时可以任意地调整。
[读取模式的组合示例]
图13的表示出了用于写校验读出、擦除校验读出和普通读出的动态读取、静态读取和混合读取的四种组合示例。
关于该组合的信息(该信息由控制电路11本身内部保持或者从外部控制装置提供)用以选择序列，并且控制电路11对控制电压产生电路16等进行控制以执行该序列。
如在四个示例中那样，在写校验读出中，执行静态读取(S)或混合读取(H)，但是由于放电太迅速，因此不能使用动态读取(D)。
与此相比，在擦除校验读出中，静态读取花费太多时间，且因此不实际。
根据上述可变单元电阻材料等，对于普通读出可以任意地选择便利读出的方法。在该示例中，考虑到稳定性，静态读取(S)或混合读取(H)是期望的，但是不排除动态读取(D)。
<3.第二实施例>
本实施例和接下来的实施例表示感测放大器等的电路配置的修改。因此，与修改有关的配置以外的一般配置、电路和块配置以及基本操作与第一实施例的那些类似。因此以修改为中心进行描述。
图14是根据本实施例的列电路配置的示意图。图15A到图17C2示出了动态读取、静态读取和混合读取的控制波形和定时。
确定提供的脉冲，以使得对应于主要晶体管的反向(reverse)传导型(图15A、图15B、图16A、图16B、图17A和图17B)。另外，从控制电路11和控制电压产生电路16提供第一负载控制信号(/DC)和预充电信号(/PRE)的反相信号(高有效信号)，通过去除“/”来表示所述反相信号。
因此，放电和充电之间的关系反向。除此之外，放电(或充电)的时间转变基本上与第一和第二实施例中的相同(尽管在第二实施例中波形反相(invert))。
<4.第三实施例>
图18是根据第三实施例的列电路配置的示意图。图19A到图21C2示出了动态读取、静态读取和混合读取的控制波形和定时。
图18中所示的电路配置与图9的电路配置的不同之处在于：向连接到可变单元电阻Rcell的板线PL施加的电压是读出BL电压VR(＞0)，并且连接到预充电晶体管71的电压线相反地是GND电压提供线。即，单元电流的方向反向。另外，预充电晶体管71和第一控制开关72从PMOS晶体管改变为NMOS晶体管，并且负载分离开关52从NMOS晶体管改变为PMOS晶体管。连接到第一控制开关72的电流源的定向(使得电流流动的方向)也反向。
图18中存储单元侧上的其他配置与图9的类似，并且基本操作也相同。
负载分离开关52、预充电晶体管71和第一控制开关72连接到位线BL(作为读出目标的存储单元MC与其连接)，如第一实施例中那样。
另一方面，本实施例中的感测放大器7B是电流镜差分型。然而从控制电压产生电路16等提供图9中的单端感测放大器7A的反相输入(-)，本实施例在存储单元阵列1内内部地产生反相输入。
具体地说，提供与作为操作目标的常规存储器列相反的基准列。基准列具有与存储单元MC的配置类似的配置，因此将省略其描述。
当使用基准单元时，电路规模增大，但是定时设计简单，因为基准电压Vref改变以使得跟随感测节点电位Vo的变化，如图19A到图21C2所示。
<5.第四实施例>
图22是根据第五实施例的列电路配置的示意图。图23A到图25C2示出了动态读取、静态读取和混合读取的控制波形和定时。
如对于单端型反向单元电流的方向的情况下那样，提供电压的方式和晶体管的传导类型被反向，以使得单元电流的方向与图18的相反。
如第三实施例中那样，提供与作为操作目标的常规存储器列相反的基准列。基准列具有与存储单元MC的配置类似的配置，因此将省略其描述。
当使用基准单元时，电路规模增大，但是定时设计简单，因为基准电压Vref改变以使得跟随感测节点电位Vo的变化，如图23A到图25C2所示。
<6.修改示例>
尽管在上述四个实施例中已经以ReRAM作为示例，但是本发明可广泛地应用于电阻改变型存储器(如，ReRAM以外的相位改变存储器)。
另外，其他非易失性存储器(如，闪存)可以允许没有字线控制(即，没有恒定电流)的读出操作。已经存在关于例如MCL-NOR类型中的这种操作的报告。通过这种操作，根据待读出的信息的逻辑值或者根据读出的种类(模式)，感测定时可能大大不同。
因此，尽管期望本发明应用于具有读出电流的宽动态范围的电阻改变型存储器，但是以上实施例的描述并非意在排除本发明对于其他非易失性存储器的应用。
以上第一到第四实施例和修改示例使得可以在执行所谓的动态读出操作的ReRAM中提供可以满足快速性和读出精度的非易失性半导体存储器件。
本申请包含与于2010年2月15日向日本专利局提交的日本优先权专利申请JP 2010-030528中公开的主题有关的主题，将其全部内容通过引用的方式合并在此。
本领域的技术人员应该理解，根据设计要求和其他因素可以出现各种修改、组合、部分组合和变更，只要它们落在所附权利要求或其等价物的范围内即可。

Claims (11)

1.一种非易失性半导体存储器件，包括：
存储元件，其中所述存储元件的两个电极之间的电荷放电速率根据所存储的信息的逻辑值而不同；
单元布线，连接到所述存储元件的一个电极；
感测放大器，具有连接到所述单元布线的感测节点，所述感测放大器通过将所述感测节点的电位与基准电位进行比较来读取所述信息的逻辑值；以及
读出控制电路，能够在动态感测操作与静态感测操作之间切换，所述动态感测操作通过预充电所述单元布线并经由所述存储元件对所述单元布线放电或充电来执行读出，所述静态感测操作在电流负载连接到所述感测节点的状态下执行读出。
2.根据权利要求1所述的非易失性半导体存储器件，
其中，所述读出控制电路能够任意地选择在一个读取周期中执行所述动态感测操作的动态读取、在一个读取周期中执行所述静态感测操作的静态读取以及在一个读取周期中在所述动态感测操作之后改变为所述静态感测操作的混合读取。
3.根据权利要求2所述的非易失性半导体存储器件，
其中，对于作为在写所述信息的操作之后的写校验读出、在擦除操作之后的擦除校验读出和普通读出的三种读取模式，预先设置所述动态读取、所述静态读取和所述混合读取的组合，并且所述读出控制电路以所设置的组合来控制读出操作。
4.根据权利要求1所述的非易失性半导体存储器件，
其中，所述读出控制电路包括：
预充电部件，连接到所述感测节点；
恒流负载部件，经由第一控制开关连接到所述感测节点；以及
控制信号产生部件，被配置为产生用于控制所述第一控制开关的控制信号。
5.根据权利要求4所述的非易失性半导体存储器件，
其中，所述感测放大器是单端感测放大器，用于将提供到所述感测放大器的一个输入端的所述感测节点的电位与提供到所述感测放大器的另一输入端的基准电位进行比较，并放大所述感测节点的电位。
6.根据权利要求1所述的非易失性半导体存储器件，
其中，所述读出控制电路包括
基准线，
基准存储元件，连接到所述基准线，所述基准存储元件具有等效于所述存储元件的电阻值的电阻值，
二极管连接的晶体管，经由第二控制开关连接到所述基准线的基准节点，所述基准电位出现在所述二极管连接的晶体管的栅极处，
基准恒流负载部件，连接到所述基准节点，以及
控制信号产生部件，被配置为产生用于控制第一控制开关和所述第二控制开关的控制信号，以及
所述感测放大器是电流镜型差分感测放大器，用于将连接到所述感测放大器的一个输入端的所述感测节点的电位与提供到所述感测放大器的另一输入端的基准电位进行比较，并放大所述感测节点的电位，所述电流镜型差分感测放大器包括镜电流负载晶体管，所述镜电流负载晶体管经由第一控制开关连接到所述感测节点，并具有连接到所述二极管连接的晶体管的栅极的栅极，由此基准线电流的镜电流流经所述镜电流负载晶体管。
7.根据权利要求1所述的非易失性半导体存储器件，
其中，当控制所述单元布线处于恒定电压且放大所述感测节点的电位时用于从感测节点侧上的负载分离所述单元布线的负载分离开关连接在所述单元布线与所述感测节点之间。
8.根据权利要求7所述的非易失性半导体存储器件，
其中，所述负载分离开关由NMOS晶体管、PMOS晶体管和传输门电路之一形成，其中通过将NMOS晶体管和PMOS晶体管彼此并联连接来形成所述传输门电路。
9.根据权利要求7所述的非易失性半导体存储器件，
其中，所述负载分离开关是NMOS晶体管，从所述读出控制电路向NMOS晶体管的栅极施加箝位电压，由此将所述单元布线箝位到比所述箝位电压低了所述NMOS晶体管的栅极与所述NMOS晶体管的源极之间的电压那么多的电压，并且具有通过感测操作产生的电压幅度的所述感测节点和所述单元布线经历负载分离。
10.根据权利要求1所述的非易失性半导体存储器件，
其中，所述存储元件是电阻改变型存储元件，其中写信息的逻辑值根据所施加的电压的方向而不同。
11.根据权利要求6所述的非易失性半导体存储器件，
其中所述存储元件和所述基准存储元件是电阻改变型存储元件，其中写信息的逻辑值根据所施加的电压的方向而不同。
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