CN107591175B - 非易失性存储器件和非易失性存储器件的擦除方法 - Google Patents

Abstract

存储器单元阵列包括多个存储器块，每个存储器块具有在垂直于衬底的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。在擦除操作期间，控制逻辑电路向衬底施加擦除电压，将具有第一字线电压和第二字线电压的字线电压输出到行解码器电路。在擦除操作期间，行解码器电路将第一字线电压施加到第一存储器块的每个字线，然后将第二字线电压施加到每个字线。

Description

非易失性存储器件和非易失性存储器件的擦除方法

相关申请的交叉引用

本申请要求于2016年6月27日向韩国知识产权局提交的韩国专利申请No.10-2016-0080280的优先权，其公开通过引用全部内并入本文。

技术领域

本发明构思涉及非易失性存储器件和非易失性存储器件的擦除方法。

背景技术

存储设备是指在诸如计算机、智能电话和智能平板的主机设备的控制下存储数据的设备。存储设备包括半导体存储器，特别是诸如固态驱动器(SSD)或存储卡的非易失性存储器。

非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器件、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。

随着半导体制造技术的发展，存储设备的集成程度和其容量不断增加。存储设备的高集成度使得可以降低制造存储设备所需的成本。然而，存储设备的高集成度引起存储设备的缩小和结构变化，从而出现各种新的问题。由于这些问题引起存储在存储设备中的数据损坏，所以存储数据的能力可能会被损坏。这可能意味着存储设备的可靠性降低。

发明内容

根据本发明构思的示例性实施例，提供如下非易失性存储器件。存储器单元阵列包括多个存储器块。多个存储器块中的每一个包括在垂直于衬底的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。控制逻辑电路在擦除操作期间向衬底施加擦除电压，将具有第一字线电压和第二字线电压的字线电压输出到行解码器电路。在擦除操作期间，行解码器电路将第一字线电压施加到第一存储器块的每个字线，然后将第二字线电压施加到每个字线。

根据本发明构思的示例性实施例，提供如下非易失性存储器件。存储器单元阵列包括多个存储器块。多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。行解码器电路通过多个字线连接到多个存储器单元，选择多个存储器块的第一存储器块。页面缓冲电路通过多个位线连接到多个存储器单元。控制逻辑电路在擦除操作期间向衬底施加擦除电压。在擦除操作期间，控制逻辑电路将擦除电压的电平增加至目标电平长达至少一个保持时间段，其中擦除电压的电平在擦除电压的电平达到目标电平之前保持恒定。在擦除操作期间，行解码器电路将字线电压施加到第一存储器块的每个字线。第一存储器块的每个字线的电压升高到高于字线电压的字线目标电平的电平，同时在至少一个保持时间期间，擦除电压的电平增加，并且每个字线的电压减小。

根据本发明构思的示例性实施例，提供如下非易失性存储器件。非易失性存储器件包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。在其中从存储器单元放电的电荷量逐渐增加的渐进擦除间隔(gradual erase interval)中以及在其中多个存储器单元中的每一个的衬底和控制栅极之间的电压差保持恒定的固定擦除间隔中，多个存储器单元被擦除。通过对衬底施加第一擦除电压以及向对多个存储器单元中的每一个的控制栅极施加第一电压和第二电压施加中的至少一个来执行对多个存储器单元的擦除，其中，第二电压大于第一电压，并且其中，施加第一电压之后施加第二电压并且向衬底施加第二擦除电压长达至少一个保持时间段，并且将字线电压施加到多个存储器单元中的每一个的控制栅极，其中，第二擦除电压保持长达至少一个保持时间段中，并且其中字线电压增加直到至少一个保持时间段中的每一个开始，并且在至少一个保持时间段中的每一个，字线电压降低。

根据本发明构思的示例性实施例，提供如下非易失性存储器件。非易失性存储器件包括电压生成电路和在与衬底垂直的方向上堆叠在衬底上的多个存储器单元。电压生成电路生成具有第一字线电压和第二字线电压的字线电压。电压生成电路以第一容量输出第一字线电压，以第二容量输出第二字线电压。字线电压被施加到多个存储器单元的控制栅极，同时将擦除电压施加到衬底。字线电压在预定时间从第一字线电压改变到第二字线电压，同时将擦除电压施加到衬底。

附图说明

通过参考附图详细描述其示例性实施例，本发明构思的这些和其它特征将变得更加明显，其中：

图1是示出了根据本发明构思的实施例的非易失性存储器件的框图；

图2是示出了根据本发明构思的实施例的存储器块的电路图；

图3是二维或平面存储器单元的结构的透视图；

图4是参考图2描述的3D存储器单元的结构的透视图；

图5示出了其中非易失性存储器件执行擦除操作的示例；

图6示出了其中在每个擦除循环中施加擦除电压和字线电压的示例；

图7示出了从3D存储器单元阵列的存储器单元放电(discharge)的电荷量；

图8是示出了根据本发明构思的实施例的擦除方法的流程图；

图9是示出了其中非易失性存储器件保持比临界时刻(critical time)长的渐进擦除间隔的方法的示例的流程图；

图10示出了电压生成电路的示例；

图11示出了其中通过使用由图10的电压生成电路生成的字线电压来执行擦除操作的示例；

图12示出了其中当施加了第二字线电压的时刻点被改变的示例；

图13是示出了电压生成电路的另一示例；

图14示出了其中通过使用由图13的电压生成电路生成的字线电压来执行擦除操作的示例；

图15示出了其中当施加了第二字线电压时定时被改变的示例；

图16示出了其中当施加第二字线电压时定时被改变的另一示例；

图17示出了其中参考图11描述的示例和参考图14描述的示例被组合的示例；

图18示出了其中根据图17的方法执行擦除操作的过程；

图19是示出了其中非易失性存储器件保持渐进擦除间隔长于临界时间的方法的另一示例的流程图；

图20示出了其中根据图19的方法执行擦除操作的过程；

图21示出了其中图14的方法和图20的方法被组合的示例；

图22示出了其中根据图21的方法执行擦除操作的过程；以及

图23是示出了根据本发明构思的实施例的存储设备的框图。

具体实施方式

下面将参考附图详细描述本发明构思的实施例，使得本发明构思的实施例可以容易地由本领域普通技术人员实现。

图1是示出了根据本发明构思的实施例的非易失性存储器件110的框图。参考图1，非易失性存储器件110包括存储器单元阵列111、行解码器电路113、页缓冲电路115、通过/失败检查电路PFC、数据输入/输出电路117和控制逻辑电路119。

存储器单元阵列111包括多个存储器块BLK1至BLKz。每个存储器块BLK1至BLKz包括多个存储器单元。每个存储器块BLK1至BLKz可以通过多个接地选择线GSL、多个字线WL和多个串选择线SSL连接到行解码器电路113。存储器块BLK1至BLKz中的每一个可以通过多个位线BL连接到页缓冲电路115。存储器块BLK1至BLKz可以共同连接到位线BL。存储器块BLK1至BLKz中的存储器单元可以具有相同的结构。

在实施例中，存储器块BLK1至BLKz中的每一个可以是擦除操作单位。存储器单元阵列111中的存储器单元可以以存储器块为单位擦除。属于存储器块的存储器单元可以同时被擦除。本发明构思不限于此。例如，每个存储器块BLK1至BLKz可以被划分为多个子块。在这种情况下，多个子块中的每一个可以是擦除操作的单位。

在实施例中，存储器块BLK1至BLKz中的每一个可以包括使用块地址选择的物理存储空间。字线WL中的每一个可以对应于使用行地址选择的物理存储空间。位线BL中的每一个可以对应于通过列地址区分的物理存储空间。

行解码器电路113可以通过多个接地选择线GSL、多个字线WL和多个串选择线SSL连接到存储器单元阵列111。行解码器电路113根据控制逻辑电路119的控制进行操作。行解码器电路113可以解码通过输入/输出通道从控制器120(参考图23)接收的地址，并且可以基于解码的地址控制对字符串选择线SSL、字线WL和接地选择线GSL的电压的施加。

例如，在编程操作期间，行解码器电路113可以将编程电压施加到由地址所选的存储器块中的所选的字线，并且可以将通过电压施加到所选的存储器块中的每个未选的字线。在读取操作期间，行解码器电路113可以将选择读取电压施加到由地址所选的存储器块中的所选的字线，并且可以将未选读取电压施加到所选的存储器块中的每个未选的字线。在擦除操作期间，行解码器电路113可以将擦除电压(例如，接地电压或其电压与接地电压的电平相似的低电压)施加到由地址所选的存储器块中的字线。

页面缓冲电路115通过位线BL连接到存储器单元阵列111。页缓冲电路115通过多条数据线DL连接到数据输入/输出电路117。页面缓冲电路115在控制逻辑电路119的控制下操作。

在编程操作期间，页面缓冲器电路115可以将要编程的数据存储在存储器单元中。页面缓冲电路115可以基于存储的数据将电压施加到位线BL。例如，页面缓冲电路115可以用作写入驱动器。在读取操作或验证读取操作期间，页面缓冲器电路115可以感测位线BL上的电压，并且可以将感测结果存储在其中。例如，页缓冲电路115可以用作读出放大器。

在验证读取操作之后，通过/失败检查电路PFC可以从页面缓冲器电路115接收感测结果。通过/失败检查电路PFC可以基于接收到的感测结果来确定编程通过或编程失败。例如，在编程验证读取操作期间，页面缓冲器电路115可以对导通的导通单元(on-cell)的数量进行计数。当导通单元的数量大于或等于阈值时，通过/失败检查电路PFC可以确定失败。当导通单元的数量小于阈值时，通过/失败检查电路PFC可以确定通过。例如，在擦除验证读取操作期间，页面缓冲器电路115可以对关闭的关闭单元(off-cells)的数量进行计数。当关闭单元的数量大于或等于阈值时，通过/失败检查电路PFC可以确定失败。当导通单元的数量小于阈值时，通过/失败检查电路PFC可以确定通过。确定结果可以提供给控制逻辑电路119。

数据输入/输出电路117通过数据线DL与页缓冲电路115相连接。数据输入/输出电路117可以通过输入/输出通道将由页面缓冲电路115读取的数据输出到控制器120，并且可以将通过输入/输出通道从控制器120(参考图23)接收的数据提供到页缓冲电路115。

控制逻辑电路119可以通过输入/输出通道从控制器120接收命令，并且可以通过控制信道从其接收控制信号。控制逻辑电路119可以响应于控制信号接收通过输入/输出通道提供的命令，可以将通过输入/输出通道提供的地址路由到行解码器电路113，以及可以将通过输入/输出通道提供的数据路由到数据输入/输出电路117。控制逻辑电路119可对接收到的命令进行解码，并且可以基于解码的命令控制非易失性存储器件110。

控制逻辑电路119可以包括电压生成电路VGC。电压生成电路VGC可以从外部控制器接收电源电压VCC和接地电压VSS。电压生成电路VGC可以基于电源电压VCC生成行电压V_R和列电压V_C。行电压V_R可以是在编程操作、读取操作或擦除操作期间施加到字线WL、串选择线SSL或接地选择线GSL的电压。列电压V_C可以是在编程操作、读取操作或擦除操作期间施加到位线BL的电压。例如，行电压V_R或列电压V_C可以是除了接地电压VSS之外的正电压或负电压。在示例性实施例中，行电压V_R可以包括由电压生成电路VGC生成的字线电压。将参考图10描述电压生成电路VGC。

电压生成电路VGC可以基于电源电压VCC生成擦除电压VERS。擦除电压VERS可以是在擦除操作期间施加到存储器单元阵列111的衬底的电压。擦除电压VERS可以是由电荷泵生成的高电压。

电压生成电路VGC可以从外部控制器提供接地电压VSS作为非易失性存储器件110的全局接地电压。例如，全局接地电压可以被提供给存储器单元阵列111、行解码器电路113、页缓冲电路115、数据输入/输出电路117和控制逻辑电路119的公共地。

图2是示出了根据本发明构思的实施例的存储器块BLKa的电路图。参考图2，存储器块BLKa包括多个单元串CS11至CS21和CS12至CS22。单元串CS11至CS21和CS12至CS22可以沿行方向和列方向布置成行和列。

例如，沿行方向布置的单元串CS11和CS12可以构成第一行，并且沿行方向布置的单元串CS21和CS22可以构成第二行。沿列方向布置的单元串CS11和CS21可以构成第一列，并且沿列方向布置的单元串CS12和CS22可以构成第二列。

每个单元串可以包括多个单元晶体管。在每个单元串中，单元晶体管包括接地选择晶体管GST、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb。每个单元串的接地选择晶体管GST、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb可以在垂直于平面(例如，存储器块BLKa的衬底上的平面)的高度方向上堆叠，其中单元串CS11至CS21和CS12至CS22沿着行和列布置。

每个单元晶体管可以是电荷陷阱型(charge trap type)单元晶体管，其阈值电压根据其绝缘层中俘获的(trapped)电荷量而改变。

最下面的接地选择晶体管GST的源极可以共同连接到公共源极线CSL。

第一行中的单元串CS11和CS12的接地选择晶体管GST的控制栅极共同连接到接地选择线GSL1，并且第二行中的单元串CS21和CS22的接地选择晶体管GST的控制栅极共同连接到接地选择线GSL2。例如，不同行中的单元串连接到不同的地选择线。

放置在与衬底(或接地选择晶体管GST)相同的高度(或次序))的存储器单元的控制栅极可以共同连接到字线。放置在不同高度(或次序)的存储器单元的控制栅极可以连接到不同的字线WL1至WL6。例如，存储器单元MC1公共连接到字线WL1。存储器单元MC2共同连接到字线WL2。存储器单元MC3共同连接到字线WL3。存储器单元MC4共同连接到字线WL4。存储器单元MC5共同连接到字线WL5。存储器单元MC6共同连接到字线WL6。

在具有相同高度(或次序)的单元串CS11至CS21和CS12至CS22的第一串选择晶体管SSTa中，不同行中的第一串选择晶体管SSTa的控制栅极分别连接到不同的串选择线SSL1a和SSL2a。例如，单元串CS11和CS12的第一串选择晶体管SSTa共同连接到串选择线SSL1a。单元串CS21和CS22的第一串选择晶体管SSTa共同连接到串选择线SSL2a。

在具有相同高度(或次序)的单元串CS11至CS21和CS12至CS22的第二串选择晶体管SSTb中，不同行中的第二串选择晶体管SSTb的控制栅极分别连接到不同的串选择线SSL1b和SSL2b。例如，单元串CS11和CS12的第二串选择晶体管SSTb共同连接到串选择线SSL1b。单元串CS21和CS22的第二串选择晶体管SSTb共同连接到串选择线SSL2b。

例如，不同行中的单元串连接到不同的串选择行。同一行中的单元串中，具有相同高度(或次序)的串选择晶体管连接到相同的串选择行。同一行中的单元串中，具有不同高度(或次序)的串选择晶体管连接到不同的串选择行。

在实施例中，同一行中的单元串的串选择晶体管可以共同连接到串选择线。例如，第一行中的单元串CS11和CS12的串选择晶体管SSTa和SSTb可以共同连接到串选择线。第二行中的单元串CS21和CS22的串选择晶体管SSTa和SSTb可以共同连接到串选择线。

单元串CS11至CS21和CS12至CS22的列分别连接到不同的位线BL1和BL2。例如，第一列中的单元串CS11和CS21的串选择晶体管SSTb共同连接到位线BL1。第二列中的单元串CS12和CS22的串选择晶体管SST共同连接到位线BL2。

在存储器块BLKa中，放置在与衬底相同高度的存储器单元共享字线。存储器块BLKa的存储器单元不与不同的存储器块共享字线。例如，放置在第一高度的第一存储器块的存储器单元可以与放置在第一高度的第一存储器块的另一存储器单元共享字线。放置在第一高度处的第一存储器块的存储器单元不需要与放置在第一高度的第二存储器块的存储器单元共享字线。子块可以是存储器块BLKa的一部分。

如上所述，存储器块BLKa可以在三维(3D)存储器阵列提供。3D存储器阵列单片地形成在具有布置在硅衬底上方的有源区和与这些存储器单元MC1至MC6的操作相关联的电路的存储器单元MC1至MC6的阵列的一个或多个物理层级中。与存储器单元MC1至MC6的操作相关联的电路可以位于该衬底的之上或之内。术语“单片”意味着阵列的每个级别的层直接沉积在3D存储器阵列的每个底层的层上。

在本发明构思的实施例中，由于垂直方向性，3D存储器阵列包括垂直取向的垂直NAND串(或单元串)，以使得至少一个存储器单元位于另一个存储器单元上。至少一个存储器单元可以包括电荷陷阱层。每个垂直NAND串还可以包括置于存储器单元MC1至MC6上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC1至MC6相同的结构，并且可以与存储器单元MC1至MC6一致地(uniformly)形成。

通过引用并入本文的以下专利文献描述了三维存储器阵列的合适配置，其中三维存储器阵列被配置为多个级别，在级别之间共享字线和/或位线：U.S.Pat.Nos.7,679,133；8,553,466；8,654,587；8,559,235；以及U.S.Pat.Pub.2011/0233648。

图3是二维(2D)或平面存储器单元的结构的透视图。参考图3，可以在P型主体BD中形成N型的第一接头J1和第二接头J2。主体BD的位于第一接头J1和第二接头J2之间的区域可以是其中限定了通道的通道区域CR。

隧道绝缘层TI、浮动栅极FG、阻挡绝缘层BI和控制栅极CG可以顺序堆叠在通道区域CR上。控制栅极CG可以连接到字线。控制栅极CG和通道区域CR可以具有矩形的扁平形状，并且可以基于其矩形和扁平形状在控制栅极CG和通道区域CR之间限定电容。电容可能引起控制栅极CG和通道区域CR之间的耦合。

图4是参考图2描述的3D存储器单元的结构的透视图。参考图4，可以提供圆柱形的垂直主体BD_V。垂直主体BD_V可以在垂直于衬底的方向上延伸。垂直主体BD_V可以具有P型或者可以是固有的硅。可以在垂直主体BD_V的内部限定圆筒形的气隙AG。

可以在垂直主体BD_V的外表面上设置圆柱形的垂直隧道绝缘层TI_V。可以在垂直隧道绝缘层TI_V的外表面上提供圆柱形的垂直电荷陷阱层CT_V。可以在垂直电荷陷阱层CT_V的外表面上设置圆柱形的垂直阻挡绝缘层BI_V。可以在垂直阻挡绝缘层BI_V的外表面上设置圆柱形的垂直控制栅极CG_V。垂直控制栅极CG_V可以连接到字线。

垂直控制栅极CG_V和垂直主体BD_V中的每一个都具有圆柱形形状，并且基于其圆柱形状，在垂直控制栅极CG_V和垂直主体BD_V之间限定电容。电容可能引起垂直控制栅极CG_V和垂直主体BD_V之间的耦合。

在图3的2D存储器单元的平面结构和图4的3D存储器单元的圆柱形结构中，图4的3D存储器单元的电容大于图3的2D存储器单元的电容。例如，当图3的2D存储器单元的尺寸与图4的3D存储器单元的尺寸相同时，图4的3D存储器单元的垂直主体BD_V和垂直控制栅极CG_V之间的电容大于图3的2D存储器单元的通道区域CR和控制栅极CG之间的电容。例如，图3的2D存储器单元的尺寸可以以在主体BD上形成2D存储器单元的平面区域的尺寸来测量，以及图4的3D存储器单元的尺寸可以以在垂直主体BD_V上形成3D存储器单元的圆柱形区域的尺寸来测量。

而且，如图2所示，在3D存储器单元阵列中，对应于两个或更多个不同串选择线的存储器单元连接到一个字线。对应于一个字线的3D存储器单元的整体电容对应于与两个或更多个不同的串选择线相对应的存储器单元的电容之和。相反，在2D存储器单元阵列中，对应于一个串选择线的存储器单元被连接到一个字线。对应于一个字线的2D存储器单元的整体电容对应于与一个串选择线对应的存储器单元的电容之和。例如，假设2D存储器单元的电容与3D存储器单元的电容相同，则对应于3D存储器单元阵列的一个字线的电容大于对应于2D存储器单元的一个字线的电容阵列。然而，如上所述，由于3D存储器单元的电容大于2D存储器单元的电容，所以对应于3D存储器单元阵列的一个字线的电容可能远大于对应于2D存储器单元阵列的一个字线的电容。

总而言之，3D存储器单元阵列的字线与连接到字线的存储器单元的垂直主体BD_V之间的电容可能远大于2D存储器单元阵列的一个字线与连接到字线的存储器单元的主体之间的电容。随着3D存储器单元阵列的集成度增加，电容可能变大，因此耦合的影响可能越来越多。电容的增加和耦合的影响的增加可能引起在擦除操作中非易失性存储器件110的可靠性降低。将参考图5至图6更充分地描述由擦除操作产生的问题。

在实施例中，垂直主体BD_V可以在垂直于衬底的方向上延伸以与衬底接触。例如，如果向衬底提供擦除电压，则擦除电压可以通过垂直主体BD_V传输。以下，将擦除电压施加到衬底可以被解释为基本上与将擦除电压施加到存储器单元的垂直主体BD_V相同。同样，将擦除电压施加到存储器单元的垂直主体BD_V可以被解释为基本上与将擦除电压施加到衬底相同。此外，衬底电压可以被解释为与垂直主体BD_V的电压基本相同，并且垂直主体BD_V的电压可以被解释为基本上与衬底电压相同。

图5示出了其中非易失性存储器件110执行擦除操作的示例。在图5中，横坐标表示时间T，纵坐标表示电压V。在图5中，实线表示施加到衬底的电压，虚线表示施加到被选择为擦除目标的存储器块的字线的电压。

参考图1和图5，擦除操作可以包括多个擦除循环EL。每个擦除循环EL可以包括擦除部分，其中擦除电压VERS被施加到衬底，并且字线电压VWL被施加到要被擦除的所选的存储器块的每个字线；以及擦除验证部分，其中验证电压VFY施加于所选的存储器块的每个字线。例如，在擦除时施加到所选的存储器块的每个字线的字线电压可以是高于接地电压的正电压。

图6示出了其中在每个擦除循环中施加擦除电压VERS和字线电压VWL的示例。在图6中，横坐标表示时间T，纵坐标表示电压V。在图6中，实线表示图3的通道区域CR或图4的垂直主体BD_V的电压，虚线表示每个字线的电压。字线电压VWL-2D显示了2D存储器单元阵列的字线电压的变化。字线电压VWL-3D显示了3D存储器单元阵列的字线电压的变化。

在T1，将擦除电压VERS施加到衬底。衬底电压可以逐渐增加，直到达到作为其目标电压的擦除电压VERS。例如，参考放大视图EV，擦除电压VERS可以以具有增加间隔II和保持间隔MI的阶梯的形式升高到目标电平。擦除电压VERS可以被施加到2D存储器单元阵列的通道区域CR(参考图3)或3D存储器单元阵列的垂直主体BD_V。当擦除电压VERS逐步升高到目标电平时，2D存储器单元阵列的通道区域CR的电压或3D存储器单元阵列的垂直主体BD_V的电压也可以逐步升高到目标电平。通道区域CR或垂直主体BD的电压可以在T2达到目标电平，并且可以保持目标电平直到T4。在T4，可以向通道区域CR或垂直主体BD施加接地电压(或全局接地电压VSS)或低电压，并且可以将通道区域CR或垂直主体BD的电压恢复到施加擦除电压VERS之前的电压电平。

字线电压VWL-2D显示了2D存储器单元阵列的字线电压的变化。例如，当字线电压VWL被施加到字线时，字线电压VWL-2D可以在T1和T2之间升高到高于由于字线和与字线连接的存储器单元的通道区域之间的耦合而施加到字线的字线电压VWL的电平。例如，由于耦合，字线电压VWL-2D可以像擦除电压VERS一样逐步增加。在这种情况下，字线电压VWL-2D可以达到峰值字线电平。在T2，当通道区域CR的电压达到擦除电压VERS的目标电平并保持擦除电压VERS的目标电平时，增加字线电压VWL-2D的因素消失。例如，当保持擦除电压VERS的目标电平时，连接的存储器单元的字线和通道区域之间的耦合可能消失。因此，在T2之后，字线电压VWL-2D可以达到字线电压VWL，即目标电平。例如，字线电压VWL-2D可以从T2的峰值字线电压减小到T3的VWL。当恢复通道区域CR的电压时，也可以恢复字线电压VWL。

擦除的存储器单元的可靠性随着从每单位时间的存储器单元的浮动栅极放电的电荷量变低，即电荷从浮动栅极缓慢放电，而变高。为了减少每单位时间放电的电荷量，如放大的视图EV所示，可以在擦除操作中使用逐步增加执行信道区域CR的电压的方案。随着通道区域CR的电压的升高斜率减小，施加到存储器单元的电场的强度可能增加得更慢，因此每单位时间内放电的电荷量可能会降低。例如，T1和T3之间的间隔可以是渐进擦除间隔，其中在存储器单元的控制栅极CG和通道区域CR之间的电压差，也即施加到存储器单元的电场强度逐渐增加并且擦除被执行。T3和T4之间的间隔可以是固定擦除间隔，其中存储器单元的控制栅极CG与通道区域CR之间的电压差，也即施加到存储器单元的电场强度被固定并且擦除被执行。在示例性实施例中，图1的擦除部分可以包括T1和T3之间的渐进擦除间隔和T3和T4之间的固定擦除间隔。

通过逐渐增加擦除电压VERS来实现渐进擦除间隔和固定擦除间隔的效果不需要施加到3D存储器单元阵列的存储器单元。

字线电压VWL-3D显示了3D存储器单元阵列的字线电压的变化。即使字线电压VWL被施加到字线，由于字线和连接到字线的信道区域之间的耦合，字线电压VWL-3D也可能升高到高于字线电压VWL的电平。例如，3D存储器单元阵列的字线与连接到字线的存储器单元的垂直主体BD_V之间的耦合大于2D存储器单元阵列的字线与连接到字线的存储器单元的通道区域CR之间的耦合。因此，字线电压VWL-3D可能升高到高于字线电压VWL-2D。

在T1和T2之间的间隔中，随着第二字线电压VWL2升高到高于第一字线电压VWL1的电压，垂直主体BD_V与垂直控制栅极CG_V之间的电压差(dV1)可能不足以引起Fowler-Nordheim(FN)隧穿(tunneling)，这是由于耦合和3D结构造成的非预期现象。例如，在T1和T2之间的间隔中，即使施加到存储器单元的电场的强度逐渐增加，也可能不执行擦除。在3D存储器单元阵列中，T1和T2之间的间隔可能不像上面相对于2D存储器单元阵列所述的渐进擦除间隔那样作用。

在T2，如果垂直主体BD_V的电压达到擦除电压VERS的目标电平，则增加字线电压VWL-3D的因素消失。因此，字线电压VWL-3D可以达到字线电压VWL，即目标电平。在T2和T3之间的间隔中，存储器单元的垂直主体BD_V和垂直控制栅极CG_V之间的电压差(dV2)可能会逐渐增加，从而导致F-N隧穿，也就是擦除。因此，T2和T3之间的间隔可以是3D存储器单元阵列中的存储器单元的渐进擦除间隔。T3和T4之间的间隔可以作为固定擦除间隔作用。在示例性实施例中，图6的擦除部分可以包括T2和T3之间的渐进擦除间隔以及T3和T4之间的固定擦除间隔。

图7示出了3D存储器单元阵列的存储器单元中的放电电荷量。在图7中，横坐标表示时间T，纵坐标表示电流I。如图6至图7所示，T1和T2之间可能不会发生电荷流动。例如，3D存储器单元阵列中的存储器单元可能不会在T1和T2之间的间隔中被擦除。电荷流可能在T2和T3之间的间隔中发生。在3D存储器单元阵列中，T2和T3之间的间隔可以作为渐进擦除间隔作用。

在2D存储器单元阵列的第一字线电压VWL1中，2D存储器单元阵列的存储器单元的渐进擦除间隔可以是T1和T3之间的间隔。相反，3D存储器单元阵列的存储器单元的渐进擦除间隔可以是T2和T3之间的间隔。3D存储器单元阵列的渐进擦除间隔可以比2D存储器单元阵列的渐进擦除间隔短。例如，每单位时间的3D存储器单元阵列的放电电荷量大于每单位时间2D存储器单元阵列的放电电荷量。如果以与控制2D存储器单元阵列中的通道区域CR和控制栅极CG的电压相同的方法控制垂直主体BD_V和垂直控制栅极CG_V的电压，则3D存储器单元阵列的存储器单元的可靠性可能低于2D存储器单元阵列的存储器单元的可靠性。

为了解决上述问题，可以配置或控制非易失性存储器件110，以在擦除3D存储器单元阵列的存储器单元时延长渐进擦除间隔并减少每单位时间放电的电荷量。

图8是示出了根据本发明构思的实施例的擦除方法的流程图。参考图1和图8，在操作S110中，非易失性存储器件110可以以比临界时间更长的渐进擦除间隔擦除存储器块BLK1至BLKz的所选的存储器块的存储器单元。例如，临界时间可以设定为0.5ms，或更大的例如1ms或2ms的值。

在操作S120中，非易失性存储器件110可以以固定擦除间隔擦除所选的存储器块的存储器单元。

非易失性存储器件110可以使渐进擦除间隔长于临界时间，因此单位时间内从所选的存储器块的存储器单元放电的电荷量可以被保持为低于阈值。这意味着擦除的存储器单元的可靠性增加。

图9是示出了其中非易失性存储器件110将渐进擦除间隔保持为长于临界时间的方法的示例的流程图。参考图1、图2和图9，在操作S210中，非易失性存储器件110的行解码器电路113可以将具有第一容量的第一字线电压施加到所选的存储器块的相应字线(或字线)。

在操作S220中，非易失性存储器件110的行解码器电路113可以将具有第二容量的第二字线电压施加到所选的存储器块的某一相应字线(或多个相应字线)。

在擦除操作期间，非易失性存储器件110可以通过控制将提供给所选的存储器块的某一字线(或多个字线)的第一字线电压VWL1和第二字线电压VWL2的第一容量和第二容量以便彼此不同，来保持渐进擦除间隔长于临界时间。例如，第一容量和第二容量可以彼此不同。第一容量和第二容量中的每一个可以是提供电流的容量。

图10示出了电压生成电路VGC的示例。参考图1和图10，电压生成电路VGC包括第一晶体管TR1、第二晶体管TR2、第三晶体管TR3和第四晶体管TR4以及字线电压发生器WLVG。

第一晶体管TR1和第二晶体管TR2可以响应于使能信号EN操作。第一晶体管TR1和第二晶体管TR2可以在擦除操作期间导通，并且在除擦除操作之外的其他操作期间关断。在除擦除验证操作或擦除操作之外的其它操作期间，第一晶体管TR1和第二晶体管TR2可以被关断。

第三晶体管TR3和第四晶体管TR4可以响应于电压控制信号VC和反相电压控制信号/VC操作。第三晶体管TR3和第四晶体管TR4在操作上可以是互补的。例如，当第三晶体管TR3导通时，第四晶体管TR4可以关断。相反，当第三晶体管TR3关断时，第四晶体管TR4可以导通。

在擦除操作期间，在第三晶体管TR3导通之后，第四晶体管TR4可以导通。例如，第三晶体管TR首先响应于电压控制信号VC而导通，然后第四晶体管TR响应于反相电压控制信号/VC导通。如果第三晶体管TR3导通，则第三晶体管TR3可以传输从非易失性存储器件110的外部提供的全局接地电压VSS。在这种情况下，电压生成电路VGC可以以第一容量输出第一字线电压VWL1。如果第四晶体管TR4导通，则第四晶体管TR4可以传输由字线电压发生器WLVG生成的第二字线电压VWL2。例如，电压生成电路可以以第二容量输出第二字线电压VWL2。例如，当第三晶体管TR3导通时，从外部提供的全局接地电压VSS可以作为字线电压VWL输出。在这种情况下，全局接地电压VSS对应于第一字线电压VWL1。当第四晶体管TR4导通时，由在非易失性存储器件110中的字线电压发生器WLVG生成的电压可以作为第二字线电压VWL 2输出。在示例性实施例中，从外部提供的全局接地电压VSS以大于由字线电压发生器WLVG生成的电压的第二容量的第一容量生成。

图11示出了其中通过使用由图10的电压生成电路VGC生成的字线电压VWL来执行擦除操作的示例。在图11中，横坐标表示时间T，纵坐标表示电压V。在图11中，实线表示衬底的电压或垂直主体BD_V，虚线表示字线的电压或垂直控制栅极CG_V。

参考图1、图2和图11，在T1时将擦除电压VERS施加到垂直主体BD_V。垂直主体BD_V的电压开始升高到擦除电压VERS的目标电平。如参考图6所述的，垂直主体BD_V的电压可逐渐逐步增加。

在T1，第一字线电压VWL1被施加到某一字线(或多个字线)。例如，电压生成电路VGC可以输出全局接地电压VSS作为字线电压VWL。行解码器电路113可以将全局接地电压VSS施加到所选的存储器块的某一字线(或多个字线)。由于全局接地电压VSS的容量大于在非易失性存储器件110的内部生成的电压的容量，因此字线的电压可以保持在全局接地电压VSS的电平。因此，衬底和字线的电压之间的电压差逐渐增加，T1和T5之间的间隔可以包括在渐进擦除间隔中。

在垂直主体BD_V的电压达到目标电平之前的T5处，或者当垂直主体BD_V(或衬底的电压)达到低于目标电平的中间电平VI时的T5时，第二字线路电压VWL2被施加到某一字线(或多个字线)。例如，电压生成电路VGC可以输出由字线电压发生器WLVG生成的正电压作为字线电压VWL。行解码器电路113可以将正电压施加到所选的存储器块的某一字线(或多个字线)。

由于第二字线电压VWL2的容量小于第一字线电压VWL1的容量，所以由于耦合，字线的电压可能增加。例如，字线的电压可以升高到高于第二字线电压VWL2的目标电平的电平。在其中垂直主体BD_V的电压和字线的电压两者都增加的T5和T2之间的时间间隔也可以包括在渐进擦除间隔中。

在T2，垂直主体BD_V的电压达到擦除电压VERS的目标电平。由于增加字线电压的因素消失，所以字线的电压可能降低到第二字线电压VWL2的目标电平。例如，在T6，字线的电压可以达到第二字线电压VWL2的目标电平。在其中垂直主体BD_V的电压固定并且字线电压降低的T2与T6之间的间隔也可以包括在渐进擦除间隔中。

在示例性实施例中，擦除电压可以包括瞬态电压和目标电压。在T1和T2之间的第一个间隔施加瞬态电压，在T2和T4之间的第二个间隔中保持目标电压。擦除电压VERS的瞬态电压增加到目标电压。

如上所述，非易失性存储器件110可以在向垂直主体BD_V施加具有大容量的全局接地电压VSS之后，施加具有小容量的正电压，因此可以使用T2和T6之间的间隔作为渐进擦除间隔。

图12示出了其中施加第二字线电压VWL2时的时间点改变的示例。在图12中，横坐标表示时间T，纵坐标表示电压V。与参考图11给出的描述不同，可以选择T5、T6和T7中的一个作为施加第二字线电压VWL2的时间点。作为另一示例，可以基于垂直主体BD_V(或衬底的电压)的电压是否达到低于擦除电压VERS的目标电平的中间电平VI1、第二中间电平VI2以及第三中间电平VI3中的一个来确定施加第二字线电压VWL2的条件。可以通过调整当施加第二字线电压VWL2时的定时来精细地调整擦除操作期间每单位时间的放电量。

图13示出了电压生成电路VGC的示例。参考图1和图13，电压生成电路VGC包括差动放大器DA、开关电路SC、驱动器电路DC、第一电阻电路RC1和第二电阻电路RC2。

可以通过开关电路SC和驱动器电路DC将电源电压VCC提供给第一电阻器RC1。第一电阻电路RC1和第二电阻电路RC2可以分压通过开关电路SC和驱动器电路DC提供的电压。差分放大器DA可以将分压电压(divided voltage)与参考电压VREF进行比较，并且可以基于比较结果来控制驱动器电路DC。可以将驱动器电路DC与第一电阻电路RC1之间的节点的电压作为字线电压VWL输出。

例如，如果分压电压高于参考电压VREF，则差分放大器DA可以减小驱动器电路DC的容量(电流量)。如果驱动器电路DC的容量减小，则字线电压VWL可能降低，因此分压电压也可能降低。如果分压电压低于参考电压VREF，则差分放大器DA可以增加驱动器电路DC的容量(电流量)。如果驱动器电路DC的容量增加，则字线电压VWL可能增加，因此分压电压也可能增加。例如，电压生成电路VGC可以调整字线电压VWL，使得分压后的电压遵循(follow)基准电压VREF。驱动器电路DC的容量可以被称为驱动器电路DC的电流驱动能力。

驱动器电路DC包括多个晶体管TR。开关电路SC包括多个第一开关S1。第一开关S1中的一个可以串联连接到相应的晶体管TR中的一个。晶体管TR可以并联连接到被提供电源电压VCC的节点和输出字线电压VWL的节点之间。从彼此并联连接的晶体管TR中激活的晶体管的数量，即用于在差分放大器DA的控制下调整驱动器电路DC的容量的晶体管TR的数量，可以通过第一开关S1调整。

例如，如果第一开关S1导通，与其对应的晶体管TR可以在差分放大器DA的控制下调节驱动器电路DC的容量。如果第一开关S1关断，与其对应的晶体管TR不必影响驱动器电路DC的容量，而与差分放大器DA的控制无关。例如，驱动器电路DC的最大容量可以根据用于控制第一开关S1的第一代码CODE1而变化。

第一电阻器RC1包括多个第一电阻器R1和多个第二开关S2。如同参考开关电路SC和驱动器电路DC给出的描述一样，第二开关S2可以确定从第一电阻器R1中将被选择进行分压的电阻的种类或数量。如果调整要选择的电阻器的种类或数量，则可以调整第一电阻器电路RC1的总电阻值。

第二电阻器RC2包括多个第二电阻器R2和多个第三开关S3。如同参考开关电路SC和驱动器电路DC给出的描述一样，第三开关S3可以确定从第二电阻器R2中将被选择进行分压的电阻的种类或数量。如果调整要选择的电阻器的种类或数量，则可以调整第二电阻器电路RC2的总电阻值。

例如，电压生成电路VGC的容量可以根据用于控制第二开关S2的第二代码CODE2和用于控制第三开关S3的第三代码CODE3而变化。例如，如果保持第一电阻电路RC1的电阻值与第二电阻电路RC2的电阻值的比率，则也可以保持字线电压VWL的目标电平。如果第一电阻电路RC1的电阻值与第二电阻电路RC2的电阻值的比率发生变化，则也可以改变字线电压VWL的目标电平。如果第一电阻器电路RC1和第二电阻器电路RC2的电阻值的总和增加，则流经第一电阻器电路RC1和第二电阻器电路RC2的电流量可能减小，因此电压生成电路VGC的容量可能增加。如果第一电阻器电路RC1和第二电阻器电路RC2的电阻值的总和减小，则电压生成电路VGC的容量可能降低。

图14示出了其中通过使用由图13的电压生成电路VGC生成的字线电压VWL来执行擦除操作的示例。在图14中，横轴表示时间T，纵轴表示电压V。在图14中，实线表示衬底或垂直主体BD_V的电压，虚线表示字线或垂直控制栅极CG_V的电压。

参考图1、图2和图14，在T1时将擦除电压VERS施加到垂直主体BD_V。垂直主体BD_V的电压开始升高到擦除电压VERS的目标电平。如参考图6所述，垂直主体BD_V的电压可以逐渐逐步增加。作为示例，垂直主体BD_V的电压继续增加，直到达到擦除电压VERS的目标电平。例如，在T1时将擦除电压VERS的目标电压施加到衬底或垂直主体BD_V，并且在T2时，衬底或垂直主体BD_V的电压可升高到擦除电压VERS的目标电平。

在T1，第一字线电压VWL1被施加到某一字线(或多个字线)。例如，电压生成电路VGC可以控制第一代码CODE1至第三代码CODE3，以使得输出具有第一容量的第一字线电压VWL1。

如参考图6所描述的，因为由于耦合，在T1和T2之间的间隔中字线的电压升高，所以不需要执行擦除操作。

在T2，如果垂直主体BD_V的电压达到擦除电压VERS的目标电平，则增加字线电压的因素消失。因此，字线的电压开始下降。

电压生成电路VGC可以在T2时输出具有第二容量的第二字线电压VWL2。第二容量可能小于第一容量。因此，其中字线的电压降低到第二字线电压VWL2的目标电平的时间段可以比参考图6描述的时间段长。例如，在T2和T5之间的间隔期间，字线的电压可能会降低。如果其中字线的电压下降到目标电平的时间段增加，则每单位时间的放电量减少。因此，T2和T5之间的间隔可以包括在渐进擦除间隔中。

在实施例中，第一字线电压VWL1的目标电平可以与第二字线电压VWL2的目标电平相同。例如，在擦除操作期间，非易失性存储器件110可以在保持字线电压VWL的目标电平的同时调节容量。作为示例，第一字线电压VWL1和第二字线电压VWL2的目标电平可以被设置为彼此不同。例如，第一字线电压VWL1的目标电平可以高于或低于第二字线电压VWL2的目标电平。

图15示出了其中施加第二字线电压VWL2的定时改变的示例。在图15中，横坐标表示时间T，纵坐标表示电压V。与参考图14给出的描述不同，在垂直主体BD_V的电压达到擦除电压VERS的目标电平之后，电压生成电路VGC可以在T5输出第二字线电压VWL2。

电压生成电路VGC可以在垂直主体BD_V的电压达到擦除电压VERS的目标电平的T2和T5之间的间隔中输出具有第一容量的第一字线电压VWL1。因此，如参考图6所描述的，在T2和T5之间的间隔中字线电压降低的斜率可能大于在T5和T6之间的间隔中字线电压降低的斜率。

在实施例中，如果在T2时如参考图14所描述的施加具有第二容量的第二字线电压VWL2，则由于存储器单元的物理特性，F-N隧穿不需要立即执行。例如，可以在字线的电压从对应于T2的电压V1降低阈值电压LTH之后生成F-N隧穿。在这种情况下，如参考图15所描述的，通过在T2之后使用具有第一容量的第一字线电压VWL1来减小字线的电压，逐渐擦除的开始时间点可能变得更快，因此擦除时间可能会减少。

图16示出了其中施加了第二字线电压VWL2的定时改变的示例。在图16中，横坐标表示时间T，纵坐标表示电压V。与参考图14给出的描述不同，电压生成电路VGC可以在垂直主体BD_V的电压达到擦除电压VERS的目标电平之前在T5输出第二字线电压VWL2。

第二字线电压VWL2的第二容量可以小于第一字线电压VWL1的第一容量。因此，当施加第二字线电压VWL2时，字线的电压的升高斜率在T5增加。

如果垂直主体BD_V的电压在T2达到擦除电压VERS的目标电平，则字线的电压开始减小。

与参考图14给出的描述不同，在垂直主体BD_V的电压达到擦除电压VERS的目标电平之前，通过施加第二字线电压VWL2可以增加渐进擦除间隔。随着渐进擦除间隔的增加，擦除的存储器单元的可靠性可以进一步增加。

当字线电压或字线电压的容量一次调整时，参考图14至图16给出描述。然而，字线电压或字线电压的容量可以调整两次或更多次。

图17示出了其中参考图11描述的示例和参考图14描述的示例的被组合的示例。参考图1和图17，在操作S310中，具有第一容量的外部提供的全局接地电压VSS可以作为第一字线电压被施加到所选的存储器块的某一字线(或多个字线)。

在操作S320中，可以将具有第二容量的内部生成的电压作为第二字线电压施加到所选的存储器块的某一字线(或多个字线)。第二容量可能小于第一容量。第二字线电压可以是正电压。

在操作S330中，可以将具有第三容量的内部生成的电压作为第三字线电压施加到所选的存储器块的某一字线(或多个字线)。第三容量可能小于第二容量。第三字线电压可以是正电压。第三字线电压可以与第二字线电压相同或不同。

图18示出了其中根据图17的方法进行擦除操作的处理。在图18中，横坐标表示时间T，纵坐标表示电压V。如图1和图18所示，在T1时将擦除电压VERS施加到垂直主体BD_V。当擦除电压VERS升高到目标电平时，垂直主体BD_V的电压也可以升高到擦除电压VERS的目标电平。例如，如参考图6所描述的，垂直主体BD_V的电压可能逐渐增加。

在T1，全局接地电压VSS可以作为第一字线电压VWL1施加到某一字线(或多个字线)。由于全局接地电压VSS的第一容量相对较大，所以字线的电压可以保持在接地电压VSS的电平。

在垂直主体BD_V的电压达到擦除电压VERS的目标电平之前，在T5时，或当垂直主体BD_V的电压达到中间电平VI时，具有第二容量的第二字线电压VWL2可以施加于某一字线(或多个字线)。由于第二字线电压VWL2被施加到某一字线(或多个字线)，如参考图11和图14所描述的，由于耦合，字线的电压可能增加。

在T2，垂直主体BD_V的电压达到擦除电压VERS的目标电平。由于增加字线电压的因素消失，字线的电压开始下降。在这种情况下，如参考图14所描述的，具有第三容量的第三字线电压VWL3可以被施加到某一字线(或多个字线)。由于第三容量小于第二容量，如参考图14所描述的，字线的电压可以以相对较小的斜率减小。在T6，字线的电压可以达到第三字线电压VWL3的目标电平。

如参考图18所描述的，如果调整了对字线施加的电压，则T1和T6之间的间隔可以包括在渐进擦除间隔中。

在实施例中，如参考图12所描述的，可以改变将第二字线电压VWL2施加到某一字线(或多个字线)时的定时。而且，如参考图15和图16所描述的，可以改变将第三字线电压VWL3施加到某一字线(或多个字线)时的定时。

图19是示出了其中非易失性存储器件110将渐进擦除间隔保持为比临界时间长的方法的示例的流程图。参考图1和图19，非易失性存储器件110可以通过在至少一个保持时间内将擦除电压增加到目标电平来将渐进擦除间隔保持为长于临界时间。

例如，在操作S410中，电压生成电路VGC可以将擦除电压VERS增加到低于其目标电平的第一电平。在操作S420中，电压生成电路VGC可以在保持时间段期间保持第一电平。

在操作S430中，电压生成电路VGC可以将擦除电压VERS增加到低于其目标电平并且高于第一电平的第二电平。在操作S440中，电压生成电路VGC可以在保持时间段期间保持第二电平。

在操作S450中，电压生成电路VGC可以将擦除电压VERS增加到其目标电平。

图20示出了其中根据图19的方法执行擦除操作的处理。在图20中，横坐标表示时间T，纵坐标表示电压V。在图20中，实线表示衬底或垂直主体BD_V的电压，虚线表示字线(或字线)的电压。

参考图1和图20，擦除电压VERS可以在T1开始增加。例如，如参考图6所描述的，擦除电压VERS可以逐渐逐步增加。随着擦除电压VERS的增加，衬底或垂直主体BD_V的电压也可能逐渐增加。衬底或垂直主体BD_V的电压可以在T2时增加到低于擦除电压VERS的目标电平的第一电平L1。

在T1，字线电压VWL被施加到所选的存储器块的某一字线(或多个字线)。字线电压VWL可以是正电压。如参考图6所描述的，由于衬底或垂直主体BD_V的电压在T1和T5之间的间隔增加，所以由于耦合，某一字线(或多个字线)的电压也可能增加。例如，某一字线(或多个字线)的电压可以升高到高于字线电压VWL的目标电平的电平。

衬底或垂直主体BD_V的电压在T5和T6之间的间隔中保持在第一电平L1。T5和T6之间的间隔可以是保持时间段。保持时间段可以大于其中衬底或垂直主体BD_V的电压逐步增加的间隔，例如，其中保持T1和T5之间的间隔的间隔MI。由于在保持时间段期间衬底或垂直主体BD_V的电压保持在第一电平L1，因此增加字线的电压的因素消失。因此，在T5和T6之间的间隔中，字线的电压可能降低到字线电压VWL的目标电平。

在T6，衬底或垂直主体BD_V的电压可以从第一电平L1升高。在T7，衬底或垂直主体BD_V的电压可达到高于第一电平L1并低于其目标电平的第二电平L2。由于在T6和T7之间的间隔中的耦合，字线的电压可能增加。

T7和T8之间的间隔可以是保持时间段。在保持时间段期间，衬底或垂直主体BD_V的电压可以保持在第二电平L2。字线的电压可能降低到字线电压VWL的目标电平。

在T8和T2之间的间隔期间，衬底或垂直主体BD_V的电压可以升高到擦除电压VERS的目标电平。由于耦合，字线的电压可能会增加。

由于垂直主体BD_V的电压在T2时达到擦除电压VERS的目标电平，因此增加字线电压的因素消失。因此，字线的电压可能降低到字线电压VWL的目标电平。

电压生成电路VGC可以在擦除电压VERS增加的间隔中提供至少一个保持时间段。因此，可以在其中衬底或垂直主体BD_V的电压增加的间隔中提供至少一个保持时间段。在至少一个保持时间段期间，字线的电压可能降低到字线电压VWL的目标电平。如果确保衬底的电压或垂直主体BD_V的电压与字线的电压之间的差异足以生成F-N隧穿，则可以确保渐进擦除间隔。在实施例中，T5和T9之间的间隔或T6和T9之间的间隔可以包括在渐进擦除间隔中。

图21示出了其中图14的方法和图20的方法被组合的示例。参考图1和图21，在操作S510中，擦除电压以至少一个保持时间段升高到目标电平，并且具有第一容量的第一字线电压被施加到所选的存储器块的某一字线(或多个字线)。

在操作S520中，具有第二容量的第二字线电压被施加到所选的存储器块的某一字线(或多个字线)。

图22示出了根据图22的方法执行擦除操作的处理。在图22中，横坐标表示时间T，纵坐标表示电压V。在图22中，实线表示衬底或垂直主体BD_V的电压，虚线表示字线(或字线)的电压。

包括T5至T8的T1和T2之间的间隔可以与参考图5描述的T1和T2之间的间隔基本相同。例如，电压生成电路VGC可以以T1和T2之间的间隔输出具有第一容量的第一字线电压。如参考图20所描述的，衬底或垂直主体BD_V的电压可以在至少一个保持时间段内升高到擦除电压VERS的目标电平。在至少一个保持时间段期间，某一字线(或多个字线)的电压可能降低到第一字线电压的目标电平。

如果垂直主体BD_V或通道区域CR的电压在T2时达到擦除电压VERS的目标电平，则电压生成电路VGC可以输出具有第二容量的第二字线电压。如参考图14所描述的，第二容量可以小于第一容量。某一字线(或多个字线)的电压可以以比在保持时间段期间减小的斜率小的斜率而减小。

可以通过组合参考图14描述的方法和参考图20描述的方法来相对较长地确保渐进擦除间隔。

图23是示出了根据本发明构思的实施例的存储设备100的框图。参考图23，存储设备100包括非易失性存储器件110、控制器120和随机存取存储器(RAM)130。

非易失性存储器件110可以在控制器120的控制下执行写入、读取和擦除操作。非易失性存储器件110可以通过输入/输出通道从控制器120接收命令和地址。非易失性存储器件110可以通过输入/输出通道与控制器120交换数据。

非易失性存储器件110可以与参考图1至22所描述的非易失性存储器件110相同地被配置和操作。例如，非易失性存储器件110可以包括参考图2描述的3D存储器单元阵列。如参考图8所描述的，非易失性存储器件110可以通过使用渐进擦除间隔和固定擦除间隔来擦除存储器单元。因此，非易失性存储器件110和存储设备100可以具有提高的可靠性。

非易失性存储器件110可以包括闪存存储器。然而，本发明构思的实施例不限于此。例如，非易失性存储器件110可以包含诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FeRAM)的至少一个非易失性存储器件。

控制器120可以被配置为控制非易失性存储器件110。例如，控制器120可以通过输入/输出通道和控制通道来控制非易失性存储器件110，使得非易失性存储器件110执行写入、读取或擦除操作。

响应于外部主机设备(未示出)的控制，控制器120可以控制非易失性存储器件110。例如，控制器120可以基于与用于与非易失性存储器件110通信的格式不同的格式与外部主机设备进行通信。控制器120传送到非易失性存储器件110的数据单元可以不同于控制器120传送到外部主机设备的数据单元。

控制器120可以将RAM 130用作工作存储器、缓冲存储器或高速缓冲存储器。控制器120可以在RAM 130中存储管理非易失性存储器件110所需的数据或代码。例如，控制器120可以从非易失性存储器件110读取管理非易失性存储器件110所需的数据或代码，并且可以将所读取的数据或代码加载到RAM 130上用于驱动。

RAM 130可以包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)的各种随机存取存储器中的至少一种、。

存储设备100可以包括固态驱动器(SSD)或硬盘驱动器(HDD)。存储设备100可以包括诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(例如，SM，SMC)、记忆棒、多媒体卡(例如，MMC，RS-MMC，MMCmicro)、SD卡(例如SD，miniSD，microSD，SDHC)、通用串行总线(USB)存储卡和通用闪存存储(UFS)。存储设备100可以包括嵌入式存储器，诸如嵌入式多媒体卡(eMMC)、通用闪存存储(UFS)和PPN(完美页面NAND)。

在图23中，例示了存储设备100包括设置在控制器120的外部的RAM 130的实施例。然而，本发明构思的范围和精神并不限于此。例如，存储设备100不需要包括设置在控制器120的外部的RAM 130。控制器120可以被配置为使用内部RAM作为缓冲存储器、工作存储器或高速缓冲存储器。

根据本发明构思的实施例，即使存储器单元的主体和控制栅极之间的耦合由于非易失性存储器件的三维结构而增加，也可以通过渐进擦除间隔和固定擦除间隔来擦除存储器单元。因此，可以提供提高了可靠性的非易失性存储器件及其操作方法。

虽然已经参考示例性实施例描述了本发明的概念，但是对于本领域技术人员显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (19)

1.一种非易失性存储器件，包括：

包括多个存储器块的存储器单元阵列，

所述多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元；

行解码器电路，通过多个字线连接到所述多个存储器单元并选择所述多个存储器块的第一存储器块；

页面缓冲电路，通过多个位线连接到所述多个存储器单元；以及

控制逻辑电路，用于在擦除操作期间向所述衬底施加擦除电压，并将具有第一字线电压和第二字线电压的字线电压输出到所述行解码器电路，

其中，在擦除操作期间，所述行解码器电路将所述第一字线电压施加到所述第一存储器块的每个字线，然后将所述第二字线电压施加到第一存储器块的每个字线，

其中，第一字线电压在其中所述擦除电压的电平增加的间隔被施加，以及

其中，第二字线电压在其中所述擦除电压已达到目标电平的间隔被施加。

2.如权利要求1所述的非易失性存储器件，

其中，所述控制逻辑电路包括输出所述字线电压的电压生成电路，

其中，所述第一字线电压被以第一容量施加到所述第一存储器块的每个字线，

其中，所述第二字线电压被以第二容量施加到所述第一存储器块的每个字线，以及

其中，所述第一容量大于所述第二容量。

3.如权利要求1所述的非易失性存储器件，

其中，所述第一字线电压是从所述非易失性存储器件的外部提供的全局接地电压，以及

其中，所述第二字线电压是从所述控制逻辑电路生成的电压。

4.如权利要求3所述的非易失性存储器件，

其中，所述第二字线电压是比所述第一字线电压高的正电压。

5.如权利要求4所述的非易失性存储器件，

其中，施加所述第一字线电压直到所述擦除电压的电平升高到比所述擦除电压的目标电平低的中间电平，以及

其中，当所述擦除电压的电平从所述中间电平升高到所述目标电平并且保持所述目标电平时，施加所述第二字线电压。

6.如权利要求5所述的非易失性存储器件，

其中，所述目标电平是可调节的。

7.如权利要求1所述的非易失性存储器件，

其中，所述第一字线电压和所述第二字线电压中的每一个是正电压。

8.如权利要求7所述的非易失性存储器件，

其中，当所述擦除电压增加到目标电平时施加所述第一字线电压，以及

其中，当所述擦除电压保持在所述目标电平时施加所述第二字线电压。

9.如权利要求7所述的非易失性存储器件，

其中，当所述擦除电压增加到目标电平时施加所述第一字线电压，

其中，在所述擦除电压达到所述目标电平之后，也施加所述第一字线电压长达预定时间，

其中，在所述预定时间之后并且当所述擦除电压保持在所述目标电平时施加所述第二字线电压。

10.如权利要求5所述的非易失性存储器件，

其中，所述第一字线电压具有第一容量，

其中，所述第二字线电压具有第二容量，

其中，所述控制逻辑电路还生成具有第三容量的第三字线电压，

其中，在擦除操作期间，所述控制逻辑电路分别将所述第二字线电压和所述第二容量调整为所述第三字线电压和所述第三容量。

11.如权利要求10所述的非易失性存储器件，

其中，施加所述第一字线电压直到所述擦除电压升高到低于所述擦除电压的目标电平的中间电平，以及

其中，施加所述第二字线电压直到所述擦除电压升高到所述目标电平，

其中，在所述擦除电压保持在所述目标电平时施加所述第三字线电压。

12.如权利要求1所述的非易失性存储器件，

其中，所述擦除操作包括多个擦除循环，所述多个擦除循环中的每一个包括擦除操作和擦除验证操作，

其中，在所述多个擦除循环的每一个的擦除操作期间施加所述擦除电压、所述第一字线电压和所述第二字线电压。

13.一种非易失性存储器件，包括：

包括多个存储器块的存储器单元阵列，

所述多个存储器块中的每一个包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元；

行解码器电路，通过多个字线连接到所述多个存储器单元并选择所述多个存储器块的第一存储器块；

页面缓冲电路，通过多个位线连接到所述多个存储器单元；以及

控制逻辑电路，用于在擦除操作期间向所述衬底施加擦除电压，

其中，在所述擦除操作期间，所述控制逻辑电路将所述擦除电压的电平增加到目标电平长达至少一个保持时间段，其中，所述擦除电压的电平在所述擦除电压的电平达到所述目标电平之前保持恒定，

其中，在所述擦除操作期间，所述行解码器电路将字线电压施加到所述第一存储器块的每个字线，以及

其中，所述第一存储器块的每个字线的电压升高到高于所述字线电压的字线目标电平的电平，同时在所述至少一个保持时间段期间，所述擦除电压的电平增加，并且每个字线的电压减小。

14.如权利要求13所述的非易失性存储器件，

其中，所述控制逻辑电路将所述擦除电压逐步地增加到所述目标电平，以及

其中，所述保持时间段比在所述擦除电压逐步增加的间隔中保持所述擦除电压的时间段长。

15.如权利要求13所述的非易失性存储器件，

其中，所述控制逻辑电路包括生成具有第一字线电压和第二字线电压的字线电压的电压生成电路，

其中，所述电压生成电路将具有第一容量的所述第一字线电压和具有第二容量的所述第二字线电压输出到所述行解码器电路，

其中，所述第一容量与所述第二容量不同，以及

其中，在所述擦除操作期间，所述行解码器电路将所述第一字线电压施加到所述第一存储器块的每个字线，然后将所述第二字线电压施加到所选的存储器块的每个字线。

16.如权利要求15所述的非易失性存储器件，

其中，所述第二容量小于所述第一容量。

17.如权利要求15所述的非易失性存储器件，

其中，当所述擦除电压达到所述目标电平时，所述行解码器电路施加所述第二字线电压。

18.如权利要求13所述的非易失性存储器件，

其中，所述存储器块中的每一个包括布置在所述衬底上的多个单元串，

其中，每个单元串包括接地选择晶体管、存储器单元和串选择晶体管，以及

其中，每个单元串中的所述接地选择晶体管、所述存储器单元和所述串选择晶体管中的每一个包括电荷陷阱层。

19.一种非易失性存储器件的擦除方法，所述非易失性存储器件包括在与衬底垂直的方向上堆叠在衬底上的多个存储器单元，所述方法包括：

在其中从所述存储器单元放电的电荷量逐渐增加的渐进擦除间隔中以及在其中所述多个存储器单元中的每一个的衬底和控制栅极之间的电压差维持恒定的固定擦除间隔中擦除所述多个存储器单元，

其中，所述多个存储器单元的擦除通过以下至少一个来执行：

向所述衬底施加第一擦除电压并将第一电压和第二电压施加到所述多个存储器单元中的每一个的控制栅极，其中，所述第二电压的容量小于所述第一电压的容量，并且其中，施加所述第一电压之后施加所述第二电压；以及

向所述衬底施加高于第一擦除电压的第二擦除电压长达至少一个保持时间段，并将字线电压施加到所述多个存储器单元中的每一个的控制栅极，

其中，所述衬底的电压保持长达所述至少一个保持时间段，并且其中，所述多个存储器单元中的每一个的控制栅极的电压增加直到所述至少一个保持时间段中的每一个开始，并且在所述至少一个保持时间段中的每一个保持时间段，所述多个存储器单元中的每一个的控制栅极的电压降低。

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