KR20220033369A

KR20220033369A - 메모리 장치 및 메모리 장치의 동작 방법

Info

Publication number: KR20220033369A
Application number: KR1020200115683A
Authority: KR
Inventors: 박성주; 이근우; 임인근
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-09-09
Filing date: 2020-09-09
Publication date: 2022-03-16
Also published as: US20220076750A1; CN114242144A

Abstract

본 발명의 실시예에 따른 메모리 장치는 복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링; 상기 스트링의 소거 동작을 수행하는 주변 회로; 및 상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 유지시키고, 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 상승시키고, 상기 제1 시점보다 늦고 상기 제2 시점보다 빠른 제5 시점 또는 상기 제3 시점보다 늦고 상기 제4 시점보다 빠른 제6 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법 {MEMORY DEVICE AND OPERATING METHOD OF THE MEMORY DEVICE}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.

스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.

휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

본 발명의 실시예들은 선택 트랜지스터 및 메모리 셀의 특성 저하를 개선할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공한다.

본 발명의 실시예에 따른 메모리 장치는 복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링; 상기 스트링의 소거 동작을 수행하는 주변 회로; 및 상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승 시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고, 상기 제2 기울기는 상기 제1 기울기보다 클 수 있다.

본 발명의 실시예에 따른 메모리 장치는 복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링; 상기 스트링의 소거 동작을 수행하는 주변 회로; 및 상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승시키고, 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제3 기울기로 상승시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고, 상기 제1 기울기 및 상기 제3 기울기는 상기 제2 기울기보다 클 수 있다.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 도전라인에 인가되는 소거 전압의 전압 레벨을 상승시키는 단계; 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 유지시키는 단계; 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 상승시키는 단계; 및 상기 제1 시점보다 늦고 상기 제2 시점보다 빠른 제5 시점 또는 상기 제3 시점보다 늦고 상기 제4 시점보다 빠른 제6 시점에 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키는 단계를 포함할 수 있다.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키는 단계; 및 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승 시키는 단계를 포함하고, 상기 제2 기울기는 상기 제1 기울기보다 클 수 있다.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키는 단계; 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승시키는 단계; 및 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제3 기울기로 상승시키는 단계를 포함하고, 상기 제1 기울기 및 상기 제3 기울기는 상기 제2 기울기보다 클 수 있다.

본 기술에 따른 메모리 장치는 선택 트랜지스터 및 메모리 셀의 특성 저하를 개선할 수 있는 메모리 장치를 제공한다.

도 1은 본 발명의 실시예들에 따른 스토리지 장치의 구성을 나타낸 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 제어 로직의 구조를 설명하기 위한 도면이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시예들에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시예들에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시예들에 따른 스토리지 장치의 구성을 나타낸 블록도이다.

도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.

스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 복수의 플레인들을 포함할 수 있다. 플레인은 독립적으로 동작할 수 있는 영역일 수 있다. 각 플레인은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나의 동작을 수행할 수 있다.

메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록은 메모리 장치(100)에 저장된 데이터를 지우는 소거 동작을 수행하는 단위일 수 있다. 즉, 같은 메모리 블록에 저장된 데이터들은 동시에 소거될 수 있다. 실시예에서, 메모리 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 즉, 메모리 컨트롤러(200)가 프로그램 동작 또는 리드 동작시에 메모리 장치(100)에 제공하는 물리 어드레스는 특정 페이지를 식별하기 위한 어드레스일 수 있다.

실시예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

실시예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.

실시예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 어느 하나로 프로그램될 수 있다.

메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다. 스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.

호스트(300)로부터 쓰기 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 메모리 장치(100)에 저장할 쓰기 데이터와 해당 쓰기 데이터를 식별하기 위한 논리 어드레스(Logical Address, LA)를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스를 메모리 장치(100)에 포함된 메모리 셀들 중 쓰기 데이터가 저장될 메모리 셀들의 물리적인 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 실시예에서, 하나의 물리 어드레스는 하나의 물리 페이지에 대응될 수 있다. 메모리 컨트롤러(200)는 데이터를 저장하기 위한 프로그램 커맨드, 물리 어드레스 및 쓰기 데이터를 메모리 장치(100)에 제공할 수 있다.

실시예에서, 호스트(300)로부터 리드 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 리드 요청에 대응되는 논리 어드레스를 수신할 수 있다. 여기서 리드 요청에 대응되는 논리 어드레스는 리드 요청된 데이터를 식별하는 논리 어드레스일 수 있다. 메모리 컨트롤러(200)는 호스트(300)가 제공한 논리 어드레스와 메모리 장치(100)의 물리 어드레스간의 대응관계를 나타내는 맵 데이터로부터 리드 요청에 대응되는 논리 어드레스와 맵핑된 물리 어드레스를 획득할 수 있다. 이후, 메모리 컨트롤러(200)는 메모리 장치(100)에 리드 커맨드 및 물리 어드레스를 제공할 수 있다. 다양한 실시예에서, 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 소거할 메모리 블록의 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.

실시예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection) 또는 리드 리클레임(read reclaim)과 같은 백그라운드 동작(background operation)들을 수행하기 위해 메모리 장치(100)를 제어할 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 m 비트라인들(BL1~BLm)에 공통으로 연결된다. 복수개의 메모리 블록들(BLK1~BLKz) 각각은 복수개의 메모리 셀들을 포함한다.

실시예에서, 복수개의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택라인을 포함할 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수개의 페이지들을 포함할 수 있다.

메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 제 1 내지 제 m 비트라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.

어드레스 디코더(121)는 행라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스를 수신할 수 있다. 실시예에서, 어드레스 디코더(121)는 수신된 어드레스 중 블록 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 선택할 수 있다. 실시예에서, 어드레스 디코더(121)는 수신된 어드레스 중 행 어드레스를 디코딩하고, 선택된 메모리 블록 중 하나의 워드라인을 선택할 수 있다.

어드레스 디코더(121)는 선택된 메모리 블록에 대응하는 행라인들(RL)을 선택하고, 전압 발생기(122)가 생성한 동작 전압들을 선택된 행라인들(RL)에 전달할 수 있다.

구체적으로, 프로그램 동작 시 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.

실시예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결되는 워드라인들에 접지 전압을 인가할 수 있다.

실시예에서, 어드레스 디코더(121)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 더 포함할 수 있다.

전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 전압 발생기(122)에서 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(130)에 제공되어 메모리 장치(100)의 동작 전압으로서 사용된다.

예를 들면, 전압 발생기(122)는 제어 로직(130)의 제어에 따라 프로그램 전압, 검증 전압, 프로그램 패스 전압, 검증 패스 전압, 리드 전압, 소거 전압 등을 생성할 수 있다.

실시예에서, 전압 발생기(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화시킴으로써 복수의 동작 전압들을 생성할 수 있다. 생성된 복수의 동작 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 제공될 수 있다.

읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다. 예를 들어, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(미도시)에 응답하여 동작할 수 있다.

실시예에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제1 내지 제 m 비트라인들(BL1~BLm)의 전압 또는 전류를 센싱함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 센싱할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 센싱된 데이터를 임시로 저장할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 센싱된 데이터를 데이터 라인들(DL)을 통해 데이터 입출력 회로(124)에 제공할 수 있다.

실시예에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)로부터 데이터 라인들(DL)을 통해 메모리 셀 어레이(110)에 저장할 데이터를 수신할 수 있다. 프로그램 동작의 수행을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)가 수신한 데이터는 메모리 셀 어레이(110)에 저장될 수 있다.

메모리 셀에 데이터를 저장하는 프로그램 동작은 프로그램 전압 인가 단계와 검증 단계를 포함할 수 있다. 프로그램 전압 인가 단계에서, 선택된 워드라인에 프로그램 전압이 인가되는 동안, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 저장될 데이터를 선택된 메모리 셀들에 전달할 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 증가할 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 수 있다. 프로그램 동작을 검증하는 검증 단계에서, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터를 센싱할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.

데이터 입출력 회로(124)는 도 1의 메모리 컨트롤러(200)로부터 수신한 데이터(DATA)를 읽기 및 쓰기 회로(123)에 제공할 수 있다.

실시예에서, 데이터 입출력 회로(124)는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 메모리 컨트롤러(200)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.

제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(130)는 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다.

도 3은 도 2의 제어 로직의 구조를 설명하기 위한 도면이다.

도 3을 참조하면, 제어 로직(130)은 도전라인 전압 제어부(131), 선택라인 전압 제어부(132) 및 워드라인 전압 제어부(133)를 포함할 수 있다.

도전라인 전압 제어부(131)는 소거 동작시 도전라인에 인가되는 전압을 제어하는 제어 신호들을 생성하여 주변 회로(120)에 제공할 수 있다. 도전라인은 소스라인 또는 비트라인일 수 있다.

선택라인 전압 제어부(132)는 소거 동작시 선택라인에 인가되는 전압을 제어하는 제어 신호들을 생성하여 주변 회로(120)에 제공할 수 있다. 선택라인은 소스 선택라인 또는 드레인 선택라인일 수 있다.

워드라인 전압 제어부(133)는 소거 동작시 워드라인에 인가되는 전압을 제어하는 제어 신호들을 생성하여 주변 회로(120)에 제공할 수 있다.

도 4는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.

도 4를 참조하면, 메모리 블록(BLK1)은 소스 선택라인(SSL)과 드레인 선택라인(DSL) 사이에 서로 평행하게 배열된 복수개의 워드라인들(WL1~WL16)에 각각 연결된 복수개의 메모리 셀들을 포함할 수 있다. 보다 구체적으로, 메모리 블록(BLK1)은 비트라인들(BL1~BLn)과 소스라인(SL) 사이에 연결된 복수개의 스트링들(strings; ST1~STk)을 포함할 수 있다. 도 4의 비트라인들(BL1~BLn)은 도 2의 제1 내지 제 m 비트라인들(BL1~BLm)일 수 있다.

일 실시예에서, 도시된 것과 같이, 스트링들(ST1~STk) 중 하나는 비트라인들(BL1~BLn) 중 하나에 연결될 수 있다. 다른 실시예에서, 도시된 것과 달리, 스트링들(ST1~STk) 중 복수개가 비트라인들(BL1~BLn) 중 하나에 연결될 수 있다.

소스라인(SL)은 스트링들(ST1~STk)에 공통으로 연결될 수 있다. 스트링들(ST1~STk)은 서로 유사하게 구성될 수 있으므로, 제1 비트라인(BL1)에 연결된 스트링(ST1)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST1)은 소스라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 복수개의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST1)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다.

서로 다른 스트링들(ST1~STk)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들이 소스 선택라인(SSL)과 연결될 수 있다. 서로 다른 스트링들(ST1~STk)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들이 드레인 선택라인(DSL)과 연결될 수 있다.

서로 다른 스트링들(ST1~STk)에 포함된 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST1~STk)에 포함된 메모리 셀들 중에서 동일한 워드라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLK1)에는 워드라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다. 도 4에서, 소스라인(SL), 소스 선택라인(SSL), 워드라인들(WL1~WL16) 및 드레인 선택라인(DSL)은 도 2의 행라인들(RL)에 포함될 수 있다.

하나의 메모리 셀이 1비트의 데이터를 저장하는 싱글 레벨 셀(single level cell; SLC)인 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 또한 하나의 메모리 셀이 2 이상의 비트의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 5는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 5에서, 소거 동작시 도전라인(A1), 선택라인(A2) 및 워드라인(A3)에 인가되는 전압들을 나타내었다.

도 5를 참조하면, 소거 동작은 제1 내지 제5 시점들(T1a, T2a, T3a, T4a, T5a)을 포함할 수 있다. 제1 내지 제5 시점들(T1a, T2a, T3a, T4a, T5a)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2a)은 제1 시점(T1a)보다 늦은 시점일 수 있고, 제3 시점(T3a)은 제2 시점(T2a)보다 늦은 시점일 수 있고, 제4 시점(T4a)은 제3 시점(T3a)보다 늦은 시점일 수 있고, 제5 시점(T5a)은 제4 시점(T4a)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1a)부터 제5 시점(T5a) 이후까지 도전라인에 소거 전압(VEa)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEa)이 인가되기 시작하는 시점이 제1 시점(T1a)으로 정의될 수 있다. 소거 전압(VEa)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEa)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1a)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1a)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEa)의 전압 레벨은 제1 시점(T1a)부터 제2 시점(T2a)까지 상승할 수 있다. 제1 시점(T1a)부터 제2 시점(T2a)까지 소거 전압(VEa)은 제1 초기 전압(Vi1a)에서 제1 전압 레벨(V1a)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEa)의 전압 레벨은 제2 시점(T2a)부터 제3 시점(T3a)까지 유지될 수 있다. 제2 시점(T2a)부터 제3 시점(T3a)까지 소거 전압(VEa)의 전압 레벨은 제1 전압 레벨(V1a)로 유지될 수 있다. 도전라인에 인가되는 소거 전압(VEa)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제2 시점(T2a)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEa)의 전압 레벨은 제3 시점(T3a)부터 제5 시점(T5a)까지 상승할 수 있다. 제3 시점(T3a)부터 제5 시점(T5a)까지 소거 전압(VEa)의 전압 레벨은 제1 전압 레벨(V1a)에서 제2 전압 레벨(V2a)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEa)의 전압 레벨이 유지되다가 상승하기 시작하는 시점이 제3 시점(T3a)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEa)의 전압 레벨은 제5 시점(T5a)부터 유지될 수 있다. 제5 시점(T5a)부터 소거 전압(VEa)의 전압 레벨은 제2 전압 레벨(V2a)로 유지 될 수 있다. 제2 전압 레벨(V2a)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEa)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제5 시점(T5a)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1a) 이전부터 제4 시점(T4a)까지 선택라인에 제2 초기 전압(Vi2a)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2a)은 0V일 수 있다.

제4 시점(T4a)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제4 시점(T4a)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEa)의 전압 레벨이 제5 시점(T5a)까지 상승하므로, 선택라인의 전압 레벨은 제5 시점(T5a)까지 상승할 수 있다.

제4 시점(T4a)에서 소거 전압(VEa)의 전압 레벨이 제3 전압 레벨(V3a)일 수 있다. 제5 시점(T5a)부터, 선택라인의 전압 레벨은 제4 전압 레벨(V4a)로 유지될 수 있다. 제2 전압 레벨(V2a)과 제3 전압 레벨(V3a)의 차이는 제4 전압 레벨(V4a)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1a) 이전부터 제5 시점(T5a) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1a)부터 제4 시점(T4a)까지, 소거 전압(VEa)의 전압 레벨과 제2 초기 전압(Vi2a)의 전압 레벨의 차이에 의해 스트링에 GIDL(Gate Induces Drain Leakage)이 발생할 수 있고, GIDL에 의해 생성된 홀(hole)들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제5 시점(T5a)부터 소거 전압(VEa)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 5를 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1a)부터 제1 시점(T1a)보다 늦은 제2 시점(T2a)까지 도전라인에 인가되는 소거 전압(VEa)을 상승시키고, 제2 시점(T2a)부터 제2 시점(T2a)보다 늦은 제3 시점(T3a)까지 도전라인에 인가되는 소거 전압(VEa)을 유지시키고, 제3 시점(T3a)부터 제3 시점(T3a)보다 늦은 제5 시점(T5a)까지 도전라인에 인가되는 소거 전압(VEa)을 상승시키고, 제3 시점(T3a)보다 늦고 제5 시점(T5a)보다 빠른 제4 시점(T4a)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

소거 동작에서, 소거 전압이 급격하게 상승하면, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에 상대적으로 큰 전위차가 발생할 수 있다. 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에 발생한 전위차에 의해, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에서 핫 캐리어(hot carrier)가 생성될 수 있고, 핫 캐리어에 의해 전자 정공 쌍이 생성될 수 있다. 핫 캐리어에 의해 생성된 전자 정공 쌍의 전자는, 선택라인에 인접하는 전하 저장층에 주입되어 선택 트랜지스터의 문턱 전압을 변동시킬 수 있고, 선택 트랜지스터의 온/오프 특성을 저하시킬 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작에서 제2 시점(T2a)부터 제3 시점(T3a)까지 소거 전압(VEa)의 전압 레벨이 유지됨에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제3 시점(T3a)과 제5 시점(T5a) 사이의 제4 시점(T4a)부터 플로팅됨에 따라, 제5 시점(T5a) 이후 선택라인의 제4 전압 레벨(V4a)이 충분히 낮을 수 있다. 이에 따라, 제5 시점(T5a) 이후 선택라인의 전압 레벨과 워드라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 선택라인 인접 부분 및 워드라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제5 시점(T5a) 이후 채널의 선택라인 인접 부분 및 워드라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터 및 메모리 셀의 특성이 저하되는 현상이 개선될 수 있다.

도 6은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 6에서, 소거 동작시 도전라인(B1), 선택라인(B2) 및 워드라인(B3)에 인가되는 전압들을 나타내었다.

도 6을 참조하면, 소거 동작은 제1 내지 제5 시점들(T1b, T2b, T3b, T4b, T5b)을 포함할 수 있다. 제1 내지 제5 시점들(T1b, T2b, T3b, T4b, T5b)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2b)은 제1 시점(T1b)보다 늦은 시점일 수 있고, 제3 시점(T3b)은 제2 시점(T2b)보다 늦은 시점일 수 있고, 제4 시점(T4b)은 제3 시점(T3b)보다 늦은 시점일 수 있고, 제5 시점(T5b)은 제4 시점(T4b)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1b)부터 제5 시점(T5b) 이후까지 도전라인에 소거 전압(VEb)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEb)이 인가되기 시작하는 시점이 제1 시점(T1b)으로 정의될 수 있다. 소거 전압(VEb)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEb)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1b)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1b)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEb)의 전압 레벨은 제1 시점(T1b)부터 제3 시점(T3b)까지 상승할 수 있다. 제1 시점(T1b)부터 제3 시점(T3b)까지 소거 전압(VEb)은 제1 초기 전압(Vi1b)에서 제1 전압 레벨(V1b)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEb)의 전압 레벨은 제3 시점(T3b)부터 제4 시점(T4b)까지 유지될 수 있다. 제3 시점(T3b)부터 제4 시점(T4b)까지 소거 전압(VEb)의 전압 레벨은 제1 전압 레벨(V1b)로 유지될 수 있다. 도전라인에 인가되는 소거 전압(VEb)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제3 시점(T3b)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEb)의 전압 레벨은 제4 시점(T4b)부터 제5 시점(T5b)까지 상승할 수 있다. 제4 시점(T4b)부터 제5 시점(T5b)까지 소거 전압(VEb)의 전압 레벨은 제1 전압 레벨(V1b)에서 제2 전압 레벨(V2b)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEb)의 전압 레벨이 유지되다가 상승하기 시작하는 시점이 제4 시점(T4b)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEb)의 전압 레벨은 제5 시점(T5b)부터 유지될 수 있다. 제5 시점(T5b)부터 소거 전압(VEb)의 전압 레벨은 제2 전압 레벨(V2b)로 유지 될 수 있다. 제2 전압 레벨(V2b)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEb)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제5 시점(T5b)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1b) 이전부터 제2 시점(T2b)까지 선택라인에 제2 초기 전압(Vi2b)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2b)은 0V일 수 있다.

제2 시점(T2b)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제2 시점(T2b)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEb)의 전압 레벨은 제2 시점(T2b)부터 제3 시점(T3b)까지 상승하고, 제3 시점(T3b)부터 제4 시점(T4b)까지 유지되고, 제4 시점(T4b)부터 제5 시점(T5b)까지 상승하므로, 선택라인의 전압 레벨은 제2 시점(T2b)부터 제3 시점(T3b)까지 상승하고, 제3 시점(T3b)부터 제4 시점(T4b)까지 유지되고, 제4 시점(T4b)부터 제5 시점(T5b)까지 상승할 수 있다.

제2 시점(T2b)에서 소거 전압(VEb)의 전압 레벨이 제3 전압 레벨(V3b)일 수 있다. 제5 시점(T5b)부터, 선택라인의 전압 레벨은 제4 전압 레벨(V4b)로 유지될 수 있다. 제2 전압 레벨(V2b)과 제3 전압 레벨(V3b)의 차이는 제4 전압 레벨(V4b)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1b) 이전부터 제5 시점(T5b) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1b)부터 제2 시점(T2b)까지, 소거 전압(VEb)의 전압 레벨과 제2 초기 전압(Vi2b)의 전압 레벨의 차이에 의해 스트링에 GIDL이 발생할 수 있고, GIDL에 의해 생성된 홀들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제5 시점(T5b)부터 소거 전압(VEb)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 6을 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1b)부터 제1 시점(T1b)보다 늦은 제3 시점(T3b)까지 도전라인에 인가되는 소거 전압(VEb)을 상승시키고, 제3 시점(T3b)부터 제3 시점(T3b)보다 늦은 제4 시점(T4b)까지 도전라인에 인가되는 소거 전압(VEb)을 유지시키고, 제4 시점(T4b)부터 제4 시점(T4b)보다 늦은 제5 시점(T5b)까지 도전라인에 인가되는 소거 전압(VEb)을 상승시키고, 제1 시점(T1b)보다 늦고 제3 시점(T3b)보다 빠른 제2 시점(T2b)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작에서 제3 시점(T3b)부터 제4 시점(T4b)까지 소거 전압(VEb)의 전압 레벨이 유지됨에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제1 시점(T1b)과 제3 시점(T3b) 사이의 제2 시점(T2b)부터 플로팅됨에 따라, 제5 시점(T5b) 이후 선택라인의 제4 전압 레벨(V4b)이 충분히 클 수 있다. 이에 따라, 제5 시점(T5b) 이후 선택라인의 전압 레벨과 도전라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 도전라인 인접 부분 및 선택라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제5 시점(T5b) 이후 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터의 특성이 저하되는 현상이 개선될 수 있다.

도 7은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 7에서, 소거 동작시 도전라인(C1), 선택라인(C2) 및 워드라인(C3)에 인가되는 전압들을 나타내었다.

도 7을 참조하면, 소거 동작은 제1 내지 제4 시점들(T1c, T2c, T3c, T4c)을 포함할 수 있다. 제1 내지 제4 시점들(T1c, T2c, T3c, T4c)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2c)은 제1 시점(T1c)보다 늦은 시점일 수 있고, 제3 시점(T3c)은 제2 시점(T2c)보다 늦은 시점일 수 있고, 제4 시점(T4c)은 제3 시점(T3c)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1c)부터 제4 시점(T4c) 이후까지 도전라인에 소거 전압(VEc)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEc)이 인가되기 시작하는 시점이 제1 시점(T1c)으로 정의될 수 있다. 소거 전압(VEc)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEc)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1c)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1c)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEc)의 전압 레벨은 제1 시점(T1c)부터 제2 시점(T2c)까지 제1 기울기(L1c)로 상승할 수 있다. 제1 시점(T1c)부터 제2 시점(T2c)까지 소거 전압(VEc)은 제1 초기 전압(Vi1c)에서 제1 전압 레벨(V1c)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEc)의 전압 레벨은 제2 시점(T2c)부터 제4 시점(T4c)까지 제2 기울기(L2c)로 상승할 수 있다. 제2 기울기(L2c)는 제1 기울기(L1c)보다 클 수 있다. 제1 기울기(L1c)는 제2 기울기(L2c)보다 완만할 수 있다. 소거 전압(VEc)의 전압 레벨이 상승하는 기울기가 변경되는 시점이 제2 시점(T2c)으로 정의될 수 있다. 제2 시점(T2c)부터 제4 시점(T4c)까지 소거 전압(VEc)은 제1 전압 레벨(V1c)에서 제2 전압 레벨(V2c)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEc)의 전압 레벨은 제4 시점(T4c)부터 유지될 수 있다. 제4 시점(T4c)부터 소거 전압(VEc)의 전압 레벨은 제2 전압 레벨(V2c)로 유지 될 수 있다. 제2 전압 레벨(V2c)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEc)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제4 시점(T4c)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1c) 이전부터 제3 시점(T3c)까지 선택라인에 제2 초기 전압(Vi2c)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2c)은 0V일 수 있다.

제3 시점(T3c)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제3 시점(T3c)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEc)의 전압 레벨이 제3 시점(T3c)부터 제4 시점(T4c)까지 제2 기울기(L2c)로 상승하므로, 선택라인의 전압 레벨은 제3 시점(T3c)부터 제4 시점(T4c)까지 제2 기울기(L2c)로 상승할 수 있다.

제3 시점(T3c)에서 소거 전압(VEc)의 전압 레벨이 제3 전압 레벨(V3c)일 수 있다. 제4 시점(T4c)부터, 선택라인의 전압 레벨은 제4 전압 레벨(V4c)로 유지될 수 있다. 제2 전압 레벨(V2c)과 제3 전압 레벨(V3c)의 차이는 제4 전압 레벨(V4c)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1c) 이전부터 제4 시점(T4c) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1c)부터 제3 시점(T3c)까지, 소거 전압(VEc)의 전압 레벨과 제2 초기 전압(Vi2c)의 전압 레벨의 차이에 의해 스트링에 GIDL이 발생할 수 있고, GIDL에 의해 생성된 홀들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제4 시점(T4c)부터 소거 전압(VEc)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 7을 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1c)부터 제1 시점(T1c)보다 늦은 제2 시점(T2c)까지 도전라인에 인가되는 소거 전압(VEc)을 제1 기울기(L1c)로 상승시키고, 제2 시점(T2c)부터 제2 시점(T2c)보다 늦은 제4 시점(T4c)까지 도전라인에 인가되는 소거 전압(VEc)을 제1 기울기(L1c)보다 큰 제2 기울기(L2c)로 상승시키고, 제2 시점(T2c)보다 늦고 제4 시점(T4c)보다 빠른 제3 시점(T3c)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작의 제1 시점(T1c)부터 제2 시점(T2c)까지 소거 전압(VEc)의 전압 레벨이 상대적으로 완만하게 상승할 수 있다. 이에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제2 시점(T2c)과 제4 시점(T4c) 사이의 제3 시점(T3c)부터 플로팅됨에 따라, 제4 시점(T4c) 이후 선택라인의 제4 전압 레벨(V4c)이 충분히 작을 수 있다. 이에 따라, 제4 시점(T4c) 이후 선택라인의 전압 레벨과 워드라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 선택라인 인접 부분 및 워드라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제4 시점(T4c) 이후 채널의 선택라인 인접 부분 및 워드라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터 및 메모리 셀의 특성이 저하되는 현상이 개선될 수 있다.

도 8은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 8에서, 소거 동작시 도전라인(D1), 선택라인(D2) 및 워드라인(D3)에 인가되는 전압들을 나타내었다.

도 8을 참조하면, 소거 동작은 제1 내지 제4 시점들(T1d, T2d, T3d, T4d)을 포함할 수 있다. 제1 내지 제4 시점들(T1d, T2d, T3d, T4d)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2d)은 제1 시점(T1d)보다 늦은 시점일 수 있고, 제3 시점(T3d)은 제2 시점(T2d)보다 늦은 시점일 수 있고, 제4 시점(T4d)은 제3 시점(T3d)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1d)부터 제4 시점(T4d) 이후까지 도전라인에 소거 전압(VEd)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEd)이 인가되기 시작하는 시점이 제1 시점(T1d)으로 정의될 수 있다. 소거 전압(VEd)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEd)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1d)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1d)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEd)의 전압 레벨은 제1 시점(T1d)부터 제3 시점(T3d)까지 제1 기울기(L1d)로 상승할 수 있다. 제1 시점(T1d)부터 제3 시점(T3d)까지 소거 전압(VEd)은 제1 초기 전압(Vi1d)에서 제1 전압 레벨(V1d)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEd)의 전압 레벨은 제3 시점(T3d)부터 제4 시점(T4d)까지 제2 기울기(L2d)로 상승할 수 있다. 제2 기울기(L2d)는 제1 기울기(L1d)보다 클 수 있다. 제1 기울기(L1d)는 제2 기울기(L2d)보다 완만할 수 있다. 소거 전압(VEd)의 전압 레벨이 상승하는 기울기가 변경되는 시점이 제3 시점(T3d)으로 정의될 수 있다. 제3 시점(T3d)부터 제4 시점(T4d)까지 소거 전압(VEd)은 제1 전압 레벨(V1d)에서 제2 전압 레벨(V2d)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEd)의 전압 레벨은 제4 시점(T4d)부터 유지될 수 있다. 제4 시점(T4d)부터 소거 전압(VEd)의 전압 레벨은 제2 전압 레벨(V2d)로 유지 될 수 있다. 제2 전압 레벨(V2d)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEd)의 전압 레벨이 상승하다가 유지되기 시작하는 시점이 제4 시점(T4d)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1d) 이전부터 제2 시점(T2d)까지 선택라인에 제2 초기 전압(Vi2d)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2d)은 0V일 수 있다.

제2 시점(T2d)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제2 시점(T2d)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEd)의 전압 레벨이 제2 시점(T2d)부터 제3 시점(T3d)까지 제1 기울기(L1d)로 상승하고, 제3 시점(T3d)부터 제4 시점(T4d)까지 제2 기울기(L2d)로 상승하므로, 선택라인의 전압 레벨은 제2 시점(T2d)부터 제3 시점(T3d)까지 제1 기울기(L1d)로 상승하고, 제3 시점(T3d)부터 제4 시점(T4d)까지 제2 기울기(L2d)로 상승할 수 있다.

제2 시점(T2d)에서 소거 전압(VEd)의 전압 레벨이 제3 전압 레벨(V3d)일 수 있다. 제4 시점(T4d)부터, 선택라인의 전압 레벨은 제4 전압 레벨(V4d)로 유지될 수 있다. 제2 전압 레벨(V2d)과 제3 전압 레벨(V3d)의 차이는 제4 전압 레벨(V4d)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1d) 이전부터 제4 시점(T4d) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1d)부터 제2 시점(T2d)까지, 소거 전압(VEd)의 전압 레벨과 제2 초기 전압(Vi2d)의 전압 레벨의 차이에 의해 스트링에 GIDL이 발생할 수 있고, GIDL에 의해 생성된 홀들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제4 시점(T4d)부터 소거 전압(VEd)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 8을 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1d)부터 제1 시점(T1d)보다 늦은 제3 시점(T3d)까지 도전라인에 인가되는 소거 전압(VEd)을 제1 기울기(L1d)로 상승시키고, 제3 시점(T3d)부터 제3 시점(T3d)보다 늦은 제4 시점(T4d)까지 도전라인에 인가되는 소거 전압(VEd)을 제1 기울기(L1d)보다 큰 제2 기울기(L2d)로 상승시키고, 제1 시점(T1d)보다 늦고 제3 시점(T3d)보다 빠른 제2 시점(T2d)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작에서 제1 시점(T1d)부터 제3 시점(T3d)까지 소거 전압(VEd)의 전압 레벨이 상대적으로 완만하게 상승할 수 있다. 이에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제1 시점(T1d)과 제3 시점(T3d) 사이의 제2 시점(T2d)부터 플로팅됨에 따라, 제4 시점(T4d) 이후 선택라인의 제4 전압 레벨(V4d)이 충분히 클 수 있다. 이에 따라, 제4 시점(T4d) 이후 선택라인의 전압 레벨과 도전라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 도전라인 인접 부분 및 선택라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제4 시점(T4d) 이후 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터의 특성이 저하되는 현상이 개선될 수 있다.

도 9는 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 9에서, 소거 동작시 도전라인(E1), 선택라인(E2) 및 워드라인(E3)에 인가되는 전압들을 나타내었다.

도 9를 참조하면, 소거 동작은 제1 내지 제5 시점들(T1e, T2e, T3e, T4e, T5e)을 포함할 수 있다. 제1 내지 제5 시점들(T1e, T2e, T3e, T4e, T5e)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2e)은 제1 시점(T1e)보다 늦은 시점일 수 있고, 제3 시점(T3e)은 제2 시점(T2e)보다 늦은 시점일 수 있고, 제4 시점(T4e)은 제3 시점(T3e)보다 늦은 시점일 수 있고, 제5 시점(T5e)은 제4 시점(T4e)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1e)부터 제5 시점(T5e) 이후까지 도전라인에 소거 전압(VEe)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEe)이 인가되기 시작하는 시점이 제1 시점(T1e)으로 정의될 수 있다. 소거 전압(VEe)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEe)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1e)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1e)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEe)의 전압 레벨은 제1 시점(T1e)부터 제2 시점(T2e)까지 제1 기울기(L1e)로 상승할 수 있다. 제1 시점(T1e)부터 제2 시점(T2e)까지 소거 전압(VEe)은 제1 초기 전압(VI1e)에서 제1 전압 레벨(V1e)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEe)의 전압 레벨은 제2 시점(T2e)부터 제3 시점(T3e)까지 제2 기울기(L2e)로 상승할 수 있다. 제2 기울기(L2e)는 제1 기울기(L1e)보다 작을 수 있다. 제2 기울기(L2e)는 제1 기울기(L1e)보다 완만할 수 있다. 제2 시점(T2e)부터 제3 시점(T3e)까지 소거 전압(VEe)의 전압 레벨은 제1 전압 레벨(V1e)에서 제2 전압 레벨(V2e)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEe)의 전압 레벨이 상승하는 기울기가 제1 기울기(L1e)에서 제2 기울기(L2e)로 변경되는 시점이 제2 시점(T2e)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEe)의 전압 레벨은 제3 시점(T3e)부터 제5 시점(T5e)까지 제3 기울기(L3e)로 상승할 수 있다. 제3 기울기(L3e)는 제2 기울기(L2e)보다 클 수 있다. 제2 기울기(L2e)는 제3 기울기(L3e)보다 완만할 수 있다. 제3 기울기(L3e)는 제1 기울기(L1e)와 동일할 수도 있고, 제1 기울기(L1e)보다 클 수도 있다. 제3 시점(T3e)부터 제5 시점(T5e)까지 소거 전압(VEe)의 전압 레벨은 제2 전압 레벨(V2e)에서 제3 전압 레벨(V3e)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEe)의 전압 레벨이 상승하는 기울기가 제2 기울기(L2e)에서 제3 기울기(L3e)로 변경되는 시점이 제3 시점(T3e)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEe)의 전압 레벨은 제5 시점(T5e)부터 유지될 수 있다. 제5 시점(T5e)부터 소거 전압(VEe)의 전압 레벨은 제3 전압 레벨(V3e)로 유지 될 수 있다. 제3 전압 레벨(V3e)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEe)의 전압 레벨이 제3 기울기(L3e)로 상승하다가 유지되기 시작하는 시점이 제5 시점(T5e)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1e) 이전부터 제4 시점(T4e)까지 선택라인에 제2 초기 전압(Vi2e)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2e)은 0V일 수 있다.

제4 시점(T4e)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제4 시점(T4e)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEe)의 전압 레벨이 제4 시점(T4e)부터 제5 시점(T5e)까지 제3 기울기(L3e)로 상승하므로, 선택라인의 전압 레벨은 제4 시점(T4e)부터 제5 시점(T5e)까지 제3 기울기(L3e)로 상승할 수 있다.

제4 시점(T4e)에서 소거 전압(VEe)의 전압 레벨이 제4 전압 레벨(V4e)일 수 있다. 제5 시점(T5e)부터, 선택라인의 전압 레벨은 제5 전압 레벨(V5e)로 유지될 수 있다. 제3 전압 레벨(V3e)과 제4 전압 레벨(V4e)의 차이는 제5 전압 레벨(V5e)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1e) 이전부터 제5 시점(T5e) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1e)부터 제4 시점(T4e)까지, 소거 전압(VEe)의 전압 레벨과 제2 초기 전압(Vi2e)의 전압 레벨의 차이에 의해 스트링에 GIDL이 발생할 수 있고, GIDL에 의해 생성된 홀들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제5 시점(T5e)부터 소거 전압(VEe)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 9를 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1e)부터 제1 시점(T1e)보다 늦은 제2 시점(T2e)까지 도전라인에 인가되는 소거 전압(VEe)을 제1 기울기(L1e)로 상승시키고, 제2 시점(T2e)부터 제2 시점(T2e)보다 늦은 제3 시점(T3e)까지 도전라인에 인가되는 소거 전압(VEe)을 제1 기울기(L1e)보다 작은 제2 기울기(L2e)로 상승시키고, 제3 시점(T3e)부터 제3 시점(T3e)보다 늦은 제5 시점(T5e)까지 도전라인에 인가되는 소거 전압(VEe)을 제2 기울기(L2e)보다 큰 제3 기울기(L3e)로 상승시키고, 제3 시점(T3e)보다 늦고 제5 시점(T5e)보다 빠른 제4 시점(T4e)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작에서 제2 시점(T2e)부터 제3 시점(T3e)까지 소거 전압(VEe)의 전압 레벨이 상대적으로 완만하게 상승할 수 있다. 이에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제3 시점(T3e)과 제5 시점(T5e) 사이의 제4 시점(T4e)부터 플로팅됨에 따라, 제5 시점(T5e) 이후 선택라인의 제5 전압 레벨(V5e)이 충분히 작을 수 있다. 이에 따라, 제5 시점(T5e) 이후 선택라인의 전압 레벨과 워드라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 선택라인 인접 부분 및 워드라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제5 시점(T5e) 이후 채널의 선택라인 인접 부분 및 워드라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터 및 메모리 셀의 특성이 저하되는 현상이 개선될 수 있다.

도 10은 본 발명의 실시예들에 따른 메모리 장치의 소거 동작을 설명하기 위한 도면이다.

도 10에서, 소거 동작시 도전라인(F1), 선택라인(F2) 및 워드라인(F3)에 인가되는 전압들을 나타내었다.

도 10을 참조하면, 소거 동작은 제1 내지 제5 시점들(T1f, T2f, T3f, T4f, T5f)을 포함할 수 있다. 제1 내지 제5 시점들(T1f, T2f, T3f, T4f, T5f)은 소거 동작에서 순차적으로 지나치는 시점들일 수 있다. 제2 시점(T2f)은 제1 시점(T1f)보다 늦은 시점일 수 있고, 제3 시점(T3f)은 제2 시점(T2f)보다 늦은 시점일 수 있고, 제4 시점(T4f)은 제3 시점(T3f)보다 늦은 시점일 수 있고, 제5 시점(T5f)은 제4 시점(T4f)보다 늦은 시점일 수 있다.

소거 동작에서, 제1 시점(T1f)부터 제5 시점(T5f) 이후까지 도전라인에 소거 전압(VEf)이 인가될 수 있다. 도전라인은 비트라인 또는 소스라인일 수 있다. 도전라인에 소거 전압(VEf)이 인가되기 시작하는 시점이 제1 시점(T1f)으로 정의될 수 있다. 소거 전압(VEf)은 0V보다 높은 양전압일 수 있다. 소거 전압(VEf)이 인가되기 전에는 도전라인에 제1 초기 전압(Vi1f)이 인가될 수 있다. 일 예로, 제1 초기 전압(Vi1f)은 0V일 수 있다.

도전라인에 인가되는 소거 전압(VEf)의 전압 레벨은 제1 시점(T1f)부터 제3 시점(T3f)까지 제1 기울기(L1f)로 상승할 수 있다. 제1 시점(T1f)부터 제3 시점(T3f)까지 소거 전압(VEf)은 제1 초기 전압(Vi1f)에서 제1 전압 레벨(V1f)로 상승할 수 있다.

도전라인에 인가되는 소거 전압(VEf)의 전압 레벨은 제3 시점(T3f)부터 제4 시점(T4f)까지 제2 기울기(L2f)로 상승할 수 있다. 제2 기울기(L2f)는 제1 기울기(L1f)보다 작을 수 있다. 제2 기울기(L2f)는 제1 기울기(L1f)보다 완만할 수 있다. 제3 시점(T3f)부터 제4 시점(T4f)까지 소거 전압(VEf)의 전압 레벨은 제1 전압 레벨(V1f)에서 제2 전압 레벨(V2f)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEf)의 전압 레벨이 상승하는 기울기가 제1 기울기(L1f)에서 제2 기울기(L2f)로 변경되는 시점이 제3 시점(T3f)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEf)의 전압 레벨은 제4 시점(T4f)부터 제5 시점(T5f)까지 제3 기울기(L3f)로 상승할 수 있다. 제3 기울기(L3f)는 제2 기울기(L2f)보다 클 수 있다. 제2 기울기(L2f)는 제3 기울기(L3f)보다 완만할 수 있다. 제3 기울기(L3f)는 제1 기울기(L1f)와 동일할 수도 있고, 제1 기울기(L1f)보다 클 수도 있다. 제4 시점(T4f)부터 제5 시점(T5f)까지 소거 전압(VEf)의 전압 레벨은 제2 전압 레벨(V2f)에서 제3 전압 레벨(V3f)로 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEf)의 전압 레벨이 상승하는 기울기가 제2 기울기(L2f)에서 제3 기울기(L3f)로 변경되는 시점이 제4 시점(T4f)으로 정의될 수 있다.

도전라인에 인가되는 소거 전압(VEf)의 전압 레벨은 제5 시점(T5f)부터 유지될 수 있다. 제5 시점(T5f)부터 소거 전압(VEf)의 전압 레벨은 제3 전압 레벨(V3f)로 유지 될 수 있다. 제3 전압 레벨(V3f)은 최대 소거 전압 레벨일 수 있다. 도전라인에 인가되는 소거 전압(VEf)의 전압 레벨이 제3 기울기(L3f)로 상승하다가 유지되기 시작하는 시점이 제5 시점(T5f)으로 정의될 수 있다.

소거 동작에서, 제1 시점(T1f) 이전부터 제2 시점(T2f)까지 선택라인에 제2 초기 전압(Vi2f)이 인가될 수 있다. 선택라인은 드레인 선택라인 또는 소스 선택라인일 수 있다. 일 예로, 제2 초기 전압(Vi2f)은 0V일 수 있다.

제2 시점(T2f)부터, 선택라인이 플로팅될 수 있다. 선택라인이 플로팅되기 시작하는 시점이 제2 시점(T2f)으로 정의될 수 있다. 선택라인이 플로팅됨에 따라, 커플링에 의해 선택라인의 전압 레벨이 상승할 수 있다. 도전라인에 인가되는 소거 전압(VEf)의 전압 레벨이 제2 시점(T2f)부터 제3 시점(T3f)까지 제1 기울기(L1f)로 상승하고, 제3 시점(T3f)부터 제4 시점(T4f)까지 제2 기울기(L2f)로 상승하고, 제4 시점(T4f)부터 제5 시점(T5f)까지 제3 기울기(L3f)로 상승하므로, 선택라인의 전압 레벨은 제2 시점(T2f)부터 제3 시점(T3f)까지 제1 기울기(L1f)로 상승하고, 제3 시점(T3f)부터 제4 시점(T4f)까지 제2 기울기(L2f)로 상승하고, 제4 시점(T4f)부터 제5 시점(T5f)까지 제3 기울기(L3f)로 상승할 수 있다.

제2 시점(T2f)에서 소거 전압(VEf)의 전압 레벨이 제4 전압 레벨(V4f)일 수 있다. 제5 시점(T5f)부터, 선택라인의 전압 레벨은 제5 전압 레벨(V5f)로 유지될 수 있다. 제3 전압 레벨(V3f)과 제4 전압 레벨(V4f)의 차이는 제5 전압 레벨(V5f)과 동일할 수 있다.

소거 동작에서, 제1 시점(T1f) 이전부터 제5 시점(T5f) 이후까지, 워드라인에는 0V의 전압이 인가될 수 있다.

소거 동작의 제1 시점(T1f)부터 제2 시점(T2f)까지, 소거 전압(VEf)의 전압 레벨과 제2 초기 전압(Vi2f)의 전압 레벨의 차이에 의해 스트링에 GIDL이 발생할 수 있고, GIDL에 의해 생성된 홀들이 스트링의 채널로 주입될 수 있다.

소거 동작의 제5 시점(T5f)부터 소거 전압(VEf)이 최대 소거 전압 레벨로 유지됨에 따라, 스트링의 채널에 주입된 홀들이 터널링되어, 스트링의 메모리 셀들이 소거될 수 있다.

도 2, 도 3 및 도 10을 참조하면, 소거 동작에서, 제어 로직(130)은 제1 시점(T1f)부터 제1 시점(T1f)보다 늦은 제3 시점(T3f)까지 도전라인에 인가되는 소거 전압(VEf)을 제1 기울기(L1f)로 상승시키고, 제3 시점(T3f)부터 제3 시점(T3f)보다 늦은 제4 시점(T4f)까지 도전라인에 인가되는 소거 전압(VEf)을 제1 기울기(L1f)보다 작은 제2 기울기(L2f)로 상승시키고, 제4 시점(T4f)부터 제4 시점(T4f)보다 늦은 제5 시점(T5f)까지 도전라인에 인가되는 소거 전압(VEf)을 제2 기울기(L2f)보다 큰 제3 기울기(L3f)로 상승시키고, 제1 시점(T1f)보다 늦고 제3 시점(T3f)보다 빠른 제2 시점(T2f)에 선택라인을 플로팅시키도록 주변 회로(120)를 제어할 수 있다.

본 발명에 따른 메모리 장치는, 소거 동작에서 제3 시점(T3f)부터 제4 시점(T4f)까지 소거 전압(VEf)의 전압 레벨이 상대적으로 완만하게 상승할 수 있다. 이에 따라, GIDL에 의해 형성된 전자 정공 쌍의 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동하는 시간이 확보될 수 있다. 정공들이 채널의 선택라인 인접 부분 및 워드라인 인접 부분으로 이동함에 따라, 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이의 전위차는 상대적으로 감소할 수 있어, 핫 캐리어에 의해 선택 트랜지스터의 온/오프 특성이 저하되는 현상이 개선될 수 있다.

본 발명에 따른 메모리 장치는, 선택라인이 제1 시점(T1f)과 제3 시점(T3f) 사이의 제2 시점(T2f)부터 플로팅됨에 따라, 제5 시점(T5f) 이후 선택라인의 제5 전압 레벨(V5f)이 충분히 클 수 있다. 이에 따라, 제5 시점(T5f) 이후 선택라인의 전압 레벨과 도전라인의 전압 레벨의 차이가 크지 않을 수 있고, 채널의 도전라인 인접 부분 및 선택라인 인접 부분의 전위차가 상대적으로 작을 수 있다. 이에 따라, 제5 시점(T5f) 이후 채널의 도전라인 인접 부분 및 선택라인 인접 부분 사이에서 핫 캐리어가 생성되어 선택 트랜지스터의 특성이 저하되는 현상이 개선될 수 있다.

도 11은 본 발명의 실시예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.

도 11을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.

메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드 동작, 프로그램 동작, 소거 동작을 수행하거나 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.

예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

예시적으로, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.

도 12는 본 발명의 실시예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.

도 12를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.

실시예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.

SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

예시적으로, 불휘발성 메모리들(3221~322n)은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.

도 13은 본 발명의 실시예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.

도 13을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.

애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.

네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.

스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.

예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)일 수 있다.

사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims

복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링;
상기 스트링의 소거 동작을 수행하는 주변 회로; 및
상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 유지시키고, 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 상승시키고, 상기 제1 시점보다 늦고 상기 제2 시점보다 빠른 제5 시점 또는 상기 제3 시점보다 늦고 상기 제4 시점보다 빠른 제6 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하는 메모리 장치.
제1 항에 있어서,
상기 제어 로직은,
상기 제5 시점에 상기 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제2 항에 있어서,
상기 제어 로직은,
상기 제1 시점부터 상기 제5 시점까지 상기 선택라인에 초기 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제3 항에 있어서,
상기 초기 전압은 0V인 메모리 장치.
제1 항에 있어서,
상기 제어 로직은,
상기 제6 시점에 상기 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제1 항에 있어서,
상기 제어 로직은,
상기 제1 시점부터 상기 제4 시점 이후까지 상기 메모리 셀들에 연결되는 워드라인들에 0V의 전압이 인가되도록 상기 주변 회로를 제어하는 메모리 장치.
제1 항에 있어서,
상기 도전라인은 소스라인이고,
상기 선택라인은 소스 선택라인인 메모리 장치.
복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링;
상기 스트링의 소거 동작을 수행하는 주변 회로; 및
상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승 시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고,
상기 제2 기울기는 상기 제1 기울기보다 큰 메모리 장치.
제8 항에 있어서,
상기 제어 로직은,
상기 제1 시점보다 늦고 상기 제2 시점보다 빠른 제4 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제9 항에 있어서,
상기 제어 로직은,
상기 제1 시점부터 상기 제4 시점까지 상기 선택라인에 초기 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제8 항에 있어서,
상기 제어 로직은,
상기 제2 시점보다 늦고 상기 제3 시점보다 빠른 제5 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제11 항에 있어서,
상기 제어 로직은,
상기 제1 시점부터 상기 제5 시점까지 상기 선택라인에 초기 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
제8 항에 있어서,
상기 도전라인은 소스라인인 메모리 장치.
제8 항에 있어서,
상기 도전라인은 비트라인인 메모리 장치.
복수개의 메모리 셀들, 및 도전라인과 상기 복수개의 메모리 셀들 사이에 연결되는 선택 트랜지스터를 포함하는 스트링;
상기 스트링의 소거 동작을 수행하는 주변 회로; 및
상기 소거 동작시에, 제1 시점부터 상기 제1 시점보다 늦은 제2 시점까지 상기 도전라인에 인가되는 소거 전압의 전압 레벨을 제1 기울기로 상승시키고, 상기 제2 시점부터 상기 제2 시점보다 늦은 제3 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제2 기울기로 상승시키고, 상기 제3 시점부터 상기 제3 시점보다 늦은 제4 시점까지 상기 도전라인에 인가되는 상기 소거 전압의 전압 레벨을 제3 기울기로 상승시키도록 상기 주변 회로를 제어하는 제어 로직;을 포함하고,
상기 제1 기울기 및 상기 제3 기울기는 상기 제2 기울기보다 큰 메모리 장치.
제 15항에 있어서,
상기 제어 로직은,
상기 제1 시점보다 늦고 상기 제2 시점보다 빠른 제5 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제 16항에 있어서,
상기 선택라인의 전압 레벨은 상기 제5 시점부터 상기 제2 시점까지 상기 제1 기울기로 상승하고, 상기 제2 시점부터 상기 제3 시점까지 상기 제2 기울기로 상승하고, 상기 제3 시점부터 상기 제4 시점까지 상기 제3 기울기로 상승하는 메모리 장치.
제 15항에 있어서,
상기 제어 로직은,
상기 제3 시점보다 늦고 상기 제4 시점보다 빠른 제6 시점에 상기 선택 트랜지스터에 연결되는 선택라인을 플로팅 시키도록 상기 주변 회로를 제어하는 메모리 장치.
제 15항에 있어서,
상기 제3 기울기는 상기 제1 기울기보다 큰 메모리 장치.
제 15항에 있어서,
상기 제3 기울기는 상기 제1 기울기와 동일한 메모리 장치.