KR102310117B1 - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 읽기 성능을 갖는 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 외부 호스트로부터 입력되는 랜덤 리드 요청 횟수를 카운트한 랜덤 리드 카운트에 따라 랜덤 리드 워크로드의 상태를 설정 상태 또는 해제 상태 중 어느 하나의 상태로 설정하는 랜덤 리드 워크로드 제어부 및 상기 랜덤 리드 워크로드의 상태에 따라 상기 랜덤 리드 요청에 대응되는 논리 어드레스를 획득하는 랜덤 리드 처리부를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 향상된 읽기 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 외부 호스트로부터 입력되는 랜덤 리드 요청 횟수를 카운트한 랜덤 리드 카운트에 따라 랜덤 리드 워크로드의 상태를 설정 상태 또는 해제 상태 중 어느 하나의 상태로 설정하는 랜덤 리드 워크로드 제어부 및 상기 랜덤 리드 워크로드의 상태에 따라 상기 랜덤 리드 요청에 대응되는 논리 어드레스를 획득하는 랜덤 리드 처리부를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 외부 호스트로부터 연속적으로 입력되는 랜덤 리드 요청의 횟수를 카운팅한 랜덤 리드 카운트를 생성하는 단계, 상기 랜덤 리드 카운트에 따라 랜덤 리드 워크로드의 상태를 설정 상태 또는 해제 상태 중 어느 하나의 상태로 설정하는 단계 및 상기 랜덤 리드 워크로드의 상태에 따라 상기 랜덤 리드 요청에 대응되는 논리 어드레스를 검색하는 단계를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 블록들을 포함하는 메모리 장치 및 외부 호스트로부터 연속적으로 입력되는 랜덤 리드 읽기 요청을 카운팅한 랜덤 리드 카운트에 따라 상기 메모리 장치에 저장된 데이터의 논리 어드레스를 획득하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면, 향상된 읽기 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 6은 도 1의 메모리 컨트롤러의 구조를 나타낸 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 8은 도 7의 랜덤 리드 워크로드의 설정여부에 따라 랜덤 리드 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 실시 예에 따른 랜덤 리드 워크로드의 설정 동작을 설명하기 위한 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 11은 도 1의 메모리 컨트롤러를 다른 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200) 및 외부 온도 감지부(140)을 포함할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 메모리 블록에 순차적으로 또는 랜덤한 순서에 따라 데이터를 저장할 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 또는 호스트(300)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성될 수 있다.
구체적으로 메모리 컨트롤러(200)는 호스트(300)로부터의 요청(request)에 포함된 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다.
호스트(300)로부터 쓰기 요청(request)을 수신하면, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 포함된 쓰기 데이터를 일시적으로 메모리 컨트롤러(200)의 내부에 포함된 쓰기 캐시 버퍼(write cache buffer, 미도시)에 저장할 수 있다. 메모리 컨트롤러(200)는 기 설정된 조건이 달성되면 쓰기 캐시 버퍼(write cache buffer)에 일시적으로 저장된 데이터를 메모리 장치(100)에 저장한다.
데이터를 메모리 장치(100)에 저장하기 위해서, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 포함된 논리 어드레스에 대해서 메모리 장치(100)의 물리 어드레스를 할당할 수 있다. 메모리 컨트롤러(200)는 논리 어드레스와 논리 어드레스에 할당된 물리 어드레스의 대응 관계를 맵핑 테이블의 형태로 저장할 수 있다. 실시 예에서, 메모리 장치(100)에 저장된 데이터에 대응하는 논리 어드레스와 물리 어드레스의 대응 관계를 저장한 맵핑 테이블은 L2P(Logical address to Physical address) 맵핑 테이블 또는 P2L(Physical address to Logical address) 맵핑 테이블 중 어느 하나에 해당할 수 있다.
메모리 장치(100)에 포함된 복수의 메모리 블록들은 데이터를 저장할 공간이 남아있는 오픈 블록(open block), 데이터를 저장할 공간이 남아 있지 않은 즉, 데이터의 기입이 완료된 기입 완료 블록(closed block) 및 데이터가 저장되지 않은 프리 블록(free block)으로 구분될 수 있다.
L2P 맵핑 테이블은 기입 완료 블록(closed block)에 대한 맵핑 테이블일 수 있다. 즉 L2P 맵핑 테이블은 메모리 장치(100)에 포함된 기입 완료 블록(closed block)들에 저장된 데이터에 대해서, 호스트(300)로부터 수신한 논리 어드레스를 기준으로 메모리 장치(100)에 포함된 메모리 셀들의 물리 주소가 맵핑된 정보일 수 있다.
P2L 맵핑 테이블은 오픈 블록(open block)에 대한 맵핑 테이블일 수 있다. 즉, P2L 맵핑 테이블은 데이터를 프로그램 하고 있는 메모리 블록에 포함된 메모리 셀들의 물리 어드레스를 기준으로 호스트(300)로부터 수신된 쓰기 요청(request)에 포함된 논리 어드레스를 할당한 맵핑 테이블일 수 있다. 실시 예에서, 메모리 컨트롤러(200)는 오픈 블록에 더 이상 데이터를 저장할 공간이 남아 있지 않게 되거나, P2L 맵핑 테이블에 포함된 물리 어드레스에 대한 논리 어드레스의 할당이 완료되면, P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트할 수 있다.
호스트(300)로부터 읽기 요청(request)을 수신하면, 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 포함된 논리 어드레스에 대응되는 메모리 장치(100)의 물리 어드레스를 검색할 수 있다. 이를 위해, 메모리 컨트롤러(200)는 쓰기 캐시 버퍼(write cache buffer), L2P 맵핑 테이블 또는 P2L 맵핑 테이블 중 적어도 하나를 검색함으로써 호스트(300)의 요청(request)에 포함된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)로 획득된 물리 어드레스에 대응되는 데이터를 읽어내기 위한 읽기 커맨드, 물리 어드레스를 전송할 수 있다.
실시 예에서, 호스트(300)로부터 수신된 읽기 요청(request)은 읽기 요청(request)에 포함된 논리 어드레스의 길이에 따라 시퀀셜 리드(sequential read) 요청과 랜덤 리드(random read)요청으로 구분될 수 있다. 예를 들어, 시퀀셜 리드(sequential read) 요청과 랜덤 리드(random read)요청을 구분하는 논리 어드레스의 길이는 4Kbyte일 수 있다. 즉, 읽기 요청(request)에 포함된 논리 어드레스의 길이가 4Kbyte인 경우 해당 읽기 요청은 랜덤 리드 요청이고, 4KByte를 초과하는 경우 해당 읽기 요청은 시퀀셜 리드로 구별될 수 있다.
종래, 랜덤 리드 요청이 수신되면, 메모리 컨트롤러(200)는 읽어낼 데이터가 아직 메모리 장치(100)에 저장되기 전일 수 있으므로, 가장 먼저 쓰기 캐시 버퍼(write cache buffer)를 검색한다. 쓰기 캐시 버퍼(write cache buffer)에 랜덤 리드에 대응되는 데이터가 없으면, 메모리 컨트롤러(200)는 오픈 블록(open block)에 대한 맵핑 테이블인 P2L 맵핑 테이블을 검색한다. P2L맵핑 테이블에 랜덤 리드 요청에 대응되는 데이터가 없으면, 마지막으로 컨트롤러는 L2P 맵핑 테이블을 검색한다. 만일 호스트(300)로부터 랜덤 리드 요청이 연속해서 제공되는 경우, 메모리 컨트롤러(200)는 모든 랜덤 리드 요청에 대해서 쓰기 캐시 버퍼(write cache buffer), P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하는 동작을 반복할 것이다. 이러한 동작은 랜덤 리드 요청을 수행하는 저장 장치(50)의 성능을 떨어뜨리고, 오버헤드(overhead)를 발생시킬 수 있다.
본 발명의 실시 예에서는 기준 횟수를 초과하는 랜덤 리드 요청이 연속적으로 입력되는 경우, 쓰기 캐시 버퍼(write cache buffer)에 저장된 데이터를 메모리 장치(100)에 저장하고, L2P 맵핑 테이블을 업데이트 하여, 랜덤 리드 요청에 대응되는 논리 어드레스를 L2P 맵핑 테이블에서만 검색하도록 한다. 이를 통해 저장 장치(50)가 랜덤 리드 요청을 처리하는 성능이 향상될 수 있다.
이를 위해, 메모리 컨트롤러(200)는 랜덤 리드 워크로드 제어부(210)를 포함할 수 있다.
랜덤 리드 워크로드 제어부(210)는 호스트(300)로부터 기준 횟수를 초과하는 랜덤 리드 요청이 입력되는지 여부에 따라 랜덤 리드 요청에 따른 논리 주소 획득을 위한 검색 대상을 결정할 수 있다.
랜덤 리드 워크로드 제어부(210)의 구조와 그 동작 방법에 대해서는 후술하는 도 6 내지 10을 통한 설명에서 보다 상세하게 설명한다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(100)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK1)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK1)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK1)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK1)의 크기는 감소하는 반면 메모리 블록(BLK1)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK1)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 1의 메모리 컨트롤러의 구조를 나타낸 블록도이다.
도 6을 참조하면, 메모리 컨트롤러는 랜덤 리드 워크로드 제어부(210), 랜덤 리드 처리부(220), 쓰기 캐시 버퍼(230), P2L 맵핑 테이블(240) 및 L2P 맵핑 테이블(250)을 포함할 수 있다.
랜덤 리드 워크로드 제어부(210)는 랜덤 리드 감지부(211), 랜덤 리드 카운팅부(212) 및 랜덤 리드 워크로드 설정부(213)을 포함할 수 있다. 랜덤 리드 워크로드 제어부(210)는 랜덤 리드 워크로드 설정 여부에 따라 랜덤 리드 동작을 수행한다.
랜덤 리드 감지부(211)는 외부 호스트로부터 입력된 읽기 요청(REQ)을 수신할 수 있다. 랜덤 리드 감지부(211)는 입력된 읽기 요청(REQ)이 랜덤 리드 요청인지 여부를 감지할 수 있다. 외부 호스트로부터 수신된 읽기 요청(REQ)은 읽기 요청(REQ)에 포함된 논리 어드레스의 길이에 따라 시퀀셜 리드(sequential read) 요청과 랜덤 리드(random read)요청으로 구분될 수 있다. 예를 들어, 시퀀셜 리드(sequential read) 요청과 랜덤 리드(random read)요청을 구분하는 논리 어드레스의 길이는 4Kbyte일 수 있다. 즉, 읽기 요청(request)에 포함된 논리 어드레스의 길이가 4Kbyte인 경우 해당 읽기 요청은 랜덤 리드 요청이고, 4KByte를 초과하는 경우 해당 읽기 요청은 시퀀셜 리드로 구별될 수 있다. 다만, 랜덤 리드 요청과 시퀀셜 리드 요청을 구별하는 기준은 본 발명의 실시 예에 의해 제한되지 않는다.
랜덤 리드 감지부(211)는 외부 호스트로부터 입력된 읽기 요청(REQ)이 랜덤 리드 요청인 경우, 감지 신호(det)를 랜덤 리드 카운팅부(212) 및 랜덤 리드 워크로드 설정부(213)로 출력할 수 있다. 또는 랜덤 리드 감지부(211)는 외부 호스트로부터 입력된 읽기 요청(REQ)이 랜덤 리드 요청이 아닌 경우, 랜덤 리드 카운팅부(212)에 리셋 신호(reset)를 출력하고, 랜덤 리드 워크로드 설정부(213)에 해제 신호(clear)를 출력할 수 있다.
랜덤 리드 카운팅부(212)는 랜덤 리드 감지부(211)로부터 수신한 감지 신호(det) 또는 리셋 신호(reset)에 따라 랜덤 리드 요청의 입력 횟수를 카운트할 수 있다. 예를 들어, 랜덤 리드 카운팅부(212)는 랜덤 리드 감지부(211)로부터 감지 신호(det)가 입력되면, 랜덤 리드 카운트(RR_cnt)를 증가시키고, 랜덤 리드 카운트(RR_cnt)를 랜덤 리드 워크로드 설정부(213)에 제공할 수 있다. 또는 랜덤 리드 카운팅부(212)는 랜덤 리드 감지부(211)로부터 리셋 신호(reset)가 입력되면, 랜덤 리드 카운트(RR_cnt)를 0으로 초기화 할 수 있다.
랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운팅부(212)로부터 랜덤 리드 카운트(RR_cnt)를 수신할 수 있다. 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)와 기준 횟수(TH)를 비교할 수 있다. 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)가 기준 횟수(TH)보다 크거나 같으면, 랜덤 리드 워크로드를 설정할 수 있다(set random read workload). 실시 예에서, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)가 기준 횟수(TH)보다 작으면 랜덤 리드 워크로드를 설정하지 않을 수 있다.
실시 예에서, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 감지부(211)로부터 해제 신호(clear)를 수신할 수 있다. 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 감지부(211)로부터 해제 신호(clear)를 수신하면, 설정된 랜덤 리드 워크로드를 해제(clear)할 수 있다.
실시 예에서, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)가 기준 횟수(TH)보다 크거나 같음으로 인해, 랜덤 리드 워크로드를 설정하는 경우(set random read workload), 쓰기 캐시 버퍼(230)에 저장된 데이터를 메모리 장치에 저장하기 위한 플러쉬 신호(Flush) 및 P2L 맵핑 테이블(240)을 L2P 맵핑 테이블(250)로 업데이트 하기 위한 업데이트 신호(update)를 랜덤 리드 처리부(260)로 출력할 수 있다.
메모리 컨트롤러는 랜덤 리드 워크로드를 설정하는 경우(set random read workload), 쓰기 캐시 버퍼(230)에 저장된 데이터를 메모리 장치에 저장하고, P2L 맵핑 테이블(240)을 L2P 맵핑 테이블(250)로 업데이트 할 수 있다.
랜덤 리드 워크로드 설정부(213)는 랜덤 리드 감지부(211)로부터 감지 신호(det)를 수신할 수 있다. 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 워크로드의 설정 여부에 따라 제1 제어신호(cont_1) 또는 제2 제어신호(cont_2)를 랜덤 리드 처리부(220)로 출력할 수 있다. 예를 들어, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 워크로드가 설정되어 있는 경우 제1 제어신호(cont_1)를 출력하고, 랜덤 리드 워크로드가 설정되어 있지 않은 경우 제2 제어신호(cont_2)를 출력할 수 있다.
실시 예에서, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운팅부(212)로부터 수신한 랜덤 리드 카운트(RR_cnt)와 기준 횟수(TH)와의 비교결과에 따라 제1 제어신호(cont_1) 또는 제2 제어신호(cont_2)를 랜덤 리드 처리부(220)로 출력할 수 있다. 예를 들어, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)가 기준 횟수(TH)보다 크거나 같으면, 랜덤 리드 워크로드를 설정하고, 쓰기 캐시 버퍼(230)에 저장된 데이터를 메모리 장치에 저장하기 위한 플러쉬 신호(Flush) 및 P2L 맵핑 테이블(240)을 L2P 맵핑 테이블(250)로 업데이트 하기 위한 업데이트 신호(update)를 출력할 수 있다. 이 경우, 메모리 컨트롤러는 쓰기 캐시 버퍼(230)에 저장된 데이터를 메모리 장치에 저장하고, P2L 맵핑 테이블(240)을 L2P 맵핑 테이블(250)로 업데이트할 수 있다. 이후, 랜덤 리드 워크로드 설정부(213)는 제1 제어신호(cont_1)를 출력할 수 있다. 또는, 랜덤 리드 워크로드 설정부(213)는 랜덤 리드 카운트(RR_cnt)가 기준 횟수(TH)보다 작으면 제2 제어신호(cont_2)를 출력할 수 있다.
랜덤 리드 처리부(220)는 메모리 컨트롤러의 전반적인 동작을 제어할 수 있다. 랜덤 리드 처리부(260)는 도 1을 참조하여 설명된 펌웨어(FW)의 기능을 수행할 수 있다. 실시 예에서, 랜덤 리드 처리부(220)는 도 1을 참조하여 설명된 FTL로써 동작할 수 있다. 랜덤 리드 처리부(220)는 메모리 장치를 제어하기 위한 커맨드(CMD), 어드레스(ADD) 및/또는 데이터를 메모리 장치에 제공할 수 있다.
랜덤 리드 처리부(220)는 랜덤 리드 워크로드 설정부(213)로부터 제1 제어신호(cont_1) 또는 제2 제어신호(cont_2)를 수신할 수 있다. 랜덤 리드 처리부(220)는 제1 제어신호(cont_1)에 응답하여 랜덤 리드 요청(REQ)에 포함된 논리 어드레스를 찾기 위해 L2P 맵핑 테이블(250)을 검색할 수 있다.
랜덤 리드 처리부(220)는 제2 제어신호(cont_2)에 응답하여 랜덤 리드 요청(REQ)에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼(230), P2L 맵핑 테이블(240) 및 L2P 맵핑 테이블 순으로 검색할 수 있다. 예를 들어, 랜덤 리드 처리부(220)는 랜덤 리드 요청(REQ)에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼(230)를 검색할 수 있다. 랜덤 리드 처리부(220)은 쓰기 캐시 버퍼(230)에서 랜덤 리드 요청(REQ)에 포함된 논리 어드레스를 찾지 못하면, 다음으로, P2L 맵핑 테이블(240)을 검색할 수 있다. 랜덤 리드 처리부(220)는 P2L 맵핑 테이블(240)에서 랜덤 리드 요청(REQ)에 포함된 논리 어드레스를 찾지 못하면 다음으로 L2P 맵핑 테이블(250)을 검색할 수 있다.
랜덤 리드 처리부(220)는 쓰기 캐시 버퍼(230), P2L 맵핑 테이블(240) 또는 L2P 맵핑 테이블을 검색하여 획득한 논리 어드레스에 대응되는 물리 어드레스(ADD)를 획득할 수 있다. 랜덤 리드 처리부(220)는 읽기 커맨드(CMD) 및 획득한 물리 어드레스(ADD)를 메모리 장치에 전송할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 메모리 컨트롤러는 701 단계에서 외부 호스트로부터 읽기 요청을 수신할 수 있다.
703 단계에서, 메모리 컨트롤러는 수신된 읽기 요청이 랜덤 리드 요청인지 여부를 판단할 수 있다. 읽기 요청에 따라 입력된 논리 어드레스의 길이에 따라 랜덤 리드 요청인지 여부가 결정될 수 있다. 실시 예에서, 읽기 요청에 따라 입력된 논리 어드레스의 길이가 4Kbyte인 경우 랜덤 리드 요청일 수 있다. 판단 결과, 읽기 요청이 랜덤 리드 요청인 경우 709 단계로 진행하고, 그렇지 않은 경우 705 단계로 진행한다.
705 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제할 수 있다. 메모리 컨트롤러는 랜덤 리드 워크로드의 설정여부에 따라 랜덤 리드 동작을 수행한다. 랜덤 리드 워크로드는 랜덤 리드 요청이 반복적으로 입력될 때 설정될 수 있다. 랜덤 리드 워크 로드가 설정된 상태에서 랜덤 리드 요청이 아닌 읽기 요청이 입력되면, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제할 수 있다.
707 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트를 초기화 할 수 있다. 랜덤 리드 카운트는 랜덤 리드 워크로드를 설정할지 여부를 판단하는데 사용될 수 있다.
709 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드의 설정 여부에 따라 랜덤 리드 동작을 수행할 수 있다. 709 단계에서 따라 랜덤 리드 동작을 수행하는 방법에 대해서는 도 8을 통해 보다 상세하게 설명한다.
도 8은 도 7의 랜덤 리드 워크로드의 설정여부에 따라 랜덤 리드 동작을 수행하는 방법을 설명하기 위한 순서도이다.
실시 예에서, 도 8의 801 내지 811단계는 도 7의 709 단계에 대응될 수 있다.
도 8을 참조하면, 801 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드가 설정 상태인지 여부를 판단할 수 있다. 랜덤 리드 워크로드는 이전에 입력된 랜덤 리드 요청의 횟수에 따라 설정 상태(set) 또는 해제 상태를 가질 수 있다. 판단 결과, 랜덤 리드 워크로드가 설정 상태이면 811 단계로 진행하고, 랜덤 리드 워크로드가 해제 상태이면 803 단계로 진행한다.
803 내지 811 단계에서, 메모리 컨트롤러는, 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색할 수 있다.
구체적으로 803 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼를 검색할 수 있다. 쓰기 캐시 버퍼는 호스트가 이전에 요청한 쓰기 요청에 따라 메모리 장치로 저장할 데이터와 해당 데이터에 대한 논리 어드레스를 저장할 수 있다.
805 단계에서, 메모리 컨트롤러는 쓰기 캐시 버퍼에 랜덤 리드 요청에 대응되는 논리 어드레스가 존재하는지 여부를 판단한다. 판단결과, 논리 어드레스를 발견한 경우 해당 논리 어드레스에 대응되는 데이터를 호스트로 출력하고, 랜덤 리드 동작을 종료할 수 있다. 또는 판단결과, 논리 어드레스를 발견하지 못한 경우 807 단계로 진행한다.
807 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 P2L 맵핑 테이블을 검색할 수 있다. P2L 맵핑 테이블은 오픈 블록(open block)에 대한 맵핑 테이블일 수 있다. 즉, P2L 맵핑 테이블은 데이터를 프로그램 하고 있는 메모리 블록에 포함된 메모리 셀들의 물리 어드레스를 기준으로 호스트로부터 수신된 쓰기 요청(request)에 포함된 논리 어드레스를 할당한 맵핑 테이블일 수 있다. 또는 P2L 맵핑 테이블은 데이터가 가장 최근에 저장된 메모리 블록에 포함된 물리 어드레스에 대한 맵핑 테이블일 수 있다.
809 단계에서, 메모리 컨트롤러는 P2L 맵핑 테이블에 랜덤 리드 요청에 대응되는 논리 어드레스가 존재하는지 여부를 판단한다. 판단결과, 논리 어드레스를 발견한 경우 해당 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 대한 읽기 커맨드를 메모리 장치로 전송할 수 있다. 또는 판단결과, 논리 어드레스를 발견하지 못한 경우 811 단계로 진행한다.
811 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 L2P 맵핑 테이블을 검색할 수 있다. L2P 맵핑 테이블은 기입 완료 블록(closed block)에 대한 맵핑 테이블일 수 있다. 즉 L2P 맵핑 테이블은 메모리 장치에 포함된 기입 완료 블록(closed block)들에 저장된 데이터에 대해서, 호스트로부터 수신한 논리 어드레스를 기준으로 맵핑된 물리 어드레스를 나타내는 맵핑 테이블일 수 있다. 메모리 컨트롤러는 L2P 맵핑 테이블로부터 랜덤 리드 요청에 포함된 논리 어드레스를 찾고, 해당 논리 어드레스에 대한 물리 어드레스를 획득할 수 있다. 메모리 컨트롤러는 획득한 물리 어드레스에 대한 읽기 커맨드를 메모리 장치로 전송할 수 있다.
본 발명의 실시 예에 따르면, 801 단계에서, 랜덤 리드 워크로드가 설정상태인 경우, 메모리 컨트롤러는 쓰기 캐시 버퍼 및 P2L 맵핑 테이블을 검색하지 않고, L2P 맵핑 테이블을 바로 검색함으로써 랜덤 리드 요청에 포함된 논리 어드레스를 찾을 수 있다. 즉, 랜덤 리드 워크로드가 설정되는 경우, 메모리 컨트롤러는 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장했을 것이다. 그리고, 이때 해당 논리 어드레스에 대응되는 물리 어드레스가 P2L 맵핑 테이블에 저장되었을 것이다. 이후, 메모리 컨트롤러는 P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트하였을 것이다. 따라서, 랜덤 리드 워크로드가 설정 상태인 경우, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 L2P 맵핑 테이블만을 검색함으로써 획득할 수 있다.
도 9는 본 발명의 실시 예에 따른 랜덤 리드 워크로드의 설정 동작을 설명하기 위한 순서도이다. 도 9의 901 내지 909 단계는 도 7의 709 단계에 대응될 수 있다. 또한 다양한 실시 예에서, 도 9의 901 내지 909 단계는 도 8의 801 내지 811 단계와 동시에 수행될 수 있다. 즉, 메모리 컨트롤러는 도 9의 901 내지 909 단계와 도 8의 801 내지 811 단계를 병렬로 수행할 수 있다.
도 9를 참조하면, 901 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트를 증가시킨다. 메모리 컨트롤러는 랜덤 리드 요청이 입력될 때마다 랜덤 리드 카운트를 증가시킬 수 있다.
903 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트가 기준 횟수(TH)보다 크거나 같은지 여부를 판단할 수 있다.
기준 횟수(TH)를 결정하는 방법에 대해서 이하에서 보다 상세하게 설명한다. 먼저, 메모리 컨트롤러에 포함된 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장하고, P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트 하는데 소요되는 시간을 t1이라고 가정한다. 또한, N개의 랜덤 리드 요청에 대해서 각각의 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하는데 소요되는 시간을 t2라고 가정한다. 이때 t1이 t2보다 같거나 작아지기 시작하는 N값, 즉 t1이 t2보다 작거나 같을 때 N의 최소값을 기준 횟수(TH)로 결정할 수 있다.
903 단계에서, 랜덤 리드 카운트가 기준 횟수(TH)보다 크거나 같으면 905 단계로 진행하고, 랜덤 리드 카운트가 기준 횟수(TH)보다 작으면 랜덤 리드 워크로드를 해제 상태로 유지한다.
905 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드를 설정할 수 있다. 즉, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제 상태에서 설정 상태로 변경할 수 있다.
907 단계에서, 메모리 컨트롤러는 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장한다. 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장하는 동작을 플러쉬 동작이라고 한다. 쓰기 캐시 버퍼에 저장된 데이터가 메모리 장치에 저장되면, 해당 데이터의 논리 어드레스와 물리 어드레스는 P2L 맵핑 테이블에 저장될 수 있다.
909 단계에서, 메모리 컨트롤러는, P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트 할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 10을 참조하면, 메모리 컨트롤러는 S1001 단계에서 외부 호스트로부터 읽기 요청을 수신할 수 있다.
S1003 단계에서, 메모리 컨트롤러는 수신된 읽기 요청이 랜덤 리드 요청인지 여부를 판단할 수 있다. 읽기 요청에 따라 입력된 논리 어드레스의 길이에 따라 랜덤 리드 요청인지 여부가 결정될 수 있다. 실시 예에서, 읽기 요청에 따라 입력된 논리 어드레스의 길이가 4Kbyte인 경우 랜덤 리드 요청일 수 있다. 판단 결과, 읽기 요청이 랜덤 리드 요청인 경우 S1009 단계로 진행하고, 그렇지 않은 경우 S1005 단계로 진행한다.
S1005 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제할 수 있다. 랜덤 리드 워크로드는 랜덤 리드 요청이 반복적으로 입력될 때 설정될 수 있다. 랜덤 리드 워크 로드가 설정된 상태에서 랜덤 리드 요청이 아닌 읽기 요청이 입력되면, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제할 수 있다.
S1007 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트를 초기화 할 수 있다. 랜덤 리드 카운트는 랜덤 리드 워크로드를 설정할지 여부를 판단하는데 사용될 수 있다. 이후, 메모리 컨트롤러는 랜덤 리드 요청이 아닌 읽기 요청에 대해서, 미리 설정된 방식에 따라 처리할 수 있다.
S1009 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드가 설정 상태인지 여부를 판단할 수 있다. 랜덤 리드 워크로드는 이전에 입력된 랜덤 리드 요청의 횟수에 따라 설정 상태(set) 또는 해제 상태를 가질 수 있다. 판단 결과, 랜덤 리드 워크로드가 설정 상태이면 S1023 단계로 진행하고, 랜덤 리드 워크로드가 해제 상태이면 S1011 단계로 진행한다.
S1011 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트를 증가시킨다.
S1013 단계에서, 메모리 컨트롤러는 랜덤 리드 카운트가 기준 횟수(TH)보다 크거나 같은지 여부를 판단할 수 있다.
기준 횟수(TH)는 메모리 컨트롤러에 포함된 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장하고, P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트 하는데 소요되는 시간이 N개의 랜덤 리드 요청에 대해서 각각의 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하는데 소요되는 시간보다 같거나 작기 위한 N의 최소값일 수 있다.
S1013 단계에서, 랜덤 리드 카운트가 기준 횟수(TH)보다 크거나 같으면 S1025 단계로 진행하고, 랜덤 리드 카운트가 기준 횟수(TH)보다 작으면 S1015단계로 진행한다.
S1015 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 쓰기 캐시 버퍼를 검색할 수 있다. 쓰기 캐시 버퍼는 호스트가 이전에 요청한 쓰기 요청에 따라 메모리 장치로 저장할 데이터와 해당 데이터에 대한 논리 어드레스를 저장할 수 있다.
S1017 단계에서, 메모리 컨트롤러는 쓰기 캐시 버퍼에 랜덤 리드 요청에 대응되는 논리 어드레스가 존재하는지 여부를 판단한다. 판단결과, 논리 어드레스를 발견한 경우 해당 논리 어드레스에 대응되는 데이터를 호스트로 출력하고, 랜덤 리드 동작을 종료할 수 있다. 또는 판단결과, 논리 어드레스를 발견하지 못한 경우 S1019 단계로 진행한다.
S1019 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 P2L 맵핑 테이블을 검색할 수 있다. P2L 맵핑 테이블은 오픈 블록(open block)에 대한 맵핑 테이블일 수 있다. 즉, P2L 맵핑 테이블은 데이터를 프로그램 하고 있는 메모리 블록에 포함된 메모리 셀들의 물리 어드레스를 기준으로 호스트로부터 수신된 쓰기 요청(request)에 포함된 논리 어드레스를 할당한 맵핑 테이블일 수 있다. 또는 P2L 맵핑 테이블은 데이터가 가장 최근에 저장된 메모리 블록에 포함된 물리 어드레스에 대한 맵핑 테이블일 수 있다.
S1021 단계에서, 메모리 컨트롤러는 P2L 맵핑 테이블에 랜덤 리드 요청에 대응되는 논리 어드레스가 존재하는지 여부를 판단한다. 판단결과, 논리 어드레스를 발견한 경우 해당 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 대한 읽기 커맨드를 메모리 장치로 전송할 수 있다. 또는 판단결과, 논리 어드레스를 발견하지 못한 경우 S1023 단계로 진행한다.
S1023 단계에서, 메모리 컨트롤러는 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 L2P 맵핑 테이블을 검색할 수 있다. L2P 맵핑 테이블은 기입 완료 블록(closed block)에 대한 맵핑 테이블일 수 있다. 즉 L2P 맵핑 테이블은 메모리 장치에 포함된 기입 완료 블록(closed block)들에 저장된 데이터에 대해서, 호스트로부터 수신한 논리 어드레스를 기준으로 맵핑된 물리 어드레스를 나타내는 맵핑 테이블일 수 있다. 메모리 컨트롤러는 L2P 맵핑 테이블로부터 랜덤 리드 요청에 포함된 논리 어드레스를 찾고, 해당 논리 어드레스에 대한 물리 어드레스를 획득할 수 있다. 메모리 컨트롤러는 획득한 물리 어드레스에 대한 읽기 커맨드를 메모리 장치로 전송할 수 있다.
S1025 단계에서, 메모리 컨트롤러는 랜덤 리드 워크로드를 설정할 수 있다. 즉, 메모리 컨트롤러는 랜덤 리드 워크로드를 해제 상태에서 설정 상태로 변경할 수 있다.
S1027 단계에서, 메모리 컨트롤러는 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장한다. 쓰기 캐시 버퍼에 저장된 데이터를 메모리 장치에 저장하는 동작을 플러쉬 동작이라고 한다. 쓰기 캐시 버퍼에 저장된 데이터가 메모리 장치에 저장되면, 해당 데이터의 논리 어드레스와 물리 어드레스는 P2L 맵핑 테이블에 저장될 수 있다.
S1029 단계에서, 메모리 컨트롤러는, P2L 맵핑 테이블을 L2P 맵핑 테이블에 업데이트 할 수 있다. 이후 메모리 컨트롤러는 S1023단계로 진행하여, 랜덤 리드 요청에 포함된 논리 어드레스를 찾기 위해 L2P 맵핑 테이블을 검색할 수 있다. 메모리 컨트롤러는 L2P 맵핑 테이블로부터 랜덤 리드 요청에 포함된 논리 어드레스를 찾고, 해당 논리 어드레스에 대한 물리 어드레스를 획득할 수 있다. 메모리 컨트롤러는 획득한 물리 어드레스에 대한 읽기 커맨드를 메모리 장치로 전송할 수 있다.
도 11은 도 1의 메모리 컨트롤러를 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 11을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서부(1010)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
실시 예에서, 프로세서부(1010)는 도 1 및 도 6을 참조하여 설명된 랜덤 리드 워크로드 제어부(210) 및 랜덤 리드 처리부(220)의 동작을 수행할 수 있다. 예를 들어, 프로세서부(1010)는 랜덤 리드 워크로드에 따라 랜덤 리드 요청에 대응되는 논리 주소를 획득하기 위한 동작을 수행하는 펌웨어를 구동할 수 있다. 랜덤 리드 워크로드에 따라 랜덤 리드 요청에 대응되는 논리 주소를 획득하기 위한 동작을 수행하는 펌웨어는 도 6 내지 도 10을 참조하여 설명된 메모리 컨트롤러의 동작 방법에 따라 구동될 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 메모리 장치(1100)로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 12는 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
예시적으로, 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 메모리 컨트롤러(2100)는 도 1 및 도 6 내지 10을 참조하여 설명된 메모리 컨트롤러와 동일하게 동작할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 메모리 장치들(3221~322n)은 도 1 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. SSD 컨트롤러(3210)는 도 1 및 도 6 내지 10을 참조하여 설명된 메모리 컨트롤러와 동일하게 동작할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(3100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), WiMAX, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 5를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    외부 호스트로부터 입력되는 랜덤 리드 요청 횟수를 카운트한 랜덤 리드 카운트에 따라 랜덤 리드 워크로드의 상태를 설정 상태 또는 해제 상태 중 어느 하나의 상태로 설정하는 랜덤 리드 워크로드 제어부; 및
    상기 랜덤 리드 워크로드의 상태에 따라 상기 랜덤 리드 요청에 대응되는 논리 어드레스를 획득하는 랜덤 리드 처리부;를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 랜덤 리드 워크로드 제어부는,
    상기 외부 호스트로부터 입력되는 요청이 상기 랜덤 리드 요청인지 여부를 검출하는 랜덤리드 검출부;
    검출된 상기 랜덤 리드 요청의 횟수를 카운트한 랜덤 리드 카운트를 생성하는 랜덤 리드 카운팅부; 및
    상기 랜덤 리드 카운트가 기준 횟수 보다 크거나 같으면, 상기 랜덤 리드 워크로드의 상태를 설정 상태로 설정하는 랜덤 리드 워크로드 설정부;를 포함하는 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 외부 호스트로부터 쓰기 요청에 따라 입력된 데이터를 임시로 저장하는 쓰기 캐시 버퍼;
    상기 복수의 메모리 블록들 중 데이터를 저장할 공간이 남아있는 오픈 블록에 대한 물리 어드레스와 상기 오픈 블록에 대한 물리 어드레스에 저장된 데이터의 논리 어드레스와의 맵핑 정보를 저장하는 P2L(Physical to Logical) 맵핑 테이블;
    상기 복수의 메모리 블록들 데이터의 저장이 완료된 기입 완료 블록에 저장된 데이터의 논리 어드레스와 상기 기입 완료 블록에 저장된 데이터의 논리 어드레스에 대응하는 물리 어드레스와의 맵핑 정보를 저장하는 L2P (Logical to Physical) 맵핑 테이블;을 더 포함하는 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 랜덤 리드 처리부는,
    상기 랜덤 리드 워크로드의 상태가 설정 상태이면, 상기 랜덤 리드 요청에 대한 논리 어드레스를 상기 L2P 맵핑 테이블에서 획득하는 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 랜덤 리드 처리부는,
    상기 랜덤 리드 워크로드의 상태가 해제 상태이면, 상기 랜덤 리드 요청에 대한 논리 어드레스를 상기 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하여 획득하는 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 랜덤 리드 워크로드 설정부는,
    상기 랜덤 리드 카운트가 기준 횟수 보다 크거나 같으면 상기 쓰기 캐시 버퍼에 임시 저장된 데이터를 상기 메모리 장치에 저장하고, 상기 P2L 맵핑 테이블에 저장된 정보를 상기 L2P 맵핑 테이블에 저장함으로써 상기 L2P 맵핑 테이블을 업데이트 하는 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 랜덤 리드 워크로드 설정부는,
    상기 외부 호스트로부터 입력되는 요청이 상기 랜덤 리드 요청이 아닌 경우, 상기 랜덤 리드 워크로드의 상태를 해제 상태로 설정하는 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 랜덤 리드 카운팅부는,
    상기 외부 호스트로부터 입력되는 요청이 상기 랜덤 리드 요청이 아닌 경우, 상기 랜덤 리드 카운트를 초기화 하는 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 랜덤 리드 요청은,
    상기 외부 호스트로부터 입력되는 요청에 포함된 논리 어드레스의 길이에 따라 결정되는 메모리 컨트롤러.
  10. 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    외부 호스트로부터 연속적으로 입력되는 랜덤 리드 요청의 횟수를 카운팅한 랜덤 리드 카운트를 생성하는 단계;
    상기 랜덤 리드 카운트에 따라 랜덤 리드 워크로드의 상태를 설정 상태 또는 해제 상태 중 어느 하나의 상태로 설정하는 단계; 및
    상기 랜덤 리드 워크로드의 상태에 따라 상기 랜덤 리드 요청에 대응되는 논리 어드레스를 검색하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 랜덤 리드 카운트를 생성하는 단계는,
    상기 외부 호스트로부터 입력되는 요청이 랜덤 리드 요청인지 여부를 판단하는 단계; 및
    상기 외부 호스트로부터 입력되는 요청이 랜덤 리드 요청이면, 상기 랜덤 리드 카운트를 증가시키고, 상기 외부 호스트로부터 입력되는 요청이 상기 랜덤 리드 요청이 아니면, 상기 랜덤 리드 카운트를 초기화시키는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 랜덤 리드 카운트를 생성하는 단계는,
    상기 외부 호스트로부터 입력되는 요청이 상기 랜덤 리드 요청이 아니면, 상기 랜덤 리드 워크로드를 해제하는 단계;를 더 포함하는 메모리 컨트롤러의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 설정하는 단계는,
    상기 랜덤 리드 카운트가 기준 횟수 보다 크거나 같으면 상기 랜덤 리드 워크로드의 상태를 설정 상태로 설정하는 메모리 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 메모리 컨트롤러는,
    상기 외부 호스트로부터 쓰기 요청에 따라 입력된 데이터를 임시로 저장하는 쓰기 캐시 버퍼;
    상기 복수의 메모리 블록들 중 데이터를 저장할 공간이 남아있는 오픈 블록에 대한 물리 어드레스와 상기 오픈 블록에 대한 물리 어드레스에 저장된 데이터의 논리 어드레스와의 맵핑 정보를 저장하는 P2L(Physical to Logical) 맵핑 테이블;
    상기 복수의 메모리 블록들 데이터의 저장이 완료된 기입 완료 블록에 저장된 데이터의 논리 어드레스와 상기 기입 완료 블록에 저장된 데이터의 논리 어드레스에 대응하는 물리 어드레스와의 맵핑 정보를 저장하는 L2P (Logical to Physical) 맵핑 테이블을 포함하고,
    상기 설정하는 단계는,
    상기 쓰기 캐시 버퍼에 임시 저장된 데이터를 상기 메모리 장치에 저장하는 단계; 및
    상기 P2L 맵핑 테이블에 저장된 정보를 상기 L2P 맵핑 테이블에 저장함으로써 상기 L2P 맵핑 테이블을 업데이트 하는 단계;를 더 포함하는 컨트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 메모리 컨트롤러는,
    상기 외부 호스트로부터 쓰기 요청에 따라 입력된 데이터를 임시로 저장하는 쓰기 캐시 버퍼;
    상기 복수의 메모리 블록들 중 데이터를 저장할 공간이 남아있는 오픈 블록에 대한 물리 어드레스와 상기 오픈 블록에 대한 물리 어드레스에 저장된 데이터의 논리 어드레스와의 맵핑 정보를 저장하는 P2L(Physical to Logical) 맵핑 테이블;
    상기 복수의 메모리 블록들 데이터의 저장이 완료된 기입 완료 블록에 저장된 데이터의 논리 어드레스와 상기 기입 완료 블록에 저장된 데이터의 논리 어드레스에 대응하는 물리 어드레스와의 맵핑 정보를 저장하는 L2P (Logical to Physical) 맵핑 테이블을 포함하고,
    상기 검색하는 단계는,
    상기 랜덤 리드 워크로드의 상태가 설정 상태이면, 상기 L2P 맵핑 테이블을 검색하고, 상기 랜덤 리드 워크로드의 상태가 해제 상태이면, 상기 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하는 메모리 컨트롤러의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 랜덤 리드 요청은,
    상기 외부 호스트로부터 입력되는 요청에 포함된 논리 어드레스의 길이에 따라 결정되는 메모리 컨트롤러의 동작 방법.
  17. 복수의 메모리 블록들을 포함하는 메모리 장치; 및
    외부 호스트로부터 연속적으로 입력되는 랜덤 리드 읽기 요청을 카운팅한 랜덤 리드 카운트에 따라 상기 메모리 장치에 저장된 데이터의 논리 어드레스를 획득하는 메모리 컨트롤러;를 포함하는 저장 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 메모리 컨트롤러는,
    상기 랜덤 리드 카운트가 기준 횟수 보다 크거나 같으면, 랜덤 리드 워크로드의 상태를 설정 상태로 설정하는 랜덤 리드 워크로드 제어부;를 포함하는 저장 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 메모리 컨트롤러는,
    상기 외부 호스트로부터 쓰기 요청에 따라 입력된 데이터를 임시로 저장하는 쓰기 캐시 버퍼;
    상기 복수의 메모리 블록들 중 데이터를 저장할 공간이 남아있는 오픈 블록에 대한 물리 어드레스와 상기 오픈 블록에 대한 물리 어드레스에 저장된 데이터의 논리 어드레스와의 맵핑 정보를 저장하는 P2L(Physical to Logical) 맵핑 테이블;
    상기 복수의 메모리 블록들 데이터의 저장이 완료된 기입 완료 블록에 저장된 데이터의 논리 어드레스와 상기 기입 완료 블록에 저장된 데이터의 논리 어드레스에 대응하는 물리 어드레스와의 맵핑 정보를 저장하는 L2P (Logical to Physical) 맵핑 테이블; 및
    상기 랜덤 리드 워크로드의 상태가 설정 상태이면, 상기 L2P 맵핑 테이블을 검색하고, 상기 랜덤 리드 워크로드의 상태가 해제 상태이면, 상기 쓰기 캐시 버퍼, P2L 맵핑 테이블 및 L2P 맵핑 테이블 순으로 검색하여 상기 랜덤 리드 읽기 요청에 대한 논리 어드레스를 획득하는 랜덤 리드 처리부;를 포함하는 저장 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 랜덤 리드 워크로드 제어부는,
    상기 랜덤 리드 카운트가 기준 횟수 보다 크거나 같으면, 상기 쓰기 캐시 버퍼에 임시 저장된 데이터를 상기 메모리 장치에 저장하고, 상기 P2L 맵핑 테이블에 저장된 정보를 상기 L2P 맵핑 테이블에 저장함으로써 상기 L2P 맵핑 테이블을 업데이트 하는 저장 장치.
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