KR20190100780A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 전압강하를 감지하는 저장장치는, 동작의 수행 중 전원 전압에 전압강하가 발생하였는지 여부를 나타내는 전압강하 정보를 저장하는 메모리 장치 및 상기 동작의 수행 결과를 요청하는 상태 읽기 커맨드를 상기 메모리 장치에 제공하고, 상기 상태 읽기 커맨드에 대한 응답으로 상기 메모리 장치로부터 제공된 상태 읽기 응답에 포함된 상기 전압 강하 정보를 기초로 상기 동작이 패스되었는지 여부를 결정하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
본 발명의 실시 예는 전압강하를 감지하는 저장장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 동작을 수행하는 주변 회로, 상기 동작의 수행 중 외부로부터 입력되는 전원 전압에 전압강하가 발생하였는지 여부를 나타내는 전압강하정보를 생성하는 전압강하정보 생성부 및 상기 전압강하정보를 저장하는 상태 레지스터를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 메모리 장치로 동작에 대응하는 커맨드를 제공하는 단계, 상기 커맨드를 제공한 뒤, 기 설정된 시간이 경과하면, 상기 메모리 장치로 상태 읽기 커맨드를 제공하는 단계, 상기 상태 읽기 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 상태 읽기 응답을 수신하는 단계 및 상기 상태 읽기 응답에 포함된 전압강하정보에 따라 상기 동작의 패스 또는 페일을 결정하는 단계를 포함하되, 상기 전압강하정보는, 상기 동작의 수행도중 상기 메모리 장치의 전원전압에 전압강하가 발생하였는지 여부를 나타내는 정보일 수 있다.
본 발명의 실시 예에 따른 메모리 컨트롤러는, 동작에 대응되는 커맨드를 메모리 장치에 제공한 뒤, 기 설정된 시간이 경과하면, 상기 메모리 장치로 상태 읽기 커맨드를 제공하고, 상기 상태 읽기 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 상태 읽기 응답을 수신하는 상태 읽기 제어부 및 상기 상태 읽기 응답에 포함된 전압강하정보를 기초로 상기 동작에 대한 에러처리 동작을 수행하는 커맨드 제어부를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 동작의 수행 중 전원 전압에 전압강하가 발생하였는지 여부를 나타내는 전압강하 정보를 저장하는 메모리 장치 및 상기 동작의 수행 결과를 요청하는 상태 읽기 커맨드를 상기 메모리 장치에 제공하고, 상기 상태 읽기 커맨드에 대한 응답으로 상기 메모리 장치로부터 제공된 상태 읽기 응답에 포함된 상기 전압 강하 정보를 기초로 상기 동작이 패스되었는지 여부를 결정하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면, 전압강하를 감지하는 저장장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 전압강하정보 생성부의 동작을 설명하기 위한 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러와 메모리 장치간의 데이터 통신을 설명하기 위한 도면이다.
도 4는 도 1의 메모리 컨트롤러의 전압강하동작 제어부의 동작을 설명하기 위한 도면이다.
도 5는 도 2의 상태 레지스터를 설명하기 위한 도면이다.
도 6은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 7은 도 6의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 8은 도 7의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 9는 도 7의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 10은 도 6의 메모리 셀 어레이의 다른 실시 예를 보여주는 회로도이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 동작을 설명하는 순서도이다.
도 15는 도 1의 메모리 컨트롤러를 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200) 및 전력관리회로(Power Management Integrated Circuit, PMIC)(300)를 포함할 수 있다.
전력관리회로(300)는 메모리 장치(100)와 메모리 컨트롤러(200)에 전압을 제공할 수 있다. 실시 예에서, 전력관리회로(300)가 제공하는 전압은 3.3V와 1.8V일 수 있다. 예를 들어, 전력관리회로(300)는 1.8V의 전압을 메모리 컨틀롤러(200)에 제공하고, 3.3V의 전압은 메모리 장치(100)에 제공할 수 있다. 전력관리회로(300)가 메모리 장치(100)와 메모리 컨트롤러(200)에 제공하는 전압은 각각 메모리 장치(100) 및 메모리 컨트롤러(200)의 전원 전압(VCC)일 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 프로그램 동작 및 읽기 동작은 페이지 단위로 수행되고, 소거 동작은 블록 단위로 수행될 수 있다.
메모리 장치(100)는 전력관리회로(300)로부터 전원 전압(VCC)을 제공받을 수 있다. 메모리 장치(100)는 3.3V의 전원 전압(VCC)을 제공받을 수 있다. 메모리 장치(100)는 전원 전압(VCC)의 레벨 변화에 따라 메모리 장치(100)의 동작의 신뢰성을 확보하기 위해서 다양한 관리 동작들을 수행한다.
예를 들어, 전력관리회로(300)로부터 전원 전압 공급이 갑작스럽게 차단(이하, '서든 파워 오프(sudden power off; SPO)'라함)되면, 메모리 장치(100)에 프로그램 중인 데이터가 손상되는 등 결함이 발생할 수 있다. 따라서 상기 서든 파워 오프 시에 데이터의 안전한 보존을 위해서 메모리 장치(100)는 전원 전압(VCC)의 레벨을 모니터링 할 수 있다.
메모리 장치(100)는 전원 전압(VCC)이 일정 수준 이하로 내려가서 서든 파워 오프가 예상되는 경우에는, 메모리 장치(100)에 포함된 메모리 셀들과 연결되는 워드라인(word line; WL) 및 비트라인(bit line; BL)에 공급되는 전압들을 디스차지 하기 위한 동작을 수행할 수 있다.
메모리 장치(100)는 전원 전압(VCC)이 공급될 때 오작동을 방지하기 위해 파워 온 리셋 회로(power on reset; POR)를 포함할 수 있다. 전원 전압(VCC)이 메모리 장치(100)에 인가될 때, 전원 전압(VCC)이 소정의 레벨에 도달하면 파워 온 리셋 회로는 메모리 장치(100)를 구성하는 플립 플롭, 래치, 카운터, 레지스터 등을 초기화시키기 위한 리셋 신호를 제공할 수 있다. 예를 들어, 메모리 장치(100)는 파워-온 시에 전원 전압(VCC)이 소정 레벨에 도달하면 활성화된 리셋 신호를 출력한다. 이후, 전원 전압(VCC)이 정상 동작 전압에 도달하게 되면 리셋 신호는 비활성화된다. 활성화된 리셋 신호에 응답하여, 메모리 장치(100)의 내부 구성 요소들은 초기 상태로 리셋될 수 있다. 파워 온 리셋 회로도 전원 전압(VCC)의 레벨을 디텍팅할 수 있다.
메모리 장치(100)는 프로그램 동작, 읽기 동작 또는 소거 동작을 수행하면 유휴 상태(IDLE)에 있는 경우보다 많은 전력을 소모할 수 있다. 특히, 하나의 메모리 컨트롤러(200)에 복수의 메모리 장치(100)가 연결되고, 전력관리회로(300)까 복수의 메모리 장치(100)들에 전원 전압(VCC)을 공급하는 경우를 가정하면, 복수의 메모리 장치(100)들이 순간적으로 동시에 동작들을 수행하면 순간적으로 전력 소모가 급증할 수 있다. 이때, 전력관리회로(300)에서 순간적으로 요구되는 전력을 공급하지 못하면, 전압 강하(voltage drop)가 발생할 수 있다.
이와 같은 상황은 서든 파워 오프이거나, 메모리 장치(100)의 동작이 불가능한 상황은 아니다. 즉, 메모리 컨트롤러(200)는 정상적으로 동작하고, 메모리 장치(100)가 순간적으로 전압 강하(voltage drop)을 겪을 뿐, 동작은 가능한 상황일 수 있다. 그러나, 메모리 장치(100)가 프로그램 동작, 읽기 동작 또는 소거 동작을 수행하는 경우 해당 동작의 수행이 불가능하지는 않으나, 그 동작 결과에 대한 신뢰성은 떨어질 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 메모리 장치(100)가 수행하는 동작에 대해서, 해당 동작의 수행 도중에 전압강하가 있었는지 여부를 나타내는 전압강하정보를 생성하고, 생성된 전압강하정보를 메모리 컨트롤러(200)에 제공할 수 있다.
이를 위해, 메모리 장치(100)는 전압강하정보 생성부(131)를 포함할 수 있다. 전압강하정보 생성부(131)는 전원 전압(VCC)의 레벨을 모니터링할 수 있다. 전압강하정보 생성부(131)는 전원 전압(VCC)의 레벨이 미리 설정된 기준 레벨에 도달하는 지 여부에 따라 전압 강하(voltage drop)를 검출할 수 있다. 여기서 기준 레벨은 메모리 장치(100)에 서든 파워 오프가 예상되는 것을 감지하기 위한 감지 전압보다 높은 레벨일 수 있다.
전압강하정보 생성부(131)는 전압 강하(voltage drop)를 감지하면, 메모리 장치(100)에 포함된 상태 레지스터(status register)에 전압강하정보를 저장할 수 있다. 상태 레지스터는 메모리 장치(100)의 동작 상태에 관한 정보인 상태 정보를 저장할 수 있다. 상태 정보는 전압강하정보를 포함할 수 있다. 예를 들어, 전압강하정보가 설정 상태이면, 동작의 수행 중에 메모리 장치(100)의 전원 전압(VCC)에 전압 강하가 발생하였다는 것을 나타내고, 전압강하정보가 해제 상태이면, 동작의 수행 중에 메모리 장치(100)의 전원 전압(VCC)에 전압 강하가 발생하지 않았음을 나타낼 수 있다. 실시 예에서, 설정 상태는 '0'으로 나타내어지고, 해제 상태는 '1'로 나타내어질 수 있다. 또는 설정 상태는 '1'로 나타내어지고, 해제 상태는 '0'으로 나타내어질 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신되는 상태 읽기 커맨드(status read cmd)에 응답하여, 상태 레지스터(status register)에 저장된 상태 정보를 메모리 컨트롤러(200)에 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 또는 호스트(300)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성될 수 있다. 구체적으로 메모리 컨트롤러(200)는 호스트(300)로부터의 요청(request)에 포함된 논리 어드레스(Logical Address)를 메모리 장치(100)에 제공할 어드레스(ADD)인 물리 어드레스(Physical Address)로 변환할 수 있다.
메모리 컨트롤러(200)는 전압강하동작 제어부(210)를 더 포함할 수 있다.
전압강하동작 제어부(210)는 메모리 장치(100)로부터 획득되는 전압강하정보를 수신할 수 있다. 예를 들어, 전압강하동작 제어부(210)는 메모리 장치(100)로 상태 읽기 커맨드를 제공하고, 상태 읽기 커맨드에 대한 응답으로 메모리 장치(100)로부터 상태 정보를 수신할 수 있다. 메모리 장치(100)로부터 수신한 상태 정보에는 전압강하정보가 포함될 수 있다.
전압강하동작 제어부(210)는 전압강하정보에 따라 메모리 장치(100)가 동작을 수행하는 동안 전압 강하가 발생하였는지 여부를 판단할 수 있다. 즉, 전압강하동작 제어부(210)는 메모리 컨트롤러(200)가 메모리 장치(100)에 제공한 커맨드에 대응하는 동작이 동작의 수행 도중에 전압 강하가 발생한 동작인 전압강하동작인지 여부를 판단할 수 있다.
전압강하동작 제어부(210)는 메모리 장치(100)가 수행한 동작이 전압강하동작이면, 에러처리동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 전압강하가 발생한 동작이 프로그램 동작이면, 전압강하동작 제어부(210)는 해당 프로그램 동작에 따라 데이터가 성공적으로 메모리 장치(100)에 저장되었는지를 판단하기 위해, 프로그램된 데이터를 리드하기 위한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 프로그램된 데이터를 리드한 리드 동작이 패스되면, 프로그램 동작이 정상적으로 수행되었음을 알 수 있다. 그러나, 리드 동작이 페일되면, 전압강하에 따라 프로그램 동작이 비정상적으로 수행되었음을 알 수 있다. 따라서, 전압강하동작 제어부(210)는 다른 메모리 영역에 프로그램 동작을 다시 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 전압강하가 발생한 동작이 소거 동작이면, 전압강하동작 제어부(210)는 해당 소거 동작에 따라 메모리 블록이 정상적으로 소거되었는지 여부를 판단하기 위해 해당 메모리 블록에 대한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 이때 사용되는 리드 전압은 소거 동작에 사용되는 소거 검증 전압일 수 있다. 소거 검증 전압을 사용한 리드 동작이 패스되면, 소거 동작이 정상적으로 수행되었음을 알 수 있다. 만일, 리드 동작이 페일되면, 전압강하동작 제어부(210)는 해당 메모리 블록에 대한 소거 동작을 다시 수행하도록 메모리 장치(100)를 제어할 수 있다.
다양한 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(100)가 수행한 동작이 전압강하동작에 해당하면, 해당 동작에 대한 에러처리동작을 수행하지 않고, 해당 동작이 페일된 것으로 결정할 수도 있다.
호스트(400)는 USB (Universal Serial Bus),SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 전압강하정보 생성부(131)의 동작을 설명하기 위한 블록도이다.
도 2를 참조하면, 전압강하정보 생성부(131)는 전압강하 감지부(134) 및 전압강하정보 처리부(133)를 포함할 수 있다.
전압강하 감지부(134)는 전원 전압(VCC)의 레벨을 모니터링할 수 있다. 전압강하 감지부(134)는 전원 전압(VCC)의 레벨이 미리 설정된 기준 레벨에 도달하는 지 여부를 판단할 수 있다. 전압강하 감지부(134)는 전원 전압(VCC)의 레벨이 기준 레벨에 도달하면, 감지 신호(DETECT)를 출력할 수 있다. 여기서 기준 레벨은 메모리 장치(100)에 서든 파워 오프가 예상되는 것을 감지하기 위한 감지 전압보다 높은 레벨일 수 있다.
전압강하정보 처리부(133)는 전압강하 감지부(134)로부터 감지 신호(DETECT)를 입력 받을 수 있다. 전압강하정보 처리부(133)는 감지 신호(DETECT)의 입력 여부에 따라 전압 강하 정보(VOLTAGE DROP INFO)를 상태 레지스터(132)에 저장할 수 있다.
예를 들어, 감지 신호(DETECT)가 입력되면, 전압강하정보 처리부(133)는 설정 상태의 전압 강하 정보를 상태 레지스터(132)에 저장할 수 있다. 또는 전압강하정보 처리부(133)는 감지 신호(DETECT)가 입력되지 않으면, 해제 상태의 전압 강하 정보를 상태 레지스터(132)에 저장할 수 있다.
전압강하정보가 설정 상태이면, 동작의 수행 중에 전원 전압(VCC)에 전압 강하가 발생하였다는 것을 나타내고, 전압강하정보가 해제 상태이면, 동작의 수행 중에 전원 전압(VCC)에 전압 강하가 발생하지 않았음을 나타낼 수 있다. 실시 예에서, 설정 상태는 '0'으로 나타내어지고, 해제 상태는 '1'로 나타내어질 수 있다. 또는 설정 상태는 '1'로 나타내어지고, 해제 상태는 '0'으로 나타내어질 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 컨트롤러와 메모리 장치간의 데이터 통신을 설명하기 위한 도면이다.
도 3를 참조하면, 메모리 컨트롤러(200)는 프로그램 커맨드 또는 소거 커맨드를 메모리 장치(100)로 제공한 뒤, 기 설정된 시간이 경과하면, 상태 읽기 커맨드(Status Read)를 메모리 장치(100)로 제공할 수 있다.
상태 읽기 커맨드(Status Read)는 메모리 장치(100)의 동작 상태를 나타내는 상태 정보를 저장하는 레지스터의 값을 요청하는 커맨드일 수 있다. 구체적으로 메모리 장치(100)는 메모리 장치(100)의 동작 상태에 따라 메모리 장치(100)에 포함된 상태 레지스터(미도시)를 갱신할 수 있다.
메모리 장치(100)는 상태 읽기 커맨드(Status Read)를 수신하면, 상태 읽기 커맨드(Status Read)에 대한 응답으로 상태 레지스터에 저장된 값을 상태 읽기 응답(Status Read Response)으로 메모리 컨트롤러(200)에 제공할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 메모리 장치(100)가 동작을 수행하는 동안 전압강하가 발생하였는지 여부를 나타내는 전압강하정보를 생성할 수 있다. 전압강하정보는 상태 레지스터를 구성하는 값일 수 있다. 예를 들어, 메모리 장치(100)는 전압강하가 발생한 경우에는 전압강하정보를 설정 상태로 상태 레지스터에 저장하고, 전압강하가 발생하지 않은 경우 전압강하정보를 해제 상태로 상태 레지스터에 저장할 수 있다. 메모리 장치(100)는 전압강하정보를 포함하는 상태 레지스터 값을 상태 읽기 커맨드(Status Read)에 대한 응답인 읽기 응답(Status Read Response)으로 메모리 컨트롤러(200)에 제공할 수 있다.
도 4는 도 1의 메모리 컨트롤러(200)의 전압강하동작 제어부(210)의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 전압강하동작 제어부(210)는 상태 읽기 제어부(211) 및 커맨드 제어부(212)를 포함할 수 있다.
상태 읽기 제어부(211)는 프로그램 커맨드 또는 소거 커맨드를 메모리 장치(100)로 제공한 뒤, 기 설정된 시간이 경과하면, 상태 읽기 커맨드(Status Read)를 메모리 장치(100)로 제공할 수 있다.
상태 읽기 커맨드(Status Read)는 메모리 장치(100)의 동작 상태를 나타내는 상태 정보를 저장하는 레지스터의 값을 요청하는 커맨드일 수 있다. 구체적으로 메모리 장치(100)는 메모리 장치(100)의 동작 상태에 따라 메모리 장치(100)에 포함된 상태 레지스터(미도시)를 갱신할 수 있다. 메모리 장치(100)는 상태 읽기 커맨드(Status Read)를 수신하면, 상태 읽기 커맨드(Status Read)에 대한 응답으로 상태 레지스터에 저장된 값을 상태 읽기 응답(Status Read Response)으로 메모리 컨트롤러(200)에 제공할 수 있다. 상태 읽기 제어부(211)는 메모리 장치(100)로부터 상태 읽기(Status Read)에 대한 응답으로 상태 읽기 응답(Status Read Response)을 수신할 수 있다.
상태 읽기 제어부(211)는 상태 읽기 응답(Status Read Response)에 포함된 전압강하정보를 기초로 메모리 컨트롤러(200)가 메모리 장치(100)에 제공한 프로그램 커맨드 또는 소거 커맨드에 대응되는 동작의 수행중 전압강하가 발생하였는지 여부를 판단할 수 있다. 즉, 상태 읽기 제어부(211)는 메모리 컨트롤러(200)가 메모리 장치(100)에 제공한 프로그램 커맨드 또는 소거 커맨드에 대응하는 동작이 해당 동작의 수행 도중에 전압 강하가 발생한 동작인 전압강하동작인지 여부를 판단할 수 있다.
상태 읽기 제어부(211)는 메모리 컨트롤러(200)가 메모리 장치(100)에 제공한 프로그램 커맨드 또는 소거 커맨드에 대응하는 동작이 전압강하동작이면, 커맨드 제어부(212)에 메모리 컨트롤러(200)가 메모리 장치(100)에 제공한 프로그램 커맨드 또는 소거 커맨드에 대응하는 동작이 전압강하동작임을 전달할 수 있다(VOLTAGE DROP OPERATION).
커맨드 제어부(212)는 전압강하동작이 발생하면, 해당 동작에 대한 에러처리동작을 수행할 수 있다. 예를 들어, 커맨드 제어부(212)는 전압 강하가 발생한 동작이 프로그램 동작인지 또는 소거 동작인지에 따라 상이한 커맨드(CMD)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 전압강하가 발생한 동작이 프로그램 동작이면, 커맨드 제어부(212)는 해당 프로그램 동작에 따라 데이터가 성공적으로 메모리 장치(100)에 저장되었는지를 판단하기 위해, 프로그램된 데이터를 리드하기 위한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 프로그램된 데이터를 리드한 리드 동작이 패스되면, 프로그램 동작이 정상적으로 수행되었음을 알 수 있다. 그러나, 리드 동작이 페일되면, 전압강하에 따라 프로그램 동작이 비정상적으로 수행되었음을 알 수 있다. 이 경우, 커맨드 제어부(212)는 다른 메모리 영역에 프로그램 동작을 다시 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 전압강하가 발생한 동작이 소거 동작이면, 커맨드 제어부(212)는 해당 소거 동작에 따라 메모리 블록이 정상적으로 소거되었는지 여부를 판단하기 위해 해당 메모리 블록에 대한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 이때 사용되는 리드 전압은 소거 동작에 사용되는 소거 검증 전압일 수 있다. 소거 검증 전압을 사용한 리드 동작이 패스되면, 소거 동작이 정상적으로 수행되었음을 알 수 있다. 만일, 리드 동작이 페일되면, 커맨드 제어부(212)는 해당 메모리 블록에 대한 소거 동작을 다시 수행하도록 메모리 장치(100)를 제어할 수 있다.
도 5는 도 2의 상태 레지스터(132)를 설명하기 위한 도면이다.
상태 레지스터(132)는 메모리 장치의 동작 상태를 나타내는 상태 정보를 저장할 수 있다. 상태 레지스터(132)에 저장된 데이터의 값들은 메모리 장치의 동작에 따라 변경될 수 있다.
도 5를 참조하면, 상태 레지스터(132)에 저장된 데이터는 레디정보(1301), 전압강하정보(1303) 및 페일정보(1305)를 포함할 수 있다.
레디정보(1301)는 메모리 장치가 새로운 커맨드의 수행을 위해 대기 중임을 나타낼 수 있다. 실시 예에서, 레디 정보(1301)는 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타낼 수 있다. 메모리 컨트롤러는 레디 정보(1301)를 통해 이전에 제공한 커맨드에 의한 동작이 완료되었는지 여부를 알 수 있다.
전압강하정보(1303)는 메모리 장치가 동작을 수행하는 동안 전압강하가 발생하였는지 여부를 나타내는 정보일 수 있다. 구체적으로, 전압강하정보(1303)가 설정 상태이면, 메모리 장치가 동작을 수행하는 동안 전압강하가 발생하였다는 것을 나타내고, 전압강하정보(1303)가 해제 상태이면, 메모리 장치가 동작을 수행하는 동안 전압강하가 발생하지 않았음을 나타낼 수 있다. 실시 예에서, 설정 상태는 '0'으로 나타내어지고, 해제 상태는 '1'로 나타내어질 수 있다. 또는 설정 상태는 '1'로 나타내어지고, 해제 상태는 '0'으로 나타내어질 수 있다.
페일정보(1305)는 가장 최근에 수행된 커맨드에 대응하는 동작이 페일되었음을 나타낼 수 있다. 실시 예에서, 페일정보(1305)는 프로그램 동작 및 소거 동작에 대해서만 유효한 값을 가질 수 있다. 다양한 실시 예에서, 페일정보(1305)는 가장 최근의 커맨드 이전에 수신된 커멘드에 대응하는 동작이 페일되었음을 나타낼 수도 있다.
도 6은 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 읽기 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 발생기(122)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 메모리 셀들의 문턱 전압들이 검증 전압을 에 저장된 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
실시 예에서, 제어 로직(130)은 전압강하정보 생성부(131) 및 상태 레지스터(132)를 더 포함할 수 있다. 전압강하정보 생성부(131) 및 상태 레지스터(132)는 도2를 참조하여 설명된 전압강하정보 생성부(131)및 상태 레지스터(132)일 수 있다.
도 7은 도 6의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 7을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 8 및 도 9를 참조하여 더 상세히 설명된다.
도 8은 도 7의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 8을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 8에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 8에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 8에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 9는 도 7의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 9를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 9의 메모리 블록(BLKb)은 도 8의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 10은 도 6의 메모리 셀 어레이의 다른 실시 예를 보여주는 회로도이다.
도 10을 참조하면, 메모리 셀 어레이는 도 7 내지 9를 참조하여 설명된 3차원 구조가 아닌 2차원 평면 구조를 가질 수 있다.
도 10에서, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 메모리 장치는 S1101단계에서, 메모리 컨트롤러로부터 커맨드를 수신할 수 있다. 예를 들어, 커맨드는 프로그램 커맨드 또는 소거 커맨드 중 어느 하나일 수 있다.
S1103단계에서, 메모리 장치는 수신된 커맨드에 대응하는 동작을 수행할 수 있다. 예를 들어, 수신된 커맨드가 프로그램 커맨드인 경우, 메모리 장치는 커맨드와 함께 수신되는 어드레스에 해당하는 메모리 영역에 커맨드와 함께 수신되는 데이터를 저장하기 위한 프로그램 동작을 수행할 수 있다. 또는 수신된 커맨드가 소거 커맨드인 경우, 메모리 장치는 소거 커맨드와 함께 수신되는 블록 어드레스에 해당하는 메모리 블록에 대해 소거 동작을 수행할 수 있다.
S1105단계에서, 메모리 장치는 전압강하가 감지되었는지 여부를 판단할 수 있다. 구체적으로, 메모리 장치는 전원 전압(VCC)의 전압 레벨을 모니터링 할 수 있다. 즉, 메모리 장치는 전원 전압(VCC)의 레벨이 미리 설정된 기준 레벨에 도달하는 지 여부를 판단할 수 있다. 메모리 장치는 전원 전압(VCC)의 레벨이 기준 레벨에 도달하면, 전압강하를 감지할 수 있다. 전압강하가 감지되면 S1107단계로 진행하고, 전압강하가 감지되지 않으면, S1109단계로 진행할 수 있다.
S1107단계에서, 메모리 장치는 상태 레지스터에 전압강하정보를 저장할 수 있다. 예를 들어, 메모리 장치는 설정 상태의 전압강하정보를 상태 레지스터에 저장할 수 있다.
S1109단계에서, 메모리 장치는 동작의 수행이 완료되었는지 여부를 판단할 수 있다. 프로그램 커맨드에 대응하는 메모리 영역의 메모리 셀들에 데이터가 저장되면, S1109단계로 진행하고, 프로그램 동작이 진행중인 경우에는 S1105단계로 돌아갈 수 있다. 또는 소거 동작이 모두 완료되면, S1109단계로 진행하고, 소거 동작이 진행중인 경우에는 S1105단계로 돌아갈 수 있다. 즉, 메모리 장치는 해당 동작의 수행이 완료될 때까지 S1105단계의 전압강하가 감지되었는지 여부를 지속적으로 모니터링할 수 있다.
S1111단계에서, 메모리 장치는 상태 레지스터에 저장된 레디 정보 또는 페일 정보를 갱신할 수 있다. 예를 들어, 레디 정보는 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타낼 수 있다. 페일정보는 가장 최근에 수행된 커맨드에 대응하는 동작이 페일되었음을 나타낼 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, 메모리 컨트롤러는 S1201단계에서, 메모리 장치로 프로그램 커맨드를 제공한다. 메모리 컨트롤러는 메모리 장치로 프로그램 커맨드를 제공할 때, 프로그램할 메모리 영역을 나타내는 프로그램 어드레스 및 프로그램할 데이터인 프로그램 데이터를 함께 제공할 수 있다.
S1203단계에서, 메모리 컨트롤러는 메모리 장치로 상태 읽기 커맨드를 제공할 수 있다. 실시 예에서, 메모리 컨트롤러는 S1201단계에서 설명한 프로그램 커맨드를 제공한 뒤, 기 설정된 시간이 경과하면, S1203단계의 상태 읽기 커맨드를 메모리 장치로 제공할 수 있다. 상태 읽기 커맨드는 메모리 장치의 동작 상태를 나타내는 상태 정보를 저장하는 상태 레지스터의 값을 요청하는 커맨드일 수 있다.
S1205단계에서, 메모리 컨트롤러는 메모리 장치가 제공한 상태 읽기 응답을 수신할 수 있다. 메모리 장치가 제공한 상태 읽기 응답은 상태 레지스터에 저장된 값일 수 있다.
S1207단계에서, 메모리 컨트롤러는 메모리 장치가 제공한 상태 읽기 응답에 포함된 상태 정보를 기초로 프로그램 동작의 완료 여부를 판단할 수 있다. 상태 정보는 레디 정보, 전압강하정보 및 페일 정보를 포함할 수 있다. 메모리 컨트롤러는 레디 정보를 기초로 메모리 장치가 프로그램 동작을 완료했는지를 판단할 수 있다. 판단결과, 프로그램 동작이 완료되지 않은 경우에는 S1203단계로 돌아가고, 프로그램 동작이 완료된 경우에는 S1209단계로 진행한다.
S1209단계에서, 메모리 컨트롤러는 완료된 프로그램 동작이 전압강하동작인지 여부를 판단할 수 있다. 전압강하동작은 해당 동작의 수행 중에 메모리 장치에 전압강하가 발생한 경우를 나타낸다. 메모리 컨트롤러는 상태 정보에 포함된 전압강하정보를 기초로 프로그램 동작이 전압강하동작에 해당하는지를 판단할 수 있다. 판단결과, 프로그램 동작이 전압강하동작이면, S1211 내지 S1215의 에러처리 동작을 수행하고, 전압강하동작이 아니면, S1217단계로 진행한다.
S1211단계에서, 메모리 컨트롤러는 프로그램 동작이 정상적으로 수행되었는지를 판단하기 위해 프로그램 된 데이터를 리드하기 위한 리드 커맨드를 메모리 장치에 제공할 수 있다. 이후 메모리 장치는 리드 커맨드에 따라 프로그램을 수행한 어드레스에 저장된 데이터를 리드할 수 있다.
S1213단계에서, 메모리 컨트롤러는 리드 동작이 패스인지 여부를 판단할 수 있다. 구체적으로, 메모리 장치는 메모리 컨트롤러의 제어에 따라 리드한 데이터인 리드 데이터를 메모리 컨트롤러로 제공할 것이다. 메모리 컨트롤러는 리드 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 디코딩에 성공하면, 리드 동작은 패스이고, 디코딩이 실패하면, 리드 동작은 페일일 수 있다. 리드 동작이 패스되면, 전압강하가 발생하였지만, 프로그램 동작에 영향을 미치지 않은 경우일 수 있다. 따라서 이 경우에는 S1217단계로 진행한다. 리드 동작이 패스되지 않으면, S1215단계로 진행한다.
S1215단계에서, 메모리 컨트롤러는 해당 프로그램 동작이 정상적으로 완료되지 않았으므로, 다른 메모리 영역에 다시 프로그램 동작을 수행할 수 있다.
S1217단계에서, 메모리 컨트롤러는 해당 프로그램 커맨드가 정상적으로 수행되었으므로, 프로그램 동작 패스를 호스트로 출력할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 13을 참조하면, 메모리 컨트롤러는 S1301단계에서, 메모리 장치로 소거 커맨드를 제공한다. 메모리 컨트롤러는 메모리 장치로 소거 커맨드를 제공할 때, 소거할 메모리 영역(메모리 블록)을 나타내는 어드레스를 함께 제공할 수 있다.
S1303단계에서, 메모리 컨트롤러는 메모리 장치로 상태 읽기 커맨드를 제공할 수 있다. 실시 예에서, 메모리 컨트롤러는 S1301단계에서 설명한 소거 커맨드를 제공한 뒤, 기 설정된 시간이 경과하면, S1303단계의 상태 읽기 커맨드를 메모리 장치로 제공할 수 있다. 상태 읽기 커맨드는 메모리 장치의 동작 상태를 나타내는 상태 정보를 저장하는 상태 레지스터의 값을 요청하는 커맨드일 수 있다.
S1305단계에서, 메모리 컨트롤러는 메모리 장치가 제공한 상태 읽기 응답을 수신할 수 있다. 메모리 장치가 제공한 상태 읽기 응답은 상태 레지스터에 저장된 값일 수 있다.
S1307단계에서, 메모리 컨트롤러는 메모리 장치가 제공한 상태 읽기 응답에 포함된 상태 정보를 기초로 소거 동작의 완료 여부를 판단할 수 있다. 상태 정보는 레디 정보, 전압강하정보 및 페일 정보를 포함할 수 있다. 메모리 컨트롤러는 레디 정보를 기초로 메모리 장치가 소거 동작을 완료했는지를 판단할 수 있다. 판단결과, 소거 동작이 완료되지 않은 경우에는 S1303단계로 돌아가고, 소거 동작이 완료된 경우에는 S1309단계로 진행한다.
S1309단계에서, 메모리 컨트롤러는 완료된 소거 동작이 전압강하동작인지 여부를 판단할 수 있다. 전압강하동작은 해당 동작의 수행 중에 메모리 장치에 전압강하가 발생한 경우를 나타낸다. 메모리 컨트롤러는 상태 정보에 포함된 전압강하정보를 기초로 소거 동작이 전압강하동작에 해당하는지를 판단할 수 있다. 판단결과, 소거 동작이 전압강하동작이면, S1311 내지 S1315의 에러처리 동작을 수행하고, 전압강하동작이 아니면, S1317단계로 진행한다.
S1311단계에서, 메모리 컨트롤러는 메모리 블록이 정상적으로 소거되었는지 여부를 판단하기 위해 해당 메모리 블록에 대한 리드 커맨드를 메모리 장치에 제공할 수 있다. 이때 사용되는 리드 전압은 소거 동작에 사용되는 소거 검증 전압일 수 있다. 실시 예에서, 메모리 컨트롤러는 메모리 블록에 포함된 복수의 페이지들 중 적어도 하나 이상의 페이지에 대해서 소거 검증 전압을 이용한 리드 동작을 수행할 수 있다.
S1313단계에서, 메모리 컨트롤러는 소거 검증 동작이 패스인지 여부를 판단할 수 있다.
소거 검증 전압을 사용한 리드 동작이 패스되면, 전압강하가 발생하였지만, 소거 동작에 영향을 미치지 않은 경우일 수 있다. 따라서 이 경우에는 S1317단계로 진행한다. 소거 검증 동작이 패스되지 않으면, S1315단계로 진행한다.
S1315단계에서, 메모리 컨트롤러는 해당 소거 동작이 정상적으로 완료되지 않았으므로, 메모리 블록에 대한 소거 동작을 다시 수행할 수 있다.
S1317단계에서, 메모리 컨트롤러는 해당 소거 커맨드가 정상적으로 수행되었으므로, 소거 동작 패스를 호스트로 출력할 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서, 메모리 컨트롤러(200)는 메모리 장치(100)로 프로그램 커맨드를 제공한다. 메모리 컨트롤러는 메모리 장치로 프로그램 커맨드를 제공할 때, 프로그램할 메모리 영역을 나타내는 프로그램 어드레스 및 프로그램할 데이터인 프로그램 데이터를 함께 제공할 수 있다.
S1403단계에서, 메모리 장치(100)는 프로그램 동작의 수행 중 전압강하가 감지되었는지 여부를 판단할 수 있다. 구체적으로, 메모리 장치(100)는 전원 전압(VCC)의 전압 레벨을 모니터링 할 수 있다. 즉, 메모리 장치는 전원 전압(VCC)의 레벨이 미리 설정된 기준 레벨에 도달하는 지 여부를 판단할 수 있다. 메모리 장치는 전원 전압(VCC)의 레벨이 기준 레벨에 도달하면, 전압강하를 감지할 수 있다.
S1405단계에서, 메모리 장치(100)는 상태 레지스터에 전압강하정보를 저장할 수 있다. 예를 들어, 메모리 장치(100)는 설정 상태의 전압강하정보를 상태 레지스터에 저장할 수 있다.
S1407단계에서, 메모리 컨트롤러(200)는 기 설정된 시간이 경과하면(tPROG), S1409단계로 진행하여 상태 읽기 커맨드를 메모리 장치(100)에 제공할 수 있다.
S1411단계에서, 메모리 장치(100)는 상태 레지스터에 저장된 값을 상태 읽기 응답으로 메모리 컨트롤러(200)에 제공할 수 있다.
S1413단계에서, 메모리 컨트롤러(200)는 메모리 장치(100)가 제공한 상태 읽기 응답에 포함된 상태 정보를 기초로 프로그램 동작의 완료 여부를 판단할 수 있다. 상태 정보는 레디 정보, 전압강하정보 및 페일 정보를 포함할 수 있다. 메모리 컨트롤러(200)는 레디 정보를 기초로 메모리 장치가 프로그램 동작을 완료했는지를 판단할 수 있다.
S1415단계에서, 메모리 컨트롤러(200)는 완료된 프로그램 동작이 전압강하동작인지 여부를 판단할 수 있다. 전압강하동작은 해당 동작의 수행 중에 메모리 장치(100)에 전압강하가 발생한 경우를 나타낸다. 메모리 컨트롤러(200)는 상태 정보에 포함된 전압강하정보를 기초로 프로그램 동작이 전압강하동작에 해당하는지를 판단할 수 있다.
S1417단계에서, 메모리 컨트롤러(200)는 프로그램 동작이 정상적으로 수행되었는지를 판단하기 위해 프로그램 된 데이터를 리드하기 위한 리드 커맨드를 메모리 장치에 제공할 수 있다.
S1419단계에서, 메모리 장치(100)는 리드 커맨드에 따라 프로그램을 수행한 어드레스에 저장된 데이터를 리드하고, 리드한 결과인 리드 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
S1421단계에서, 메모리 컨트롤러(200)는 리드 동작이 패스인지 여부에 따라 후속 동작을 수행할 수 있다. 예를 들어 메모리 컨트롤러(200)는 리드 동작이 패스되면, 전압강하가 발생하였지만, 프로그램 동작에 영향을 미치지 않은 경우이므로 프로그램 동작이 정상적으로 수행된 것으로 판단할 수 있다. 리드 동작시 패스되지 않으면, 메모리 컨트롤러(200)는 해당 프로그램 동작이 정상적으로 완료되지 않았으므로, 다른 메모리 영역에 다시 프로그램 동작을 수행할 수 있다.
도 15는 도 1의 메모리 컨트롤러를 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 15를 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer;1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 읽기 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
실시 예에서, 프로세서부(1010)는 도 1 및 도 4를 참조하여 설명된 전압강하동작 제어부(210)의 동작을 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus),SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus)및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus),MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
도 1 및 도 4를 참조하여 설명된 전압강하동작 제어부(210)의 동작은 메모리 컨트롤러(2100) 에 의해 수행될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1 및 도 6을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus),MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 도 1 및 도 6을 참조하여 설명된 메모리 장치(100)일 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 및 도 6을 참조하여 설명된 메모리 장치(100)일 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
131: 전압강하정보 생성부
200: 메모리 컨트롤러
210: 전압강하동작 제어부
300: 전력관리회로
400: 호스트

Claims (15)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 동작을 수행하는 주변 회로;
    상기 동작의 수행 중 외부로부터 입력되는 전원 전압에 전압강하가 발생하였는지 여부를 나타내는 전압강하정보를 생성하는 전압강하정보 생성부; 및
    상기 전압강하정보를 저장하는 상태 레지스터;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 전압강하정보 생성부는
    상기 전원 전압이 기준 레벨에 도달하였는지 여부에 따라 검출 신호를 생성하는 전압강하 검출부;
    상기 검출 신호에 따라 상기 전압강하정보를 설정하는 전압강하정보 처리부;를 포함하는 메모리 장치.
  3. 제 2항에 있어서, 상기 기준 레벨은,
    상기 전원 전압이 서든 파워 오프에 해당하는지를 감지하는 감지 전압보다 높은 레벨인 메모리 장치.
  4. 제 1항에 있어서, 상기 상태 레지스터는,
    상기 메모리 장치에 대한 상태 정보를 저장하고,
    상기 상태 정보는, 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타내는 레디 정보, 상기 전압강하정보 및 수행된 커맨드에 대응하는 동작이 페일되었음을 나타내는 페일 정보를 포함하는 메모리 장치.
  5. 제 4항에 있어서, 상기 전압강하정보는,
    상기 전압강하가 발생하면 설정 상태이고, 상기 전압강하가 발생하지 않으면, 해제상태인 메모리 장치.
  6. 제 1항에 있어서, 상기 동작은,
    프로그램 동작 또는 소거 동작 중 어느 하나인 메모리 장치.
  7. 메모리 장치로 동작에 대응하는 커맨드를 제공하는 단계;
    상기 커맨드를 제공한 뒤, 기 설정된 시간이 경과하면, 상기 메모리 장치로 상태 읽기 커맨드를 제공하는 단계;
    상기 상태 읽기 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 상태 읽기 응답을 수신하는 단계; 및
    상기 상태 읽기 응답에 포함된 전압강하정보에 따라 상기 동작의 패스 또는 페일을 결정하는 단계;를 포함하되,
    상기 전압강하정보는,
    상기 동작의 수행도중 상기 메모리 장치의 전원전압에 전압강하가 발생하였는지 여부를 나타내는 정보인 메모리 컨트롤러의 동작 방법.
  8. 제 7항에 있어서, 상기 상태 읽기 커맨드는,
    상기 메모리 장치에 저장된 상태 레지스터의 값을 요청하는 커맨드인 메모리 컨트롤러의 동작 방법.
  9. 제 7항에 있어서, 상기 상태 읽기 응답은,
    상기 메모리 장치의 상태 정보를 포함하고,
    상기 상태 정보는, 새로운 커맨드의 수신이 가능하고, 이전에 수신된 커맨드에 의한 동작이 완료되었음을 나타내는 레디 정보, 상기 전압강하정보 및 수행된 커맨드에 대응하는 동작이 페일되었음을 나타내는 페일 정보를 포함하는 메모리 컨트롤러의 동작 방법.
  10. 제 9항에 있어서, 상기 결정하는 단계는,
    상기 레디 정보에 따라 상기 동작의 수행완료 여부를 판단하는 단계;
    상기 동작의 수행이 완료된 경우, 상기 전압강하정보에 따라 상기 동작이 상기 동작의 수행도중 상기 메모리 장치의 전원전압에 전압강하가 발생한 전압강하동작인지 여부를 판단하는 단계; 및
    상기 동작이 상기 전압강하동작에 해당하면, 상기 동작의 에러처리 동작을 수행하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
  11. 제 10항에 있어서, 상기 에러처리 동작을 수행하는 단계는,
    상기 동작이 프로그램 동작이면, 상기 프로그램 동작이 수행된 메모리 영역을 리드하는 단계; 및
    상기 리드 동작이 페일되면, 상기 프로그램 동작이 수행된 메모리 영역과 다른 메모리 영역에 상기 프로그램 동작을 재수행하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  12. 제 10항에 있어서, 상기 에러처리 동작을 수행하는 단계는,
    상기 동작이 소거 동작이면, 상기 소거 동작이 수행된 메모리 영역에 대한 소거 검증 동작을 수행하는 단계; 및
    상기 소거 검증 동작이 페일되면, 상기 소거 동작이 수행된 메모리 영역에 대한 소거 동작을 재수행하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  13. 제 7항에 있어서, 상기 동작은
    프로그램 동작 또는 소거 동작 중 어느 하나인 메모리 컨트롤러의 동작 방법.
  14. 동작에 대응되는 커맨드를 메모리 장치에 제공한 뒤, 기 설정된 시간이 경과하면, 상기 메모리 장치로 상태 읽기 커맨드를 제공하고, 상기 상태 읽기 커맨드에 응답하여 상기 메모리 장치로부터 출력되는 상태 읽기 응답을 수신하는 상태 읽기 제어부; 및
    상기 상태 읽기 응답에 포함된 전압강하정보를 기초로 상기 동작에 대한 에러처리 동작을 수행하는 커맨드 제어부;를 포함하는 메모리 컨트롤러.
  15. 동작의 수행 중 전원 전압에 전압강하가 발생하였는지 여부를 나타내는 전압강하 정보를 저장하는 메모리 장치; 및
    상기 동작의 수행 결과를 요청하는 상태 읽기 커맨드를 상기 메모리 장치에 제공하고, 상기 상태 읽기 커맨드에 대한 응답으로 상기 메모리 장치로부터 제공된 상태 읽기 응답에 포함된 상기 전압 강하 정보를 기초로 상기 동작이 패스되었는지 여부를 결정하는 메모리 컨트롤러;를 포함하는 저장 장치.
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