KR20200130008A - 스토리지 장치 및 그 동작 방법 - Google Patents
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- 238000003860 storage Methods 0.000 title abstract description 52
- 238000011017 operating method Methods 0.000 title description 2
- 230000015654 memory Effects 0.000 claims abstract description 310
- 238000009826 distribution Methods 0.000 claims abstract description 138
- 238000004364 calculation method Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 41
- 230000002093 peripheral effect Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000011084 recovery Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 24
- 239000000872 buffer Substances 0.000 description 23
- 230000004044 response Effects 0.000 description 15
- 238000012937 correction Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 230000001276 controlling effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101150107865 prf1 gene Proteins 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 101000741396 Chlamydia muridarum (strain MoPn / Nigg) Probable oxidoreductase TC_0900 Proteins 0.000 description 1
- 101000741399 Chlamydia pneumoniae Probable oxidoreductase CPn_0761/CP_1111/CPj0761/CpB0789 Proteins 0.000 description 1
- 101000741400 Chlamydia trachomatis (strain D/UW-3/Cx) Probable oxidoreductase CT_610 Proteins 0.000 description 1
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 101100352839 Rattus norvegicus Porf1 gene Proteins 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0614—Improving the reliability of storage systems
- G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
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Abstract
본 발명의 실시 예에 따른 향상된 데이터 복구율을 제공하는 스토리지 장치는 복수의 메모리 셀들을 포함하는 메모리 장치 및 메모리 컨트롤러를 포함하고, 메모리 컨트롤러는, 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택 워드라인에 디폴트 리드 전압 또는 최적 리드 전압을 인가하여 리드 동작을 수행하도록 메모리 장치를 제어하는 리드 동작 제어부 및 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 선택된 메모리 셀들의 문턱전압들이 형성하는 문턱 전압 분포들 중 서로 인접하는 문턱전압 분포인 제1 분포 및 제2 분포들 각각의 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 기반으로 최적 리드 전압을 결정하는 최적 리드 전압 산출부를 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 데이터를 복구하는 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 데이터 복구율을 제공하는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택 워드라인에 디폴트 리드 전압 또는 최적 리드 전압을 인가하여 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 리드 동작 제어부 및 상기 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 상기 선택된 메모리 셀들의 문턱전압들이 형성하는 문턱 전압 분포들 중 서로 인접하는 문턱전압 분포인 제1 분포 및 제2 분포들 각각의 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 기반으로 상기 최적 리드 전압을 결정하는 최적 리드 전압 산출부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치를 제어하는 메모리 컨트롤러 동작 방법은, 복수의 기준 전압들을 이용하여 상기 메모리 장치에 포함된 선택된 메모리 셀들을 리드한 결과인 기준 데이터 청크들을 획득하는 단계, 상기 기준 데이터 청크들에 포함된 온셀의 개수를 기초로 상기 복수의 기준 전압들이 형성하는 복수의 기준 전압구간들에 포함된 메모리 셀들의 개수를 계산하는 단계, 상기 복수의 기준 전압구간들에 포함된 메모리 셀들의 개수를 기초로 상기 선택된 메모리 셀들이 형성하는 인접하는 문턱 전압 분포들 각각의 평균 문턱 전압 및 상기 문턱 전압 분포들에 포함된 메모리 셀 개수에 관한 정보인 셀 개수 정보를 계산하는 단계 및 상기 평균 문턱 전압 및 셀 개수 정보를 기반으로 최적 리드 전압을 획득하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변회로 및 상기 리드 동작 시 상기 선택된 메모리 셀들과 연결된 선택 워드라인에 미리 결정된 디폴트 리드 전압을 인가하도록 상기 주변회로를 제어하는 제어로직을 포함하되, 상기 디폴트 리드 전압은, 상기 선택된 메모리 셀들에 대응하는 문턱전압 분포들 중 서로 인접하는 문턱전압 분포들의 평균 문턱 전압 및 셀 개수 정보를 기반으로 산출될 수 있다.
본 기술에 따른 스토리지 장치 및 그 동작 방법은 향상된 데이터 복구율을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 나타낸 블록도이다.
도 2는 도 1의 메모리 컨트롤의 구조를 설명하기 위한 블록도이다.
도 3은 도 2의 최적 리드 전압 산출부의 구성을 나타낸 블록도이다.
도 4는 평균 문턱 전압 및 리드 전압을 설명하기 위한 도면이다.
도 5는 문턱 전압 분포를 형성하는 메모리 셀의 개수가 동일할 때, 리드 동작이 페일되는 것을 최소화 하기 위한 리드 전압을 설명하기 위한 도면이다.
도 6은 문턱 전압 분포를 형성하는 메모리 셀의 개수가 상이할 때, 리드 동작이 페일되는 것을 최소화하기 위한 최적 리드 전압을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 8은 도 7의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 9 내지 11은 평균 문턱 전압 및 셀 개수 정보를 찾는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤의 구조를 설명하기 위한 블록도이다.
도 3은 도 2의 최적 리드 전압 산출부의 구성을 나타낸 블록도이다.
도 4는 평균 문턱 전압 및 리드 전압을 설명하기 위한 도면이다.
도 5는 문턱 전압 분포를 형성하는 메모리 셀의 개수가 동일할 때, 리드 동작이 페일되는 것을 최소화 하기 위한 리드 전압을 설명하기 위한 도면이다.
도 6은 문턱 전압 분포를 형성하는 메모리 셀의 개수가 상이할 때, 리드 동작이 페일되는 것을 최소화하기 위한 최적 리드 전압을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 8은 도 7의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 9 내지 11은 평균 문턱 전압 및 셀 개수 정보를 찾는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
본 명세서에서 용어 “커맨드”는 메모리 컨트롤러가 메모리 장치에 특정 동작을 요청하는 신호를 나타내고, 용어 “명령”과 혼용될 수 있다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 스토리지 장치(1000)는 메모리 컨트롤러(200), 메모리 장치(300)를 포함할 수 있다.
스토리지 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(100)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(1000)는 호스트(100)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(1000)의 전반적인 동작을 제어할 수 있다. 스토리지 장치(1000)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(300)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(100)와 메모리 장치(300)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
호스트(100)로부터 쓰기 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(100)로부터 저장될 데이터와 해당 데이터를 식별하기 위한 논리 어드레스(Logical Address, LA)를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스를 메모리 장치(300)에 포함된 메모리 셀들 중 데이터가 저장될 메모리 셀들의 물리적인 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 메모리 컨트롤러(200)는 데이터를 저장하기 위한 프로그램 커맨드, 변환된 물리 어드레스 및 저장할 데이터를 메모리 장치(300)에 제공할 수 있다.
실시 예에서, 호스트(100)로부터 리드 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(100)로부터 리드할 데이터를 식별하는 논리 어드레스를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 메모리 장치(300)에 리드 명령 및 물리 어드레스를 제공할 수 있다. 다양한 실시 예에서, 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(300)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(100)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(300)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection) 또는 리드 리클레임(read reclaim)과 같은 배경 동작(background operation)들을 수행하기 위해 메모리 장치(300)를 제어할 수 있다.
메모리 장치(300)는 데이터를 저장할 수 있다. 메모리 장치(300)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(300)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록은 메모리 장치(300)에 저장된 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 메모리 장치(300)에 데이터를 저장하거나, 메모리 장치(300)에 저장된 데이터를 리드하는 단위일 수 있다.
실시 예에서, 메모리 장치(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(300)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(300)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(300)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 어느 하나로 동작할 수 있다.
본 발명의 실시 예에서, 메모리 컨트롤러(200)는 리드 동작 제어부(210) 및 최적 리드 전압 산출부(220)를 더 포함할 수 있다.
호스트(100)로부터 특정 논리 주소에 대한 리드 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(100)가 리드 요청한 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 메모리 장치(300)에 물리 어드레스에 저장된 데이터를 요청하는 리드 명령을 제공할 수 있다.
메모리 장치(300)는 리드 명령에 응답하여 리드 동작을 수행할 수 있다. 리드 동작은 미리 설정된 리드 전압을 이용하여, 메모리 컨트롤러(200)가 제공한 물리 어드레스에 해당하는 메모리 셀들에 저장된 데이터를 센싱하는 동작 일 수 있다. 리드 동작 제어부(210)는 메모리 장치(300)가 리드 동작을 수행한 결과인 리드 데이터를 획득하고, 획득된 리드 데이터에 대해서 에러 정정 디코딩 동작을 수행할 수 있다.
에러 정정 디코딩은 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수 이하인지 여부에 따라 성공 또는 실패할 수 있다. 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수 이하이면 에러 정정 디코딩은 패스될 수 있다. 반대로 리드 데이터에 포함된 에러 비트의 수가 정정 가능한 에러 비트의 수를 초과하면, 에러 정정 디코딩은 페일될 수 있다. 에러 정정 디코딩이 패스되면, 리드 동작 제어부(210)는 호스트(100)가 요청한 논리 어드레스에 대응되는 원본 데이터를 획득할 수 있다. 에러 정정 디코딩이 패스되면, 메모리 장치(300)가 수행한 리드 동작은 패스될 수 있다. 에러 정정 디코딩에 실패하면, 리드 동작 제어부(210)는 원본 데이터를 획득할 수 없다. 에러 정정 디코딩에 실패하면 메모리 장치(300)가 수행한 리드 동작은 페일될 수 있다.
실시 예에서, 리드 동작 제어부(210)는 리드 동작의 패스 또는 페일을 판단하기 위한 에러 정정부(미도시)를 더 포함할 수 있다.
메모리 장치(300)에 포함된 메모리 셀들의 문턱 전압은 다양한 원인들에 의해 변경될 수 있다. 따라서, 사전에 메모리 장치(300)에 저장된 디폴트 리드 전압을 이용한 리드 동작은 페일될 수 있다.
리드 동작 제어부(210)는 디폴트 리드 전압을 이용하여 수행된 리드 동작이 페일되면, 리드 요청된 물리 어드레스에 저장된 데이터를 복구하기 위한 리드 전압인 최적 리드 전압을 결정하기 위해 복수의 리드 동작을 수행할 것을 지시하는 리드 명령들을 메모리 장치(300)에 제공할 수 있다. 구체적으로, 리드 동작 제어부(210)는 최적 리드 전압을 결정하기 위해 필요한 기준 데이터를 획득하기 위해 복수의 기준 전압들을 이용한 리드 동작들을 요청하는 리드 명령들을 메모리 장치(300)에 제공할 수 있다. 리드 동작 제어부(210)는 복수의 기준 전압들을 이용하여 수행된 리드 동작들의 결과인 기준 데이터를 메모리 장치(300)로부터 획득할 수 있다.
리드 동작 제어부(210)는 기준 데이터를 최적 리드 전압 산출부(220)에 제공할 수 있다.
최적 리드 전압 산출부(220)는 기준 데이터를 이용하여 최적 리드 전압을 계산할 수 있다. 최적 리드 전압 산출부(220)는 계산된 최적 리드 전압을 리드 동작 제어부(210)에 제공할 수 있다. 리드 동작 제어부(210)는 최적 리드 전압으로 물리 어드레스에 저장된 데이터를 리드할 것을 지시하는 리드 명령을 메모리 장치(300)에 제공할 수 있다.
최적 리드 전압은 메모리 셀의 문턱전압의 변화를 반영한 리드 전압이므로, 최적 리드 전압을 이용한 리드 동작은 패스될 것이다. 메모리 컨트롤러(200)는 원본 데이터를 복구하여 호스트(100)에 제공할 수 있다.
호스트(100)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(1000)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 리드 동작 제어부(210)와 최적 리드 전압 산출부(220)를 포함할 수 있다.
메모리 장치에 포함된 메모리 셀들이 속하는 문턱전압분포의 개수는 메모리 셀이 각각 저장하는 데이터 비트들의 개수에 따라 상이할 수 있다. 예를 들어, 하나의 메모리 셀이 1비트의 데이터를 저장하는 경우, 메모리 셀의 문턱전압은 소거 상태 또는 프로그램 상태 중 어느 하나에 해당하는 문턱전압분포에 포함될 수 있다. 또는 하나의 메모리 셀이 2비트의 데이터를 저장하는 경우, 메모리 셀은 4개의 상태들 중 어느 하나에 해당하는 문턱전압분포에 속하는 문턱전압을 가질 수 있다. 따라서, 메모리 셀이 저장하는 데이터 비트들의 개수가 증가할수록 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압의 개수들도 증가할 수 있다.
그러나, 이하에서는 설명의 편의를 위해, 인접하는 두 개의 상태들에 대응되는 문턱전압 분포들을 구분하기 위한 최적 리드 전압을 계산하는 경우를 가정하여 설명한다. 다만, 본 발명의 실시 예가 문턱전압분포가 2개인 경우에 한정되는 것은 아니고, 동일한 방식이 4개 이상의 문턱전압 분포들 간의 최적 리드 전압을 계산하는 경우에도 적용될 수 있다.
리드 동작 제어부(210)는 메모리 장치(300)에 리드 명령을 제공할 수 있다. 실시 예에서, 리드 동작 제어부(210)는 리드 명령과 리드할 물리 어드레스를 함께 제공할 수 있다. 다양한 실시 예에서, 리드 동작 제어부(210)는 리드 명령을 메모리 장치(300)에 제공하기 전에 리드 전압을 변경할 것을 지시하는 명령을 제공할 수 있다.
리드 동작 제어부(210)가 메모리 장치(300)에 리드 명령을 제공하면, 메모리 장치(300)는 디폴트 리드 전압으로 리드 요청된 물리 어드레스에 해당하는 메모리 셀들에 저장된 데이터를 리드할 수 있다. 디폴트 리드 전압은 메모리 장치(300)에 사전에 저장된 리드 전압일 수 있다. 디폴트 리드 전압은 메모리 장치(300)의 제조 단계에서 다양한 테스트에 의해 계산되고, 메모리 장치(300)에 저장될 수 있다.
리드 동작 제어부(210)는 메모리 장치(300)로부터 디폴트 리드 전압을 이용하여 리드 동작을 수행한 결과인 리드 데이터를 획득할 수 있다.
리드 동작 제어부(210)는 리드 데이터의 에러 정정 디코딩이 페일되면, 최적 리드 전압을 계산하기 위해 필요한 기준 데이터를 획득하기 위해 복수의 기준 전압들을 사용해 메모리 셀들에 저장된 데이터를 리드하도록 리드 명령을 메모리 장치(300)에 제공할 수 있다.
메모리 장치(300)는 복수의 기준 전압들을 이용한 리드 동작들을 수행할 수 있다. 구체적으로, 메모리 장치(300)는 복수의 기준 전압(제1 내지 제N 기준 전압)들을 선택된 메모리 셀과 연결된 워드라인에 순차적으로 인가하여 기준 데이터(제1 내지 제 N 기준 데이터)를 획득할 수 있다. 리드 동작 제어부(210)는 메모리 장치(300)로부터 기준 데이터를 획득할 수 있다. 리드 동작 제어부(210)는 전달 받은 기준 데이터를 최적 리드 전압 산출부(220)에 전달할 수 있다.
최적 리드 전압 산출부(220)는 기준 데이터를 기반으로 최적의 리드 전압을 계산할 수 있다. 최적 리드 전압 산출부(220)는 계산된 최적 리드 전압을 리드 동작 제어부(210)에 전달할 수 있다.
최적 리드 전압 산출부(220)는 평균 전압 검출부(221), 셀 카운팅부(222) 및 리드 전압 산출부(223)를 포함할 수 있다.
평균 전압 검출부(221)는 기준 데이터를 사용하여 리드 요청된 메모리 셀들이 형성하는 문턱 전압 분포들 각각의 평균 전압을 획득할 수 있다.
셀 카운팅부(222)는 기준 데이터를 사용하여 선택된 메모리 셀들이 형성하는 문턱 전압 분포들 각각에 포함된 메모리 셀들의 개수에 관한 정보인 셀 개수 정보를 획득할 수 있다.
리드 전압 산출부(223)는 평균 전압 및 셀 개수 정보를 사용하여 최적 리드 전압을 획득할 수 있다.
리드 동작 제어부(210)는 최적 리드 전압을 사용하여 리드 요청된 메모리 셀의 리드 동작을 수행하도록 메모리 장치(300)에 리드 명령을 제공할 수 있다.
도 3은 도 2의 최적 리드 전압 산출부의 구성을 나타낸 블록도이다.
최적 리드 전압 산출부(220)는 평균전압 검출부(221), 셀 카운팅부(222) 및 리드 전압 산출부(223)를 포함할 수 있다.
평균 전압 검출부(221)는 리드 동작 제어부(210)로부터 기준 데이터를 전달받을 수 있다. 평균 전압 검출부(221)가 전달 받는 기준 데이터는 복수의 기준 전압들에 각각 대응되는 기준 데이터 청크들일 수 있다. 평균 전압 검출부(221)는 기준 데이터를 사용하여 인접하는 두 개의 문턱 전압 분포들 각각의 평균 문턱 전압을 계산할 수 있다. 구체적으로, 평균 전압 검출부(221)는 기준 데이터 청크들 각각에 포함된 온 셀 또는 오프 셀들의 개수를 카운트 할 수 있다. 예를 들어, 평균 전압 검출부(221)는 기준 데이터 청크들 각각에 포함된 온 셀의 개수들을 이용하여 복수의 기준 전압들이 형성하는 복수의 기준 전압 구간들에 각각 포함된 메모리 셀들의 개수를 계산할 수 있다. 평균 전압 검출부(221)는 복수의 기준 전압 구간들에 포함된 메모리 셀들의 개수를 계산하고, 가장 많은 메모리 셀이 포함된 기준 전압 구간을 선택 기준 전압 구간으로 결정할 수 있다. 평균 전압 검출부(221)는 선택 기준 전압 구간을 형성하는 기준 전압들 사이에 포함된 전압들 중 어느 하나의 전압을 평균 문턱 전압으로 결정할 수 있다. 실시 예에서, 평균 전압 검출부(221)는 선택 기준 전압 구간을 형성하는 기준 전압들의 중간 값을 평균 문턱 전압으로 결정할 수 있다. 평균전압 검출부가 기준 데이터를 사용하여 평균 문턱 전압을 검출하는 방법은 후술하는 도 9 내지 11을 참조하여 보다 상세하게 설명한다.
셀 카운팅 부(222)는 리드 동작 제어부(210)로부터 기준 데이터를 전달받을 수 있다. 셀 카운팅 부(222)는 기준 데이터를 사용하여 문턱 전압 분포들에 포한된 메모리 셀들의 개수에 관한 정보인 셀 개수 정보를 획득할 수 있다. 구체적으로, 셀 카운팅 부(222)는 기준 데이터 청크들 각각에 포함된 온 셀 또는 오프 셀들의 개수를 카운트 할 수 있다. 예를 들어, 셀 카운팅 부(222)는 기준 데이터 청크들 각각에 포함된 온 셀의 개수들을 이용하여 복수의 기준 전압들이 형성하는 복수의 기준 전압 구간들에 각각 포함된 메모리 셀들의 개수를 계산할 수 있다. 셀 카운팅 부(222)는 복수의 기준 전압 구간들에 포함된 메모리 셀들의 개수 중 가장 큰 값을 문턱 전압 분포에 포함된 메모리 셀들의 개수로 결정할 수 있다. 셀 카운팅 부(222)가 기준 데이터를 사용하여 셀 개수 정보를 획득하는 방법은 후술하는 도 9 내지 11을 참조하여 보다 상세하게 설명한다.
리드 전압 산출부(223)는 평균 전압 검출부(221)로부터 전달 받은 평균 문턱 전압 및 셀 카운팅부(222)로부터 전달 받은 셀 개수 정보를 기반으로 최적 리드 전압을 계산할 수 있다.
실시 예에서, 분포의 평균 문턱 전압이 변화하지 않고 분포 별 셀 개수 정보만 달라지는 경우, 평균 문턱 전압을 계산하지 않아도 최적 리드 전압을 계산할 수 있다. 본 발명의 일 실시예에서, 최적 리드 전압 산출부(220)는 사전에 미리 결정된 평균 문턱 전압과 셀 카운팅부(222)로부터 전달 받은 셀 개수 정보를 기반으로 최적 리드 전압을 계산 할 수 있다.
실시 예에서, 분포 별 셀 개수 정보가 변화하지 않고 분포의 평균 문턱 전압만 달라지는 경우, 셀 개수 정보를 계산하지 않아도 최적 리드 전압을 계산할 수 있다. 본 발명의 일 실시예에서, 최적 리드 전압 산출부(220)는 사전에 미리 결정된 분포 별 셀 개수 정보와 평균 전압 검출부(221)로부터 전달 받은 평균 문턱 전압을 기반으로 최적 리드 전압을 계산 할 수 있다.
도 4는 평균 문턱 전압 및 리드 전압을 설명하기 위한 도면이다.
공정 상의 한계로 인해 메모리 장치에 포함된 메모리 셀들은 서로 다른 특성을 가질 수 있다. 따라서, 선택된 메모리 셀들에 동일한 프로그램 전압을 인가하더라도 선택된 메모리 셀들의 문턱 전압들은 분포를 형성할 수 있다.
도 4는 메모리 셀이 각각 2 비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 경우, 메모리 셀들의 문턱 전압 분포를 나타낸다.
메모리 셀들은 저장되는 데이터에 따라 4개의 분포 P1, P2, P3 및 P4 중 어느 하나에 속하는 문턱전압을 가질 수 있다. P1 분포는 저장된 데이터가 제1 상태인 메모리 셀들의 문턱 전압 분포이고, P2 분포는 저장된 데이터가 제2 상태인 메모리 셀들의 문턱 전압 분포이고, P3 분포는 저장된 데이터가 제3 상태인 메모리 셀들의 문턱 전압 분포이고, P4 분포는 저장된 데이터가 제4 상태인 메모리 셀들의 문턱 전압 분포일 수 있다.
평균 문턱 전압은 각 문턱 전압 분포에서 메모리 셀의 개수가 가장 많은 지점에 대응하는 전압일 수 있다. 예를 들어, 제1 상태에 대응되는 문턱전압 분포에서 문턱 전압이 Vmean1인 메모리 셀이 가장 많으므로 Vmean1이 P1의 평균 문턱 전압이 될 수 있다. 마찬가지로, 분포 P2, 분포 P3 및 P4 각각에 대응하는 평균 문턱 전압은 Vmean2, Vmean3 및 Vmean4일 수 있다.
리드 전압은 선택된 메모리 셀의 문턱 전압이 어느 분포에 포함되는지 확인하기 위해서 선택된 워드라인에 인가되는 전압일 수 있다. 예를 들어, P1 분포에 대응하는 메모리 셀의 워드라인에 Vread1을 인가하면 온 셀로 리드되지만, P2 분포에 포함된 문턱 전압을 갖는 메모리 셀의 경우, 워드라인에 Vread1을 인가하면 오프 셀로 리드된다. 따라서, P1 분포 및 P2 분포를 구분하는 리드 전압으로 Vread1이 될 수 있다. 같은 방식으로, 제2 상태와 제3 상태를 구분하는 리드 전압은 Vread2이고, 제3 상태와 제4 상태를 구분하는 리드 전압은 Vread3일 수 있다.
도 5는 문턱 전압 분포를 형성하는 메모리 셀의 개수가 동일할 때, 리드 동작이 페일되는 것을 최소화하기 위한 리드 전압을 설명하기 위한 도면이다.
도 5에 도시된 바와 같이 디폴트 리드 전압(Vread)을 이용하여 리드 동작을 수행하는 경우, 리드 동작이 페일될 확률 Prf은 다음의 [수학식 1]에 의해 획득될 수 있다.
리드 동작이 페일될 확률을 줄이기 위해 결정된 리드 전압은 양 분포가 교차하는 지점에 대응하는 전압일 수 있다. 각 분포들이 가우시안 분포라고 가정하면, 서로 인접하는 분포들을 형성하는 메모리 셀의 개수가 동일할 때 양 분포가 교차하는 지점에 대응하는 전압은 양 분포들의 평균 문턱 전압의 중간 값일 수 있다. 예를 들어, P1 분포와 P2 분포를 형성하는 메모리 셀의 개수가 동일한 경우, Vmean1과 Vmean2의 중간 값인 평균 리드 전압(Vread1)이 리드 동작의 페일을 최소화 하기 위한 리드 전압이 될 수 있다.
도 5에서, 평균 리드 전압(Vread1)으로 리드 동작을 수행하는 경우, 리드 동작이 페일될 확률 Prf1는 다음의 [수학식 2]에 의해 획득될 수 있다.
디폴트 리드 전압(Vread)을 이용하여 리드 동작을 수행한 경우 리드 동작이 페일될 확률인 Prf와 비교했을 때, 평균 리드 전압(Vread1)으로 리드하면 S4 영역에 위치하는 메모리 셀은 에러 비트로 취급되지 않으므로, 리드 동작이 페일될 확률이 낮아질 수 있다.
도 6은 문턱 전압 분포들을 형성하는 메모리 셀의 개수가 상이할 때, 리드 동작이 페일 되는 것을 최소화하기 위한 최적 리드 전압을 설명하기 위한 도면이다.
도 6은 문턱 전압 분포들에 포함된 메모리 셀의 개수가 상이할 때의 P1 분포 및 P2 분포를 도시하고 있다. 도 5에서 설명한 평균 리드 전압 Vread1로 리드를 수행하는 경우, 리드 동작이 페일될 확률 Prf1'은 다음의 [수학식 3]에 의해 획득될 수 있다.
리드 동작이 페일되는 것을 줄이기 위한 최적 리드 전압은 양 분포가 교차하는 지점에 대응하는 전압일 수 있다. 예를 들어, P1 분포와 P2 분포의 교점에 대응하는 전압인 평균 리드 전압(Vread1)과 오프셋 전압(ΔVread)의 합이 최적 리드 전압(Voptimal read1)일 수 있다.
최적 리드 전압은 각 분포에 대응하는 셀 개수 정보를 고려하여 결정될 수 있다.
최적 리드 전압(Voptimal read1)으로 리드를 수행하는 경우, 리드 동작이 페일될 확률 Porf1은 다음의 [수학식 4]에 의해 획득될 수 있다.
평균 리드 전압(Vread1)으로 리드한 경우와 비교했을 때, 최적 리드 전압(Voptimal read1)으로 리드하면, S4' 영역에 위치하는 메모리 셀은 리드 실패가 발생하지 않으므로 리드 동작이 페일될 확률이 낮아질 수 있다.
본 발명의 일 실시 예에서, P1과 P2는 가우시안 분포일 수 있다. 최적 리드 전압 (Voptimal read1)은 다음의 [수학식 5]에 의해 획득될 수 있다.
여기서, Vmean1은 P1 분포의 평균 문턱 전압이고, Vmean2는 P2 분포의 평균 문턱 전압이고, σ^2는 가우시안 분포의 분산이고, n1은 P1 분포를 형성하는 메모리 셀의 개수이고, n2은 P2 분포를 형성하는 메모리 셀의 개수이다. 따라서, 인접하는 두 분포들의 평균 문턱 전압의 평균값에 각 분포에 속하는 셀 개수 정보에 의해 결정되는 오프셋 값을 더한 값이 최적 리드 전압(Voptimal read1)으로 결정될 수 있다. 여기서, 오프셋 값은 가우시안 분포의 분산을 두 분포의 평균 문턱 전압의 차의 평균으로 나눈 값과 두 분포에 속하는 메모리 셀의 비율을 곱한 값일 수 있다.
위 수식에 따르면, 최적 리드 전압을 계산하기 위해서는 각 분포의 평균 문턱 전압 및 각 분포를 형성하는 메모리 셀의 개수의 비율을 알아야 한다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 7를 참조하면, 메모리 장치(700)는 메모리 셀 어레이(710), 주변 회로(720) 및 제어 로직(730)을 포함할 수 있다.
메모리 셀 어레이(710)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(721)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(723)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(710)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(720)는 제어 로직(730)의 제어에 따라 메모리 셀 어레이(710)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(720)는 메모리 셀 어레이(710)를 구동할 수 있다. 예를 들어, 주변 회로(720)는 제어 로직(730)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
메모리 셀 어레이(710)에는 디폴트 리드 전압에 대한 정보가 저장될 수 있다.
본 발명의 다른 실시 예에 따르면, 메모리 셀이 형성하는 문턱전압 분포들에 포함되는 메모리 셀의 개수는 메모리 컨트롤러에 의해 사전에 미리 설정될 수 있다. 즉, 메모리 컨트롤러는 의도적으로 문턱전압 분포들에 포함된 메모리 셀들의 개수를 서로 상이하게 설정하여 데이터를 저장할 수 있다. 이 경우, 도 6을 참조하여 설명된 방법에 따라 결정된 최적 리드 전압이 디폴트 리드 전압으로 메모리 셀 어레이(710)에 저장되어 있을 수 있다.
주변 회로(720)는 로우 디코더(721), 전압 생성부(722), 페이지 버퍼 그룹(723), 컬럼 디코더(724) 및 입출력 회로(725)를 포함할 수 있다.
로우 디코더(721)는 행 라인들(RL)을 통해 메모리 셀 어레이(710)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(721)는 제어 로직(730)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(721)는 제어 로직(730)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(721)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(721)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(721)는 디코딩된 어드레스에 따라 전압 생성부(722)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(721)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(721)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(721)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(700)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(721)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(721)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(722)는 제어 로직(730)의 제어에 응답하여 동작한다. 전압 생성부(722)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(722)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(722)는 제어 로직(730)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(722)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(722)에서 생성된 내부 전원 전압은 메모리 장치(700)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(722)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(722)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(730)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(721)에 의해 메모리 셀 어레이(710)에 공급될 수 있다.
페이지 버퍼 그룹(723)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(710)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(730)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(725)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(724)의 제어에 따라 데이터 입출력 회로(725)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(724)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(725)와 페이지 버퍼 그룹(723) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(724)는 데이터 라인들(Dl)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(725)와 데이터를 주고받을 수 있다.
입출력 회로(725)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(730)에 전달하거나, 데이터(DATA)를 컬럼 디코더(724)와 주고받을 수 있다.
센싱 회로(726)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(723)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(730)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(720)을 제어할 수 있다. 또한, 제어 로직(730)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직(730)은 리드 전압 제어부(740)를 포함할 수 있다. 리드 전압 제어부(740)는 메모리 컨트롤러로부터 입력되는 리드 명령에 응답하여, 선택된 워드라인에 대한 리드 동작을 수행할 수 있다. 리드 전압 제어부(740)는 메모리 장치(700)의 리셋 동작이 수행될 때, 메모리 셀 어레이(710)에 저장된 디폴트 리드 전압을 리드하여 저장할 수 있다. 리드 전압 제어부(740)는 메모리 컨트롤러의 제어에 따라 저장된 디폴트 리드 전압에 해당하는 값을 변경할 수 있다.
실시 예에서, 리드 전압 제어부(740)는 메모리 컨트롤러의 제어에 따라 리드 전압을 복수의 기준 리드 전압들로 변경할 수 있다. 또는 리드 전압 제어부(740)는 메모리 컨트롤러의 제어에 따라 최적 리드 전압으로 리드 전압을 변경할 수 있다. 리드 동작은 리드 전압 제어부(740)에 저장된 리드 전압을 이용하여 수행될 수 있다.
도 8은 도 7의 메모리 블록(BLKi)을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 9 내지 11은 평균 문턱 전압 및 셀 개수 정보를 찾는 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 디폴트 리드 전압(Vread1)을 이용한 리드 동작이 페일되면, 도 1을 참조하여 설명된 리드 동작 제어부(210)는 복수의 기준 전압들(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM)을 이용한 리드 동작을 수행하도록 메모리 장치(300)를 제어할 수 있다.
복수의 기준 전압들(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM)을 이용한 리드 동작을 통해 획득된 데이터는 도 10 및 도 11에 표시된 기준 데이터 청크(Dl1 내지 DlN, Dh1 내지 DhM)들일 수 있다.
복수의 기준 전압들(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM)은 제1 기준 전압(Vlref1 내지 VlrefN)들 및 제2 기준 전압(Vhref1 내지 VhrefM)들을 포함할 수 있다. 제1 기준 전압(Vlref1 내지 VlrefN)들은 P1을 형성하는 메모리 셀들에 포함된 기준 데이터를 리드하기 위한 전압이고, 제2 기준 전압(Vhref1 내지 VhrefM)들은 P2를 형성하는 메모리 셀들에 포함된 기준 데이터를 리드하기 위한 전압이다.
도 9에는 복수의 기준 전압(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM) 간의 전압 차이 (ΔVref)가 일정한 것으로 도시되었으나, 복수의 기준 전압(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM) 간의 전압 차이는 불규칙적일 수 있다. 리드 동작 제어부(210)는 복수의 기준 전압(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM)이 순서에 상관 없이 선택된 워드라인에 인가되도록 메모리 장치(300)를 제어할 수 있다. 제1 기준 전압의 개수(N)와 제2 기준 전압의 개수(M)는 사전에 미리 결정되는 값일 수 있다.
선택된 메모리 셀들이 연결된 워드라인에 인가되는 복수의 기준 전압들(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM) 보다 문턱전압이 낮은 메모리 셀들은 온 셀(데이터 “1”)로 리드될 수 있다. 복수의 기준 전압들(Vlref1 내지 VlrefN, Vhref1 내지 VhrefM) 보다 문턱전압이 높은 메모리 셀들은 오프 셀(데이터 “0”)로 리드될 수 있다.
도 9 및 도 10을 참조하여 분포 P1의 평균 문턱 전압 및 셀 개수 정보를 찾는 방법을 설명한다. 선택된 워드라인에 인가되는 기준 전압이 낮아질수록 기준 데이터가 나타내는 온 셀(“1”)의 개수는 감소할 수 있다. 도 10을 참조하면, 기준 전압 Vlref1, Vlref2, Vlref3, VlrefK 및 VlrefK+1을 사용해서 리드한 기준 데이터 청크들(Dl1, Dl2, Dl3, DlK 및 DlK+1)에 포함된 온 셀(“1”)의 개수는 각각 2145개, 2135개, 2123개, 1178개 및 1145개로 점점 감소할 수 있다.
복수의 기준 전압들을 이용하면, 인접한 기준 전압들에 의해 정의된 구간들에 포함된 메모리 셀의 개수가 계산될 수 있다. 예를 들어, Vlref1과 Vlref2에 의해 구분되는 분포의 영역은 구간 L1, Vlref2과 Vlref3에 의해 구분되는 분포의 영역은 구간 L2, Vlref3과 Vlref4에 의해 구분되는 분포의 영역은 구간 L3으로 정의될 수 있다.
본 발명의 일 실시 예에서, 각 구간에 포함된 메모리 셀의 개수는 기준 데이터 청크들 간의 온 셀(“1”)개수의 차이로 결정할 수 있다. 예를 들어, 구간 L1을 결정하는 기준 전압들인 Vlref1, Vlref2 각각에 대응하는 기준 데이터 청크들은 Dl1, Dl2이고, Dl1과 Dl2가 나타내는 온 셀의 개수의 차이는 10개이므로, 구간 L1에 포함되는 메모리 셀의 개수는 10개로 결정될 수 있다. 같은 방식으로, L2에 포함된 메모리 셀의 개수는 12개일 수 있다.
실시 예에서, 기준 전압이 낮아질수록 기준 데이터 청크에 포함된 오프 셀(“0”)의 개수가 많아지는 것을 이용하여 기준 전압 구간에 포함된 메모리 셀의 개수가 결정될 수 있다.
평균 문턱 전압은 메모리 셀의 개수가 가장 많이 포함된 구간을 기반으로 획득될 수 있다. 도 10에 도시된 바와 같이, 구간 L1부터 구간 LK까지는 포함된 메모리 셀의 개수가 점점 증가하는 반면, 구간 LK부터 구간 LN-1까지는 포함된 메모리 셀의 개수가 점점 감소하므로, 구간 LK에 포함된 메모리 셀의 개수가 최대일 수 있다. P1 분포의 평균 문턱 전압(Vmean1)은 구간 LK를 형성하는 기준 전압인 VlrefK 및 VlrefK+1를 기반으로 획득될 수 있다. 본 발명의 일 실시 예에서 Vmean1은 VlrefK 및 VlrefK+1의 중간 값으로 결정될 수 있다. 다양한 실시 예에서, Vmean1은 VlrefK 및 VlrefK+1 중 어느 한 값으로 결정될 수 있다.
셀 개수 정보는 메모리 셀의 개수를 가장 많이 포함하는 기준 구간을 기반으로 획득될 수 있다. 예를 들어, 구간 LK에 포함된 메모리 셀의 개수인 33이 분포 P1의 셀 개수 정보가 될 수 있다.
도 9 및 도 11을 참조하여 분포 P2의 평균 문턱 전압 및 셀 개수 정보를 찾는 방법을 설명한다. 선택된 워드라인에 인가되는 기준 전압이 높아질수록 기준 데이터 청크에 포함된 온 셀(“1”)의 개수는 증가할 수 있다. 예를 들어, 기준 전압 Vhref1, Vhref2, Vhref3, Vhref4, VhrefK 및 VhrefK+1을 사용해서 리드한 기준 데이터 청크들(Dh1, Dh2, Dh3, DhK 및 DhK+1)에 포함된 온 셀(“1”)의 개수는 각각 2153개, 2157개, 2160개, 2165개, 2333개 및 2352개로 점점 증가할 있다.
복수의 기준 전압들이 분포를 구분하는 영역은 복수의 구간들로 정의될 수 있다. 예를 들어, Vhref1과 Vhref2에 의해 구분되는 분포의 영역은 구간 h1, Vhref2과 Vhref3에 의해 구분되는 분포의 영역은 구간 h2, Vhref3과 Vhref4에 의해 구분되는 분포의 영역은 구간 h3으로 정의될 수 있다.
본 발명의 일 실시 예에서, 구간에 포함된 메모리 셀의 개수는 기준 데이터들 간의 온 셀(“1”)개수의 차이로 결정할 수 있다. 예를 들어, 구간 h1을 결정하는 기준 전압들인 Vhref1, Vhref2 각각에 대응하는 기준 데이터들은 Dh1, Dh2이고, Dh1과 Dh2가 나타내는 온 셀의 개수의 차이는 4개이므로, 구간 h1에 포함되는 메모리 셀의 개수는 4개로 결정될 수 있다. 같은 방식으로, 구간 h2에 포함된 메모리 셀의 개수는 3개가 될 수 있다.
본 발명의 다른 실시 예는 기준 전압이 높아질수록 기준 데이터가 나타내는 오프 셀(“0”)의 개수가 많아지는 것을 이용하여 구간에 포함된 메모리 셀의 개수를 결정할 수 있다.
평균 문턱 전압은 메모리 셀의 개수가 가장 많이 포함된 구간을 기반으로 획득될 수 있다. 도 11에 도시된 바와 같이, 구간 hK에 포함된 메모리 셀의 개수가 최대일 수 있다. P2 분포의 평균 문턱 전압 Vmean2은 구간 hK를 형성하는 기준 전압인 VhrefK 및 VhrefK+1를 기반으로 획득될 수 있다. 본 발명의 일 실시예에서 Vmean2은 VhrefK 및 VhrefK+1의 중간 값으로 결정될 수 있다. 본 발명의 일 실시예에서 Vmean1은 VhrefK 및 VhrefK+1 중 어느 한 값으로 결정될 수 있다.
셀 개수 정보는 메모리 셀의 개수를 가장 많이 포함하는 구간을 기반으로 획득될 수 있다. 예를 들어, 구간 hK에 포함된 메모리 셀의 개수인 19가 분포 P2의 셀 개수 정보가 될 수 있다.
점점 낮아지는 기준 전압들을 선택된 워드라인에 인가하는 방식으로 P1 분포의 평균 문턱 전압과 셀 개수 정보를 획득하고, 점점 높아지는 기준 전압들을 선택된 워드라인에 인가하는 방식으로 P2 분포의 평균 문턱 전압과 셀 개수 정보를 획득하는 것으로 설명하였으나, 서로 방식을 바꿔서 평균 문턱 전압과 셀 개수 정보를 획득할 수 있으며, 임의의 기준 전압들을 인가하여 평균 문턱 전압과 셀 개수 정보를 획득할 수도 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서, 스토리지 장치는 디폴트 리드 전압을 이용하여 리드 동작을 수행할 수 있다.
S1203단계에서, 스토리지 장치는 디폴트 리드 전압을 이용한 리드 동작이 패스되었는지 여부를 판단할 수 있다. 리드 동작이 패스되면, 리드 동작은 종료되고, 리드 동작이 패스되지 않으면 S1205단계로 진행한다.
S1205단계에서, 스토리지 장치는 최적 리드 전압을 이용하여 리드 동작을 수행할 수 있다.
S1207단계에서, 스토리지 장치는 최적 리드 전압을 이용한 리드 동작이 패스되었는지 여부를 판단할 수 있다. 판단 결과, 리드 동작이 패스되지 않으면, S1209단계로 진행하여, 리드 동작이 페일된 것으로 결정하고, 리드 동작이 패스되면, 리드 동작은 종료된다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 메모리 컨트롤러는 복수의 기준 전압들을 이용하여, 리드 동작을 수행하도록 메모리 장치를 제어할 수 있다. 메모리 컨트롤러는 복수의 기준 전압들을 이용하여 리드 동작을 수행한 결과인 리드 데이터를 메모리 장치로부터 획득할 수 있다.
S1303단계에서, 메모리 컨트롤러는 복수의 기준 전압들 각각에 대응하는 기준 데이터에 포함된 1 또는 0의 개수를 카운트 할 수 있다. 메모리 컨트롤러는 복수의 기준 전압들이 형성하는 복수의 구간들 각각에 포함된 1 또는 0의 개수를 계산할 수 있다.
S1305단계에서, 메모리 컨트롤러는 인접하는 문턱전압 분포들 각각의 평균 문턱전압 및 해당 분포에 포함된 메모리 셀들의 개수 정보를 획득할 수 있다. 구체적으로, 문턱전압 분포들의 평균 문턱전압은 가장 많은 메모리 셀들의 개수를 포함하는 구간을 형성하는 기준 전압들의 중간 값을 계산함으로써 획득될 수 있다. 또한 각 분포에 포함된 메모리 셀들의 비율은 가장 많은 메모리 셀들이 포함된 구간에 속하는 메모리 셀들의 개수 비율일 수 있다.
S1307단계에서, 메모리 컨트롤러는 평균 문턱 전압 및 셀 개수 정보를 사용하여 최적 리드 전압을 획득할 수 있다. 구체적으로, 메모리 컨트롤러는 인접하는 두 분포들의 평균 문턱 전압의 평균값에 각 분포에 속하는 셀 개수 정보에 의해 결정되는 오프셋 값을 더한 값을 최적 리드 전압으로 결정할 수 있다. 여기서, 오프셋 값은 가우시안 분포의 분산을 두 분포의 평균 문턱 전압의 차의 평균으로 나눈 값에 두 분포에 속하는 메모리 셀의 비율을 곱한 값일 수 있다.
S1309단계에서, 메모리 컨트롤러는 S1309단계에서 결정된 최적 리드 전압으로 리드 동작을 수행하도록 메모리 장치를 제어할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
리드 동작 제어부(210) 및 최적 리드 전압 산출부(220)의 동작은 메모리 컨트롤러(2100) 에 의해 수행될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 또는 메모리 장치(2200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다. 또는, 메모리 장치(2200)는 복수의 불휘발성 메모리 칩들을 포함하고, 복수의 불휘발성 메모리 칩들은 상술된 패키지 방식들을 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
예시적으로, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(300)일 수 있다.
도 15은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
예시적으로, 불휘발성 메모리들(3221~322n)은 도 1을 참조하여 설명된 메모리 장치(300)일 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-FI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(300)일 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 호스트
200: 메모리 컨트롤러
210: 리드 동작 제어부
220: 최적 리드 전압 산출부
300: 메모리 장치
1000: 스토리지 장치
200: 메모리 컨트롤러
210: 리드 동작 제어부
220: 최적 리드 전압 산출부
300: 메모리 장치
1000: 스토리지 장치
Claims (17)
- 복수의 메모리 셀들을 포함하는 메모리 장치를 제어 하는 메모리 컨트롤러에 있어서,
상기 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택 워드라인에 디폴트 리드 전압 또는 최적 리드 전압을 인가하여 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 리드 동작 제어부; 및
상기 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 상기 선택된 메모리 셀들의 문턱전압들이 형성하는 문턱 전압 분포들 중 서로 인접하는 문턱전압 분포인 제1 분포 및 제2 분포들 각각의 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 기반으로 상기 최적 리드 전압을 결정하는 최적 리드 전압 산출부를 포함하는 메모리 컨트롤러.
- 제 1 항에 있어서,상기 리드 동작 제어부는,
상기 디폴트 리드 전압을 이용한 리드 동작이 페일되면, 상기 선택 워드라인에 복수의 기준 전압을 인가하여 리드 동작을 수행한 결과인 복수의 기준 데이터 청크들을 상기 메모리 장치로부터 획득하고, 상기 기준 데이터를 상기 최적 리드 전압 산출부에 제공하는 메모리 컨트롤러.
- 제 2 항에 있어서, 상기 최적 리드 전압 산출부는,
상기 복수의 기준 데이터 청크들에 포함된 온셀의 개수를 기초로 상기 복수의 기준 전압들이 형성하는 복수의 기준 전압 구간들에 속하는 메모리 셀들의 개수를 획득하고, 상기 복수의 기준 전압 구간들에 속하는 메모리 셀 개수를 이용하여 상기 제1 분포 및 제2 분포 각각의 평균 문턱 전압을 계산하는 평균 문턱전압 검출부;
상기 복수의 기준 전압 구간들에 속하는 메모리 셀들의 개수로부터 상기 제1 분포 및 제2 분포 각각의 셀 개수 정보를 획득하는 셀 카운팅부; 및
상기 평균 문턱 전압들 및 상기 셀 개수 정보를 기반으로 최적 리드 전압을 결정하는 리드전압 산출부를 포함하는 메모리 컨트롤러.
- 제 3 항에 있어서, 상기 평균 문턱전압 검출부는,
상기 복수의 기준 전압 구간들에 속하는 메모리 셀 개수가 가장 큰 기준 전압 구간을 선택 기준 전압 구간으로 결정하고, 상기 선택 기준전압 구간을 형성하는 기준 전압들 사이의 포함된 전압들 중 어느 하나의 전압을 상기 평균 문턱 전압으로 결정하는 메모리 컨트롤러.
- 제 3 항에 있어서, 상기 평균 문턱전압 검출부는,
상기 복수의 기준 전압 구간들의 메모리 셀 개수가 가장 큰 기준 전압 구간을 선택 기준 전압 구간을 결정하고, 상기 선택 기준 전압 구간을 형성하는 기준 전압들의 중간 값을 평균 문턱 전압으로 결정하는 메모리 컨트롤러.
- 제 3 항에 있어서, 상기 셀 카운팅부는,
상기 기준 전압 구간들에 속하는 메모리 셀들의 개수가 가장 큰 구간에 속하는 메모리 셀 개수를 상기 셀 개수 정보로 결정하는 메모리 컨트롤러.
- 제 3 항에 있어서, 상기 리드 전압 산출부는,
상기 평균 문턱 전압들의 중간 값을 평균 리드 전압으로 결정하고, 상기 평균 리드 전압과 상기 셀 개수 정보를 기반으로 최적 리드 전압을 결정하는 메모리 컨트롤러.
- 제 3 항에 있어서, 상기 리드 전압 산출부는,
아래의 수식에 따라 최적 리드 전압을 결정하는 메모리 컨트롤러.
여기서, Voptimal read는 최적 리드 전압이고, Vmean1은 서로 인접하는 문턱 전압 분포 중 낮은 문턱 전압 분포의 평균 문턱 전압이고, Vmean2는 서로 인접하는 문턱 전압 분포 중 높은 문턱 전압 분포의 평균 문턱 전압이고,은 문턱 전압 분포들의 분산이고, n1은 낮은 문턱 전압 분포에 대응하는 셀 개수 정보이고, n2는 높은 문턱 전압 분포에 대응하는 셀 개수 정보이다.
- 메모리 장치를 제어하는 메모리 컨트롤러 동작 방법에 있어서,
복수의 기준 전압들을 이용하여 상기 메모리 장치에 포함된 선택된 메모리 셀들을 리드한 결과인 기준 데이터 청크들을 획득하는 단계;
상기 기준 데이터 청크들에 포함된 온셀의 개수를 기초로 상기 복수의 기준 전압들이 형성하는 복수의 기준 전압구간들에 포함된 메모리 셀들의 개수를 계산하는 단계;
상기 복수의 기준 전압구간들에 포함된 메모리 셀들의 개수를 기초로 상기 선택된 메모리 셀들이 형성하는 인접하는 문턱 전압 분포들 각각의 평균 문턱 전압 및 상기 문턱 전압 분포들에 포함된 메모리 셀 개수에 관한 정보인 셀 개수 정보를 계산하는 단계; 및
상기 평균 문턱 전압 및 셀 개수 정보를 기반으로 최적 리드 전압을 획득하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.
- 제 9 항에 있어서, 상기 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 계산하는 단계는,
상기 복수의 기준 전압 구간들에 포함된 메모리 셀들의 개수가 가장 큰 기준 전압 구간을 형성하는 기준 전압들 사이의 어느 한 전압 값을 상기 평균 문턱 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
- 제 9 항에 있어서, 상기 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 계산하는 단계는,
상기 복수의 기준 전압 구간들에 포함된 메모리 셀들의 개수가 가장 큰 기준 전압 구간을 형성하는 기준 전압들의 중간 값을 상기 평균 문턱 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
- 제 9 항에 있어서, 상기 평균 문턱 전압 및 메모리 셀 개수에 관한 정보인 셀 개수 정보를 계산하는 단계는,
상기 복수의 기준 전압 구간들에 포함된 메모리 셀들의 개수가 가장 큰 기준 전압 구간에 포함된 메모리 셀들의 개수를 상기 셀 개수 정보로 결정하는 메모리 컨트롤러의 동작 방법.
- 제 9 항에 있어서, 상기 최적 리드 전압을 획득하는 단계는,
상기 인접하는 문턱 전압 분포들에 대응하는 평균 문턱 전압들의 중간 값을 평균 리드 전압으로 결정하고, 상기 평균 리드 전압과 상기 셀 개수 정보를 기반으로 최적 리드 전압을 결정하는 메모리 컨트롤러 동작 방법.
- 제 13 항에 있어서, 최적 리드 전압을 획득하는 단계는,
아래의 수식에 따라 최적 리드 전압을 결정하는 메모리 컨트롤러 동작 방법.
여기서, Voptimal read는 최적 리드 전압이고, Vmean1은 서로 인접하는 문턱 전압 분포 중 낮은 문턱 전압 분포의 평균 문턱 전압이고, Vmean2는 서로 인접하는 문턱 전압 분포 중 높은 문턱 전압 분포의 평균 문턱 전압이고,은 문턱 전압 분포들의 분산이고, n1은 낮은 문턱 전압 분포에 대응하는 셀 개수 정보이고, n2는 높은 문턱 전압 분포에 대응하는 셀 개수 정보이다.
- 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 저장된 데이터를 리드하는 리드 동작을 수행하는 주변회로; 및
상기 리드 동작 시 상기 선택된 메모리 셀들과 연결된 선택 워드라인에 미리 결정된 디폴트 리드 전압을 인가하도록 상기 주변회로를 제어하는 제어로직을 포함하되,
상기 디폴트 리드 전압은,
상기 선택된 메모리 셀들에 대응하는 문턱전압 분포들 중 서로 인접하는 문턱전압 분포들의 평균 문턱 전압 및 셀 개수 정보를 기반으로 산출되는 반도체 메모리 장치.
- 제 15 항에 있어서, 상기 디폴트 리드 전압은,
상기 평균 문턱 전압들의 중간 값에 대응하는 평균 리드 전압에 상기 셀 개수 정보 비율을 기반으로 획득되는 오프셋을 더해서 계산되는 반도체 메모리 장치.
- 제 15 항에 있어서, 상기 디폴트 리드 전압은,
아래의 수식에 따라 계산되는 반도체 메모리 장치.
여기서, Voptimal read는 디폴트 리드 전압이고, Vmean1은 서로 인접하는 문턱 전압 분포 중 낮은 문턱 전압 분포의 평균 문턱 전압이고, Vmean2는 서로 인접하는 문턱 전압 분포 중 높은 문턱 전압 분포의 평균 문턱 전압이고,은 문턱 전압 분포들의 분산이고, n1은 낮은 문턱 전압 분포에 대응하는 셀 개수 정보이고, n2는 높은 문턱 전압 분포에 대응하는 셀 개수 정보이다.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190055265A KR20200130008A (ko) | 2019-05-10 | 2019-05-10 | 스토리지 장치 및 그 동작 방법 |
| US16/726,712 US10943664B2 (en) | 2019-05-10 | 2019-12-24 | Storage device and operating method thereof |
| CN201911391101.5A CN111916134B (zh) | 2019-05-10 | 2019-12-30 | 存储装置及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190055265A KR20200130008A (ko) | 2019-05-10 | 2019-05-10 | 스토리지 장치 및 그 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200130008A true KR20200130008A (ko) | 2020-11-18 |
Family
ID=73046494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190055265A KR20200130008A (ko) | 2019-05-10 | 2019-05-10 | 스토리지 장치 및 그 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10943664B2 (ko) |
| KR (1) | KR20200130008A (ko) |
| CN (1) | CN111916134B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112582012A (zh) * | 2020-12-23 | 2021-03-30 | 深圳大普微电子科技有限公司 | 获取最佳阈值电压的方法、装置及非易失性存储设备 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6887044B1 (ja) * | 2020-05-22 | 2021-06-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
| CN112614529B (zh) * | 2021-01-04 | 2021-09-24 | 长江存储科技有限责任公司 | 三维存储器及其控制方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8645793B2 (en) * | 2008-06-03 | 2014-02-04 | Marvell International Ltd. | Statistical tracking for flash memory |
| US7983078B2 (en) * | 2008-09-24 | 2011-07-19 | Sandisk Technologies Inc. | Data retention of last word line of non-volatile memory arrays |
| US8159881B2 (en) * | 2009-06-03 | 2012-04-17 | Marvell World Trade Ltd. | Reference voltage optimization for flash memory |
| KR20160102738A (ko) * | 2015-02-23 | 2016-08-31 | 에스케이하이닉스 주식회사 | 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 |
| KR20160150507A (ko) * | 2015-06-22 | 2016-12-30 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
| KR20170058066A (ko) | 2015-11-18 | 2017-05-26 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
| KR20170120741A (ko) * | 2016-04-21 | 2017-11-01 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
-
2019
- 2019-05-10 KR KR1020190055265A patent/KR20200130008A/ko not_active Application Discontinuation
- 2019-12-24 US US16/726,712 patent/US10943664B2/en active Active
- 2019-12-30 CN CN201911391101.5A patent/CN111916134B/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112582012A (zh) * | 2020-12-23 | 2021-03-30 | 深圳大普微电子科技有限公司 | 获取最佳阈值电压的方法、装置及非易失性存储设备 |
| CN112582012B (zh) * | 2020-12-23 | 2024-03-12 | 深圳大普微电子科技有限公司 | 获取最佳阈值电压的方法、装置及非易失性存储设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200357475A1 (en) | 2020-11-12 |
| CN111916134B (zh) | 2024-04-09 |
| CN111916134A (zh) | 2020-11-10 |
| US10943664B2 (en) | 2021-03-09 |
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