CN110069212B - 存储装置及存储装置的操作方法 - Google Patents

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Abstract

本发明涉及一种存储装置，该存储装置包括：存储器装置，包括多个平面；以及存储器控制器，当存储器装置处于忙碌状态时，将针对存储器装置的读取请求中针对不同平面的读取请求存储为在存储器装置的忙碌状态终止之后将由存储器装置处理的读取请求。

Description

存储装置及存储装置的操作方法
相关申请的交叉引用
本申请要求于2018年1月22日提交的、申请号为10-2018-0007754的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储装置及存储装置的操作方法。
背景技术
通常，存储装置是在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。存储装置的示例包括诸如将数据存储在磁盘中的硬盘驱动器(HDD)的装置，以及诸如将数据存储在半导体存储器，特别是非易失性存储器中的固态硬盘(SSD)或存储卡的装置。
非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
本公开的各个实施例涉及一种被配置为执行多平面读取操作的存储装置以及该存储装置的操作方法。
本公开的实施例提供一种存储装置，包括：存储器装置，包括多个平面；以及存储器控制器，被配置为当存储器装置处于忙碌状态时，将针对存储器装置的读取请求中针对不同平面的读取请求存储为在存储器装置的忙碌状态终止之后将由存储器装置处理的读取请求。
本公开的实施例提供一种存储器控制器，该存储器控制器被配置为控制包括多个平面的存储器装置，该存储器控制器包括：主机控制器，被配置为从外部主机接收针对存储器装置的读取请求；闪存转换层，被配置为当存储器装置处于忙碌状态时，将针对存储器装置的读取请求中针对不同平面的读取请求存储为在存储器装置的忙碌状态终止之后将由存储器装置处理的读取请求；以及闪存控制器，被配置为向存储器装置提供对应于从闪存转换层提供的读取请求的地址和读取命令。
本公开的实施例提供一种操作存储器控制器的方法，该存储器控制器被配置为控制包括多个平面的存储器装置，该方法包括：从主机接收针对存储器装置的读取请求；确定存储器装置是否处于忙碌状态；并且根据确定的结果对存储器装置执行多平面读取操作。
附图说明
图1是例示出根据本公开的实施例的存储装置的示图。
图2是例示出根据本公开的实施例的各自包括不同数量的平面的存储器装置的示图。
图3是例示出根据本公开的实施例的图1的存储器控制器的功能划分部件的示图。
图4是例示出根据本公开的实施例的图3的多平面读取控制器的示图。
图5是例示出根据本公开的实施例的多平面读取操作的示图。
图6是例示出根据本公开的实施例的存储器控制器的操作的流程图。
图7是例示出根据本公开的实施例的图1的存储器装置的配置的示图。
图8是例示出根据本公开的实施例的图7的存储器单元阵列的示图。
图9是例示出根据本公开的实施例的图8的存储器单元阵列的存储块的配置的示意性电路图。
图10是例示出根据本公开的实施例的图8的存储器单元阵列的存储块的配置的示意性电路图。
图11是例示出根据本公开的实施例的图8的存储器单元阵列的存储块的配置的示意性电路图。
图12是例示出根据本公开的实施例的图1的存储器控制器的示例的框图。
图13是例示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
图14是例示出应用根据本公开的实施例的存储装置的固态硬盘(SSD)系统的框图。
图15是例示出应用根据本公开的实施例的存储装置的用户系统的框图。
具体实施方式
现在将参照附图在下文中更全面地描述本发明的示例性实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达示例性实施例的范围。
在附图中，为了说明的清楚起见，尺寸可能被夸大。将可理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间仅有的元件，或也可存在一个或多个中间元件。
在下文中，将参照附图描述实施例。在本文中参照作为实施例(和中间结构)的示意图的截面图来描述实施例。这样，作为例如制造技术和/或公差的结果的图示的形状的变化是可预期的。因此，实施例不应被解释为限于本文所示的区域的特定形状，而是可以包括由例如制造产生的形状的偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于描述各种部件，但是它们不应该限制各种部件。这些术语仅用于区分部件与其它部件。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一种或组合。
此外，只要在句子中没有具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包含/包括”或“包含有/包括有”表示存在或添加一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中所使用的包括技术和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。在常用词典中定义的术语应被理解为具有与其在相关领域的上下文中所理解的含义一致的含义，并且除非在本说明书中另外明确地定义，否则不应解释为具有理想化或过于形式的意义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。
图1是例示出根据本公开的实施例的存储装置50的示图。
参照图1，存储装置50可以包括经由通信信道可操作地彼此联接的存储器装置100和存储器控制器200。
存储器装置100可以在其中存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括被配置为在其中存储数据的多个存储器单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。存储器装置100可以在存储器控制器200的控制下以顺序的或随机的顺序将数据存储到存储块。在各个实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。在各个实施例中，存储器装置100可以被实现为三维阵列结构。本发明不仅可以应用于其中电荷存储层由导电浮栅(FG)形成的闪速存储器，而且还可以被应用于其中电荷存储层由绝缘层形成的电荷捕获闪存(CTF)存储器。
存储器装置100可以被配置为从存储器控制器200接收命令和地址并且访问由地址选择的存储器单元阵列的区域。换言之，存储器装置100可以对由地址选择的存储器区域执行对应于命令的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作中的至少一个。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置100可以从由地址选择的区域擦除数据。
存储器控制器200可以响应于主机300的请求来控制存储器装置100的操作。存储器控制器200还可以在不接收主机300的请求的情况下控制存储器装置100的操作。
例如，存储器控制器200可以响应于从主机300接收的请求来控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、物理地址和数据提供给存储器装置100。在读取操作期间，存储器控制器200可以将读取命令和物理地址提供给存储器装置100。在擦除操作期间，存储器控制器200可以将擦除命令和物理地址提供给存储器装置100。物理地址可以对应于从主机300接收的逻辑地址。
在各个实施例中，存储器控制器200可以在没有从主机300接收的请求的情况下自主地生成编程命令、地址和数据，并且可以将编程命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行诸如磨损均衡或垃圾收集操作的后台操作。
存储器控制器200可以执行固件以用于控制存储器装置100。例如，在各个实施例中，存储器装置100可以是闪速存储器装置，并且存储器控制器200可以管理诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。例如，存储器控制器200可以将包括在从主机300接收的请求中的逻辑地址转换为对应于物理存储区域的物理地址。
在各个实施例中，存储器装置100可以包括多个平面。平面中的每一个可以包括多个存储块。可以根据多平面操作对不同平面的存储块并行地(即，同时)执行多个操作。多平面操作可以对不同平面同时执行各种处理操作。在各个实施例中，平面可以是在执行编程操作、读取操作或擦除操作时访问的存储器区域的单元。因此，在存储器装置100包括多个平面的多平面结构中，可以对设置在不同平面中的块或页面同时执行擦除操作、读取操作或编程操作。
如图1的实施例中所示，存储器控制器200可以包括多平面读取控制器210。多平面读取控制器210可以控制对包括在存储器装置100中的多个平面同时执行读取操作。例如，多平面读取控制器210可以向存储器装置100提供各自针对每个不同平面的多个读取请求以对存储器装置100执行多平面读取操作，并且可以因此控制存储器装置100，使得同时读取多个平面的操作是可能的。
在本公开的各个实施例中，多平面读取控制器210可以以交错(interleaving)方式执行多平面读取操作。更具体地，多平面读取控制器210可以将针对相同存储器装置100的不同平面的读取请求配对，并且控制存储器装置100以交错方式同时执行配对的读取请求。在各个实施例中，当存储器装置100处于忙碌状态时，多平面读取控制器210可以对从主机300接收的读取请求执行配对操作。
稍后将参照图3至图6更详细地描述根据本公开的实施例的多平面读取操作。
主机300可以使用诸如以下的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)通信方法、串行AT附件(SATA)通信方法、串列SCSI(SAS)通信方法、高速片间(HSIC)通信方法、小型计算机系统接口(SCSI)通信方法、外围组件互联(PCI)通信方法、PCI高速(PCIe)通信方法、非易失性存储器高速(NVMe)通信方法、通用闪存(UFS)通信方法、安全数字(SD)通信方法、多媒体卡(MMC)通信方法、嵌入式MMC(eMMC)通信方法、双列直插式存储器模块(DIMM)通信方法、寄存式DIMM(RDIMM)通信方法和低负载DIMM(LRDIMM)通信方法。
图2是例示出根据本公开的实施例的各自包括不同数量的平面的存储器装置的示图。
参照图2，存储器装置A是包括一个平面PLANE0的单平面存储器装置。存储器装置B和C是分别包括两个平面PLANE0和PLANE1以及四个平面PLANE0、PLANE1、PLANE2和PLANE3的多平面存储器装置。
平面中的每一个可以包括多个存储块。为了并行地处理对存储块的操作，多平面存储器装置可以执行同时处理对多个平面的操作的多平面操作。在各个实施例中，平面可以是在执行编程操作、读取操作或擦除操作时访问的存储器区域的单元。因此，多平面存储器装置中的每一个可以同时对设置在不同平面中的块或页面执行擦除操作、读取操作或编程操作。
在各个实施例中，多平面存储器装置可以包括用于多平面存储器装置的各个平面中的每一个的一个或多个专用外围电路以同时访问平面。
在各个其它实施例中，多平面存储器装置可以包括能够同时访问多平面存储器装置的各个平面的单个外围电路，并且还包括对应于各个平面的单独的专用存储空间。
为了通过多平面存储器装置执行多平面操作，在每个操作期间待访问的平面的地址必须彼此不同。换言之，因为多平面操作是对不同平面并行地执行操作的操作，所以多平面操作无法对相同平面执行操作。
图3是例示出根据本公开的实施例的图1的存储器控制器200的功能划分部件的示图。
参照图3，存储器控制器200可以包括闪存转换层(FTL)201、主机控制器202和闪存控制器203。FTL 201可以是固件。换言之，FTL 201可以是被配置为执行用于控制主机300和闪速存储器装置100之间的通信(参照图1)的全部操作的固件。
在各个实施例中，FTL 201可以将包括在从主机300接收的请求中的逻辑地址转换为物理地址。在各个实施例中，物理地址可以是指示包括在闪速存储器装置100中的特定存储器区域的地址。
在各个实施例中，FTL 201可以控制用于磨损均衡的操作。例如，FTL 201可以管理包括在闪速存储器装置100中的存储块的磨损水平。闪速存储器装置100的存储器单元可以通过对存储块的重复的编程操作和擦除操作而老化。老化的存储器单元，即磨坏的存储器单元，可能导致缺陷(例如，物理缺陷)。因此，FTL 201可以管理存储块，使得块的各个擦除-写入循环计数在各个存储块上是均衡的，以防止闪速存储器装置100的特定存储块比其它存储块更早地被磨坏。
在各个实施例中，FTL 201可以控制用于垃圾收集的操作。垃圾收集可以是将包括在多个存储块的每一个中的有效数据收集到具有相同地址的存储块中以保证可用的空闲块的后台操作。
主机控制器202可以与主机300通信。在各个实施例中，主机控制器202可以使用诸如以下的各种通信方法中的至少一种与主机300通信：通用串行总线(USB)通信方法、串行AT附件(SATA)通信方法、串列SCSI(SAS)通信方法、高速片间(HSIC)通信方法、小型计算机系统接口(SCSI)通信方法、外围组件互联(PCI)通信方法、PCI高速(PCIe)通信方法、非易失性存储器高速(NVMe)通信方法、通用闪存(UFS)通信方法、安全数字(SD)通信方法、多媒体卡(MMC)通信方法、嵌入式MMC(eMMC)通信方法、双列直插式存储器模块(DIMM)通信方法、寄存式DIMM(RDIMM)通信方法和低负载DIMM(LRDIMM)通信方法。
主机控制器202可以向FTL 201提供从主机300接收的读取请求。
主机控制器202可以向主机300提供响应于从主机300接收的读取请求而执行的操作的结果。
闪存控制器203可以与闪速存储器装置100通信。在各个实施例中，闪存控制器203可以通过NAND闪存或NOR闪存的任何一个通信接口与闪速存储器装置100通信。闪存控制器203可以向闪速存储器装置100提供对应于从FTL 201接收的读取请求的读取命令。闪存控制器203可以接收闪速存储器装置100响应于读取命令执行的操作的结果。
在本公开的各个实施例中，FTL 201可以包括多平面读取控制器210。
多平面读取控制器210可以控制对包括多个平面的闪速存储器装置100的读取操作。例如，多平面读取控制器210可以将被输入用于闪速存储器装置100的多个读取请求中可以由多平面操作服务的请求配对。
在各个实施例中，多平面读取控制器210可以根据从闪存控制器203提供的关于闪速存储器装置100的情况的信息来确定是否执行配对操作。例如，当闪速存储器装置100处于空闲状态时，多平面读取控制器210可以向存储器控制器200提供具有最高优先级的读取请求，而不执行配对操作。当闪速存储器装置100处于忙碌状态时，多平面读取控制器210可以将被输入用于闪速存储器装置100的多个读取请求中可以由多平面操作服务的请求配对。多平面读取控制器210可以向闪存控制器203提供配对的请求。
图4是例示出根据本公开的实施例的图3的多平面读取控制器210的示例的示图。
参照图4，多平面读取控制器400可以包括请求队列410、交错操作控制单元420和描述符队列430。
请求队列410可以根据输入序列存储从主机300接收的读取请求。请求队列410可以由参照图3描述的FTL 201控制。例如，FTL201可以将包括在从主机300输入的读取请求中的逻辑地址转换为物理地址，并将转换的物理地址输入到请求队列410。物理地址可以包括平面地址。
交错操作控制单元420可以根据闪速存储器装置状态NAND STATUS来搜索包括在请求队列410中的读取请求。交错操作控制单元420可以将包括在请求队列410中的读取请求中针对相同闪速存储器装置100的不同平面地址的读取请求配对在多平面读取请求中。
交错操作控制单元420可以将配对的读取请求存储到描述符队列430。描述符队列430可以被提供给参照图3描述的闪存控制器203。
闪存控制器203可以顺序地处理从多平面读取控制器400接收的包括在描述符队列430中的读取请求。
在各个实施例中，仅当闪速存储器装置状态NAND STATUS处于忙碌状态时，交错操作控制单元420可以搜索包括在请求队列410中的读取请求，并且将针对相同闪速存储器装置100的不同平面的读取请求配对在多平面读取请求中以在忙碌状态终止之后同时处理。
在各个实施例中，当闪速存储器装置状态NAND STATUS处于空闲状态时，交错操作控制单元420可以不将包括在请求队列410中的读取请求配对。相反，当闪速存储器装置状态NAND STATUS处于空闲状态时，交错操作控制单元420可以根据也可被存储在请求队列中的、请求队列410中的读取请求的优先级状态将请求队列410中的读取请求顺序地存储到描述符队列430中。例如，交错操作控制单元420可以将包括在请求队列410中的读取请求中具有最高优先级的读取请求存储到描述符队列430。交错操作控制单元420还可以根据降序的优先级顺序将剩余的读取请求存储到描述符队列430中。
在本公开的各个实施例中，在服务存储在描述符队列430中的读取请求的同时，闪存控制器203可以在存储在请求队列410中的读取请求中搜索待通过多平面读取操作执行的读取请求，并且将搜索到的读取请求配对。以该方式，关于多平面读取操作的操作效率可以进一步提高。
图5是例示出根据本公开的实施例的多平面读取操作的示图。
参照图5，在时段t0至t1期间输入到请求队列410的读取请求可以包括第一请求至第六请求。第一请求、第二请求和第五请求中的每一个的平面地址是平面0，第三请求的平面地址是平面1，第四请求的平面地址是平面3，并且第六请求的平面地址是平面2。
作为示例，图5示出存储器控制器200对例如存储器装置100的单个存储器装置执行多平面读取操作的情况。此外，假设存储器装置100包括四个平面，即，平面0至平面3。
进一步假设，在时间t0，存储器装置100可以处于空闲状态。因此，存储器控制器可以在不执行请求队列搜索和配对操作的情况下将对应于输入的第一请求的读取请求输入到描述符队列430。在时段t1至t2期间，存储器装置100可以服务输入到描述符队列430的第一请求。在变型中，存储器控制器可以不是将输入到请求队列中的第一读取请求传递到描述符队列430中，而是将输入到请求队列410中的读取请求中的最高优先级读取请求传递到描述符队列430中。
因此，在时段t1至t2期间，由于存储器装置100正在执行先前输入的第一请求(或最高优先级请求)，因此存储器装置100可能处于忙碌状态。当存储器装置处于忙碌状态的同时，存储器控制器200可以基于读取请求的平面地址在请求队列410中搜索读取请求并且将读取请求配对在多平面读取请求中。更具体地，当存储器装置处于忙碌状态的同时，存储器控制器200可以在请求队列410中搜索读取请求并且将具有不同平面地址的读取请求分组在多平面读取请求中。在所示的示例中，在时段t1至t2期间包括在请求队列中的读取请求中，第二请求是针对平面0的读取请求，第三请求是针对平面1的读取请求，第四请求是针对平面3的读取请求，第五请求是针对平面0的读取请求，并且第六请求是针对平面2的读取请求。因此，涉及不同平面地址的第二请求、第三请求、第四请求和第六请求可以被分组为单个多平面读取请求。然后，存储器控制器200可以将包括第二请求、第三请求、第四请求和第六请求的多平面读取请求输入到描述符队列450。然后，存储器装置100可以通过多平面读取操作执行(或“服务”)作为多平面读取请求被输入到描述符队列430中的第二请求、第三请求、第四请求和第六请求。
在时段t2至t3期间，由于存储器装置100正在通过多平面读取操作执行第二请求、第三请求、第四请求和第六请求，因此存储器装置100可能处于忙碌状态。因此，存储器控制器200可以在请求队列中搜索读取请求并且将具有不同平面地址的读取请求配对在多平面读取请求中。在所示的示例中，由于在时段t2至t3期间请求队列中仅包括第五读取请求，因此不执行配对。当针对不同平面地址的附加读取请求被输入到请求队列410时，存储器控制器200可以将针对不同平面地址的读取请求配对在多平面读取请求中。
在对应于第二请求、第三请求、第四请求和第六请求的读取操作已经完成并且对应的数据已经输出之后，存储器装置100可以再次进入空闲状态。当存储器装置100返回空闲状态时，存储器控制器200可以随后将包括在请求队列410中的第五请求输入到描述符队列430，而不执行请求队列搜索和配对操作。因此，在时段t3至t4期间，存储器装置100可以执行输入到描述符队列430的第五请求，并且存储器装置100可以在时间点t3进入忙碌状态。
图6是例示出根据本公开的实施例的存储器控制器200的操作的流程图。
参照图6，在步骤601处，存储器控制器200可以从主机300接收读取请求。详细地，存储器控制器200可以将包括在读取请求中的逻辑地址转换为物理地址，并且将转换的物理地址输入到请求队列410。物理地址可以包括平面地址。
在步骤603处，存储器控制器200可以确定存储器装置100是否处于空闲状态。
空闲状态可以是存储器装置100未正在执行操作的状态。可选地，空闲状态可以是存储器装置100对包括在其中的存储器区域执行访问操作但不执行与存储器控制器200的通信的状态。作为确定的结果，如果存储器装置100处于空闲状态，则进程进行到步骤605。如果存储器装置100不处于空闲状态，则进程进行到步骤607。
在步骤605处，存储器控制器200可以处理具有最高优先级的读取请求。详细地，存储器控制器200可以将已经被输入到请求队列410中的读取请求中具有最高优先级的读取请求输入到描述符队列430，并且向闪存控制器203提供描述符队列430。闪存控制器203可以根据提供的描述符队列430顺序地处理读取请求。闪存控制器203可以向存储器装置100提供读取命令和地址以执行读取请求。在各个实施例中，存储器控制器200可以以读取请求已经被输入到请求队列410的序列将读取请求输入到描述符队列430。
在步骤607处，存储器控制器200可以在请求队列中搜索读取请求，并且将读取请求配对在多平面读取请求中，其中可以通过多平面读取操作来服务多平面读取请求。例如，存储器控制器200可以将具有不同平面地址的读取请求配对在多平面读取请求中。
在步骤609处，存储器控制器200可以通过多平面读取操作同时处理多平面读取请求中的配对的读取请求。
图7是例示出根据实施例的图1的存储器装置100的配置的示图。
参照图7，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取/写入电路123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在各个实施例中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元中联接到相同字线的存储器单元被定义为一个页面。换言之，存储器单元阵列110由多个页面形成。在各个实施例中，包括在存储器单元阵列110中的存储块BLK1至BLKz中的每一个可以包括多个虚设单元。此处，一个或多个虚设单元可以串联地联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的存储器单元中的每一个可以由能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)形成。
外围电路120可以包括地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和共源线。在各个实施例中，字线可以包括正常字线和虚设字线。在各个实施例中，行线RL可以进一步包括管选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以解码接收的地址ADDR中的块地址。地址解码器121根据解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可以解码接收的地址ADDR中的行地址。地址解码器121可以根据解码的行地址通过将从电压发生器122供给的电压施加到所选择的存储块的至少一个字线WL来选择所选择的存储块的至少一个字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到选择的字线并且将电平低于编程电压的电平的通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到选择的字线并且将高于验证电压的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到选择的字线并且将高于读取电压的通过电压施加到未选择的字线。
在各个实施例中，可以基于存储块来执行存储器装置100的擦除操作。在擦除操作期间，待被输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以解码块地址并且根据解码的块地址选择对应的一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到选择的存储块的字线。
在各个实施例中，地址解码器121可以解码传输的地址ADDR中的列地址。解码的列地址DCA可以被传输到读取/写入电路123。在各个实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压发生器122可以使用供给到存储器装置100的外部电源电压来生成多个电压。电压发生器122可以在控制逻辑130的控制下操作。
在各个实施例中，电压发生器122可以通过调节外部供给电压来生成内部供给电压。从电压发生器122生成的内部供给电压可以被用作存储器装置100的操作电压。
在各个实施例中，电压发生器122可以使用外部供给电压或内部供给电压来生成多个电压。电压发生器122可以生成存储器装置100中所需的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
例如，电压发生器122可以包括用于接收内部供给电压的多个泵浦电容器(pumping capacitor)，并且可以在控制逻辑130的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
生成的电压可以通过地址解码器121被供给到存储器单元阵列110。
读取/写入电路123可以包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm可以在控制逻辑130的控制下操作。
第一页面缓冲器PB1至第m页面缓冲器PBm可以执行与数据输入/输出电路124的数据通信。在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过数据输入/输出电路124和数据线DL来接收待被存储的数据。
在编程操作期间，当编程脉冲被施加到选择的字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据传输到选择的存储器单元。基于传输的数据来编程选择的页面中的存储器单元。联接到施加编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加编程禁止电压(例如，供给电压)的位线的存储器单元的阈值电压可以被保留。在编程验证操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm从选择的存储器单元读取页面数据。
在读取操作期间，读取/写入电路123可以通过位线BL从选择的页面中的存储器单元读取数据，并且将读取数据输出到数据输入/输出电路124。
在擦除操作期间，读取/写入电路123可以浮置位线BL。在各个实施例中，读取/写入电路123可以包括行选择电路。
数据输入/输出电路124通过数据线DL连接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124可以在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从包括在读取/写入电路123中的第一页面缓冲器PB1至第m页面缓冲器PBm接收的数据输出到外部控制器。
控制逻辑130可以联接到地址解码器121、电压发生器122、读取/写入电路123和数据输入/输出电路124。控制逻辑130可以控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置传输的命令CMD而操作。
在各个实施例中，图7的存储器装置100可以是任意一个包括在参照图2描述的存储器装置(存储器装置A至C)中的平面。在各个实施例中，图7的存储器单元阵列110和读取/写入电路123可以形成单个平面。
图8是例示出根据本公开的实施例的图7的存储器单元阵列的示例的示图。
参照图8，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元被布置在+X方向、+Y方向和+Z方向上。将参照图4和图5更详细地描述每个存储块的结构。
图9是例示出根据本公开的实施例的图8的存储块(BLK1)至(BLKz)中的任何一个(BLKa)的电路图。
参照图9，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在各个实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为‘U’形。在存储块BLKa中，m个单元串可以被布置在行方向(即，+X方向)上。在图9中，两个单元串被示出为被布置在列方向(即，+Y方向)上。然而，该图示是为了便于说明而作出的，并且将理解的是，三个或更多个单元串可以被布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。在各个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在各个实施例中，用于提供沟道层的柱(pillar)可以被设置在每个单元串中。在各个实施例中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可以被设置在每个单元串中。
每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCp之间。
在各个实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图9中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在各个实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同地联接到单个源极选择线。
在每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp被连续地布置在与+Z方向相反的方向上并且串联地联接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn被连续地布置在+Z方向上并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极联接到管线PL。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串可以联接到在列方向上延伸的位线。在图9中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
在行方向上布置的单元串中联接到相同字线的存储器单元形成单个页面。例如，第一行中的单元串CS11至CS1m中联接到第一字线WL1的存储器单元形成单个页面。第二行中的单元串CS21到CS2m中联接到第一字线WL1的存储器单元形成另一单个页面。可以通过选择漏极选择线DSL1和DSL2中的任何一个来选择布置在单个行方向上的单元串。可以通过选择字线WL1至WLn中的任何一个而从选择的单元串中选择一个页面。
在各个实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以联接到各个偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以联接到各个奇数位线。
在各个实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个或多个可以用作虚设存储器单元。例如，可以提供至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以提供至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚设存储器单元的数量增加时，存储块BLKa的操作可靠性可以增加，同时存储块BLKa的大小可以增加。当虚设存储器单元的数量减少时，存储块BLKa的大小可以减小，但是存储块BLKa的操作可靠性可以减小。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对虚设存储器单元中的所有或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，虚设存储器单元可以通过控制待被施加到联接到各个虚设存储器单元的虚设字线的电压而具有所需的阈值电压。
图10是例示出根据本公开的实施例的图8的存储块BLK1至BLKz中的任何一个存储块BLKb的电路图。
参照图10，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在设置在存储块BLKb下部的衬底(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在共源线CSL与存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管联接到相同的源极选择线。在第一行中布置的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。在第二行中布置的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在各个实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同地联接到单个源极选择线。
在每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图10的存储块BLKb可以具有与图9的存储块BLKa的电路类似的等效电路。
在各个实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的偶数单元串可以联接到各个偶数位线，并且在行方向上布置的单元串CS11'至CS1m'或CS21'至CS2m'中的奇数单元串可以联接到各个奇数位线。
在各个实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个或多个可以用作虚设存储器单元。例如，可以提供至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以提供至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当虚设存储器单元的数量增加时，存储块BLKb的操作可靠性可以增加，同时存储块BLKb的大小可以增加。当虚设存储器单元的数量减少时，存储块BLKb的大小可以减小，但是存储块BLKb的操作可靠性可以减小。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对虚设存储器单元中的所有或一些执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，虚设存储器单元可以通过控制待被施加到联接到各个虚设存储器单元的虚设字线的电压而具有所需的阈值电压。
图11是例示出根据本公开的实施例的包括在图7的存储器单元阵列110中的存储块BLK1至BLKz中的任何一个存储块BLKc的电路图。
参照图11，存储块BLKc可以包括多个串SR。多个串SR可以分别联接到多个位线BL1到BLn。每个串SR可以包括源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST。
每个串SR的源极选择晶体管SST可以联接在存储器单元MC与共源线CSL之间。串SR的源极选择晶体管SST可以共同联接到共源线CSL。
每个串SR的漏极选择晶体管DST可以联接在存储器单元MC和对应的位线BL之间。串SR的漏极选择晶体管DST可以分别联接到位线BL1至BLn。
在每个串SR中，多个存储器单元MC可以被设置在源极选择晶体管SST和漏极选择晶体管DST之间。在每个串SR中，存储器单元MC可以彼此串联联接。
在串SR中，设置在自共源线CSL相同顺序的存储器单元MC可以共同联接到单个字线。串SR中的存储器单元MC可以联接到多个字线WL1至WLm。
在存储块BLKc中，可以基于存储块执行擦除操作。当基于存储块执行擦除操作时，可以响应于擦除请求同时擦除存储块BLKc的所有存储器单元。
图12是例示出根据本公开的实施例的图1的存储器控制器200的示例的框图。
存储器控制器1000联接到主机300和存储器装置100。响应于从主机300接收的请求，存储器控制器1000可以访问存储器装置100。例如，存储器控制器1000可以控制存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以在存储器装置100和主机300之间提供接口。存储器控制器1000可以驱动用于控制存储器装置100的固件。
参照图12，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以提供存储器控制器1000的部件之间的信道。
处理器1010可以控制存储器控制器1000的全部操作并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且可以通过存储器接口1060与存储器装置100通信。另外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓冲存储器或缓冲存储器来控制存储装置50的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以接收LBA并且使用映射表将LBA转换成PBA。可以基于映射的单元以各种方式改变使用FTL的地址映射方法。代表性的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器1010可以随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。随机化数据可以被提供给存储器装置100作为待存储的数据，并且可以被编程到存储器单元阵列。
在读取操作期间，处理器1010可以对从存储器装置100接收的数据去随机化。例如，处理器1010可以使用去随机化种子来对从存储器装置100接收的数据去随机化。去随机化数据可以被输出到主机。
在各个实施例中，处理器1010可以驱动软件或固件以执行随机化操作或去随机化操作。
在各个实施例中，处理器1010可以执行参照图1、图3和图4描述的多平面读取控制器210或400的操作。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可以存储待由处理器1010执行的代码和命令。存储器缓冲器1020可以存储待由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060被写入到存储器装置100的数据来执行ECC编码操作。ECC编码的数据可以通过存储器接口1060被传输到存储器装置100。ECC电路1030可以对通过存储器接口1060从存储器装置100接收的数据执行ECC解码操作。例如，ECC电路1030可以被包括在存储器接口1060中作为存储器接口1060的部件。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如以下的各种通信方式中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互联(PCI)、PCI高速(PCIe)、非易失性存储器高速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。在各个实施例中，主机接口1040可以被包括在参照图3描述的主机控制器202中。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置100通信。存储器接口1060可以通过信道与存储器装置100通信命令、地址和数据。在各个实施例中，存储器接口1060可以被包括在参照图3描述的闪存控制器203中。
例如，存储器控制器1000可以既不包括存储器缓冲器1020也不包括缓冲器控制电路1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000中的非易失性存储器装置(例如，只读存储器)加载代码。可选地，处理器1010可以通过存储器接口1060从存储器装置100加载代码。
例如，存储器控制器1000的总线1070可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1000中传输数据。控制总线可以在存储器控制器1000中传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且可以既不彼此干扰也不彼此影响。数据总线可以联接到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图13是例示出应用根据本公开的实施例的存储装置的存储卡系统2000的框图。
参照图13，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以在存储器装置2200和主机之间提供接口。存储器控制器2100可以驱动用于控制存储器装置2200的固件。存储器控制器2100可以以与参照图1描述的存储器控制器200的方式相同的方式来实现。
在各个实施例中，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和ECC电路的部件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定通信协议与外部装置(例如，主机)通信。在各个实施例中，存储器控制器2100可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、外围组件互联(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议、火线协议、通用闪存(UFS)协议、Wi-Fi协议、蓝牙协议和非易失性存储器高速(NVMe)协议。在各个实施例中，连接器2300可以由上述各种通信协议中的至少一种来限定。
在各个实施例中，存储器装置2200可以被实施为诸如以下的各种非易失性存储器装置中的任意一种：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)。
在各个实施例中，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成存储卡。例如，存储器控制器2100和存储器装置2200可以被集成到单个半导体装置中以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存(UFS)。
在各个实施例中，存储器装置2200可以以与参照图1和图7至图11描述的存储器装置100的方式相同的方式操作。
图14是例示出应用根据本公开的实施例的存储装置的固态硬盘(SSD)系统3000的框图。
参照图14，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电力连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。
在各个实施例中，SSD控制器3210可以执行以上参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在各个实施例中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是由诸如以下的各种接口中的至少一种限定的信号：通用串行总线(USB)接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、外围组件互联(PCI)接口、PCI高速(PCI-E)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机小型接口(SCSI)接口、增强型小型磁盘接口(ESDI)接口、电子集成驱动器(IDE)接口、火线接口、通用闪存(UFS)接口、Wi-Fi接口、蓝牙接口和非易失性存储器高速(NVMe)接口。
辅助电源3230可以通过电力连接器3002联接到主机3100。辅助电源3230可以由主机3100供给电力PWR并且可以被充电。当来自主机3100的电力供给执行得不平稳时，辅助电源3230可以供给SSD3200的电力。在各个实施例中，辅助电源3230可以被定位在SSD3200内部或者被定位在SSD 3200外部。例如，辅助电源3230可以被设置在主板中并且可以将辅助电力供给到SSD 3200。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
在各个实施例中，闪速存储器3221至322n可以以与参照图1和图7至图11描述的存储器装置100的方式相同的方式操作。
图15是例示出应用根据本公开的实施例的存储装置的用户系统4000的框图。
参照图15，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行包括在用户系统4000中的部件、操作系统(OS)或用户程序。在各个实施例中，应用处理器4100可以包括用于控制包括在用户系统4000中的部件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在各个实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)来封装并且可以随后被设置为单个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在各个实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储在存储模块4400中的数据传输到应用处理器4100。在各个实施例中，存储模块4400可以被实施为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器的非易失性半导体存储器装置。在各个实施例中，存储模块4400可以被设置为诸如用户系统4000的存储卡或外部驱动器的可移除存储介质(即，可移除驱动器)。
在各个实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以以与以上参照图1至图5描述的存储器装置100的方式相同的方式操作。存储模块4400可以以与以上参照图1描述的存储装置50的方式相同的方式操作。
用户接口4500可以包括将数据或指令输入到应用处理器4100或将数据输出到外部装置的接口。在各个实施例中，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄影机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500可以进一步包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
本公开的各个实施例提供一种被配置为以改进的方式执行多平面读取操作的存储装置以及存储装置的操作方法。
虽然为了说明的目的已经公开本公开的示例性实施例，但是本领域技术人员将理解，各种变型、添加和替换是可能的。因此，本公开的范围由所附权利要求和权利要求的等同物限定，而不是由前面的描述限定。
在以上讨论的实施例中，在不脱离本发明的范围的情况下，可以省略一些描述的步骤。另外，可能并不总是以描述的顺序执行每个实施例中的步骤。此外，在本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，各种变型是可能的。
已经参照附图描述本公开的实施例，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制本公开的主题。应当理解的是，本文所述的基本发明构思的许多变化和变型将仍然落入如所附权利要求及其等同物所限定的本公开的精神和范围内。

Claims (15)

1.一种存储装置，包括：
存储器装置，包括多个平面；以及
存储器控制器，包括描述符队列，
其中所述存储器控制器：
在所述存储器装置处于忙碌状态时，将针对所述存储器装置的所述多个平面的读取请求中针对不同平面的读取请求配对并且将所配对的读取请求存储在所述描述符队列中，以及
在所述存储器装置的忙碌状态终止之后，控制所述存储器装置执行与存储在所述描述符队列中的所配对的读取请求相对应的读取操作。
2.根据权利要求1所述的存储装置，其中所述存储器控制器包括：
请求队列，顺序地存储针对存储器装置的至少一个或多个读取请求；
所述描述符队列，存储所述请求队列中存储的所述至少一个或多个读取请求中待由所述存储器装置执行的读取请求；以及
交错操作控制单元，在所述存储器装置处于忙碌状态时将针对所述不同平面的所述读取请求配对，并且将所配对的读取请求存储在所述描述符队列中。
3.根据权利要求2所述的存储装置，其中当所述存储器装置处于空闲状态时，所述交错操作控制单元将所述请求队列中存储的所述至少一个或多个读取请求中具有最高优先级的读取请求存储到所述描述符队列。
4.根据权利要求2所述的存储装置，其中当所述存储器装置处于空闲状态时，所述交错操作控制单元按照所述至少一个或多个读取请求已经被存储在所述请求队列中的序列，将所述请求队列中存储的所述至少一个或多个读取请求存储到所述描述符队列。
5.根据权利要求2所述的存储装置，其中所述存储器控制器进一步包括闪存控制器，所述闪存控制器向所述存储器装置提供对应于存储在所述描述符队列中的所配对的读取请求的地址和读取命令。
6.根据权利要求5所述的存储装置，其中所述闪存控制器向所述存储器装置提供多平面读取命令和地址，使得所配对的读取请求被同时执行。
7.根据权利要求6所述的存储装置，其中所述存储器装置以交错方式执行对应于所配对的读取请求的所述读取操作。
8.一种存储器控制器，所述存储器控制器控制包括多个平面的存储器装置，所述存储器控制器包括：
主机控制器，从外部主机接收针对所述存储器装置的读取请求；
闪存转换层，在所述存储器装置处于忙碌状态时，将针对所述存储器装置的读取请求中针对不同平面的读取请求配对；以及；以及
闪存控制器，在所述存储器装置的忙碌状态终止之后向所述存储器装置提供对应于从所述闪存转换层提供的所配对的读取请求的地址和读取命令，
其中所述闪存转换层包括：
请求队列，顺序地存储针对所述存储器装置的读取请求；
描述符队列，存储所述请求队列中存储的所述读取请求中待由所述存储器装置执行的读取请求；以及
交错操作控制单元，在所述存储器装置处于忙碌状态时将读取请求中针对所述不同平面的所述读取请求配对，并且将所配对的读取请求输入到所述描述符队列。
9.根据权利要求8所述的存储器控制器，其中当所述存储器装置处于空闲状态时，所述交错操作控制单元将所述请求队列中存储的读取请求中具有最高优先级的读取请求存储到所述描述符队列。
10.根据权利要求8所述的存储器控制器，其中当所述存储器装置处于空闲状态时，所述交错操作控制单元按照所述请求队列中存储的读取请求已经被存储到所述请求队列的序列，将所述请求队列中存储的读取请求存储到所述描述符队列。
11.根据权利要求8所述的存储器控制器，其中所述闪存控制器向所述存储器装置提供多平面读取命令和地址，使得所配对的读取请求被同时执行。
12.根据权利要求9所述的存储器控制器，其中所述闪存控制器向所述存储器装置提供对应于存储在所述闪存转换层中的读取请求的地址和读取命令。
13.一种操作存储器控制器的方法，所述存储器控制器控制包括多个平面的存储器装置，所述方法包括：
从主机接收针对所述存储器装置的所述多个平面的读取请求；
确定所述存储器装置是否处于忙碌状态；
在所述存储器装置处于忙碌状态时，将所述读取请求中针对不同平面的读取请求配对并且将所配对的读取请求存储到描述符队列；以及
在所述存储器装置的忙碌状态终止之后，对与存储在所述描述符队列中的所配对的读取请求相对应的所述存储器装置的所述不同平面执行多平面读取操作。
14.根据权利要求13所述的方法，其中所述执行包括：
在所述存储器装置的忙碌状态终止之后，处理存储在所述描述符队列中的所配对的读取请求。
15.根据权利要求14所述的方法，其中所述执行包括：
当所述存储器装置未处于忙碌状态时，按照从所述主机已经输入所述读取请求的序列，将所述读取请求存储到所述描述符队列以由所述存储器装置处理；以及
处理存储在所述描述符队列中的读取请求。
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