CN105590648A - 存储器读取方法以及数字存储器装置 - Google Patents

Abstract

本发明提供一种存储器读取方法以及数字存储器装置，该方法包括接收页面数据读取指令，以选定数字存储器装置的页面；回应接收页面数据读取指令，设定第一状态位及第二状态位为忙碌状态，自选定的页面载入数据至数字存储器装置的页面缓冲器，页面缓冲器至少分割为第一部份以及第二部份，对页面缓冲器的第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；当完成第一错误更正程序时，重置第一状态位为不忙碌状态；回应接收页面数据读取指令，对页面缓冲器的第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据；当完成第二错误更正程序时，重置第二状态位为不忙碌状态。本发明可以提高存储器装置的读取效能。

Description

存储器读取方法以及数字存储器装置

技术领域

本发明是有关于数字存储器装置及其操作，特别是有关于具有增强效能的缓冲读取能力的NAND快闪式存储器及其操作。

背景技术

NAND快闪式存储器(NANDflashmemory)为目前流行的数据存储设备，单层式(singlelevelcell,SLC)NAND快闪式存储器在容量为512Mb及其以上的成本对密度的优势，最主要在于使用单层式NAND快闪式技术所造成的较小的存储器单元尺寸。

NAND快闪式存储器在数据存储之外的其他应用上也变得越来越流行，包括编码映射(codeshadowing)。尽管普遍使用的单层式NAND快闪式存储器具有架构，效能以及损坏区域限制使其难以支援适合串列异或门快闪式存储器的高速编码映射的应用，各种技术已被开发出来使得NAND快闪式存储器能够适合这些应用。此外，NAND快闪式存储器已经开发出具有串列接口相容性以及与串列异或门快闪式存储器的指令高度相容性。不幸的是，一些指令在NAND快闪式存储器架构上，执行速度相当慢。

发明内容

本发明提供一种存储器读取方法及数字存储装置，以增强存储器的读取效能。

本发明的一实施例为一种存储器读取方法，适用于操作一数字存储器装置读取存储于上述数字存储器装置的一页面的一数据而传送至一数据汇流排，包括：接收一页面数据读取指令，该页面数据读取指令指定上述数字存储器装置的上述页面；回应接收上述页面数据读取指令的步骤，设定一第一状态位以及一第二状态位为一忙碌状态；回应接收上述页面数据读取指令的步骤，自指定的上述页面载入上述数据至上述数字存储器装置的一页面缓冲器，上述页面缓冲器至少分割为一第一部份以及一第二部份；回应接收上述页面数据读取指令的步骤，对上述页面缓冲器的上述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；当完成上述第一错误更正程序时，则重置上述第一状态位为一不忙碌状态；对上述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据；以及当完成上述第二错误更正程序时，则重置上述第二状态位为上述不忙碌状态。

本发明的另一实施例为一种存储器读取方法，适用于操作一数字存储器装置读取存储于上述数字存储器装置的一页面的一数据，包括：接收一页面数据读取指令，上述页面数据读取指令选定上述数字存储器装置的上述页面；自选定的上述页面的上述数据载入至上述数字存储器装置的一页面缓冲器，上述页面缓冲器至少被分割为一第一部份以及一第二部份；回应接收上述页面数据读取指令，对上述页面缓冲器的上述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；接收一缓冲器读取指令；回应接收上述缓冲器读取指令，自上述页面缓冲器的上述第一部份输出上述第一错误更正数据至一数据汇流排；以及与上述输出上述第一错误更正数据的步骤相重叠的时间，对上述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据。

本发明的另一实施例为数字存储器装置，包括：一与非门快闪式存储器阵列；一行解码器，耦接至上述与非门快闪式存储器阵列；一数据暂存器，耦接至上述与非门快闪式存储器阵列；一快取暂存器，耦接至上述数据暂存器；一错误更正电路，耦接至上述快取暂存器；一列解码器，耦接至上述快取暂存器；以及一控制电路，耦接至上述行解码器、上述列解码器、上述数据暂存器、上述快取暂存器以及上述错误更正电路，其中上述控制电路包括多个逻辑元件以及多个暂存器元件，用以执行以下功能：接收一页面数据读取指令，上述页面数据读取指令指定上述数字存储器装置的一页面；回应接收上述页面数据读取指令的功能，自指定的上述页面的数据载入至上述数字存储器装置的一页面缓冲器，上述页面缓冲器至少分割为一第一部份以及一第二部份；回应接收上述页面数据读取指令的功能，对上述页面缓冲器的上述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；接收一缓冲读取指令；回应接收上述缓冲读取指令的功能，自上述页面缓冲器的上述第一部份输出上述第一错误更正数据至一数据汇流排；以及在与上述输出上述第一错误更正数据的功能相重叠的时间，对上述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据。

本发明的另一实施例为数字存储器装置，包括：一与非门快闪式存储器阵列；一行解码器，耦接至上述与非门快闪式存储器阵列；一数据暂存器，耦接至上述与非门快闪式存储器阵列；一快取暂存器，耦接至上述数据暂存器；一错误更正电路，耦接至上述快取暂存器；一列解码器，耦接至上述快取暂存器；一分区忙碌位；以及一控制电路，耦接至上述行解码器、上述列解码器、上述数据暂存器、上述快取暂存器、上述错误更正电路以及上述分区忙碌位，其中上述控制电路包括多个逻辑元件以及多个暂存器元件，用以执行以下功能：接收一页面数据读取指令，上述页面数据读取指令指定上述数字存储器装置的一页面；回应接收上述页面数据读取指令的功能，设定上述分区忙碌位唯一忙碌状态；回应接收上述页面数据读取指令的功能，自指定的上述页面的上述数据载入至上述数据暂存器，上述数据暂存器至少分割为一第一部份以及一第二部份；自上述数据暂存器复制上述数据至上述快取暂存器，上述快取暂存器至少分割为对应上述数据暂存器的上述第一数据部份以及上述第二数据部份的一第一快取部份以及一第二快取部份；回应接收上述页面数据读取指令的功能，对上述快取暂存器的上述第一快取部份的数据执行一第一错误更正程序而建立一第一错误更正数据；接收一缓冲读取指令；回应接收上述缓冲读取指令的功能，自上述快取暂存器的上述第一快取部份输出上述第一错误更正数据至一数据汇流排；在与上述输出上述第一错误更正数据的功能相重叠的时间，对上述快取暂存器的一第二快取部份的数据执行一第二错误更正程序而建立一第二错误更正数据；以及一旦上述执行上述第二错误更正程序的功能完成后，重置上述分区忙碌位至一不忙碌状态。

以上的一种变形，控制电路可还包括多个逻辑元件以及多个暂存器元件，用以回应页面数据读取指令或上述缓冲读取指令而设定一分区忙碌位为一忙碌状态；以及一旦上述执行上述第二错误更正程序的功能完成后，重置上述分区忙碌位为一不忙碌状态。

本发明的存储器读取方法和数字存储器装置能以增强效能的缓冲读取序列读取数据，可以提高存储器装置的读取效能及读取能力。其中的页面缓冲器，适合连续页面读取，可以分区数据暂存器、分区快取暂存器以及合适的错误更正电路来实现。分区的数据暂存器、分区的快取暂存器以及相关的错误更正电路也可利用修改的页面数据读取指令及/或缓冲读取指令，包括在一些实施例中使用分区忙碌位，来实现页面读取操作的效能增进。

附图说明

图1显示根据本发明的一实施例所述的串列NAND快闪式存储器的连续读取的操作流程图；

图2显示根据本发明的一实施例所述的具有数据暂存器以及快取暂存器的页面缓冲器于图1的一部分的连续读取过程中的功能示意图；

图3显示具有数据暂存器以及快取暂存器的页面缓冲器于图1的另一部分的连续读取过程中的功能示意图；

图4显示具有数据暂存器以及快取暂存器的页面缓冲器于图1的另一部分的连续读取过程中的功能示意图；

图5显示根据本发明的一实施例所述的串列NAND快闪存储器的缓冲读取的操作流程图；

图6显示具有数据暂存器以及快取暂存器的页面缓冲器于图5的一部分的缓冲读取过程中的功能示意图；

图7显示具有数据暂存器以及快取暂存器的页面缓冲器于图5的另一部分的缓冲读取过程中的功能示意图；

图8显示根据本发明的一实施例所述的串列NAND快闪式存储器对增强效能的缓冲读取的操作流程图；

图9显示具有数据暂存器以及快取暂存器的页面缓冲器于图8的一部分的缓冲读取过程中的功能示意图；

图10显示根据本发明一实施例所述的串列NAND快闪式存储器对另一种类型的增强效能的缓冲读取的操作流程图；以及

图11显示根据本发明一实施例所述的串列NAND快闪式存储器的功能方块图。

符号说明：

210数据汇流排；

220错误更正电路；

230快取暂存器；

240数据暂存器；

250与非门快闪式存储器阵列；

252第一页面；

254第二页面；

260第一时间轴；

270第二时间轴；

280第三时间轴；

320串列NAND快闪式存储器；

322输入/输出控制器；

323状态暂存器；

324连续页面读取地址暂存器；

325命令暂存器；

326地址暂存器；

327LUT暂存器；

328对应逻辑；

329地址计数器；

330控制逻辑；

331连续页面读取损坏区域逻辑；

332连续页面损坏区域暂存器；

333高电压产生器；

334行解码器；

335通电检测器；

336列解码器；

338页面缓冲器；

340与非门快闪式存储器阵列；

342与非门快闪式存储器阵列使用者可定址的区域；

344冗余区块区域；

346LUT信息区块；

347缓冲模式旗标；

348ECC-E旗标；

350第一错误更正状态位；

351第二错误更正状态位；

352忙碌位；

353分区忙碌位；

660第四时间轴；

960第五时间轴；

DR-0第一数据部份；

DR-1第二数据部份；

CR-0第一快取部份；

CR-1第二快取部份；

A第一期间；

B第二期间；

C1+C2、C1+C2+C3+C4第三期间；

D第四期间；

E第五周期；

F1+F2第六期间；

G第七期间；

H第八期间；

I第九期间；

J1+J2第十期间；

BUSY忙碌位；

CLK时脉信号；

/CS反相的芯片选择信号；

DI串列数据输入信号；

DO串列数据输出信号；

/WP反相的写入保护信号；

/HOLD反相的维持信号；

ECC-0第一错误更正部份；

ECC-1第二错误更正部份；

VCC供应电压；

GND接地端；

100～142、500～550、800～850、1000～1080步骤。

具体实施方式

NAND存储器装置可以与异或门存储器装置的许多特性相容的特性制作，包括(1)多输入/输出(I/O)串列周边接口(SPI)/快速通道互连(QPI)接口；(2)较少的脚位数目的封装类型(密度为256Mb或更高的8*6mm)，例如，8个接触点的WSON(WavelengthSwitchedOpticalNetwork，波长交换光网络)、16脚位的SOIC(SmallOutlineIntegratedCircuitPackage，小外形集成电路封装)以及24颗球的BGA(BallGridArray，球栅阵列)类型封装，具有使用大封装(如通常用于一般并列或一般串列NAND快闪式存储器的VBGA-63)的弹性；(3)高时脉频率操作(例如104MHz)对高传输速率(如50MHz)；(4)用于快速编码映射应用的跨越页面边界连续读取而不需等待时间；(5)经由传送至外部系统且在输出的速度以及连续性上没不良影响的损毁区块管理(badblockmanagement)，逻辑性地连续的标示好的存储器；以及(6)借由使用者设定或制造商设定的值，来决定输出起始地址为逻辑0或是存储器阵列中使用者能够指定的地址的任一者。该装置的一个为位于美国加州圣荷西市的华邦电子公司(WinbondElectronicsCorporation)所出产的W25N01GV，其描述为华邦电子公司W25N01GV于2013年11月26日提出的初步版本B中，具有二/四串列周边接口以及连续读取的3V串列周边接口快闪式1G位串列单层式NAND快闪式存储器，在此将其全部内容引用于此。W25N01GV装置并入一传统的大型NAND非易失性存储器空间，特别是安排至65536可编程页面的2048位中的1G位存储器阵列。该装置也并入串列周边接口(SerialPeripheralInterface,SPI)，串列周边接口包括单一位串列(bit-serial)串列周边接口，以及双位串列(dualserial)、四位串列(quadserial)与四输入/输出串列周边接口。串列周边接口时脉频率可支援高达104MHz，当使用快速读取双输出/四输入/输出指令时，允许等同时脉速率208MHz(104MHz*2)至双输入/输出，以及允许等同时脉速率416MHz(104MHz*4)至四输入/输出。W25N01GV装置于用以存取页面缓冲器的数据的缓冲读取模式(BUF＝1)，以及用以有效率地存取具有单一读取指令的整个存储器阵列的连续读取模式(BUF＝0)之间切换。连续读取模式特别适合编码映射至随机存取存储器(RAM)、芯片内执行(execute-in-place,XIP)以及快速检索大的声音信息、影像、文字以及数据区段。

读取操作模式

缓冲读取模式以及连续读取模式在NAND存储器装置可相容于现有系统，现有系统包括致能使用编码映射以及芯片内执行等应用的装置时，原先用以针对串列或非门随机存取存储器的系统。当不同的指令可用作缓冲读取以及连续读取时，模式切换为允许特定的一般读取指令能够使用一般的方式进行缓冲读取的一有效的替代，且也能够使用于连续读取。缓冲读取/连续读取模式位缓冲器(BufferRead/ContinuousReadModeBitBUF)可维持于状态暂存器。举例来说，BUF＝1表示缓冲读取模式启动，而BUF＝0表示连续页面读取(即，连续读取)模式启动。在页面数据读取(PageDataRead)指令忙碌时间之后接收的读取指令，根据BUF的值而执行。若BUF＝0，忽略指令中任何列地址数据，且当反相的芯片选择信号/CS被拉至高逻辑电平时，读取操作由0x00h列开始及接下来的连续页面直到终止。关于连续读取模式，其允许读出使用单一读取指令的整个存储器阵列。若BUF＝1，读取操作开始于由指令指定的列地址[15:0]，且当读取至页面缓冲器的最后或当反相的芯片选择信号/CS被拉升至高逻辑电平时则结束。一旦终止了读取操作，串列数据输出信号DO(IO1)脚位于高阻抗状态。

表1显示了一般的串列与非门快闪式存储器实现缓冲读取的示范的读取数据指令的序列，特别是03h指令。相同的序列也可用于缓冲读取模式的与非门快闪式存储器装置。其他读取指令(如快速读取指令0Bh、快速读取双输出指令3Bh、快速读取双输出具有4字组地址指令3Ch、快速读取四输出指令6Bh、快速读取四输出具有4字组地址指令6Ch、快速读取双输入/输出指令BBh、快速读取双输入/输出具有4字组地址指令BCh、快速读取四输入/输出指令EBh以及快速读取四输入/输出具有4字组地址指令ECh)可以对读取数据指令03h类似的方式，建构给与非门快闪式存储器。一般串列与非门快闪式存储器的序列，使用一字组作为指令运算码(opcode)、二字组作为列地址C[15:0]，以及一虚设(dummy)字组接在列地址字组后面。因空间限制无法显示于表1中，为回应一般串列与非门快闪式存储器的读取数据指令的数据串，该数据串若不是结束于缓冲器的最后，就是绕回至缓冲器的起始点直到反相的芯片选择信号/CS转态时才结束。若需要读取额外的页面，则会发出额外的指令，但该动作因为检查就绪/忙碌而造成延迟时间，且该延迟时间需要从NAND快闪式存储器阵列中读取一页面。

表1也显示操作于连续读取模式的NAND快闪式存储器装置的示范性读取数据指令03h的序列。其他读取指令的序列，如快速读取指令0Bh、快速读取双输出指令3Bh、快速读取双输出具有4字组地址指令3Ch、快速读取四输出指令6Bh、快速读取四输出具有4字组地址指令BCh、快速读取四输入/输出指令EBh以及快速读取四输入/输出具有4字组地址指令ECh，可以类似读取数据指令03h的方式，建构给与非门快闪式存储器。除非借由其16进位码确认一特定指令，在此所使用的“读取数据指令”的术语可为03h指令或其他读取指令。序列使用一字组作为指令运算码，三虚设字组接在运算字组之后。因为空间限制并未显示于表1，为回应操作于连续读取模式的读取数据指令的所有数据序列，当反相的芯片选择信号/CS转态时则终止。

在任何读取操作之前，执行一页面数据读取操作。通电后，页面0的数据会自动地载入页面缓冲器，且装置准备就绪以接收任何指令。在通电后，页面数据读取指令需要启动自快闪式存储器阵列的一特定页面至页面缓冲器的数据转移。

许多技巧可达到快速且有效的读取操作，如具有分区的数据暂存器以及分区的快取暂存器的数据暂存器、使用者可配置内部与快取暂存器有关的错误更正以及快速损毁区块管理。用以克服架构、效能、不可靠性以及损毁区块限制的技巧，使得难以支持高速编码映射以及标题为“MethodandApparatusforReadingNANDFlashMemory”发明人为Guptaetal.发布于2014年3月4日的美国专利编号8,667,368、标题为“On-ChipBadBlockManagementforNANDFlashMemory”发明人为Michaeletal.公开于2013年12月26日的美国专利公开号2013/0346671以及标题为“NANDFlashMemory”发明人为Jigouretal.申请于2013年3月13日的美国专利编号13/799,215的NAND快闪式存储器的芯片内执行的应用，所有这些都在此并入本文将其全部作为参考。

连续页面读取

图1用以显示执行连续页面读取100(BUF＝0)的操作流程图，图2-4显示在NAND快闪式存储器装置的特定电路中执行许多操作。不论通电或重置时回应页面数据读取指令或以任何其他需要的方式，载入一页面至页面缓冲器(步骤110)。如图2所示，两个单一页面暂存器合作而提供页面缓冲器，特别是数据暂存器240分割为第一数据部份DR-0以及第二数据部份DR-1，快取暂存器230分割为第一快取部份CR-0以及第二快取部份CR-1分别对应至数据暂存器240的第一数据部份DR-0以及第二数据部份DR-1。在第一期间A时，第一页面252载入至数据暂存器240，第一页面252随后在第二期间B复制至快取暂存器230(第一页面252可如图所示全部复制，或仅数据暂存器240的第一数据部份DR-0可复制至快取暂存器230的第一快取部份CR-0)，且在第三期间C1+C2中于快取暂存器230的第一快取部份CR-0上执行错误更正程序，其中C1代表由第一快取部份CR-0传送数据至错误更正电路220的第一错误更正部份ECC-0所需的时间，C2同样代表由第一错误更正部份ECC-0传送数据至第一快取部份CR-0所需的时间。这些操作皆为连续的，使得这些时间为累积的，如同第一时间轴260所示。若有需要，错误更正程序可在第四期间(图中并未显示)中执行于快取暂存器230的第二快取部份CR-1，第四期间包括自第二快取部份CR-1传送数据至错误更正电路220的第二错误更正部份ECC-1、错误更正处理时间以及自第二错误更正部份ECC-1传送数据至第二快取部份CR-1所需的时间。

回到图1，确认忙碌位BUSY的状态(步骤120)可利用具有忙碌位BUSY的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令。状态暂存器位随后在时脉信号CLK的下降缘移出至D0脚位。读取状态暂存器指令可用于任何时间，借此允许确认忙碌位BUSY而判断何时回圈结束以及装置是否可接受另一指令，状态暂存器可同时读取，该指令可由驱动反相的芯片选择信号/CS至高逻辑电平而完成。

当忙碌位BUSY被清除时(及步骤120确认为否)，可进行一连续页面读取以回应借由执行错误更正程序的读取数据指令，且可从快取暂存器230的第一快取部份CR-0以及第二快取部份CR-1交替输出数据，更进一步配合自数据暂存器240至快取暂存器230的数据复制以及随后页面的载入，如自与非门快闪式存储器阵列250至数据暂存器240的第二页面254。如步骤130、步骤132以及步骤134所示，三个不同操作发生于本质上重叠的相同时间，也就是自快取暂存器230的第一快取部份CR-0输出数据至数据汇流排210、在快取暂存器230的第二快取部份CR-1执行错误更正以及将与非门快闪式存储器阵列250的连续第二页面254载入至数据暂存器240。如图3所示，输出的数据发生于第四期间D、错误更正程序发生于第六期间F1+F2以及页面载入发生于第七期间G，其中第四期间D、第六期间F1+F2以及第七期间G如第二时间轴270所示本质上相互重叠。短的第五周期E用以复制数据暂存器240的第二数据部份DR-1至快取暂存器230的第二快取部份CR-1，当第五期间E后接着第六期间F1+F2以及第七期间G后，可与第四期间D相重叠。

接着，如步骤140以及步骤142所示，两个不同操作发生于本质上相重叠的时间内，也就是自快取暂存器230的第二快取部份CR-1输出数据至数据汇流排210，以及在快取暂存器230的第一快取部份CR-0执行错误更正。如图4所示，输出的数据发生于第三时间轴280所示的本质上重叠的第八期间H以及第十期间J1+J2。短的第九期间I用以复制数据暂存器240的第一数据部份DR-0至快取暂存器230的第一快取部份CR-0，当第九期间I接着第十期间J1+J2后，则与第八期间H相重叠。

完全相容的缓冲读取

图5显示执行缓冲读取500的操作(BUF＝1)的流程图，图6-7显示执行具有与非门快闪式存储器装置的特定电路的各种操作。不论是在通电时或是回应页面数据读取指令或其他任何所需的方式的要求，将页面载入至页面缓冲器(步骤510)。如图6所示，数据汇流排210、错误更正电路220、快取暂存器230、数据暂存器240以及与非门快闪式存储器阵列250皆如图2所示，但却维持与传统读取数据指令的相容性，快取暂存器230的第一快取部份CR-0以及第二快取部份CR-1并非单独使用，快取暂存器作为单一部份暂存器，数据暂存器240的第一数据部份DR-0以及第二数据部份DR-1并非单独使用，数据暂存器240作为单一部份暂存器。第一页面252在第一期间A被载入至数据暂存器240，第一页面252随后在第二期间B整个被复制至快取暂存器230，整个快取暂存器230在第三期间C1+C2+C3+C4执行错误更正程序，其中C1代表将数据自第一快取部份CR-0传送至错误更正电路220的第一错误更正部份ECC-0，C2代表错误更正程序的时间连带自第一错误更正部份ECC-0传送数据至第一快取部份CR-0的时间，C3代表自第二快取部份CR-1传送数据至错误更正电路220的第二错误更正部份ECC-1的时间，C4代表错误更正程序的时间连带自第二错误更正部份传送数据至第二快取部份CR-1的时间。如第四时间轴660所示，这些操作为连续的，使得时间不断累积。

回到图5，观察到缓冲读取可根据读取数据指令而立即执行。为了维持与传统读取数据指令的相容性，快取暂存器230的第一快取部份CR-0以及第二快取部份CR-1并非单独使用，快取暂存器230作为单一部份暂存器，数据暂存器240的第一数据部份DR-0以及第二数据部份DR-1并非单独使用，数据暂存器240作为单一部份暂存器。如图7所示，数据的输出发生于第四周期D。

增强效能的缓冲读取

不幸的，因为需要在缓冲读取的前执行页面数据读取，完全相容缓冲读取为非常缓慢的操作。为了完全了解这点，请考虑图6所示的页面读取根据以下代表性的时间估算需要大约50毫秒(μs)来完成：20毫秒将页面自与非门快闪式存储器阵列250载入至数据暂存器240(第一期间A)，30毫秒对整个快取暂存器230执行错误更正程序(第三期间C1+C2+C3+C4)。为了详细说明起见，由于自数据暂存器240复制至快取暂存器230的时间(第二期间B)相对较小(从1毫秒至3毫秒)，因而忽略不计。要知道，代表性的时间估算仅仅只是范例，因为实际的时间估算会因许多电路设计考量而有所影响。

并非为了与传统的缓冲读取完完全相容而忽视数据暂存器240、快取暂存器230以及错误更正电路220的分割，可借由利用分割的数据暂存器240、快取暂存器230以及错误更正电路220实现调整页面数据读取指令及或缓冲读取指令，而实现页面读取操作的改进。“数据读取”指令的术语、“缓冲读取”指令的术语并非仅指基本指令，也可是其用于更高频率读取、多位串列输出及/或多位串列输出的变形。

图8显示执行增强效能的缓冲读取序列800(BUF＝1)的操作流程图，图9显示执行具有与非门快闪式存储器装置的特定电路的各种操作的一部分。当缓冲读取指令限制于缓冲读取自第0列开始、或使用者选择自第0列开始时，图8的方法特别有用。不论在通电时或回应页面数据读取指令(PAGEREAD)或以任何其他型式要求时，载入页面至页面缓冲器(步骤810)。尽管在增强效能的缓冲读取序列800的步骤820中被监视的忙碌位BUSY根据快取暂存器230的第一快取部份CR-0的忙碌状态，而非根据整个页面于缓冲读取序列500(图5)中所述的方式，页面的载入可以图2所示以及说明书对应的部分所述的方式执行。

利用具有忙碌位BUSY的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令(S-REGREAD)，来确认忙碌位BUSY的状态(步骤820)。当忙碌位BUSY只是并未忙碌(步骤820确认为否)时，可发出缓冲读取指令(BUFREAD)以造成两个不同的操作发生于本质上相互重叠的期间中，也就是自快取暂存器230的第一快取部份CR-0输出数据至数据汇流排(步骤830)，并在快取暂存器230的第二快取部份CR-1上执行错误更正程序(步骤832)。如图9所示，数据的输出发生于第四期间D，错误更正程序发生于第五期间E1+E2，而如第五时间轴960所示，第四期间D以及第五期间E1+E2本质上相互重叠。

接着，如步骤840所示，在没有来自快取暂存器230的第二快取部份CR-1的中断的情况下，继续输出数据至数据汇流排210。如图9所示，数据的传送发生于第六期间。尽管第六期间F位于第四期间D之外，第四期间D+第六期间F的总和本质上与图7所示的缓冲读取序列500(图5)具有相同的时间。当完成输出时，会收到进一步的指令(步骤850)。

图10为当允许缓冲读取开始于任意列位置时在与非门快闪式存储器装置上执行增强效能的缓冲读取序列1000(BUF＝1)的操作流程图。借由分区忙碌位P-bit保持追踪快取暂存器230的第二快取部份CR-1的数据的错误更正状态，可得到额外的效能增进。不论通电、重置或回应页面数据读取指令(PGDATARD)或以任何其他方式要求时，载入页面至页面缓冲器(步骤1010)。页面载入可以图2所示以及相关说明书的部分描述的方式执行，其中有两个值得注意的差异。也就是：(1)页面数据读取指令借由使得忙碌位P-bit对快取暂存器230的第二快取部份CR-1设置为“忙碌”状态而影响分区忙碌位P-bit的状态；以及(2)在增强效能的缓冲读取序列1000的步骤1020所监视的忙碌位BUSY根据快取暂存器230的第一快取部份CR-0的忙碌状态，而非缓冲读取序列500(图5)所示的整个页面。如增强效能的缓冲读取1000所示，快取暂存器230的第二快取部份CR-1的错误更正程序可于快取暂存器230的第一快取部份CR-0的错误更正程序之后自动执行(步骤1010)。另一方面，快取暂存器230的第二快取部份CR-1的错误更正程序(同样随意设定分区忙碌位P-bit)，可根据缓冲读取指令(并未显示)而执行。再者，在一些情况下，在有或没有对快取暂存器230的第一快取部份CR-0后面的错误更正程序，会需要对快取暂存器230执行错误更正程序，其可借由设定特定设置位连带特定页面数据读取指令而完成(图中并未显示)。

忙碌位BUSY以及分区忙碌位P-bit的状态，可使用具有忙碌位BUSY以及分区忙碌位P-bit的状态暂存器的地址的读取状态暂存器(0Fh/05h)指令(READS-REG)来确认。当忙碌位BUSY代表忙碌(步骤1020为忙碌)时，状态暂存器重复地确认直到忙碌位BUSY代表不忙碌(步骤1020为不忙碌)。下一个动作根据被读取的缓冲器地址为低或高而决定(BUFREAD)。当想要自快取暂存器230的第一快取部份CR-0开始读取时，数据由特定的地址输出至快取暂存器230的第一快取部份CR-0的最后处(步骤1030)。若可借由与非门快闪存储器装置的控制逻辑确认内部操作的位而决定分区忙碌位P-bit代表“不忙碌”时，快取暂存器230的第二快取部份CR-1的数据可视为完成错误更正程序，且数据也可自第二快取部份CR-1的开始处输出至最后处(步骤1040)。若分区忙碌位P-bit代表“忙碌”时，快取暂存器230的第二快取部份CR-1的数据可视为尚未完成错误更正程序，并且输出可结束于第一快取部份CR-0的最后字组，此时输出则转变为高阻抗(highZ)状态(步骤1040)。

另一方面，当读取自快取暂存器230的第一快取部份CR-0开始，数据可从特定的地址输出至第一快取部份CR-0的最后处(图中并未显示)，并且输出转变为高阻抗而不再自快取暂存器230的第二快取部份CR-1输出任何数据。随后，可使用单独缓冲读取来存取第二快取部份CR-1的数据。

当想要开始自快取暂存器230的第二快取部份CR-1读取时(READS-REG)，检查分区忙碌位P-bit(步骤1060为否)直到其代表“不忙碌”(步骤1060为是)之时(BUFREAD)，此时数据自特定地址输出至第二快取部份CR-1的最后处(步骤1070)。

相对于缓冲读取没有使用分区技术，使用图8、10所示的增强效能的页面读取以及缓冲读取技术所造成的效能改善是显著的。如图6所示的页面读取，并未利用页面缓冲分割的优点，因而需要约50毫秒的时间来完成，假设自与非门快闪式存储器阵列250载入所欲的页面至数据暂存器240需20毫秒(第一期间A)对整个快取暂存器230执行错误更正程序需30毫秒(第三期间C1+C2+C3+C4)。完成随后的缓冲读取所需的时间，根据操作的频率以及串列输出配置为单一、双通道(dual)或四通道(quad)。例如，对于串列与非门快闪存储器以104MHz作为时脉信号而言，每一时脉具有约9.6奈秒的周期，使得2048字组的页面(忽略页面中任何的补充字组)利用SPI四输出需要约40毫秒。整个缓冲读取序列500如图5所示，因而需要最少约90毫秒来完成。

相反的，图8所示的增强效能的缓冲读取序列800(输出始于第0列)，利用页面缓冲分割的优点，只需要20毫秒载入与非门快闪式存储器阵列250的所欲的页面的数据至数据暂存器240(第一期间A)、15毫秒对快取暂存器230的第一快取部份CR-0进行错误更正程序(第三期间C1+C2)、20毫秒输出2048字组的快取暂存器230的第一快取部份CR-0以及20毫秒输出2048字组的快取暂存器230的第二快取部份CR-1。所有的时间因而需要约75毫秒，大约较缓冲读取序列500(图5)提升了约17％的效能。

使用图10所示的增强效能的缓冲读取序列1000(输出开始于快取暂存器230的任意列地址)的效能增进，随着指定的列地址以及是否快取暂存器230的第一快取部份CR-0以及第二快取部份CR-1的二者被读取或仅一者被读取而改变。以下分析假设想要从指定列地址开始读取至快取暂存器230的最后处，尽管可以理解在一些情况下若仅从快取暂存器230的一部分开始读取，会产生更进一步的效能增进。并且，因为输出时间根据指定的列地址，故可忽略输出时间，且在类似用于比较的各种技术中的任何情况中亦可。因此，与缓冲读取序列500(图5)的页面读取相比，缓冲读取序列500(图5)需要50毫秒(20毫秒用于页面载入、加上15毫秒用于对第一快取部份CR-0进行错误更正程序、加上15毫秒对第二快取部份CR-1进行错误更正程序)。当指定列地址在快取暂存器230的第一快取部份CR-0的开始处附近时，时间预算为约35毫秒，其计算如下：20毫秒用以页面载入、加上15毫秒用以对第一快取部份CR-0进行错误更正程序。第二快取部份CR-1的错误更正程序隐藏于输出第一快取部份CR-0。当列地址指定于快取暂存器230的第一快取部份CR-0的最后处附近时，时间预算约为50毫秒，其计算如下：20毫秒用以页面载入、加上15毫秒用以对第一快取部份CR-0进行错误更正程序、加上15毫秒对第二快取部份CR-1进行错误更正程序。隐藏于输出第一快取部份CR-0的时间的可变的时间，在此分析中可忽略。当列地址指定于快取暂存器230的第二快取部份CR-1中时，时间预算约为50毫秒，其计算如下：20毫秒用以页面载入、加上15毫秒用以对第一快取部份CR-0进行错误更正程序、加上15毫秒对第二快取部份CR-1进行错误更正程序。若指定页面数据载入指令或配置位用以对具有或不具有最后对快取暂存器230的第一快取部份CR-0进行错误更正程序的快取暂存器230的第二快取部份CR-1进行错误更正程序的话，该时间预算可降低至约35毫秒。

串列与非门快闪式存储器架构

图11显示串列NAND快闪式存储器320的功能方块图，串列NAND快闪式存储器320能够提供跨越页面边界的连续读取，且自逻辑上连续的存储器地址读取而不用等待时间，串列NAND快闪式存储器320也能够提供如图8、10所示的增强效能的缓冲读取。串列NAND(与非门)快闪式存储器320包括与非门快闪式存储器阵列340以及有关的页面缓冲器338。与非门快闪式存储器阵列340包括字线(列)以及位线(列)，且放置于与非门快闪式存储器阵列使用者可定址的区域(NANDFLASHARRAYUSER-ADDRESSABLEAREA)342、冗余区块区域(redundantblockarea)344以及LUT(Look-Up-Table，搜寻列表)信息区块(LUTINFOBLK)346。任何所需的快闪式存储器单元技术可用于与非门快闪式存储器阵列340的快闪式存储器单元。串列NAND(与非门)快闪式存储器320可包括各种其他的电路来支持存储器写入、擦除以及读取，如行解码器(ROWDECODER)334、列解码器(COLUMNDECODER)336、输入/输出控制器(I/OCONTROL)322、状态暂存器(STATUSREG(s))323、连续页面读取(continuouspageread,CPR)地址暂存器(CPRBBADDRREG)324、命令暂存器(CMDREG)325、地址暂存器(ADDRREG)326、LUT暂存器(LUTREG)327、控制逻辑(CONTROLLOGIC)330、连续页面读取损坏区域逻辑(CPRBBLOGIC)331、连续页面损坏区域暂存器(BBREG)332以及高电压产生器(HVGEN)333。行解码器(ROWDECODER)334在使用者的控制以及在一些实施例中的在内部的控制之下，与非门快闪式存储器阵列选择使用者可定址的区域(NANDFLASHARRAYUSER-ADDRESSABLEAREA)342的列，并且在内部控制下选择冗余区块区域(REDUNDANTBLOCKAREA)344以及LUT信息区块(LUTINFOBLK)346的列。利用电源线供应电压VCC以及接地端GND，提供电源至串列NAND(与非门)快闪式存储器320的所有电路(图中并未显示)。当串列NAND(与非门)快闪式存储器320可以任何所欲的方式封装且具有任何型式的接口，包括一般与非门快闪式存储器接口，图11的控制逻辑(CONTROLLOGIC)330示范性地实现串列周边接口(SPI)/快速通道互连(QPI)协议，包括多重输入输出串列周边接口。其他串列周边接口(SPI)/快速通道互连(QPI)接口的细节以及存储器的各种不同的电路，可于Jigouretal.于2009年7月7日提出的美国专利编号7,558,900以及前述华邦电子于2013年11月26日提出的初步版本B中，具有二/四串列周边接口以及连续读取的3V1G位串列单层式NAND快闪式存储器的W25N01GV，在此将其全部内容引用于此。

若模式切换正如预期，可提供缓冲模式旗标(BUF)347。若有需要，可提供缓冲模式旗标(BUF)347作为状态暂存器(STATUSREG(s))323的一位。通电检测器(POWER-UPDETECTOR)335提供于控制逻辑(CONTROLLOGIC)330，以启动特定模式的设定以及在一通电时载入预设页面。

忙碌位(BUSY)352为状态暂存器的只读位，当装置通电或执行许多指令时，忙碌位(BUSY)352会设为逻辑1的状态，包括页面数据读取指令以及连续读取指令。当开始于快取暂存器230的第一快取部份CR-0的一列地址时，因为在完成对快取暂存器230的第二快取部份CR-1的数据的错误更正程序之前，数据输出可能结束并且输出脚位回到高阻抗状态，忙碌位(BUSY)352也可用于缓冲读取指令。在此同时，装置忽略除了指定的指令以外的其他指令，该指定的指令如读取状态暂存器以及读取JEDEC的识别指令。当执行指令完成时，忙碌位(BUSY)352回到逻辑0状态，代表装置就绪等待进一步的指令。若有需要，可提供忙碌位(BUSY)352作为状态暂存器(STATUSREG(s))323的一部分。

页面缓冲器(PAGEBUFFER)338包括单一页面数据暂存器(图中并未显示)、单一页面快取暂存器(图中并未显示)以及单一页面门道(Gateway)(图中并未显示)，用以将数据暂存器的数据复制至快取暂存器。任何适合的闩锁或存储器技术可用于数据暂存器以及快取暂存器，任何合适的门道技术可用于将数据暂存器的数据复制至快取暂存器。数据暂存器以及快取暂存器可以任何所欲数目的区块来安排，例如门道为连线且用来控制数据的复制。举例来说，数据暂存器以及快取暂存器分别划分为两个不同的部份，并使用由个别控制线控制的门道的个别群组而交替运作。页面缓冲器338的数据暂存器以及快取暂存器可以借由施加相同控制信号至个别门道控制线而以传统的方式操作，或可以施加合适的时间控制信号至门道控制线而交替操作。举例来说，在两部份的实施例中，页面为2K字组，门道的一半页面(1K)可被一控制线所控制，门道的另一半页面(1K)可被另一控制线所控制，借此安排数据暂存器以及快取暂存器于两个半页面(1K)的部分。因为两个部份交替操作，以两部份实现的页面缓冲器338可视为“乒乓(pingpong)”缓冲器。错误更正电路(图中并未显示)可用以根据ECC-E(ErrorCorrectingCode，错误纠正和检查)旗标(ECC-E)348，执行对快取暂存器的内容执行错误更正计算。第一错误更正状态位(ECC-0)350以及第二错误更正状态位(ECC-1)351用以代表相关页面中的数据的错误状态，在完成读取操作而验证数据完成之后，可确认页面中的数据的错误状态。若有需要，ECC-E旗标(ECC-E)348、第一错误更正状态位(ECC-0)350以及第二错误更正状态位(ECC-1)351可作为状态暂存器的部分。

分区忙碌位(P-bit)353包含于使得自快取暂存器230的第二快取部份CR-1的读取，变得更容易。若有需要，分区忙碌位(P-bit)353可为内部位，或可为状态暂存器(STATUSREG(s))323的部分。

若有需要，可使用不同大小的页面缓冲器，及/或页面缓冲器分割成大于两部份或不相等的部分亦可。可能需要两组控制信号给页面缓冲器的两部份，不像只需一组控制信号给未分割的页面缓冲器。再者，逻辑性以及物理性的与非门快闪式存储器阵列的差异，不会影响在此的教示。举例来说，物理性与非门快闪式存储器阵列在一条字线上可具有两个页面(偶数2KB页面以及奇数2KB页面)，使得一条字线可为4KB的与非门快闪式存储器位单元。为了清楚表达，在此的描述以及图示皆根据逻辑性与非门快闪式存储器阵列。错误更正电路220逻辑上可被视为具有一部份的用以提供第一快取部份CR-0的内容错误更正的部份第一错误更正状态位ECC-0以及用以提供第二快取部份CR-1的内容错误更正的部分第二错误更正状态位(ECC-1)351。各种错误更正演算法皆适合使用，包括如Hamming错误更正演算法、BCH错误更正演算法、Reed-Solomon错误更正演算法及其他等等。当为了简化说明而将第一错误更正状态位ECC-0以及第二错误更正状态位(ECC-1)351分别与第一快取部份CR-0以及第二快取部份CR-1对接，二个物理性的错误更正区块或一个单一物理性错误更正区块可用以与第一快取部份CR-0以及第二快取部份CR-1相接面。关于页面缓冲器338、错误更正电路以及其操作的其他相关内容，可于前述题为“MethodandApparatusforReadingNANDFlashMemory”由Guptaetal.于2014年3月4日所发表的美国专利编号8,667,368中取得，在此仅将其全部内容引用于此。在此所述的连续页面读取在前述专利说明书中，称之为“调整连续页面读取”。数据暂存器以及快取暂存器进入页面的部份安排以及对页面的部份执行错误更正的方式仅用以说明之用，若有需要也可使用其他技术。

当串列NAND(与非门)快闪式存储器320用以执行各种读取操作，包括连续页面读取操作以及在单一平面与非门快闪式存储器架构中执行芯片上错误更正，这些架构为示范性且其变形可被理解。要知道，2KB的页面大小以及特定区块大小的范例仅用以说明之用，若有需要亦可有所不同。再者，因为实际页面大小可根据设计因素而不同，具体尺寸参考并非片面由字面上解释，例如该用语可包括2048字组的主要区域加上额外64字组的备用区域，其中备用区域用以存储错误更正以及其他资讯，如背景数据(metadata)。1KB的用语可为1024字组的主要区域以及32字组的备用区域。为了说明方便，当在此的描述是根据单一平面架构时，在此的教示也可同样应用于多平面架构。当使用多个物理性平面时，可共用一或多字组线使得存储器系统可服务同时要求的多输入/输出。每一平面提供数据的一页面，且包括对应一页面大小的数据暂存器以及对应一页面大小的快取暂存器。在此所述的技巧可单独应用于每一平面，使得每一数据暂存器以及快取暂存器安排于不同的部份，或可应用于多平面使得每一数据暂存器以及快取暂存器为本身的多页面数据暂存器以及快取暂存器的一部分。

图11也显示用于串列周边接口的反相的芯片选择信号/CS、时脉信号CLK、串列数据输入信号DI、串列数据输出信号DO、反相的写入保护信号/WP以及反相的维持信号/HOLD。标准的串列周边接口快闪式接口随着反相的写入保护信号/WP以及反相的维持信号/HOLD，提供反相的芯片选择信号/CS、时脉信号CLK、串列数据输入信号DI以及串列数据输出信号DO。当在标准串列周边接口中的一位串列数据汇流排(数据输入经由串列数据输入信号DI，而数据输出经由串列数据输出信号DO)提供简单接口以及与启动于单一串列周边接口模式的许多控制器的相容性时，其限制了达到更高的吞吐量(thru-put)的可能性。多位串列周边接口的接口因而加入，并额外地支援双通道(二位接口)及/或四通道(四位接口)以增加读取的吞吐量。图11也显示双通道串列周边接口以及四通道串列周边接口操作的额外的数据汇流排信号，也就是借由选择性地重新定义I/O(0),I/O(1),I/O(2),andI/O(3)这四根脚位的功能。在一说明的实施例的四通道串列周边接口读取操作(其他实施例中亦可考虑)，可利用一位标准串列周边接口经由I/O(0)而给出适当的读取指令，但地址以及输出数据的接口可为四通道(也就是四位数据汇流排)。与在标准串列周边接口读取操作中输出一位的数据相比，四通道串列周边接口读取操作可在一时脉周期内输出四位的数据，因而四通道串列周边接口读取操作可提供四倍高的读取吞吐量。在此的四通道串列周边接口读取操作仅用于说明之用，在此的教示也可相同地应用至其他操作模式，包括但不限于单一串列周边汇流排、双通道串列周边汇流排、四周边接口(QuadPeripheralInterface,QPI)以及双倍传输速率(DoubleTransferRate,DTR)等读取模式。在四周边接口协定中，完整接口(操作码、地址以及数据输出)是以四位为基础。在双倍传输速率协定中，输出数据提供于时脉信号CLK的正触发缘以及负触发缘，而非如单一传输速率(SingleTransferRate,STR)读取模式中，仅于时脉信号CLK的负触发缘提供输出数据。

本发明的叙述包括其在此所提的应用以及优点仅为说明之用，并非用以限制本发明于权利要求中的范围。在此所述的实施例的变形以及修改皆为可能，且该领域的技术人员也都知道实际替代以及等同于本发明的各种元件，可经由研究本专利说明书而得。举例来说，尽管在此所述的许多实施例用于串列与非门快闪式存储器，在此所述的特定技巧例如通电顺序、模式选择以及跨越页面边界与自逻辑性地连续存储器地址而不用等待时间连续数据输出等，可用于并列与非门快闪式存储器。再者，在此所给订的特定数值是为说明之用，若有需要可自行修改。语汇如“第一”以及“第二”等，为区别语汇而非解释为隐含一顺序或一整体的特定部份。语汇如“重置”以及“设定”为相对语汇，而“重置”可了解用以象征逻辑零，“设定”可了解用以象征逻辑一，相反的逻辑状态亦为。这些或其他在此所述的实施例的变形以及调整，包括在此所述的实施例的替代以及等同物，可在不背离本发明的范围以及精神下得到，包括本发明所述的权利要求。

Claims (18)

1.一种存储器读取方法，适用于操作一数字存储器装置读取存储于所述数字存储器装置的一页面的一数据而传送至一数据汇流排，其特征在于，包括：

接收一页面数据读取指令，该页面数据读取指令选定所述数字存储器装置的所述页面；

回应接收所述页面数据读取指令的步骤，设定一第一状态位以及一第二状态位为一忙碌状态；

回应接收所述页面数据读取指令的步骤，自选定的所述页面载入所述数据至所述数字存储器装置的一页面缓冲器，所述页面缓冲器至少分割为一第一部份以及一第二部份；

回应接收所述页面数据读取指令的步骤，对所述页面缓冲器的所述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；

当完成所述第一错误更正程序时，则重置所述第一状态位为一不忙碌状态；

回应接收所述页面数据读取指令的步骤，对所述页面缓冲器的所述第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据；以及

当完成所述第二错误更正程序时，则重置所述第二状态位为所述不忙碌状态。

2.如权利要求1所述的存储器读取方法，其特征在于，还包括：

接收一缓冲读取指令；以及

在与所述执行所述第二错误更正程序的步骤相重叠的时间，自所述页面缓冲器的所述第一部份输出所述第一错误更正数据至所述数据汇流排。

3.如权利要求2所述的存储器读取方法，其特征在于，还包括：

回应接收所述缓冲读取指令的步骤，在所述数字存储器装置的一内部操作中判断所述第二状态位为所述不忙碌状态；以及

回应接收所述缓冲读取指令的步骤以及所述判断的步骤，紧接着所述输出第一错误更正数据的步骤，自所述页面缓冲器的所述第二部份输出所述第二错误更正数据至所述数据汇流排。

4.如权利要求2所述的存储器读取方法，其特征在于，还包括：

回应接收所述缓冲读取指令的步骤，在所述数字存储器装置的一内部操作中判断所述第二状态位为所述忙碌状态；以及

回应接收所述缓冲读取指令的步骤以及所述判断的步骤，当所述输出所述第一错误更正数据的步骤完成时，终止自所述页面缓冲器输出。

5.如权利要求1所述的存储器读取方法，其特征在于，还包括：

接收一读取状态暂存器指令；

回应接收所述读取状态暂存器指令的步骤，判断所述第二状态位为所述不忙碌状态；以及

回应接收所述读取状态暂存器指令的步骤以及所述决定步骤，自所述页面缓冲器的所述第二部份输出所述第二错误更正数据至所述数据汇流排。

6.如权利要求1所述的存储器读取方法，其特征在于，

所述页面缓冲器包括一快取暂存器以及一数据暂存器，所述页面缓冲器的所述第一部份包括所述快取暂存器的一第一快取部份以及所述数据暂存器的第一数据部份，所述页面缓冲器的所述第二部份包括所述快取暂存器的一第二快取部份以及所述数据暂存器的一第二数据部份；

所述载入数据步骤包括自选定的所述页面的数据载入数据至所述数据暂存器，并复制所述数据至所述快取暂存器；

所述执行所述第一错误更正程序的步骤包括对所述快取暂存器的所述第一快取部份的数据执行所述第一错误更正程序而建立所述第一错误更正数据；以及

所述执行所述第二错误更正程序的步骤包括对所述快取暂存器的所述第二快取部份的数据执行所述第二错误更正程序而建立所述第二错误更正数据。

7.一种存储器读取方法，适用于操作一数字存储器装置读取存储于所述数字存储器装置的一页面的一数据，其特征在于，包括：

接收一页面数据读取指令，所述页面数据读取指令选定所述数字存储器装置的所述页面；

自选定的所述页面的所述数据载入至所述数字存储器装置的一页面缓冲器，所述页面缓冲器至少被分割为一第一部份以及一第二部份；

回应接收所述页面数据读取指令，对所述页面缓冲器的所述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；

接收一缓冲器读取指令；

回应接收所述缓冲器读取指令，自所述页面缓冲器的所述第一部份输出所述第一错误更正数据至一数据汇流排；以及

在与所述输出所述第一错误更正数据的步骤相重叠的时间，对所述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据。

8.如权利要求7所述的存储器读取方法，其特征在于，还包括：

回应接收所述页面数据读取指令的步骤，设定一分区忙碌位至一忙碌状态；以及

当所述执行所述第二错误更正程序的步骤完成时，重置所述分区忙碌位至一不忙碌状态。

9.如权利要求8所述的存储器读取方法，其特征在于，还包括：

检测所述重置步骤中的所述分区忙碌位的所述不忙碌状态；以及

回应检测步骤，当所述重置的步骤完成时，输出所述页面缓冲器的所述第二部份的所述第二错误更正数据至所述数据汇流排。

10.如权利要求8所述的存储器读取方法，其特征在于，还包括：

检测所述重置步骤中的所述分区忙碌位的所述不忙碌状态；

接收一更多缓冲读取指令；以及

回应接收所述更多缓冲读取指令的步骤以及所述检测的步骤，输出所述页面缓冲器的所述第二部份的所述第二错误更正数据。

11.如权利要求7所述的存储器读取方法，其特征在于，所述执行所述第二错误更正程序的步骤是回应接收所述页面数据读取指令的步骤。

12.如权利要求7所述的存储器读取方法，其特征在于，所述执行所述第二错误更正程序的步骤是回应接收所述缓冲读取指令的步骤。

13.如权利要求7所述的存储器读取方法，其特征在于，所述页面缓冲器包括分割至多个数据部份的一数据暂存器以及分割至对应至所述数据暂存器的所述数据部份的多个快取部份的一快取暂存器；以及

其中所述载入步骤包括自选定的所述页面的所述数据载入至所述数据暂存器；

还包括复制所述数据暂存器的所述数据至所述快取暂存器；

其中所述执行所述第一错误更正程序的步骤包括对所述快取暂存器的一第一快取部份的数据执行第一错误更正程序而建立所述第一错误更正程序数据；

其中所述输出所述第一错误更正数据的步骤包括自所述快取暂存器的所述第一快取部份输出所述第一错误更正数据至所述数据汇流排；

其中所述执行所述第二错误更正程序的步骤包括对所述快取暂存器的所述第二快取部份的数据执行第二错误更正程序而建立所述第二错误更正数据；以及

其中所述输出所述第二错误更正数据的步骤包括自所述快取暂存器的所述第二快取部份输出第二错误更正数据至所述数据汇流排。

14.一种数字存储器装置，其特征在于，包括：

一与非门快闪式存储器阵列；

一行解码器，耦接至所述与非门快闪式存储器阵列；

一数据暂存器，耦接至所述与非门快闪式存储器阵列；

一快取暂存器，耦接至所述数据暂存器；

一错误更正电路，耦接至所述快取暂存器；

一列解码器，耦接至所述快取暂存器；以及

一控制电路，耦接至所述行解码器、所述列解码器、所述数据暂存器、所述快取暂存器以及所述错误更正电路，其中所述控制电路包括多个逻辑元件以及多个暂存器元件，用以执行以下功能：

接收一页面数据读取指令，所述页面数据读取指令指定所述数字存储器装置的一页面；

回应接收所述页面数据读取指令的功能，自指定的所述页面的数据载入至所述数字存储器装置的一页面缓冲器，所述页面缓冲器至少分割为一第一部份以及一第二部份；

回应接收所述页面数据读取指令的功能，对所述页面缓冲器的所述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据；

接收一缓冲读取指令；

回应接收所述缓冲读取指令的功能，自所述页面缓冲器的所述第一部份输出所述第一错误更正数据至一数据汇流排；以及

在与所述输出所述第一错误更正数据的功能相重叠的时间，对所述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据。

15.如权利要求14的数字存储器装置，其特征在于，还包括一分区忙碌位，其中所述控制电路还包括多个逻辑元件以及多个暂存器元件，用以执行下列功能：

回应接收所述页面数据读取指令的功能，设定所述分区忙碌位至一忙碌状态；以及

当所述执行所述第二错误更正程序的功能完成后，重设所述分区忙碌位为一不忙碌状态。

16.如权利要求14的数字存储器装置，其特征在于，还包括一分区忙碌位，其中所述控制电路还包括多个逻辑元件以及多个暂存器元件，用以执行下列功能：

回应接收所述缓冲读取指令的功能，设定所述分区忙碌位至一忙碌状态；以及

当所述执行所述第二错误更正程序的运作完成后，重设所述分区忙碌位为一不忙碌状态。

17.如权利要求14的数字存储器装置，其特征在于，所述执行所述第二错误更正程序的步骤是回应接收所述页面数据读取指令的步骤。

18.如权利要求14的数字存储器装置，其特征在于，所述执行所述第二错误更正程序的步骤是回应接收所述缓冲读取指令的步骤。