CN112052189B - 存储器装置、电子装置以及与其相关的读取方法 - Google Patents

Abstract

本发明公开了一种存储器装置、一种电子装置，以及与其相关的读取方法。电子装置包含彼此电连接的存储器装置与主装置。电子装置包含NAND闪存存储器与控制逻辑。NAND闪存存储器包含第一实体分页，且第一实体分页包含多个第一撷取单位。控制逻辑电连接于NAND闪存存储器。在第一分页读取期间，控制逻辑自主装置接收与第一实体分页对应的第一分页地址。在第二分页读取期间，控制逻辑将储存在第一撷取单位的数据分别传送至主装置。

Description

存储器装置、电子装置以及与其相关的读取方法

技术领域

本发明属于半导体技术领域，涉及一种存储器装置、电子装置以及与其相关的读取方法，且特别是有关于一种对小于NAND闪存存储器的分页尺寸的数据的存储器装置、电子装置以及与其相关的读取方法。

背景技术

随着可携式装置的大量储存的需求，闪存存储器的使用越来越广泛。NAND闪存存储器架构与NOR闪存存储器架构在非易失性闪存存储器市场举足轻重。简言之，NAND闪存存储器适合高容量的数据储存，而NOR闪存存储器较常用于储存并执行程序代码。

随着技术发展，势必得将器件尺寸缩小化。但是，NOR闪存存储器的尺寸的缩小化的发展遇到瓶颈，且NAND闪存存储器的密度高于NOR闪存存储器的密度。因此，闪存存储器所具备的小尺寸的存储单元特征为一显著优点。在物联网(internet of things，简称为IoT)与人工智能(artificial intelligence，简称为AT)的应用中，使用闪存存储器储存程序代码与数据的需求更是大幅成长。因此，在消费与工业应用中，期望能使用NAND闪存存储器取代NOR。

NOR闪存存储器与目前使用的NAND闪存存储器的特性间，存在根本的差异。即，NOR闪存存储器可利用随机的方式行读取，但是目前使用的NAND闪存存储器仅能读取连续分页。因此，需要对NAND闪存存储器的控制机制，特别是市面上的系统加以修改，方能提供与NOR闪存存储器相仿的操作与使用者经验。

发明内容

本公开有关于一种存储器装置、电子装置以及与其相关的读取方法，可以利用拟随机存取或小范围存取的方式，以小于实体分页的尺寸读取储存在NAND闪存存储器的数据。

根据本发明的第一方面，提出一种电连接于主装置的存储器装置。存储器装置包含：NAND闪存存储器与控制逻辑。NAND闪存存储器包含第一实体分页，且第一实体分页包含多个第一撷取单位。控制逻辑电连接于NAND闪存存储器。控制逻辑在第一分页读取期间，自主装置接收与第一实体分页对应的第一分页地址。其中，储存在这些第一撷取单位的数据在第二分页读取期间分别传送至主装置。

根据本发明的第二方面，提出一种电子装置。电子装置包含：彼此电连接的主装置与存储器装置。存储器装置包含：NAND闪存存储器以及一控制逻辑。NAND闪存存储器包含：第一实体分页，且第一实体分页包含多个第一撷取单位。控制逻辑电连接于NAND闪存存储器。控制逻辑在第一分页读取期间，自主装置接收与第一实体分页对应的第一分页地址。其中，储存在这些第一撷取单位的数据在第二分页读取期间分别传送至主装置。

根据本发明的第三方面，提出一种应用于存储器装置的读取方法。存储器装置包含控制逻辑与NAND闪存存储器，且NAND闪存存储器包含具有多个第一撷取单位的第一实体分页。读取方法包含以下步骤：在第一分页读取期间，自主装置接收与第一实体分页对应的第一分页地址；以及在第二分页读取期间，将储存在这些第一撷取单位的数据分别传送至主装置。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A为具有NAND闪存存储器的存储器装置的读取操作的示意图。

图1B为目前使用的NAND闪存存储器进行分页读取操作的示意图。

图2为将实体分页区分为撷取单位的示意图。

图3为根据本公开的读取方法的实施例，在存储器装置进行读取操作的顺序的示意图。

图4为在执行读取操作时，由主装置与存储器装置之间的存储器总线所携带的信号的示意图。

图5为根据本公开的实施例的读取方法，读取位于两个连续的分页地址的分页数据的顺序的示意图。

图6A为存储器装置13自不连续分页地址读取数据的示意图。

图6B为存储器装置依据图6A中的数据配置，读取数据的操作顺序的流程图。

图7为在主装置与存储器装置之间执行DMA操作的示意图。

图8为当分页所包含的撷取单位的数量不同的示意图。

图9A、图9B分别为具有不同类型的等待周期的单位撷取期间的示意图。

图10为在不同的模式中切换读取操作，不同类型的等待周期的流程图。

图11为举例说明在增强型单位撷取模式下，省略指令周期的读取操作的示意图。

图12为在增强型单位撷取模式下，以预设大小连续读取数据的示意图。

图13为在增强型单位撷取模式下，在相同的分页中读取数据的示意图。

图14A为在增强型单位撷取模式下，暂时停止改变芯片选择信号CS#的逻辑电平的示意图。

图14B为在读取操作时，如何根据在图14A中的芯片选择信号#CS的转换而读取分页数据的示意图。

【符号说明】

10：电子装置

11：主装置

rd_cmd：读取指令

&pg(q)，&pg(q+1)，&pg(0)，&pg(1)，&pg(L-1)，&pg(L)，&pg(M)，&pg(M+1)：分页地址

13：存储器装置

131：控制逻辑

133：NAND闪存存储器

DAT[q]，DAT[0]，DAT[1]，DAT[L-1]，DAT[L]，DAT[M]，DAT[M+1]，DAT[q，1]，DAT[q，2]，DAT[q，3]，DAT[q，4]，DAT[q，5]，DAT[q，6]，DAT[q，7]，DAT[q，8]，DAT[(q+1)，1]，DAT[(q+1)，2]，DAT[(q+1)，C]，DAT[(q+2)，1]，DAT[(q+2)，C]，DAT[q+1000，C]，DAT[m，1]，DAT[m，C]，DAT[r，1]，DAT[r，C]，DAT[n+1，1]，DAT[n+1，C]，DAT[q+124，1]，DAT[q+124，C]：分页数据

135：数据暂存器

137：快取暂存器

a～f，S3a，S3b，S3c，S3d，S3e，S3f，S901，S903，S905，S907：步骤

Tpg(q-1)，Tpg(q)，Tpg(q+1)，Tpg(q+1000)，Tu((q+1000)，1)，Tu((q+1000)，C)，Tpg(m)，Tpg(r)，Tpg(n)，Tpg(q+124)，Tpg(q+122)，Tpg(q+123)，Tpg(r)：分页读取期间

t0，t1，t2，t3：时刻

25：实体分页

25a：撷取单位

f1，t2，f8：子步骤

CS#：芯片选择信号

SCLK：系统时脉

SI：序列输入信号

SO：序列输出信号

Tpg_cmd，c：指令周期

Tpg_adr，a：地址周期

Tpg_wt，w：等待周期

Tpg_dat，d：数据周期

Tu(q，1)，Tu(q，2)，Tu(q，3)，Tu(q，4)，Tu(q，5)，Tu(q，6)，Tu(q，7)，Tu(q，8)，Tu((q+1)，1)，Tu((q+1)，2)，Tu(q，C)，Tu((q+1)，C)，Tu((q+2)，1)，Tu((q+2)，C)，Tu(m，1)，Tu(m，C)，Tu((m+1)，1)，Tu(m+1)，2)，Tu((m+1)，C)，Tu(n，1)，Tu(n，C)，Tu(q+124，1)，Tu(q+124，C)，Tu(r，1)，Tu(r，C)，Tu(n+1，1)，Tu(n+1，C)，Tu((q+3)，1)，Tu((q+3)，C)：单位撷取期间

RET1，RET2：虚线矩形

Tu_nm：一般单位撷取模式的单位撷取期间

dmy：虚拟周期

111：主控制器

113：主存储器

115：DMA引擎

117：闪存存储器接口电路

P1，P2：虚线箭头

Tpg_dft：预设分页读取期间

dftVa1：预设数值

Tu_em：增强型单位撷取模式的单位撷取期间

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

请参见图1A，其为具有NAND闪存存储器的存储器装置的读取操作的示意图。如图1A所示，电子装置10包含存储器装置13与主装置11。电子装置10可为，例如：手机、数码相机、笔记型电脑等。

在图1A中，绘式箭头符号与具有字母“a”至“g”的圆圈。这些箭头符号代表指令、地址或数据的传输路径。具有字母“a”至“f”的圆圈用于表示指令、地址与数据的顺序。首先，主装置11分别传送读取指令rd_cmd与第q个分页地址(即，&pg(q))至控制逻辑131(步骤a与步骤b)。接着，控制逻辑131传送读取请求至NAND闪存存储器133(步骤c)。

自NAND闪存存储器133，储存在分页地址&pg(q)的数据，即，分页数据DAT[q]先从NAND闪存存储器133撷取至数据暂存器135(步骤d)。接着，将数据暂存器135的内容传送至快取暂存器137(步骤e)。一旦在快取暂存器137备妥欲读取的分页数据DAT[q]，主装置11便可自快取暂存器137读出分页数据DAT[q]。

为便于说明，在本文中，将以符号“pg”代表分页，以连字符号(&)表示地址，以及以大写字母DAT和角括号表示数据。例如，将第n个实体分页的分页地址表示为&pg(n)，以及将储存在第n个实体分页的分页数据表示为DAT[n]。

请参见图1B，其为目前使用的NAND闪存存储器进行分页读取操作的示意图。步骤(a)至(f)对应于在时刻t0至时刻t1的期间，撷取分页数据DAT[q-1]的分页读取操作。因此，将时刻t0至时刻t1的期间定义为分页读取期间Tpg(q-1)。在分页读取期间Tpg(q-1)，由主装置11载入分页地址&pg(q-1)至控制逻辑131，并从NAND闪存存储器133读取分页数据DAT[q-1]至主装置11。

在时刻t1与时刻t2的期间，执行与撷取分页数据DAT[q]之分页读取操作相对应的步骤(a)至步骤(f)。因此，将时刻t1至时刻t2之间的期间定义为分页读取期间Tpg(q)。在这段期间，自主装置11载入分页地址&pg(q)至控制逻辑131，以及自NAND闪存存储器133读取分页数据DAT[q]至主装置11。

在时刻t2至时刻t3的期间，执行步骤(a)至步骤(f)，该些步骤对应于对分页数据DAT[q+1]执行分页读取操作。因此，时刻t2至时刻t3的期间定义为分页读取期间Tpg(q+1)，在这段期间，自主装置11将分页地址&pg(q+1)载入至控制逻辑131，以及自NAND闪存存储器133读取分页数据DAT[q+1]至主装置11。

如前所述，目前使用的NAND闪存存储器仅能以分页的方式读取，且分页地址和与其对应的分页数据的传送过程在同一个分页读取期间Tpg进行。即，分页地址&pg(q-1)与分页数据DAT[q-1]同样在分页读取期间Tpg(q-1)传送，分页地址&pg(q)与分页数据DAT[q]同样在分页读取期间Tpg(q)传送，且分页地址&pg(q+1)与分页数据DAT[q+1]同样在分页读取期间Tpg(q+1)传送。然而，因为实体分页较大的缘故，此种读取操作的机制不具有弹性。此外，主装置11需等待延迟期间(1atency)(步骤c、d、e的执行时间)在发出读取指令至控制逻辑131，以及自控制逻辑131接收读取数据。连带的，与NOR闪存存储器相较，对NAND闪存存储器执行读取操作的整个流程需花费较长的时间。

典型的实体分页的大小例如，2k位组，远大于NOR闪存存储器的基本存取单位。因此，需要能以较小的单位，自NAND闪存存储器中读取数据。为能支持较小的存取单位，NAND闪存存储器133的实体分页被等份的区分为多个部分。在本文中，以“acquisition-unit”一词代表将实体分页切分后的结果。然而，针对分页的切分结果的命名方式可能不同。例如，分页的切分结果可被称为分页、大块(chunk)或区段(sector)等。

请参见图2，其为将实体分页区分为撷取单位的示意图。将实体分页25区分为C个撷取单位25a。符号“C”代表预设的单位数量(C)。预设单位数量为正整数，且在本文中，假设C＝8。为指名储存在分页地址&pg(q)的第c个(c＝1～C)撷取单位的数据，此处以坐标方式“DAT[q，c]”表示。

在表1中，以储存在分页地址&pg(q)的分页数据DAT[q]的第c个撷取单位作为本文所采用的符号与缩写的举例。在本文中。符号“q”随着分页地址而改变。

表1

为能支持以撷取单位的方式进行读取操作，分页读取步骤进一步区分为多个子步骤。例如，在图3中，假设分页读取步骤包含8个子步骤(f1、f2、...f8)。子步骤(f1、f2、...f8)的数量取决于预设单位数量(C)。

请参见图3，其为根据本公开的读取方法的实施例，在存储器装置进行读取操作的顺序的示意图。在图3中，假设在时刻t0，被复制的分页数据DAT[q-1]已经由数据暂存器135移至快取暂存器137。

在时刻t0至时刻t1的期间，同时执行与分页数据DAT[q-1]的读取操作对应的步骤(f)，以及与分页数据DAT[q]的读取操作对应的步骤(a)～(e)。时刻t0与时刻t1之间的期间定义为，用于取得分页数据DAT[q-1]的分页读取期间Tpg(q-1)。

在时刻t1至时刻t2的期间，同时执行与分页数据DAT[q]的读取操作对应的步骤(f)，以及与分页数据DAT[q+1]对应的读取操作步骤(a)～(e)。将时刻t1至时刻t2的期间定义为，用于取得分页数据DAT[q]的分页读取期间Tpg(q)。

在时刻t2至时刻t3的期间，执行与分页数据DAT[q+1]的读取操作对应的步骤(f)。时刻t2至时刻t3的期间定义为，用于取得分页数据DAT[q+1]的分页读取期间Tpg(q+1)。

根据前述说明可以得知，分页读取期间Tpg(q-1)、Tpg(q)均与分页数据DAT[q]的读取操作相关。其中，在分页读取期间Tpg(q-1)，接收读取指令与分页地址&pg(q)，并将自NAND闪存存储器133取得的分页数据DAT[q]预先备妥于快取暂存器137。接着，在分页读取期间Tpg(q)再将分页数据DAT[q]传送至主装置11。

同理，分页期间Tpg(q)、Tpg(q+1)均与分页数据DAT[q+1]的读取操作相关。在分页读取期间Tpg(q)，接收读取指令与分页地址&pg(q+1)，并将自NAND闪存存储器133预先取得的分页数据DAT[q]预先备妥于快取暂存器137。接着，在分页读取期间Tpg(q)再将分页数据DAT[q]传送至主装置11。

换言之，根据本公开的实施例，针对一选定分页的读取操作，将延长为两个分页读取期间Tpg。这两个分页读取期间Tpg可分别视为先前分页读取期间与当前分页读取期间。

在先前分页读取期间，将选定分页的分页地址传送至控制逻辑131，并经由数据暂存器135，将储存于选定分页的数据自NAND闪存存储器133撷取至快取暂存器137。接着，在当前分页读取期间，自快取暂存器137中，取得所储存的选定分页的数据，将其经由控制逻辑131传送至主装置11。

此外，在当前分页读取期间内，从NAND闪存存储器133撷取另一个选定分页的分页地址至快取暂存器137，使得在次分页读取期间开始前，另一选定分页的分页数据已备妥于快取暂存器137。换言之，当前分页读取期间同时与选定分页的数据读取，以及另一选定分页的地址传送相关。

在嵌入式系统中，主装置11与存储器装置13间经常使用串行外设接口(serialperipheral interface，简称为SPI)作为沟通接口。接着说明基于SPT协议的NAND闪存存储器133的读取操作的波形。

请参见图4，其为在执行读取操作时，由主装置与存储器装置之间的存储器总线所携带的信号的示意图。在本文中，假设将实体分页区分为8个撷取单位。同一个实体分页上的数据的这8个撷取单位将被依序读取。

在图4中，第一个波形为芯片选择信号CS#，第二个波形为系统时脉(系统时钟脉冲)SCLK。芯片选择信号CS#在分页读取期间Tpg(q)降低至低逻辑电平。虚线矩形RET1、RET2分别代表反应读取指令的不同实现方式。简言之，虚线矩形RET1内的波形代表目前使用的分页读取操作，而虚线矩形RET2内的波形代表根据本公开实施例的分页读取操作。根据本公开的实施例的分页读取操作，可区别在相同实体分页内的不同撷取单位的数据。

虚线矩形RET1所包含的第三个波形与第四个波形，分别代表存储器装置13的序列输入信号SI与序列输出信号SO。由主装置11发出序列输入信号SI至存储器装置13。另一方面，序列输出信号SO由控制逻辑131所发出。虚线矩形RET1所示的波形代表在图1B的时刻t1与时刻t2之间，与分页数据DAT[q]的读取操作对应的步骤。

分页读取期间Tpg(q)的一开始为指令周期Tpg_cmd，接着为地址周期Tpg_adr、等待周期Tpg_wt与数据周期Tpg_dat。在指令周期Tpg_cmd传送读取指令。在地址周期Tpg_adr传送将载入的分页地址。地址周期的数量取决于存储器装置13所包含的I/O的数量。等待周期Tpg_wt并非绝对必要，且等待周期的数量与系统时脉的速度相关。系统时脉的频率越高时，等待周期所包含的周期的个数也越多。在数据周期Tpg_dat，传送所读取的分页数据。

虚线矩形RET2所圈示的第五个与第六个波形，分别代表NAND闪存存储器133的序列输入信号SI与序列输出信号SO，序列输入信号SI与序列输出信号SO可以撷取单位进行数据撷取。虚线矩形RET2所示的波形对应于在图3中，在时刻t1与时刻t2之间，分页数据DAT[q]、DAT[q+1]的读取操作的步骤。

各个单位撷取期间Tu(q，1)、Tu(q，2)、...Tu(q，8)始于指令周期Tpg_cmd，其次依序为地址周期Tpg_adr、等待周期Tpg_wt与数据周期Tpg_dat。在这些附图中，以不同的字母和填充图案代表单位撷取期间内的周期的类型。斜线填充图案与字母“c”表示指令周期Tpg_cmd；菱形填充图案与字母“a”表示地址周期Tpg_adr；空白填充图案与字母“w”表示等待周期Tpg_wt；以及，以格状填充图案和字母“d，，表示数据周期Tpg_dat

在虚线矩形RET2中，单位撷取期间Tu(q，1)、Tu(q，2)～Tu(q，8)的组成，与虚线矩形RET1的分页读取期间Tpg(q)的组成相似。即，在单位撷取期间Tu(q，1)、Tu(q，2)、...Tu(q，8)与分页读取期间Tpg(q)，指令周期(c)、地址周期(a)、等待周期(w)，以及数据周期(d)的顺序是相同的。因此，主装置11仍可采用相容的做法，发出分页读取的请求。

表2汇整并比较在虚线矩形RET1、RET2中的读取操作。在实际应用中，存储器装置13亦可支持分页读取模式(虚线矩形RET1)、单元撷取模式(虚线矩形RET2)的其中一种，或同时支持两者(虚线矩形RET1与虚线矩形RET2)。

表2

请参见图5，其为根据本公开的实施例的读取方法，读取位于两个连续的分页地址的分页数据的顺序的示意图。如前所述，在单位撷取期间Tu(q，1)～Tu(q，C)、Tu((q+1)，1)～Tu((q+1)，C)读取分页数据DAT[q]、DAT[q+1]，且各个单位撷取期间包含多个指令周期(c)、多个地址周期(a)、多个等待周期(w)与多个数据周期(d)。

在分页读取期间Tpg(q)，分页数据DAT[q]的撷取单位分别在C个单位撷取期间Tu(q，1)～Tu(q，C)内读取。分页地址&pg(q+1)自主装置11载入至控制逻辑131。储存在分页数据DAT[q+1]的C个撷取单位的数据，将在分页读取期间Tpg(q+1)内的C个单位撷取期间Tu((q+1)，1)～Tu((q+1)，C)被分别读取。在此同时，自主装置11载入所欲读取的分页的分页地址至控制逻辑131。被读取的分页可能位于连续的分页地址(例如，分页地址&pg(q+2))或是位于不连续的分页地址。

与NOR闪存存储器相较，针对巨量数据须被连续读取的应用，使用NAND闪存存储器能使整体的读取速度更有效率。此类应用至少包含两类情况，即，程序代码载入操作与DMA操作。

对程序代码的载入操作而言，储存在闪存存储器的程序需要被复制到主存储器(SRAM或DRAM)的空间。换言之，程序代码载入操作为，持续地自储存于闪存存储器的特定空间读取数据至主存储器。当系统(包含主装置11与存储器装置13)上电时，执行程序代码载入操作。一旦系统的电源开启，储存在预设初始地址&pg(预设)的程序代码开始被复制到主存储器。图6A、图6B为程序代码载入的举例。

对DMA操作而言，主装置11预先获知所欲撷取的数据的分页地址与长度，无论储存位置是否连续。由于与数据的位置相关的信息已事先获得，可应用前述的读取操作。图7所示为执行DMA操作的电子装置的方块图。

请参见图6A，其为存储器装置13自不连续分页地址读取数据的示意图。在存储器映射的左侧绘式多个箭头。直线箭头代表连续的分页地址，且曲线箭头代表不连续的分页地址。此处假设分页地址&pg(0)～&pg(L)彼此连续、分页地址&pg(L)、&pg(M)彼此不连续，且分页地址&pg(M)～&pg(M+1)彼此连续。

请参见图6B，其为存储器装置依据图6A中的数据配置，读取数据的操作顺序的流程图。请同时参见图6A、图6B。

首先，当存储器装置13上电时，随即载入预设初始分页地址&pg(预设)(例如，0x00)(步骤S3a)。因此，当主装置11开始发出读取指令时，快取暂存器137已暗中备妥分页数据DAT[预设]。分页地址&pg(0)仅为预设初始分页地址的举例。

若未定义预设初始分页地址&pg(预设)时，须在撷取分页数据DAT[初始分页]前，利用系统上电后的第一个分页读取期间传送分页地址&pg(初始分页)。因此，主装置11需要等到分页数据DAT[0]可用的时候。也就是说，若未预先决定预设初始分页地址&pg(预设)时，主装置11无法在系统上电后的第一个分页读取期间正确地接收数据。

接着，将分页数据DAT[预设]传送至主装置11，且在相同的分页读取期间Tpg，从主装置11接收分页地址&pg(1)。由主装置11接收并由控制逻辑131撷取的分页地址&pg(1)包含完整的地址，主装置11(步骤S3b)。

其后，在同一个分页读取期间Tpg内，读取分页数据DAT[1]，以及载入分页地址&pg(2)(步骤S3c)。类似的操作将重复执行，直到在分页读取期间Tpg同时读取分页数据DAT[L-1]，以及载入分页地址&pg(L)(步骤S3d)。

尽管分页地址&pg(L)与分页地址&pg(M)并不连续，控制逻辑131仍可预先自主装置11接收并萃取(识别)出分页地址&pg(M)。因此，在同一个分页读取期间Tpg内，将读取分页数据DAT[L]以及载入分页地址&pg(M)(步骤S3e)。再者，在相同的分页读取期间Tpg内，读取分页数据DAT[M]以及载入分页地址&pg(M+1)(步骤S3f)。如图6A、图6B所述，无论读取数据的储存位置是否连续，均可根据本公开的实施例而连续执行读取操作。

请参见图7，其为在主装置与存储器装置之间执行DMA操作的示意图。主装置11包含内部总线、主控制器111、主存储器113、DMA引擎(也称DMA控制器)115，以及闪存存储器接口电路117。内部总线用于在主控制器111、主存储器113、DMA控制器与闪存存储器接口电路117之间传送指令与数据。控制逻辑131电连接于主装置11、数据暂存器135、快取暂存器137，以及NAND闪存存储器133。

主控制器111提供数据储存信息，例如位置以及所欲传送之数据的长度控制逻辑131。如虚线箭头P1所示，数据储存信息经由DMA引擎115与闪存存储器接口电路117而传送。虚线箭头P2代表撷取的DMA数据如何自存储器装置13传送至主装置11的传送路径。一旦被复制至主存储器113，主控制器111可经由内部总线而存取DMA数据。

除初始地址无法经由预设而预先得知外，DMA操作的存储器映射与读取流程大致与程序代码载入的存储器映射与读取流程相似。由于DMA操作的存储器映射与执行流程均与图6A、图6B相似，为节省篇幅，此处不详述关于DMA操作的存储器映射与执行流程。

程序代码载入应用与DMA操作应用的共同点为，读取数据的数据量相当大，且可预先得知所欲读取数据的分页地址。只要主控制器111知道数据所储存的地址，主装置11便可正确的撷取读取数据，无论读取数据存放的分页地址是否连续。

请参见图8，其为当分页所包含的撷取单位的数量不同的示意图。尽管，页读取期间被预设为，等于8个单位撷取期间(Tpg_dft＝Tc*8)。但主装置11所撷取的数据的长度并非绝对为8个撷取单位的整数倍。因此，分页读取期间实际包含的撷取单位的数量可能不等于“8”。图8所示的虚线矩形RET3、RET4、RET5分别为分页读取期间Tpg(q)具有8个单位撷取期间、9个单位撷取期间，以及2个单位撷取期间的情形。

在虚线矩形RET3中，说明两个连续的分页数据DAT[q]、DAT[q+1]的分页读取操作。虚线矩形RET3内的分页读取期间Tpg(q)、Tpg(q+1)的长度等于预设分页读取期间Tpg_dft。在分页读取期间Tpg(q)的8个单位撷取期间内，分别读取当前分页数据DAT[q]的8个撷取单位，并同时载入次分页地址&(q+1)。在分页读取期间Tpg(q+1)的8个单位撷取期间内，分别读取储存在当前分页数据DAT[q+1]的8个撷取单位中的数据DAT[q，1]～DAT[q，C]，并同时载入次分页地址&pg(q+2)。

接着说明虚线矩形RET4所示，对连续的分页数据DAT[q]、DAT[q+1]进行的分页读取操作。假设虚线矩形RET4的分页读取期间Tpg(q)包含9个单位撷取期间，其长度较预设分页读取期间Tpg_dft长。其中，假设分页读取期间Tpg(q+1)的长度等于预设分页读取期间Tpg_dft的长度。

在分页读取期间Tpg(q)的前8个单位撷取期间，以撷取单位分别读取当前分页数据DAT[q]的8个撷取单位中的数据DAT[q，1]～DAT[q，C]。在分页读取期间Tpg(q)的第9个单位撷取期间开始前，当前分页数据DAT[q]的8个撷取单位中的数据DAT[q，1]～DAT[q，C]均已经被读取。因此，在分页读取期间Tpg(q)的第9个单位撷取期间，可能读取分页数据DAT[q]的8个撷取单位中的任何一个(DAT[q，c]，其中c＝1～C)。换言之，分页数据DAT[q]的8个撷取单位中的数据DAT[q，1]～DAT[q，C]可能被重复选取并传送。请留意，储存在同一个分页数据DAT[q]的8个撷取单位的数据可依序或随机传输。此外，在分页读取期间Tpg(q)，自主装置11载入次分页地址&pg(q+1)至控制逻辑131。在分页读取期间Tpg(q+1)，当前分页数据DAT[q+1]分别在8个单位撷取期间内读取，以及载入次分页地址&pg(q+2)。

接着说明在虚线矩形RET5中，三个连续的分页数据DAT[q]、DAT[q+1]、DAT[q+2]的分页读取操作。假设虚线矩形RET5的分页读取期间Tpg(q)仅包含2个单位撷取期间。很明显地，分页读取期间Tpg(q)较预设分页读取期间Tpg_dft短。另一方面，分页读取期间Tpg(q+1)、Tpg(q+2)等于预设分页读取期间Tpg_dft。

在分页读取期间Tpg(q)，读取当前分页数据DAT[q]。然而，当前分页地址&pg(q)的储存空间并未完全被使用。相反的，储存在分页地址&pg(q)中的数据，仅有两个撷取单位的数据被读出。换言之，在分页地址&pg(q)的8个撷取单位中，有6个为闲置/未使用而未读出。此种情况可能存在，因为读取数据的总数量可能不是分页大小的整数倍。同样的，在分页读取期间Tpg(q)，次分页地址&pg(q+1)将自主装置11传送至控制逻辑131。

然而，因为分页读取期间Tpg(q)远较预设分页读取期间Tpg_dft更短，在分页读取期间Tpg(q)结束时，尚无法完成次分页地址&pg(q+1)的传送。连带的，控制逻辑无法获知应至何处取得分页数据DAT[q+1]。因此，当分页读取期间Tpg(q+1)开始时，当前分页数据DAT[q+1]尚未于快取暂存器137备妥，且控制逻辑131无法传送正确的分页数据DAT[q+1]至主装置11。

在分页读取期间Tpg(q+1)，自主装置11载入分页地址&pg(q+2)至控制逻辑131，但分页数据DAT[q+1]尚未正确地/完整地储存/缓冲于快取暂存器137。如此一来，控制逻辑131可传输预设数值dftVal(例如，dftVal＝0x55)至主装置11，从而通知读取数据为“未知(unknown)”。或者，控制逻辑131可传送从快取暂存器137取得未知(随机)数值。

在分页读取期间Tpg(q+2)，载入分页地址&pg(q+3)，且自快取暂存器137正确地将分页数据DAT[q+2]传送至主装置11。

以上的举例主要针对存储器装置13改变。在某些应用中，亦可修改控制逻辑131与主控制器111之间的传输协议，进而加速读取操作。根据本公开的实施例，可使用一个或多个等待周期(w)而建立主控制器111与控制逻辑131之间的特殊协议。

请参见图9A、图9B，其为具有不同类型的等待周期的单位撷取期间的示意图。在图9A中，等待周期仅(w)包含不被使用或无特定功能的虚拟周期(dmy)。在一般单位撷取模式，大多数的单位撷取期间具有与图9A类似的组成。

在图9B中，等待周期(w)的一部分为设定周期(set)，一部分为虚拟周期(dmy)。设定周期(set)用于代表主装置准备进入和/或离开增强型单位撷取模式。可针对设定周期(set)所夹带的不同的设定值，定义不同类型的增强型单位撷取模式。在一般单位撷取模式下，以及在增强型单位撷取模式下，部分的单位撷取期间具有与图9A类似的组成。具有与图9B相似组成的单位撷取期间可表示为Tset。

请参见图10，其为在不同的模式中切换读取操作，不同类型的等待周期的流程图。首先，在一般单位撷取模式执行读取操作(步骤S901)。一般单位撷取模式的单位撷取期间表示为Tu_nm。接着，控制逻辑131检查等待周期(w)的初始周期，用以确认是否进入增强型单位撷取模式(步骤S903)。若等待周期(w)不包含设定周期(set)，便重复执行步骤S901。若步骤S903的判断结果为肯定，读取操作离开一般单位撷取模式，且开始在增强型单位撷取模式下执行读取操作(步骤S905)。增强型单位撷取模式的单位撷取期间表示为Tu_em。在增强型单位撷取模式中，主装置11与控制逻辑131根据预设协议而互相沟通。在预设协议中，单位撷取期间的一部分周期省略而加速读取操作。其后，控制逻辑131分别确认增强型单位撷取模式是否终止(步骤S907)。若步骤S907的判断结果为否定，维持在增强型单位撷取模式进行读取操作，并重复执行步骤S905。否则，读取操作将离开增强型单位撷取模式并再度执行步骤S901。

实际应用时，增强型单位撷取模式所采用的预设协议可能不同。图11、图12、图13、图14A、图14B举例说明增强型单位撷取模式可用于提升读取操作速度的预设协议。

请参见图11，其为举例说明在增强型单位撷取模式下，省略指令周期的读取操作的示意图。此处绘式分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)。在图11中，假设分页地址&pg(q)、&pg(q+1)、&pg(q+2)彼此连续，分页地址&pg(m)、&pg(m+1)彼此连续，且分页地址&pg(q+2)、&pg(m)彼此不连续。

分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)各自包含C个单位撷取期间Tu。例如，分页读取期间Tpg(q)包含单位撷取期间Tu(q，1)、Tu(q，2)...Tu(q，C)。分页读取期间Tpg(q+1)、Tpg(q+2)、Tpg(m)、Tpg(m+1)的组成相似，故省略其细节。

在分页读取期间Tpg(q)，单位撷取期间Tu(q，1)内的等待周期(w)包含设定周期(set)与虚拟周期(dmy)。根据单位撷取期间Tu(q，1)的设定周期(set)，控制逻辑131得知主装置11将开始进入增强型单位撷取模式。

自分页读取期间Tpg(q)的单位撷取期间Tu(q，2)至分页读取期间Tpg(m)的最后一个单位撷取期间Tu(m，C)之间的期间，主装置11停止将读取指令传送至控制逻辑131。在增强型单位撷取模式下，单位撷取期间Tu em的地址周期(a)、等待周期(w)与数据周期(d)以粗线表示。在增强型单位撷取模式下，由于单位撷取期间Tu_em并为重复传送读取指令，单位撷取期间Tu_em的长度可以较短，并可较快速的执行读取操作。

在分页读取期间Tpg(m+1)，单位撷取期间Tu(m+1，1)内的等待周期包含设定周期(set)与虚拟周期(dmy)。根据单位撷取期间Tu(m+1，1)的设定周期(set)，控制逻辑131获知主装置11将停止增强型单位撷取模式。因此，单位撷取期间Tu(m+1，1)结束时，读取操作回到一般单位撷取模式。单位撷取期间Tu(m+1，2)～Tu(m+1，C)包含指令周期(c)、地址周期(a)、等待周期(w)与数据周期(d)。

在增强型单位撷取模式下，对分页pg(q+1)、pg(q+2)、pg(m)执行读取操作时，分别在分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+2)接收分页地址&pg(q+1)、&pg(q+2)、&Tpg(m)。即，预先在实际接收分页数据DAT[q+1]、DAT[q+2]、DAT[m]的分页读取期间前的分页读取期间接收。因此，根据图11，在增强型单位撷取模式中，控制逻辑131可对连续和/或不连续地址的分页执行读取操作至分页。

在主装置11与控制逻辑131之间的协议并不受限制。在某些应用中，由等待周期携带的信息，可用于通知控制逻辑131关于增强型单位撷取模式的长度(期间)。例如，在增强型单位撷取模式中，利用设定周期(set)携带预设码，用于代表应在接下来的期间读取具有预设大小的读取数据。预设大小为分页的整数倍。在读取预设大小的数据后，主装置11与控制逻辑131之间的读取操作自动回复至一般单位撷取模式。

请参见图12，其为在增强型单位撷取模式下，以预设大小连续读取数据的示意图。此处绘式分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+2)、Tpg(q+1000)、Tpg(m)、Tpg(r)。在图12中，假设预设大小为1,000个分页、分页地址&pg(q)～&pg(q+1000)彼此连续，且分页地址&pg(q+1000)、&pg(m)、Tpg(r)为彼此连续。

在分页读取期间Tpg(q)，仅单位撷取期间Tu(q，1)包含等待周期，且该等待周期包含设定周期(set)与虚拟周期(dmy)。其他的单位撷取期间Tu(q，2)～Tu(q，C)均仅包含数据周期(d)。根据单位撷取期间Tu(q，1)的设定周期(set)，可定义特定的设定码，用以代表将连续读取的数据量的预设大小(连续分页的数量)。通过读取预设码，控制逻辑131得知增强型单位撷取模式将维持1,000个分页读取期间Tpg。

待所预设的大小的数据(储存在分页地址&q至&(q+1000)的数据)读取后，读取操作自动离开增强型单位撷取模式并进入一般单位撷取模式。如图12所示，当分页(q+1000)的数据全部被读取后，分页读取期间Tpg(m)开始。在分页读取期间Tpg(m)，主装置11传送读取指令、分页地址与等待周期至控制逻辑131，且控制逻辑131提供读取数据给主装置11。

由于控制逻辑131在增强型单位撷取模式下，并未传输分页地址的缘故，需在增强型单位撷取模式刚开始时，预先将在分页读取期间Tpg(q+1000)过后，将读取的第一个分页地址传送至控制逻辑131。如图12所示，在分页读取期间Tpg(q)的地址周期(a)传送分页地址&pg(m)。因此，在读取分页地址&pg(q+1000)所储存之数据后，控制逻辑131可以持续自分页pg(m)取得数据，无须中断分页读取操作。

另一方面，若分页读取期间Tpg(q)的地址周期(a)并未夹带分页地址&pg(m)，控制逻辑131便无法持续自分页地址&pg(m)取得数据。连带的，在增强型单位撷取模式结束后的第一个分页读取期间所接收的数据必须被忽略。

在图12中，控制逻辑131先在一般单位撷取模式进行分页读取操作。在分页读取期间Tpg(m)的地址周期(a)，传送分页地址&pg(r)。如前所述，在一般单位撷取模式所读取的分页地址&pg(m)、&pg(r)彼此可能连续地址或不连续。在分页读取期间Tpg(m)的数据周期中，随着是否在分页读取期间Tpg(q)的地址周期传送分页地址&pg(m)的不同，分页pg(m)的分页数据可能顺利被读取或无法顺利被读取。

在某些应用中，预设大小为一个固定值。该固定值为预设，且主装置11与控制逻辑131皆预先得知该固定值。每次只要读取操作进入增强型单位撷取模式，控制逻辑131便根据该固定值而连续读取一定数量的数据。在图13中，举例说明在增强型单位撷取模式中，以固定值代表所读取的分页数据。

请参见图13，其为在增强型单位撷取模式下，在相同的分页中读取数据的示意图。此处绘式分页读取期间Tpg(q)、Tpg(q+1)、Tpg(m)、Tpg(n)、Tpg(n+1)。在图13中，假设分页地址&pg(q)、&pg(q+1)为连续，以及假设分页地址&pg(n)、&pg(n+1)为连续，且分页地址&pg(q+1)、&pg(m)、&pg(m+1)为不连续。以下简要说明图13中的分页读取期间。

分页读取期间Tpg(q)的地址周期(a)用于代表在次分页读取期间应读取的分页的所在地址。同样的，利用分页读取期间Tpg(q+1)、Tpg(m)、Tpg(n)的地址周期(a)分别代表应在分页读取期间Tpg(m)、Tpg(n)、Tpg(n+1)读取的分页的所在地址。

分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q)的等待周期(w)包含设定周期(set)与虚拟周期(dmy)。分页读取期间Tpg(q)的设定周期(set)代表在增强型单位撷取模式下，数据周期(d)将在相同的分页读取期间Tpg(q)读取数据，且之后的单位撷取期间Tu(q，2)～Tu(q，C)均不含指令周期(c)、地址周期(a)与等待周期(w)。换言之，在分页读取期间Tpg(q)，仅有单位撷取期间Tu(q，1)包含指令周期(c)、地址周期(a)、等待周期(w)，以及数据周期(d)。分页读取期间Tpg(q)的地址周期代表在次分页读取期间所读取的数据的地址。即，分页读取期间Tpg(q+1)。

同样的，在分页读取期间Tpg(q+1)，仅单位撷取期间Tu(q+1，1)包含指令周期(c)、地址周期(a)、等待周期(w)与数据周期(d)，而其他的单位撷取期间Tu(q+1，2)～Tu(q+1，C)仅包含数据周期(d)。由于分页读取期间Tpg(q+1)的地址周期代表在次分页读取期间将读取储存在分页地址&pg(m)的数据。即，分页读取期间Tpg(m)。在增强型单位撷取模式中，将读取的次分页地址(&pg(m))与所读取的当前分页地址(&pg(q+1))可为不连续。

在分页读取期间Tpg(m)，仅有单位撷取期间Tu(m，1)包含指令周期(c)、地址周期(a)、等待周期(w)以及数据周期(d)。另一方面，单位撷取期间Tu(m，2)～Tu(m，C)均仅包含数据周期(d)。分页读取期间Tpg(m)内的地址周期(a)代表在次分页读取期间，将读取的储存在分页地址&pg(n)的数据。即，分页读取期间Tpg(n)。

请留意，由于在增强型单位撷取模式执行读取操作时，数据是以分页的方式读取。因此，如图13所示，控制逻辑131可轻易在增强型单位撷取模式与一般单位撷取模式之间切换。分页读取期间Tpg(n)、Tpg(n+1)的等待周期仅包含虚拟周期(dmy)。因此，读取操作自分页读取期间Tpg(m)离开增强型单位撷取模式。在分页读取期间Tpg(n)、Tpg(n+1)，单位撷取期间Tu(n，1)～Tu(n，C)均包含指令周期(c)、地址周期(a)、等待周期(w)，以及数据周期(d)。

如图13所示，因为(C-1)个单位撷取期间不包含指令周期(c)、地址周期(a)与等待周期(w)的缘故，在增强型单位撷取模式下的分页读取期间Tpg(q)、Tpg(q+1)、Tpg(m)的长度，较一般单位撷取模式下的分页读取期间Tpg(n)、Tpg(n+1)短。因此，如图13所示，可加速每一个分页的读取操作。

在图11、图12、图13中，根据设定周期(set)通知控制逻辑131关于增强型单位撷取模式何时开始与结束。在某些应用中，控制逻辑131可参考硬件信号(例如，芯片选择信号CS#)，利用硬件信号表示一般单位撷取模式与增强型单位撷取模式的切换。

请参见图14A，其为在增强型单位撷取模式下，暂时停止改变芯片选择信号CS#的逻辑电平的示意图。除了改变序列输入信号与序列输出信号的模式外，芯片选择信号CS#可随着增强型单位撷取模式而修改。在图14A中，当读取操作进入增强型单位撷取模式时，芯片选择信号CS#上升至高逻辑电平。

在本文中，可将芯片选择信号CS#由高逻辑电平转换为低逻辑电平时，控制逻辑131所读取的数据所在的分页，定义为最后一个增强型读取分页。在增强型单位撷取模式结束，且最后一个在增强型单位撷取模式所读取的分页已经被读取后，在紧接于增强型单位撷取模式结束后的一般单位撷取模式中，将继续读取与最后一个增强型读取分页的地址相邻的次一个分页。在图14A中，假设最后一个增强型读取分页为(q+123)。

图14A绘式单位撷取期间Tu(q，1)、Tu(q+124，1)、Tu(q+124，C)。单位撷取期间Tu(q，1)对应于储存在分页地址&pg(q)的数据的读取。分页读取期间Tpg(q+124)代表控制逻辑131无法预先正确地接收分页地址。单位撷取期间Tu(q+124，1)、Tu(q+124，C)代表分页读取期间Tpg(q+124)所包含的单位撷取期间。

在单位撷取期间Tu(q，1)内的等待周期包含设定周期(set)与虚拟周期(dmy)。根据单位撷取期间Tu(q，1)的设定周期(set)，控制逻辑131获知在单位撷取期间Tu(q，1)结束后，增强型单位撷取模式将开始。也就是说，在时刻t1与时刻t2之间的单位撷取期间用于通知控制逻辑131增强型单位撷取模式即将开始。在时刻t2后，芯片选择信号CS#上升至高逻辑电平。在此同时，控制逻辑131可以利用撷取单位执行连续分页的读取操作。在此实施例中，假设当芯片选择信号CS#维持在高电压电平时，便持续以增强型单位撷取模式执行读取操作。

在时刻t3，芯片选择信号CS#被拉低至低电压电平，借以通知控制逻辑131增强型单位撷取模式应终止。因此，在时刻t3后，控制逻辑131在一般单位撷取模式下执行读取操作。在芯片选择信号CS#自高逻辑位转转换至低逻辑电平后的第一个分页读取期间Tpg，将读取储存在与增强型单位撷取模式的最后一个分页地址相连续的分页地址的数据。例如，读取分页数据DAT[q+124]。因此，单位撷取期间表示为Tu(q+124，1)～Tu(q+124，C)。

请参见图14B，其为在读取操作时，如何根据在图14A中的芯片选择信号#CS的转换而读取分页数据的示意图。请同时参见图14A、图14B。

此处标示分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+122)、Tpg(q+123)、Tpg(q+124)、Tpg(r)与时刻t1、t2、t3。在图14B中，假设分页地址&pg(q)～&pg(q+124)为连续，且分页地址&pg(q+124)、&pg(r)为不连续。在图14B中，时刻t1、t2、t3与图14A的时刻t1、t2、t3对应。

分页读取期间Tpg(q)、Tpg(q+1)、Tpg(q+122)、Tpg(q+123)、Tpg(unknown)、Tpg(r)均包含C个单位撷取期间。例如，分页读取期间Tpg(q)包含单位撷取期间Tu(q，1)、Tu(q，2)...Tu(q，C)。分页读取期间Tpg(q+1)、Tpg(q+2)、Tpg(q+3)、Tpg(r)、Tpg(r+1)的组成与细节不再说明。

在分页读取期间Tpg(q)，单位撷取期间Tu(q，1)内的等待周期包含设定周期(set)与虚拟周期(dmy)。根据单位撷取期间Tu(q，1)的设定周期，控制逻辑131获知主装置11即将进入增强型单位撷取模式。

在分页读取期间Tpg(q)的单位撷取期间Tu(q，2)至分页读取期间Tpg(m)的最后一个单位撷取期间Tu(m，C)的这段期间，主装置11停止传送指令周期(c)、地址周期(a)，以及等待周期(w)至控制逻辑131。换言之，在增强型单位撷取模式中，单位撷取期间Tu_em仅包含数据周期(d)。在增强型单位撷取模式中，以粗线表示单位撷取期间Tu_em内的数据周期(d)。很明显地，在增强型单位撷取模式下，单位撷取期间Tu_em较短，故可更快地执行读取操作。因为要读取的数据的分页地址为连续，控制逻辑131并不需要从主装置11取得地址信息，故可采用此种控制机制。由于增强型单位撷取模式不采用指令周期(c)、地址周期(a)与等待周期(w)，可由此提升读取操作的传输速度。

一旦主装置11希望读取不连续的数据时，主装置11将芯片选择信号CS#的电压拉低。芯片选择信号CS#的变化(自高电压电平至低电压电平)通知控制逻辑131增强型单位撷取模式即将结束。

在图14B中，因为分页地址&pg(q+123)、&pg(r)为不连续，增强型单位撷取模式将在单位撷取期间Tu(q+123)结束后暂停。如图14A所示，芯片选择信号CS#在时刻t3变成低电压电平。单位撷取期间Tu(q+1，3)结束于图14B的时刻t3。因此，在时刻t3后，读取操作将切换至一般单位撷取模式。

其后，在分页读取期间Tpg(124)中，每一个单位撷取期间Tu(124，1)～Tu(124，C)均包含指令周期(c)、地址周期(a)、等待周期(w)，与数据周期(d)。在分页读取期间Tpg(124)，分页数据DAT[q+124]被切分，并分别在单位撷取期间Tu(124，1)～Tu(124，C)中读取。分页读取期间Tpg(q+124)用于传送与次分页读取期间对应的分页地址。单位撷取期间Tu(q+124，1)～Tu(q+124，C)的地址周期(a)用于代表下一个分页地址。即，分页地址&pg(r)。

在这个例子中，增强型单位撷取模式内的单位撷取期间(时刻t2与时刻t3之间的期间)不包含指令周期(c)、地址周期(a)与等待周期(w)。据此，实现读取操作所需的整体期间可以缩短。图14A、图14B所示为，针对储存在连续的分页地址的读取数据而采用的增强型单位撷取模式。换言之，增强型单位撷取模式适合用于对连续的分页地址执行读取操作。

在本文中，说明多个增强型单位撷取模式可采用的预设协议的例子。预设协议的实现方式与细节并不限于以上的举例。

如前所述，根据本公开的实施例的读取操作以撷取单位进行，且主装置11可随机决定所欲读取的数据的分页地址。因此，NAND闪存存储器133可在许多情况下取代NOR闪存存储器，进而可显著减少存储器装置的电路面积与成本。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种之改动与润饰。因此，本发明的保护范围当以权利要求所界定的范围为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种存储器装置，其特征在于，电连接于一主装置，该存储器装置包含：

一NAND闪存存储器，包含：

一第一实体分页，包含多个第一撷取单位，其中一第一分页地址与该第一实体分页对应；

一第二实体分页，包含多个第二撷取单位，其中一第二分页地址与该第二实体分页对应；以及

一控制逻辑，电连接于该NAND闪存存储器，该控制逻辑分别在一第一分页读取期间和一第二分页读取期间，自所述主装置接收所述第一分页地址和所述第二分页地址，其中储存在这些第一撷取单位的数据在一第二分页读取期间被传送至该主装置，储存在这些第二撷取单位的数据在一第三分页读取期间被传送至该主装置。

2.如权利要求1所述的存储器装置，其中，

该第一实体分页的大小等于该第二实体分页的大小，且

这些第一撷取单位的大小等于这些第二撷取单位的大小。

3.如权利要求1所述的存储器装置，其中，

当该第一分页地址与该第二分页地址连续时，该第一分页读取期间的长度长于或等于该第二分页读取期间的长度；或，

当该第一分页地址与该第二分页地址不连续时，该控制逻辑在该第二分页读取期间自该主装置接收该第二分页地址，且该第一分页读取期间的长度等于该第二分页读取期间的长度。

4.如权利要求1所述的存储器装置，其中，

该第一分页读取期间包含多个第一单位撷取期间；

该第二分页读取期间包含多个第二单位撷取期间；且

该第三分页读取期间包含多个第三单位撷取期间，其中

各该第二单位撷取期间包含多个第一数据周期，其中这些第一数据周期用于将储存在该第一实体分页的数据传送至该主装置；以及

各该第三单位撷取期间包含多个第二数据周期，其中这些第二数据周期用于将储存在该第二实体分页的数据传送至该主装置。

5.如权利要求4所述的存储器装置，其中，

当这些第一撷取单位的数量等于这些第二单位撷取期间的数量时，储存在各该第一撷取单位的该数据分别于各该第二单位撷取期间内传送；

当这些第一撷取单位的数量大于这些第二单位撷取期间的数量时，在该第二分页读取期间，储存在这些第一撷取单位中的至少一个的数据传送至该主装置超过一次；或，

当这些第一撷取单位的数量小于这些第二单位撷取期间的数量时，在该第三分页读取期间，储存在这些第二撷取单位的该数据并未传送至该主装置。

6.如权利要求5所述的存储器装置，其中

在该第三分页读取期间，一预设值传送至该主装置；或

在该第三分页读取期间，一随机数值传送至该主装置。

7.如权利要求4所述的存储器装置，其中，

各该第一单位撷取期间包含用于代表该第一分页地址的多个第一地址周期；以及

各该第二单位撷取期间包含用于代表该第二分页地址的多个第二地址周期。

8.如权利要求4所述的存储器装置，其中这些第一单位撷取期间中的至少一个包含多个指令周期，其中这些指令周期代表该主装置欲执行的一个读取指令。

9.如权利要求4所述的存储器装置，其中各该第一单位撷取期间包含多个等待周期。

10.如权利要求9所述的存储器装置，其中这些第一单位撷取期间中的一个的这些等待周期包含至少一设定周期与至少一虚拟周期，其中该至少一设定周期用于指定一预设数量之连续分页的地址。

11.如权利要求10所述的存储器装置，其中这些第一单位撷取期间中的一个所包含的这些等待周期包含至少一虚拟周期。

12.一电子装置，其特征在于，包含：

一主装置；以及

一存储器装置，电连接于该主装置，包含：

一NAND闪存存储器，包含：

一第一实体分页，包含多个第一撷取单位，其中一第一分页地址与该第一实体分页对应；

一第二实体分页，包含多个第二撷取单位，其中一第二分页地址与该第二实体分页对应；以及

一控制逻辑，电连接于该NAND闪存存储器，该控制逻辑分别在一第一分页读取期间和一第二分页读取期间，自该主装置接收所述第一分页地址和所述第二分页地址，其中储存在这些第一撷取单位的数据在一第二分页读取期间被传送至该主装置，储存在这些第二撷取单位的数据在一第三分页读取期间被传送至该主装置。

13.一种应用于一存储器装置的读取方法，其中该存储器装置包含一控制逻辑与一NAND闪存存储器，且该NAND闪存存储器包含具有多个第一撷取单位的一第一实体分页和具有多个第二撷取单位的一第二实体分页，且该读取方法包含以下步骤：

分别在一第一分页读取期间和一第二分页读取期间，自一主装置接收与该第一实体分页对应的一第一分页地址和与该第二实体分页对应的一第二分页地址；以及

分别在该第二分页读取期间和一第三分页读取期间，将储存在这些第一撷取单位的数据和储存在这些第二撷取单位的数据分别传送至该主装置。