CN110851073B - 储存装置及巨集指令的执行方法 - Google Patents

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Abstract

本发明揭露一种储存装置，包括一记忆体模块及一记忆体控制器。记忆体控制器包括一记忆体界面控制单元、一指令队列、一选择单元、一缓存器以及一处理单元。处理单元用以执行：将多个序列的记忆体操作指令组成多个巨集指令；写入该些巨集指令至该缓存器；依据来自一主机的一主机指令写入对应于主机指令的巨集指令的一或多个操作参数至该缓存器；命令选择单元选择缓存器做为输入端；以及命令缓存器输出对应于主机指令的巨集指令。

Description

储存装置及巨集指令的执行方法
技术领域
本发明是有关于一种记忆体控制器及其操作方法。
背景技术
储存装置(storage device)是计算机系统(computer system)中不可缺少的一个组件。一般而言，储存装置包括两个部分：记忆体模块及记忆体控制器。记忆体模块可包括记忆体阵列及控制电路，其中记忆体阵列如NAND快闪(NAND flash)记忆体阵列或NOR快闪(NOR flash)记忆体阵列，而控制电路则是用以操作记忆体阵列以对其进行写入操作或读取操作。记忆体控制器作为主控制器(host controller)与记忆体模块的控制电路之间的控制界面，而接收来自主控制器的命令，并将之转换为记忆体模块的控制电路能够解析的信号。若能提高记忆体控制器命令转换的效率，将有助于提升储存装置的整体效能。
发明内容
有鉴于此，本发明的目的是揭露一种记忆体控制器及其操作方法，以提高命令转换的效率，进而提升储存装置的整体效能。
本发明的一方面揭露一种储存装置，包括一记忆体模块及一记忆体控制器。记忆体控制器耦接至记忆体模块，且包括一记忆体界面控制单元、一指令队列、一选择单元、一缓存器以及一处理单元。指令队列耦接至记忆体界面控制单元。选择单元耦接至指令队列。缓存器耦接至选择单元。处理单元耦接至选择单元及缓存器，且用以执行：将多个序列的记忆体操作指令组成多个巨集指令；写入该些巨集指令至该缓存器；依据来自一主机的一主机指令写入对应于主机指令的巨集指令的一或多个操作参数至该缓存器；命令选择单元选择缓存器做为输入端；以及命令缓存器输出对应于主机指令的巨集指令。
本发明的另一方面揭露一种巨集指令的执行方法，用于一储存装置。储存装置包括一记忆体模块及一记忆体控制器。执行方法包括：由记忆体控制器的一处理单元将多个序列的记忆体操作指令组成多个巨集指令；由处理单元写入该些巨集指令至记忆体控制器的一缓存器；由处理单元依据来自一主机的一主机指令写入对应于主机指令的巨集指令的一或多个操作参数至该缓存器；由处理单元命令记忆体控制器的一选择单元选择该缓存器做为输入端；以及由处理单元命令缓存器输出对应于主机指令的巨集指令。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
图1绘示依据本发明一实施例的储存装置的方块图。
图2绘示依据本发明一实施例的数据读取指令的记忆体操作指令的序列的示意图。
图3绘示依据本发明一实施例的记忆体界面控制单元执行一序列的记忆体操作指令的时序图。
图4绘示依据本发明一实施例的数据写入指令的记忆体操作指令的序列的示意图。
图5绘示依据本发明一实施例的巨集指令的示意图。
图6绘示依据本发明一实施例的巨集指令的执行方法的流程图
其中，附图标记：
100：主机
10：储存装置
20：记忆体模块
30：记忆体控制器
32：指令队列
34：处理单元
36：缓存器
38：选择单元
40：记忆体界面控制单元
S10、S18：步骤
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参照图1，图1绘示依据本发明一实施例的储存装置的方块图。在一个实际的例子中，储存装置10中的记忆体控制器30可依据主机100所输出的主机指令，对记忆体模块20进行数据的存取操作，例如，将来自主机100的使用者数据储存至记忆体模块20的储存空间中。主机指令例如是符合NVMe(Non-Volatile Memory Express，非挥发性记忆体储存装置)或是AHCI(进阶主机控制器界面，Advanced Host Controller Interface)标准的指令，主机指令可藉由PCIE(快捷外设互联标准，Peripheral Component Interconnect Express)、SATA(串行ATA，Serial ATA)或SAS(序列式SCSI，Serial Attached SCSI)传输界面进行数据的传输。
记忆体模块20较佳可包括快闪记忆体(Flash Memory)、磁阻式随机存取记忆体(MagnetoresistiveRAM)、铁电随机存取记忆体(Ferroelectric RAM)、电阻式随机存取记忆体(Resistive RAM)、自旋转移力矩随机存取记忆体(Spin Transfer Torque-RAM，STT-RAM)等具有长时间数据保存能力的记忆体。
记忆体控制器30可采用集成电路晶片的方式实现。记忆体控制器30包括指令队列32、处理单元34、缓存器36、选择单元38以及记忆体界面控制单元40。以记忆体控制器30采用NVMe指令为例，当NVMe指令为数据读取指令或数据写入指令，则NVMe指令包括一逻辑区块地址、逻辑区块数量、记忆体地址等信息。以数据读取指令为例，当收到数据读取指令后，处理单元34依据逻辑-物理映射表(Logical to Physical Mapping Table，L2P映射表)而取得逻辑区块的物理地址，之后，再输出一序列的记忆体操作指令至指令队列32，记忆体界面控制单元40再依序读取(Pop)指令队列32所队列的记忆体操作指令，并依据记忆体操作指令以操作记忆体模块20，取得物理地址所储存的使用者数据，并将取得的使用者数据传送至数据读取指令所指定的记忆体地址。
以快闪记忆体为例，处理单元34输出一序列的记忆体操作指令至记忆体界面控制单元40以处理一笔数据读取指令，如图2所示，一序列的记忆体操作指令包括致能晶片致能(Chip Enable On，CeOn)指令、致能第一命令锁存(CLE，Command Latch Enable)指令、致能地址锁存(ALE，Address Latch Enable)指令、致能第二命令锁存指令、状态查询(StatusRead)指令、数据存取指令等等。
部份记忆体操作指令更包含操作参数，例如，起始命令锁存指令更包含操作参数0x00。因此，记忆体界面控制单元40除了致能命令锁存信号之外，更同时输出操作参数0x00至记忆体模块20。致能地址锁存指令更包含对应至物理地址的操作参数，此时操作参数的长度例如为五个位元。因此，记忆体界面控制单元40除了致能地址锁存信号之外，更依序输出五个位元长度的物理地址值至记忆体模块20，其中，物理地址选自于L2P映射表。致能第二命令锁存指令更包含操作参数0x30。因此，记忆体界面控制单元40除了致能命令锁存信号之外，更同时间输出操作参数0x30至记忆体模块20。数据存取指令较佳为致能直接记忆体存取(Direct Memory Access，DMA)，以读取记忆体模块20的缓存页所缓存的使用者数据。
另外，当记忆体模块20由单一记忆体晶片所构成时，致能晶片致能可不使用操作参数；当记忆体模块20由多个记忆体晶片所构成时，致能晶片致能可使用操作参数而操作参数为记忆体晶片的代码。
另外，当记忆体界面控制单元40依据记忆体操作指令操作记忆体模块20时，记忆体界面控制单元40可依据记忆体操作指令而输出额外的信号，例如，于执行状态查询指令时，亦会致能晶片致能以及致能第一命令锁存。
另外，部份记忆体操作指令执行完成后，则会去能其所致能的信号，例如，当致能第一命令锁存指令以及致能第二命令锁存指令执行完成后，皆会去能命令锁存指令。相反的，部份记忆体操作指令执行完成后，仍会持续致能其所致能的信号，例如，当致能晶片致能指令执行完成后，晶片致能信号能被持续地致能，直到数据存取指令执行完成后晶片致能信号才会被去能。
如图3所示，记忆体界面控制单元40执行一序列的记忆体操作指令可依据预设的时间顺序而依序执行，亦可依据目前记忆体操作指令的执行结果而判断是否执行下一个记忆体操作指令或中断此序列的记忆体操作指令的执行。
当假如NVMe指令为数据写入指令，则处理单元34输出一序列的记忆体操作指令至记忆体界面控制单元40以将使用者数据写入至记忆体模块20中(的物理地址)，此时，一序列的记忆体操作指令包括致能晶片致能(CeOn)指令、致能第一命令锁存(CLE，CommandLatch Enable)指令、致能地址锁存(ALE，Address Latch Enable)指令、数据存取指令、致能第二命令锁存指令、状态查询指令等等。由上述中可知，此序列的记忆体操作指令的顺序及操作参数与NVMe指令为数据读取指令有所不同，例如，起始命令锁存指令的操作参数为0x80，致能第二命令锁存指令的操作参数为0x10，数据存取指令置于致能第二命令锁存指令之前，数据存取指令较佳为致能直接记忆体存取(Direct Memory Access，DMA)，以写入使用者数据至记忆体模块20的缓存页，状态查询指令置于此序列的记忆体操作指令的最后，如图4所示。
如果NVMe指令中的逻辑区块数量大于一时，处理单元34将重复地输出一序列的记忆体操作指令至记忆体界面控制单元40，然而，所有序列的记忆体操作指令之间却仅有少数的差异，例如，对应至物理地址值的操作参数不同。在这种情况下，处理单元34一直重复地输出类似的记忆体操作指令至记忆体界面控制单元40，不但效率不彰，亦会消耗许多系统资源。因此，本发明揭露一种巨集(Marco)指令的执行方法，其中，巨集指令包括多个序列的记忆体操作指令，每一序列的记忆体操作指令对应至一笔数据存取指令，或是一笔数据存取指令中的一个逻辑区块地址的处理。
图5为巨集指令的示意图，此巨集指令包括处理一数据读取指令所需的一序列的记忆体操作指令，图6为本发明巨集指令的执行方法的流程图，并以数据读取指令进行本发明巨集指令的执行方法的说明。本发明巨集指令的执行方法亦可适用于各种的数据存取指令，并不以此为限。
如步骤S10所示，将一序列的记忆体操作指令组成巨集指令，巨集指令包括处理一数据存取指令所需的一序列的记忆体操作指令。如步骤S12所示，于储存装置10开机后，处理单元34将巨集指令写入至缓存器36。在另一个实施例中，处理单元34可随时变更缓存器36中的巨集指令，例如增加/减少巨集指令的数量及/或更新已存在的巨集指令的内容或组成。
如步骤S14所示，处理单元34依据主机指令而写入巨集指令的操作参数至缓存器36。当收到主机指令后，处理单元34判断主机指令的类型，例如，主机指令为数据读取指令，处理单元34先依据L2P映射表取得逻辑区块的物理地址，之后，将记忆体操作指令所需的操作参数，即巨集指令所需的操作参数，写入至缓存器36中。
如步骤S16所示，处理单元34命令选择单元38选取缓存器36作为输入端，如步骤S18所示，处理单元34命令缓存器36输出巨集指令，其中，命令可包括起始地址以及长度值，长度值等于序列的记忆体操作指令的长度，或是巨集指令的大小。在收到来自处理单元34的命令后，缓存器36开始输出巨集指令，或是，输出起始地址之后满足长度值的一序列的记忆体操作指令。输出的一序列的记忆体操作指令经由选择单元38而输出至指令队列32并队列之，其中，队列的方式较佳为先进先出(First In First Out，FIFO)。最后，记忆体界面控制单元40再依序读取(Pop)队列的序列的记忆体操作指令并执行之。由上述可知，处理单元34命令缓存器36输出巨集指令后，处理单元34可以进入节电模式或处理下一个主机指令，无需再逐一输出记忆体操作指令，因此，达到系统效能加速或是节电的效果。
巨集指令可更包括处理一数据写入指令所需的一序列的记忆体操作指令。当收到为数据写入指令的主机指令后，处理单元34将记忆体操作指令所需的操作参数写入至巨集指令中，再命令选择单元38选取缓存器36作为输入端，又命令缓存器36依序输出巨集指令中一序列的记忆体操作指令，此命令的起始地址与上述命令不同。由于缓存器36会自动依序输出巨集指令中一序列的记忆体操作指令，并经由选择单元38而输出至指令队列32。最后，在状态查询指令执行完成之后，处理单元34将使用者数据所储存的物理地址更新至L2P映射表。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种储存装置，其特征在于，包括：
一记忆体模块；以及
一记忆体控制器，耦接至该记忆体模块，且包括：
一记忆体界面控制单元；
一指令队列，具有输入端和输出端，其中该指令队列的输出端耦接至该记忆体界面控制单元；
一选择单元，具有第一输入端和第二输入端、控制端和输出端，其中该选择单元的输出端耦接至该指令队列的输入端；
一缓存器，具有输入端和输出端，其中该缓存器的输出端耦接至该选择单元的第一输入端；以及
一处理单元，耦接至该选择单元的第二输入端和控制端及该缓存器的输入端，且用以执行：
将多个序列的记忆体操作指令组成多个巨集指令；
写入该些巨集指令至该缓存器；
依据来自一主机的一主机指令写入对应于该主机指令的该巨集指令的一或多个操作参数至该缓存器；
命令该选择单元选择该缓存器做为输入端；以及
命令该缓存器输出对应于该主机指令的该巨集指令，使得该些巨集指令经由该选择单元从该缓存器发送至该指令队列，并且该记忆体界面控制单元从该指令队列获取该些巨集指令，并根据该些巨集指令操作该记忆体模块。
2.如权利要求1所述的储存装置，其特征在于，每一该些序列的记忆体操作指令对应至一笔数据存取指令，或是一笔数据存取指令中的对该记忆体模块的一逻辑区块地址的处理。
3.如权利要求1所述的储存装置，其特征在于，该处理单元系于该储存装置开机时将该些巨集指令写入至该缓存器。
4.如权利要求1所述的储存装置，其特征在于，于该处理单元命令该选择单元选择该缓存器做为输入端时，该处理单元所下的命令包括一起始地址以及一长度值，该长度值等于对应于该主机指令的该巨集指令的该序列的记忆体操作指令的长度，或是该巨集指令的大小。
5.如权利要求1所述的储存装置，其特征在于，该指令队列系采用先进先出的队列方式。
6.一种巨集指令的执行方法，其特征在于，用于一储存装置，该储存装置包括一记忆体模块及一记忆体控制器，该执行方法包括：
由该记忆体控制器的一处理单元将多个序列的记忆体操作指令组成多个巨集指令；
由该处理单元写入该些巨集指令至该记忆体控制器的一缓存器；
由该处理单元依据来自一主机的一主机指令写入对应于该主机指令的该巨集指令的一或多个操作参数至该缓存器；
由该处理单元命令该记忆体控制器的一选择单元选择该缓存器做为输入端；以及
由该处理单元命令该缓存器输出对应于该主机指令的该巨集指令，使得该些巨集指令经由该选择单元从该缓存器发送至该记忆体控制器的一指令队列，并且由该记忆体控制器的一记忆体界面控制单元从该指令队列获取该些巨集指令，并根据该些巨集指令操作该记忆体模块。
7.如权利要求6所述的执行方法，其特征在于，每一该些序列的记忆体操作指令对应至一笔数据存取指令，或是一笔数据存取指令中的对该记忆体模块的一逻辑区块地址的处理。
8.如权利要求6项所述的执行方法，其特征在于，该处理单元系于该储存装置开机时将该些巨集指令写入至该缓存器。
9.如权利要求6所述的执行方法，其特征在于，于该处理单元命令该选择单元选择该缓存器做为输入端时，该处理单元所下的命令包括一起始地址以及一长度值，该长度值等于对应于该主机指令的该巨集指令的该序列的记忆体操作指令的长度，或是该巨集指令的大小。
10.如权利要求6所述的执行方法，其特征在于，该指令队列系采用先进先出的队列方式。
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