CN116149570A - 一种存储系统、存储系统的控制方法及相关组件 - Google Patents

一种存储系统、存储系统的控制方法及相关组件 Download PDF

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CN116149570A CN202310183307.9A CN202310183307A CN116149570A CN 116149570 A CN116149570 A CN 116149570A CN 202310183307 A CN202310183307 A CN 202310183307A CN 116149570 A CN116149570 A CN 116149570A
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Abstract

本申请公开了一种存储系统、存储系统的控制方法及相关组件，应用于存储领域。该存储电路包括闪存控制器、多个闪存模块及i输入j输出的开关电路，其中，开关电路的第一输入端的个数小于第一输出端的个数，从而将其设于闪存控制器的CE引脚与闪存模块之间时，可以使用较少的闪存控制器的CE引脚，从而连接相对较多个数的闪存模块。可见，本申请中通过i输入j输出的开关电路，实现了对CE引脚的扩展，也即，实现了对闪存控制器每个通道对应的闪存模块的个数的扩展，增加了每个控制器可连接的闪存模块的个数，进而提高了整个存储系统的存储空间。

Description

一种存储系统、存储系统的控制方法及相关组件
技术领域
本申请涉及存储领域，特别涉及一种存储系统、存储系统的控制方法及相关组件。
背景技术
与HDD(Hard Disk Drive，硬盘驱动器)相比，SSD(Solid State Drives，固态硬盘)在速度、功耗、容量、噪声及可靠性等性能方面具有较大优势，因此，SSD广泛应用于服务器等存储设备中。随着对SSD的需求量越来越多，单盘SSD盘的整体容量需求也越来越大，SSD的容量从2T容量提高到4T容量，再到8T容量。
但是，由于SSD控制器的通道数或者每个通道对应的CE(chip enable，片选信号)的限制，对于单一的SSD控制器的最大容量只能是4T或者8T，也即，由于SSD控制器的通道数或者每个通道对应的CE等硬件资源限制，单盘的最大容量无法提升。具体可参照图1，图1为现有技术的一种存储电路的示意图。该图以Microchip PCIe3.0控制器PM8632为例进行说明，该控制器为8通道控制器，每个通道支持8个CE，而每颗NAND Flash有4个CE，将NANDFlash与控制器连接时，控制器的每个通道对应连接2颗NAND Flash，则该控制器最多连接16颗NAND Flash，该控制器连接的闪存模块的总存储空间较小。
发明内容
本申请的目的是提供一种存储系统、存储系统的控制方法及相关组件，通过i输入j输出的开关电路，实现了对CE引脚的扩展，也即，实现了对闪存控制器每个通道对应的闪存模块的个数的扩展，增加了每个控制器可连接的闪存模块的个数，进而提高了整个存储系统的存储空间。
为解决上述技术问题，本申请提供了一种存储系统，包括：
闪存控制器，设有多个通道，且每个所述通道设有N个CE引脚；
多个闪存模块及i输入j输出的开关电路，所述开关电路的i个第一输入端分别与i个所述CE引脚一一对应连接，并通过j个第一输出端与多个所述闪存模块连接；
其中，i、j、N均为正整数，且N≥i，j＞i。
优选地，所述开关电路中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则所述开关电路还包括：
高速通道，一端通过多个引脚分别与多个所述闪存模块一一对应连接，另一端与所述闪存控制器的数据端连接；
所述闪存控制器用于通过所述低速通道控制目标闪存模块使能，并通过所述数据端及所述高速通道对所述目标闪存模块中的数据执行目标操作。
优选地，所述闪存模块为包括不止一个CE引脚的NAND flash；
所述低速通道包括多个子低速通道，所述子低速通道的一端通过所述第一输入端与所述闪存控制器的CE引脚连接，所述子低速通道的另一端通过所述第二输入端与所述NAND flash的CE引脚连接。
优选地，所述开关电路为设有4个第一输入端和16个第二输入端的开关芯片。
为解决上述技术问题，本申请还提供了一种存储系统的控制方法，应用于如上述所述的存储系统中的闪存控制器，所述方法包括：
接收目标操作指令，并根据所述目标操作指令确定目标闪存模块；
控制开关电路中与目标闪存模块对应的输入端和输出端之间的通道导通；
通过所述开关电路对所述目标闪存模块执行目标操作。
优选地，所述开关电路中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则所述开关电路还包括一端通过多个引脚分别与多个所述闪存模块一一对应连接，另一端与所述闪存控制器的数据端连接的高速通道；则：
控制开关电路中与目标闪存模块对应的输入端和输出端之间导通，包括：
控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能，以及控制所述高速通道中与所述目标闪存模块对应的通道导通，以通过所述数据端及所述高速通道对所述目标闪存模块执行目标操作。
优选地，控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能，以及控制所述高速通道中与所述目标闪存模块对应的通道导通，包括：
根据自身控制端的电平信号选中与目标闪存模块对应的目标子低速通道及目标子高速通道，所述低速通道包括不止一个子低速通道，所述高速通道包括不止一个子高速通道；
控制所述目标子低速通道导通，以使所述目标闪存模块使能，以及控制所述目标子高速通道导通。
优选地，所述闪存模块为包括不止一个CE引脚的NAND flash；所述低速通道包括多个子低速通道，所述子低速通道的一端通过所述第一输入端与所述闪存控制器的CE引脚连接，所述子低速通道的另一端通过所述第二输入端与所述NAND flash的CE引脚连接时，所述方法还包括：
控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能之后，还包括：
通过调整自身的CE引脚的电平信号确定目标NAND flash的目标CE引脚，并通过所述目标CE引脚使所述目标NAND flash使能。
为解决上述技术问题，本申请还提供了一种存储系统的控制系统，应用于如上述所述的存储系统中的闪存控制器，所述系统包括：
确定单元，用于接收目标操作指令，并根据所述目标操作指令确定目标闪存模块；
开关电路控制单元，用于控制开关电路中与目标闪存模块对应的输入端和输出端之间的通道导通；
执行单元，用于通过所述开关电路对所述目标闪存模块执行目标操作。
为解决上述技术问题，本申请还提供了一种存储系统的控制装置，包括：
存储器，用于存储计算机程序；
处理器，用于在存储计算机程序时，实现如上述所述的存储系统的控制方法的步骤。
为解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如上述所述的存储系统的控制方法的步骤。
为解决上述技术问题，本申请还提供了一种存储装置，包括如上述所述的存储系统及如上述所述的存储系统的控制装置。
本申请提供了一种存储系统，应用于存储领域。该存储电路包括闪存控制器、多个闪存模块及i输入j输出的开关电路，其中，开关电路的第一输入端的个数小于第一输出端的个数，从而将其设于闪存控制器的CE引脚与闪存模块之间时，可以使用较少的闪存控制器的CE引脚，从而连接相对较多个数的闪存模块。可见，本申请中通过i输入j输出的开关电路，实现了对CE引脚的扩展，也即，实现了对闪存控制器每个通道对应的闪存模块的个数的扩展，增加了每个控制器可连接的闪存模块的个数，进而提高了整个存储系统的存储空间。
本申请还提供了一种存储系统的控制方法、系统、计算机可读存储介质及存储装置，与上述描述的存储系统具有相同的有益效果。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的一种存储电路的示意图；
图2为本申请提供的一种存储系统的结构框图；
图3为本申请提供的一种存储系统的具体实现示意图；
图4为本申请提供的一种存储系统的控制方法的流程示意图；
图5为本申请提供的一种存储系统的控制系统的结构框图；
图6为本申请提供的一种存储系统的控制装置的结构框图；
图7为本申请提供的一种存储装置的结构框图。
具体实施方式
本申请的核心是提供一种存储系统、存储系统的控制方法及相关组件，通过i输入j输出的开关电路，实现了对CE引脚的扩展，也即，实现了对闪存控制器每个通道对应的闪存模块的个数的扩展，增加了每个控制器可连接的闪存模块的个数，进而提高了整个存储系统的存储空间。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参照图2和图3，图2为本申请提供的一种存储系统的结构框图，图3为本申请提供的一种存储系统的具体实现示意图，该系统包括：
闪存控制器，设有多个通道，且每个通道设有N个CE引脚；
多个闪存模块及i输入j输出的开关电路11，开关电路11的i个第一输入端分别与i个CE引脚一一对应连接，并通过j个第一输出端与多个闪存模块连接；
其中，i、j、N均为正整数，且N≥i，j＞i。
具体地，本申请在闪存控制器包括的N个CE引脚和闪存模块之间设置了i输入j输出的开关电路11，且j大于i，也即，开关电路11为少输入多输出的电路，通过此开关电路11可以对闪存控制器中每个通道的多个CE引脚的个数进行扩展，间接地增多了闪存控制器的CE引脚，从而将闪存控制器与闪存模块连接时，可以连接更多个数的闪存模块，从而增大了整个存储系统的存储空间。
需要说明的是，本申请中的开关电路11与闪存控制器的CE引脚连接的时候，可以是与闪存控制器的所有CE引脚连接，以实现对所有CE引脚的扩展；也可以是与闪存控制器的部分CE引脚连接，以实现对部分CE引脚的扩展。
作为一种优选的实施例，开关电路11中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则开关电路11还包括：
高速通道，一端通过多个引脚分别与多个闪存模块一一对应连接，另一端与闪存控制器的数据端连接；
闪存控制器用于通过低速通道控制目标闪存模块使能，并通过数据端及高速通道对目标闪存模块中的数据执行目标操作。
进一步的，在上述连接闪存控制器的CE引脚与闪存模块的开关电路11构成的通道为低速通道时，开关电路11还包括高速通道，此时，低速通道用于选中目标闪存模块；通过高速通道实现对目标闪存模块执行目标操作，其中，目标操作可以但不限于包括读出、写入及擦除等。
上述低速通道及高速通道也可以称为低速总线及高速总线。此时，闪存控制器的数据端(也即数据引脚)通过高速通道与闪存模块连接，与闪存模块进行数据的交互。
闪存控制器通过信号的输出控制低速通道及高速通道，以实现对不同目标模块的确定。
作为一种优选的实施例，闪存模块为包括不止一个CE引脚的NAND flash；
低速通道包括多个子低速通道，子低速通道的一端通过第一输入端与闪存控制器的CE引脚连接，子低速通道的另一端通过第二输入端与NAND flash的CE引脚连接。
具体地，在闪存模块包括不止一个CE引脚时，对应的，低速通道的一端通过开关电路11的第一输入端与闪存控制器的CE引脚连接，另一端通过开关电路11的第一输出端与闪存模块的CE引脚连接。
作为一种优选的实施例，开关电路11为设有4个第一输入端和16个第二输入端的开关芯片。
具体地，本实施例旨在提供一种的开关电路11具体实现方式，其可以但不限于为4输入16输出的开关电路11，其具体型号可以但不限于为MX0141KA1，可以将4个输入端扩展为16个输出端。
例如，闪存控制器为包括8通道，且每个通道对应8个CE引脚；闪存模块为包括4CE引脚的NAND flash时。现有技术中的方式每个通道只能连接2个NAND flash，则整个闪存控制器只能连接16个NAND flash。而采用本申请中的方式，可以将每个通道对应的8个CE引脚扩展为32个CE引脚，此时，对应的，每个通道可以连接8个NAND flash，整个闪存控制器可以连接64个NAND flash，与原有技术方案相比，将存储系统的存储容量增大了4倍，大大增大了存储系统的内存容量。
请参照图4，图4为本申请提供的一种存储系统的控制方法的流程示意图，该方法应用于如上述的存储系统中的闪存控制器，方法包括：
S41：接收目标操作指令，并根据目标操作指令确定目标闪存模块；
首先，上位机或者用户通过需求输入目标操作指令，然后根据目标操作指令确定需要执行目标操作的目标闪存模块。
其中，目标操作指令可以是电平信号，或者是若干个二进制位数的组合，本申请在此不再限定。
S42：控制开关电路11中与目标闪存模块对应的输入端和输出端之间的通道导通；
进一步的，控制开关电路11中与目标闪存模块对应的输入端与输出端之间的通道导通，从而导通闪存控制器和目标闪存模块之间的通道。
在一具体实施例中，此输入端和输出端之间的通道包括低速通道和高速通道。
S43：通过开关电路11对目标闪存模块执行目标操作。
进一步的，在上述控制闪存控制器和目标闪存模块之间的通道导通之后，根据此通道对目标闪存模块执行目标操作。具体可以是对目标闪存模块中的数据进行读写或操作等操作。
作为一种优选的实施例，开关电路11中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则开关电路11还包括一端通过多个引脚分别与多个闪存模块一一对应连接，另一端与闪存控制器的数据端连接的高速通道；则：
控制开关电路11中与目标闪存模块对应的输入端和输出端之间导通，包括：
控制低速通道中与目标闪存模块对应的通道导通，以使目标闪存模块使能，以及控制高速通道中与目标闪存模块对应的通道导通，以通过数据端及高速通道对目标闪存模块执行目标操作。
具体地，在开关电路11中不仅包括低速通道，还包括高速通道时，对应的闪存控制器不仅需要对低速开关的通道进行选通，还需要对高速开关的通道进行选通，以实现对目标闪存模块的使能，从而实现对目标闪存模块执行目标操作的功能。
作为一种优选的实施例，控制低速通道中与目标闪存模块对应的通道导通，以使目标闪存模块使能，以及控制高速通道中与目标闪存模块对应的通道导通，包括：
根据自身控制端的电平信号选中与目标闪存模块对应的目标子低速通道及目标子高速通道，低速通道包括不止一个子低速通道，高速通道包括不止一个子高速通道；
控制目标子低速通道导通，以使目标闪存模块使能，以及控制目标子高速通道导通。
具体地，本实施例旨在提供一种控制低速通道选通以及高速通道选通的具体实现方式，其可以但不限于是通过电平信号控制的，具体可以参照图3中的GPIO[1:0]。
作为一种优选的实施例，闪存模块为包括不止一个CE引脚的NAND flash；低速通道包括多个子低速通道，子低速通道的一端通过第一输入端与闪存控制器的CE引脚连接，子低速通道的另一端通过第二输入端与NAND flash的CE引脚连接时，方法还包括：
控制低速通道中与目标闪存模块对应的通道导通，以使目标闪存模块使能之后，还包括：
通过调整自身的CE引脚的电平信号确定目标NAND flash的目标CE引脚，并通过目标CE引脚使目标NAND flash使能。
为便于理解，本申请提供一具体实施例，具体可参照图3，图3中以Renesas厂家的1:4高速开关芯片MX0141KA1为例，每个通道的CE信号CE0_n～CE3_n连接到高速开关芯片的低速CIN[0]～CIN[3]信号，其输出的16组CE信号CIO[0]～CIO[15]分别连接4颗NAND的CE信号，用于分别选择4颗NAND的CE target。
SEL[0]/SEL[1]分别与SSD控制器(也即上述闪存控制器)的GPIO0/GPIO1连接，一方面控制器低速总线CIN[0]～CIN[3]与CIO[0]～CIO[15]1:4低速总线的选择；另一方面控制高速信号输入IN[15:0]与高速信号输出A[15:0]/B[15:0]/C[15:0]/D[15:0]之间的通道选择(闪存控制器与各个NAND之间的数据传输则是通过此高速总线进行传输)。
ENCB管脚用作选择CIO[0:15]是否作为输出信号使能，下拉至低电平作为输出信号使用，通常情况下默认下拉低电平。ENB管脚用作器件使能和A/B/C/D通道的使能，默认下拉低电平处理。CFG[2:0]管脚用于高速信号接口及低速控制信号的功能配置管脚，本案例使用CFG0、CFG1分别下拉低电平处理。
在本实施例中，SSD控制器每个通道的CE信号CE0_n～CE3_n分别连接高速开关芯片的控制输入信号CIN[0]～CIN[3]；(需要说明的是，本申请中暂时没有用到CE4_n～CE7_n信号是因为：考虑如果利用CE4_n～CE7_n信号，还需要增加1组高速信号DQ0-DQ7/DQS/RE/ALE/CLE/WE，一共2组高速信号，会增加信号stub，高速总线之间的信号可能会存在干扰，因此本专利只利用4CE信号进行扩展容量。但是，若实际需求需要使用更大用量的存储系统时，也可以利用CE4_n～CE7_n信号再进行扩展，原理与CE0_n～CE0_n信号的扩展相同，本申请在此不再赘述)
例如：CH0_CE0_n连接MX0141KA1高速开关芯片的CIO[0]信号；
CH0_CE1_n连接MX0141KA1芯片的CIO[1]信号，以此类推。高速开关芯片的控制输出信号CIO[0]～CIO[15]分别连接4颗NAND的CE信号，实现对每一颗NAND颗粒每一组CE的访问。
例如：MX0141KA1高速开关芯片的CIO[0]信号连接NAND package1的CE0信号；CIO[1]信号连接NAND package1的CE2信号；CIO[2]信号连接NAND package1的CE1信号；CIO[3]信号连接NAND package1的CE3信号，剩余的NAND package2、package3、package4的硬件连接与NAND package1类似。
图3中的SEL[0:1]用于选择低速输入CIN[0:3]与CIO 4组低速信号之间的通道选择。具体地，当SEL[1:0]＝00时，输出通道CIO[3:0]选择CIN[3:0]输入通道数据；当SEL[1:0]＝01时，输出通道CIO[7:4]选择CIN[3:0]输入通道数据；当SEL[1:0]＝10时，输出通道CIO[11:8]选择CIN[3:0]输入通道数据；当SEL[1:0]＝11时，输出通道CIO[15:12]选择CIN[3:0]输入通道数据。本申请中使用GPIO[1:0]用于分别控制SEL[1:0]信号的输入。其控制逻辑关系如表1所示：
表1
Figure BDA0004103059040000101
在本实施例中，闪存控制器端的DQ0-DQ7/DQS/RE/ALE/CLE/WE信号与总线开关的IN[15:0]信号一一连接，该实施例中只使用其中的15组信号；高速开关芯片的4组port总线A port/B port/C port/D port总线分别与NAND package1/NAND package2/NANDpackage3/NAND package4的4组NAND总线一一对应连接。
此外，SEL[1:0]除了上述选择CIN/CIO低速信号之间的通道选择之外，同时SEL还用于选择高速IN[15:0]与port A/B/C/D 4组高速信号之间的通道选择。具体地，当SEL[1:0]＝00时，IN[0:15]选择port A；当SEL[1:0]＝01时，IN[15:0]选择port B；当SEL[1:0]＝10时，IN[15:0]选择port C；当SEL[1:0]＝11时，IN[15:0]选择port D。此处，同样使用GPIO[1:0]用于分别控制SEL[1:0]信号的输入。高速开关的总线控制逻辑如上述表1所示。
在此结合图3的硬件电气连接框图以及表1中的高速开关芯片的控制逻辑得出：
当SSD控制器端的GPIO[1:0]输出00时，对应的SEL[1:0]为00；此时低速总线通路CIN[3:0]选通CIO[3:0]，高速总线通路IN[0:15]选通port A，当主控的CH0_CE[0:3]_n为0001时，NAND package1的CE0信号选中，此时SSD控制器端的CH0的NAND 15组高速信号经过高速开关芯片到达A port，进而到达NAND package1的NAND总线，实现CH0与NAND package1总线的读、写、擦操作，实现NAND package1中target0的相关操作。
当SSD控制器端的GPIO[1:0]为00时，主控的CH0_CE[0:3]_n为0010时，NANDpackage1的CE2信号选中，同样此时SSD控制器端的CH0的NAND15组高速信号经过高速开关芯片到达A port，进而到达NAND package1的NAND总线，实现CH0与NAND package1总线的读、写、擦操作，实现NAND package1中target2的相关操作。
当SSD控制器端的GPIO[1:0]为00时，主控的CH0_CE[0:3]_n为0100时，NANDpackage1的CE1信号选中，同样此时SSD控制器端的CH0的NAND15组高速信号经过高速开关芯片到达A port，进而到达NAND package1的NAND总线，实现CH0与NAND package1总线的读、写、擦操作，实现NAND package1中target1的相关操作。
当SSD控制器端的GPIO[1:0]为00时，主控的CH0_CE[0:3]_n为1000时，NANDpackage1的CE3信号选中，同样此时SSD控制器端的CH0的NAND15组高速信号经过高速开关芯片到达A port，进而到达NAND package1的NAND总线，实现CH0与NAND package1总线的读、写、擦操作，实现NAND package1中target3的相关操作。
SSD控制器通过GPIO[1:0]实现对SEL[1:0]电平的控制，结合CH0_CE0_n～CH0_CE3_n信号的控制逻辑实现低速通道CIN/CIO、高速通道IN/Port A/B/C/D之间的通道选择，与上述实现逻辑方法类似，在此不一一赘述。
总之，通过上述存储系统、存储系统的控制方法及相关组件，实现了对CE引脚的扩展，也即，实现了对闪存控制器每个通道对应的闪存模块的个数的扩展，增加了每个控制器可连接的闪存模块的个数，进而提高了存储系统的内容容量。
为解决上述技术问题，本申请还提供了一种存储系统的控制系统，请参照图5，图5为本申请提供的一种存储系统的控制系统的结构框图，该系统应用于如上述的存储系统中的闪存控制器，系统包括：
确定单元51，用于接收目标操作指令，并根据目标操作指令确定目标闪存模块；
开关电路11控制单元52，用于控制开关电路11中与目标闪存模块对应的输入端和输出端之间导通；
执行单元53，用于通过开关电路11对目标闪存模块执行目标操作。对于存储系统的控制系统的介绍请参照上述实施例，本申请在此不再赘述。
为解决上述技术问题，本申请还提供了一种存储系统的控制装置，请参照图6，图6为本申请提供的一种存储系统的控制装置的结构框图，该装置包括：
存储器61，用于存储计算机程序；
处理器62，用于在存储计算机程序时，实现如上述的存储系统的控制方法的步骤。对于存储系统的控制装置的介绍请参照上述实施例，本申请在此不再赘述。
为解决上述技术问题，本申请还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述的存储系统的控制方法的步骤。该计算机可读存储介质可以为暂态存储介质，也可以为非暂态存储介质，本申请在此不做特别的限定。对于计算机可读存储介质的介绍请参照上述实施例，本申请在此不再赘述。
为解决上述技术问题，本申请还提供了一种存储装置，请参照图7，图7为本申请提供的一种存储装置的结构框图，该装置包括如上述的存储系统及如上述的存储系统的控制装置。对于存储装置的介绍请参照上述实施例，本申请在此不再赘述。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种存储系统，其特征在于，包括：
闪存控制器，设有多个通道，且每个所述通道设有N个CE引脚；
多个闪存模块及i输入j输出的开关电路，所述开关电路的i个第一输入端分别与i个所述CE引脚一一对应连接，并通过j个第一输出端与多个所述闪存模块连接；
其中，i、j、N均为正整数，且N≥i，j＞i。
2.如权利要求1所述的存储系统，其特征在于，所述开关电路中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则所述开关电路还包括：
高速通道，一端通过多个引脚分别与多个所述闪存模块一一对应连接，另一端与所述闪存控制器的数据端连接；
所述闪存控制器用于通过所述低速通道控制目标闪存模块使能，并通过所述数据端及所述高速通道对所述目标闪存模块中的数据执行目标操作。
3.如权利要求2所述的存储系统，其特征在于，所述闪存模块为包括不止一个CE引脚的NAND flash；
所述低速通道包括多个子低速通道，所述子低速通道的一端通过所述第一输入端与所述闪存控制器的CE引脚连接，所述子低速通道的另一端通过所述第二输入端与所述NANDflash的CE引脚连接。
4.一种存储系统的控制方法，其特征在于，应用于如权利要求1-3任一项所述的存储系统中的闪存控制器，所述方法包括：
接收目标操作指令，并根据所述目标操作指令确定目标闪存模块；
控制开关电路中与目标闪存模块对应的输入端和输出端之间的通道导通；
通过所述开关电路对所述目标闪存模块执行目标操作。
5.如权利要求4所述的存储系统的控制方法，其特征在于，所述开关电路中用于连接i个第一输入端及j个第一输出端的通道为低速通道；则所述开关电路还包括一端通过多个引脚分别与多个所述闪存模块一一对应连接，另一端与所述闪存控制器的数据端连接的高速通道；则：
控制开关电路中与目标闪存模块对应的输入端和输出端之间导通，包括：
控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能，以及控制所述高速通道中与所述目标闪存模块对应的通道导通，以通过所述数据端及所述高速通道对所述目标闪存模块执行目标操作。
6.如权利要求5所述的存储系统的控制方法，其特征在于，控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能，以及控制所述高速通道中与所述目标闪存模块对应的通道导通，包括：
根据自身控制端的电平信号选中与目标闪存模块对应的目标子低速通道及目标子高速通道，所述低速通道包括不止一个子低速通道，所述高速通道包括不止一个子高速通道；
控制所述目标子低速通道导通，以使所述目标闪存模块使能，以及控制所述目标子高速通道导通。
7.如权利要求6所述的存储系统的控制方法，其特征在于，所述闪存模块为包括不止一个CE引脚的NAND flash；所述低速通道包括多个子低速通道，所述子低速通道的一端通过所述第一输入端与所述闪存控制器的CE引脚连接，所述子低速通道的另一端通过所述第二输入端与所述NAND flash的CE引脚连接时，所述方法还包括：
控制所述低速通道中与所述目标闪存模块对应的通道导通，以使所述目标闪存模块使能之后，还包括：
通过调整自身的CE引脚的电平信号确定目标NAND flash的目标CE引脚，并通过所述目标CE引脚使所述目标NAND flash使能。
8.一种存储系统的控制系统，其特征在于，应用于如权利要求1-4任一项所述的存储系统中的闪存控制器，所述系统包括：
确定单元，用于接收目标操作指令，并根据所述目标操作指令确定目标闪存模块；
开关电路控制单元，用于控制开关电路中与目标闪存模块对应的输入端和输出端之间的通道导通；
执行单元，用于通过所述开关电路对所述目标闪存模块执行目标操作。
9.一种存储系统的控制装置，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于在存储计算机程序时，实现如权利要求4-7任一项所述的存储系统的控制方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求4-7任一项所述的存储系统的控制方法的步骤。
11.一种存储装置，其特征在于，包括如权利要求1-3任一项所述的存储系统及如权利要求9所述的存储系统的控制装置。
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