JP2003508861A

JP2003508861A - セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成

Info

Publication number: JP2003508861A
Application number: JP2001522164A
Authority: JP
Inventors: ペトロエスタクリ，; バーハヌアイマン，
Original assignee: Lexar Media Inc
Current assignee: Micron Technology Inc
Priority date: 1999-09-03
Filing date: 2000-08-25
Publication date: 2003-03-04
Also published as: EP1242868A4; JP2010152913A; US6141249A; EP1242868B1; WO2001018640A1; ATE410727T1; AU6942100A; DE60040484D1; EP1242868A1

Abstract

(57)【要約】本発明の一実施形態は、ブロックに分けられた不揮発性メモリ（１６）内の格納位置（２３２）内にセクタ情報を格納する不揮発性メモリシステムを備える。複数のブロックは、スーパーブロックを規定し、各ブロックは所定の複数のセクタを有する。不揮発性メモリシステムは、セクタ情報を、特定のスーパーブロック（２０４）の第１のブロック（２１０）と第２のブロック（２１６）にシフトさせ、セクタ情報を特定のスーパーブロックの第１のブロック（２１０）に書き込むコントローラ（１４）を備える。第１のブロックへの書込み中に、第２のブロック（２１６）へのシフト全体が起こり、それにより、ブロックへの書込み動作を行うために必要な時間が減少し、全体的なシステム性能が上がる。

Description

【発明の詳細な説明】

【０００１】（発明の背景）（関連出願の相互参照）本出願は、以前に出願された米国特許出願第０９／２８３，７２８号、および
他の以前に出願された米国特許出願第０９／２６４，３４０号の一部継続出願で
ある。米国特許出願第０９／２８３，７２８号は、「ＳＰＡＣＥＭＡＮＡＧＥ
ＭＥＮＴＦＯＲＭＡＮＡＧＩＮＧＨＩＧＨＣＡＰＡＣＩＴＹＮＯＮＶ
ＯＬＡＴＩＬＥＭＥＭＯＲＹ」という名称であり、１９９９年４月１日に出願
され、発明者がＰｅｔｒｏＥｓｔａｋｈｒｉ、ＢｅｒｈａｎｕＩｍａｎ、お
よびＭｉｎＧｕｏである。米国特許出願第０９／２６４，３４０号は、「ＭＯ
ＶＩＮＧＳＥＣＴＯＲＳＷＩＴＨＩＮＡＢＬＯＣＫＯＦＩＮＦＯＲ
ＭＡＴＩＯＮＩＮＡＦＬＡＳＨＭＥＭＯＲＹＭＡＳＳＳＴＯＲＡＧ
ＥＡＲＣＨＩＴＥＣＴＵＲＥ」という名称であり、１９９９年３月８日に出願
され、発明者が、ＰｅｔｒｏＥｓｔａｋｈｒｉ、ＢｅｒｈａｎｕＩｍａｎ、
およびＡｌｉＧａｎｊｕｅｉであり、１９９９年５月２５日に発行された米国
特許第５，９０７，８５６号、および、以前に出願された、米国特許出願第０９
／０３０，６９７号の継続出願である。米国特許第５，９０７，８５６号は、「
ＭＯＶＩＮＧＳＥＣＴＯＲＳＷＩＴＨＩＮＡＢＬＯＣＫＯＦＩＮＦ
ＯＲＭＡＴＩＯＮＩＮＡＦＬＡＳＨＭＥＭＯＲＹＭＡＳＳＳＴＯＲ
ＡＧＥＡＲＣＨＩＴＥＣＴＵＲＥ」という名称である。米国特許出願第０９／
０３０，６９７号は、「ＩＮＣＲＥＡＳＩＮＧＭＥＭＯＲＹＰＥＲＦＯＲＭ
ＡＮＣＥＩＮＦＬＡＳＨＭＥＭＯＲＹＤＥＶＩＣＥＳＢＹＰＥＲＦ
ＯＲＭＩＮＧＳＩＭＵＬＴＡＮＥＯＵＳＷＲＩＴＥＯＰＥＲＡＴＩＯＮ
ＴＯＭＵＬＴＩＰＬＥＤＥＶＩＣＥＳ」という名称であり、１９９８年２月
２５日に出願され、発明者が、ＰｅｔｒｏＥｓｔａｋｈｒｉおよびＢｅｒｈａ
ｎｕＩｍａｎである。これらの特許の開示内容の全ては、全文が記載されてい
るかのように、本明細書中で参考として援用される。

【０００２】（発明の分野）本発明は、概して、フラッシュメモリのような不揮発性メモリデバイスを採用
するデジタル格納システムの分野、特に、情報を不揮発性メモリデバイスに書き
込むことにかかる時間を低減して、システム性能全体を高めることに関する。

【０００３】（従来技術の説明）近年、固体メモリは、様々な技術領域、例えば、コンピュータ、デジタルカメ
ラ、モデムなどにおける、大容量記憶装置機器の代わりとしての使用において、
人気が高まってきた。例えば、デジタルカメラにおいて、フラッシュメモリのよ
うな固体メモリは、従来のフィルムの代わりに用いられている。

【０００４】フラッシュメモリは、概して、半導体デバイス（または、チップ）の形態で提
供され、各デバイスは、多数のトランジスタメモリセルで作られ、各セルは、個
別にプログラマブルである。このようなメモリセルのプログラミング（もしくは
、書き込み）、および消去は、消去−書き込みサイクルが有限の回数に制限され
、基本的にデバイスの寿命を定めている。さらに、フラッシュメモリセルの固有
の特徴は、プログラムされる前に、消去され、消去が成功したかどうか確認され
る必要があることである。

【０００５】従って、フラッシュメモリを用いることによって、一度情報を含んだメモリの
領域を、同じ領域を再プログラムするたびに、その前に消去することが必要にな
る。フラッシュメモリデバイスにおいて、書き込みおよび消去サイクルは、概し
て、時間がかかるものであり、そのことによって、大容量記憶装置としてフラッ
シュメモリを利用するシステムの性能が大幅に低下する。

【０００６】フラッシュメモリデバイスを採用する適用例、例えば、パーソナルコンピュー
タおよびデジタルカメラにおいて、ホストは、通常は半導体デバイスの形態のコ
ントローラデバイスを介して、情報を、フラッシュメモリデバイスに書き込んだ
り、フラッシュメモリデバイスから読み出す。このような情報は、セクタに編成
され、各セクタは、ユーザデータ情報およびオーバーヘッド情報（まとめて、セ
クタ情報と呼ばれる）を含む。セクタのユーザデータ部分は、典型的には、長さ
が５１２バイトであるが、他のサイズのセクタも同様に採用され得る。コントロ
ーラは、ホストが命令した書き込み動作中に、ホストからセクタ情報を受信する
と、所定のセクタ編成に従って、セクタ情報をフラッシュメモリデバイスに書き
込む。ホストが複数のセクタにアクセスし得る間、各セクタは、１度に１つずつ
フラッシュデバイスに書き込まれる。

【０００７】データファイル（データファイルは、商業的ソフトウェア、ユーザプログラム
、ワードプロセッサソフトウェア文書、拡張シートファイルなどを含む、任意の
コンピュータファイルであり得る）の格納および／または取り出しにおいて、コ
ンピュータ（または、ホスト）システムは、データファイルが大容量記憶装置内
で存在するとホストが考えるロケーションを示す、論理ブロックアドレスと呼ば
れるものを提供する。ホストが提供するアドレスは、コントローラによって受信
されると論理ブロックアドレスフォーマットに変換される、シリンダー、ヘッダ
およびセクタ（ＣＨＳ）の形態であり得る。同じことが、デジタルカメラの適用
例にもあてはまる。その後、コントローラは、論理ブロックアドレス（ＬＢＡ）
を、仮想論理ブロックアドレス（ＶＬＢＡ）に変換し、後者を用いて、空間マネ
ージャ参照テーブル（ＬＵＴ）内の仮想物理的ブロックアドレス（ＶＰＢＡ）を
参照する。ＶＰＢＡを取り出すと、コントローラは、ＶＰＢＡを用いて、フラッ
シュメモリ内のデータファイルにアクセスする。データファイルは、不揮発性メ
モリ内の、所定の数のセクタを有するブロックに格納される。例えば、ブロック
は、１６個のセクタを含み、各セクタは、５１２バイトのユーザデータ情報、お
よび様々なバイトの拡張またはオーバーヘッド情報（例えば、フラグ、ＥＣＣな
ど）を含む。ＶＰＢＡは、不揮発性メモリ内の特定のブロックのロケーションを
特定するために、ＰＢＡに変換される。

【０００８】データファイルが変更されるたびに、最新バージョンのファイルが、新たな物
理的ロケーション（または、新たなＰＢＡ）によって識別されるフラッシュメモ
リ内の利用可能な（または、「使用されていない」）ロケーションに格納される
。更新されたファイル用に、フラッシュメモリ内の空き（利用可能な）ロケーシ
ョンの多くを用いると、さらなる情報の格納用に利用可能な「古い」ロケーショ
ンを作るために、消去動作が必要となり得る。消去動作に（書き込み動作と同様
に）時間がかかるため、次の消去動作の前により多くのロケーションが用いられ
れれば用いられるほど、消去動作を行う頻度と、フラッシュメモリ内の空きロケ
ーションを探すための時間との間でトレードオフがある。消去動作の回数を低減
するか、または、不揮発性メモリ内の情報のブロックのロケーションの特定に関
連する検索にかかる時間を低減することによって、システム性能を向上させるた
めの方法を試み、探す努力が絶え間なく行われている。

【０００９】不揮発性メモリまたはフラッシュメモリ内の情報は、コントローラの方向の下
に格納され、セクタの形態で行われ、複数のセクタがブロックの境界を定める。
ブロックは、１６個、３２個、または他の個数のセクタを含み得る。ブロックが
所定の数のセクタを含むことが決定されると、この決定されたサイズが各ブロッ
クの境界を規定する。従って、不揮発性メモリに格納された情報が、ブロックに
編成され、各ブロックは、コントローラによって一意的にアドレス可能である。
さらに、各ブロックは複数のセクタからなり、各セクタは、５１２バイトと、デ
ータ以外の情報、例えば、フラグ、アドレスおよびエラー訂正コード（ＥＣＣを
格納するためのさらなる格納空間とによって規定される。しかし、セクタは、５
１２バイト以外のデータ格納空間を有してもよい。いくつかの従来技術によるシ
ステムにおいて、消去動作中、ブロック全体が消去されるが、他の従来技術によ
るシステムにおいて、セクタが消去され得る。ブロック内の各セクタは、不揮発
性メモリから情報を読み出したり、不揮発性メモリに情報を書き込んだりするた
めに、一意的にアドレス可能である。一意的な値は、起動中に、複発性メモリに
関連するアドレスまたはマッピング情報の再構成において用いられる、仮想論理
ブロックアドレス（ＶＢＬＡ）として、セクタ情報を含む各ブロック内で維持さ
れる。当業者にとって周知であるように、電力が失われる場合、ランダムアクセ
スメモリ（ＲＡＭ）のような不揮発性メモリにおいて維持される情報は、失われ
る。不揮発性メモリ内に格納されるブロック情報に関するマッピング情報は、概
して、以下でさらに説明するように、揮発性メモリ内の参照テーブル（ＬＵＴ）
において維持される。

【００１０】現在、商業用ソフトウェアおよびユーザプログラム等の大きなファイルがフラ
ッシュメモリ内に格納されるコンピュータ、および大きな画像ファイルがフラッ
シュデバイス内に格納されるデジタルカメラにおいて、それらのファイルは、１
度に１セクタづつフラッシュ内に書き込まれる。各書込み動作に関連する待ち時
間のため、大量の情報を格納する場合、これらのシステムのパフォーマンスは制
限される。特定のセクタに実施される書込み動作に関連する工程のうちのいくつ
かは、書込みコマンドを書き込まれるフラッシュ（メモリ）デバイスにシフトす
ること、セクタ情報を書き込まれるフラッシュデバイスにシフトすること、そし
て、その後にセクタ情報が続く書込みコマンドを、セクタ情報が格納されるべき
ブロック内へと書き込む（またはプログラムする）ことを開始することである。
一般に、セクタ情報をフラッシュデバイスにシフトするために、５１２バイトの
セクタに対して、３０マイクロ秒が必要とされる。実際にセクタ情報をフラッシ
ュデバイスに書き込むためには、２００マイクロ秒が必要とされる。従来技術に
よるシステムの制限の１つは、１度に１つのセクタが書き込まれることにより、
各セクタを書き込むために２３０マイクロ秒よりも長い時間が必要とされること
である。各ブロックが、そのブロックに書き込まれなければならない１６のセク
タを含む場合、それらのセクタの全てを書き込むために１６×２３０マイクロ秒
よりも長い時間が必要とされ、多くのセクタを書き込む場合には、システムパフ
ォーマンスを著しく遅くする。

【００１１】この問題を克服するために試みられてきた従来技術によるシステムでの１つの
方法は、１度に２つのセクタの書込みを許容するために、１度に２つのセクタに
アドレスすることである。これらの従来技術は、実際のセクタ情報書込み時間を
２分の１に減少させる一方、２セクタ分のセクタ情報をシフトするために必要と
される時間の２倍がなおも必要とされる。上記の例では、１０２４バイトのセク
タ情報を実際に書き込むために、（４００マイクロ秒に対して）２００マイクロ
秒が必要とされるが、１０２４バイトのセクタ情報をシフトするために、２×３
０マイクロ秒、すなわち、６０マイクロ秒が必要とされる。よって、５１２バイ
トのユーザデータを有する２つのセクタを書き込むために、合計で約２６０マイ
クロ秒が必要とされる。このような従来技術によるシステムの理解に役立てるた
めに、図１および図１ａを参照して、一例を示す。

【００１２】フラッシュデバイス６０２およびフラッシュデバイス６０４を備えた従来技術
によるデジタル記憶システム６００を図１に示す。各フラッシュデバイスは、ブ
ロック０から始まり、順番にブロックＮ（Ｎは整数）まで続く情報ブロックに組
織される。本例では、１つのフラッシュデバイスの各ブロックが１６のセクタを
含むため、これらのフラッシュデバイス内で同じ位置にある２つのブロックは、
３２セクタの情報を書き込むために用いられる。これらのセクタは番号付けされ
ており、フラッシュデバイス６０２内に偶数のセクタが格納され、フラッシュデ
バイス６０４内に奇数のセクタが格納されるが、これは任意の設計事項であり、
その逆もなされ得る。セクタは、２つのフラッシュデバイスにわたって割当てら
れる２つのブロック位置内に３２のセクタを含むように番号付けされる。さらに
、セクタの番号付けにより、例えば、第１のセクタＳ０が、フラッシュデバイス
６０２の第１のブロックの第１のセクタ記憶位置（ブロック０）に現われ、第２
のセクタＳ１が、フラッシュデバイス６０４の第１のブロックの第１のセクタ記
憶位置（ブロック０）に現われ、第３のセクタＳ２が、フラッシュデバイス６０
２の第１のブロックの第２の記憶位置（ブロック０）に現われ、第４のセクタＳ
３が、フラッシュデバイス６０４の第１のブロックの第２の記憶位置（ブロック
０）に現われるようなフラッシュデバイス間での切換えが起こる。

【００１３】フラッシュデバイスの各々の２つのブロック間のセクタを偶数および奇数に番
号付けする理由は、セクタ情報をフラッシュデバイス６０２に結合させ、かつフ
ラッシュデバイス６０２から結合するためのデータバスＤＢ７：０６１６、お
よびセクタ情報をフラッシュデバイス６０４に結合させ、かつフラッシュデバイ
ス６０４から結合するための別のデータバスＤＢ１５：７６２４を用いて、セ
クタ情報を並列にロードすることを可能にすることである。ＦＣＥ０^*信号６２
０は、アクティブである場合、コマンド／アドレスおよびセクタデータ、ならび
にその中のオーバーヘッド情報をシフトするためにフラッシュデバイスをイネー
ブルまたは選択する。本例では、信号６２０は、アクティブロー信号である。

【００１４】図１ａは、後者の動作を説明するために用いられる、従来技術の図１に示す信
号のタイミング図である。図１ａでは、データバスＤＢ１５：０は、事実上、バ
ス６１６および６２４の組み合わせであり、ＷＥ^*信号は、制御信号６２２に含
まれる信号のうちの１つである。ローである場合、ＷＥ^*信号は、フラッシュデ
バイスに情報をシフトさせる。最初に、セクタＳ０およびＳ１に対するコマンド
およびアドレス情報がフラッシュデバイスにシフトされる。次に、セクタユーザ
データおよびＥＣＣ情報が、フラッシュデバイスにシフトされる。フラッシュデ
バイス６０２は、６１６バスを介して、５１２バイトのデータを受信し、フラッ
シュデバイス６０４は、６２４バスを介して、５１２バイトのデータを受信する
。セクタ情報の全てのシフトが完了すると、コントローラは、書込み動作を開始
し、これにより、Ｆｒｄｙ／Ｂｓｙ^*信号６１８がアクティブ化される（ハイ状
態からロー状態になる）。各セクタが５１２バイトのユーザデータを含む場合、
コマンド／アドレス情報の連続的シフト、セクタ情報のシフト、および書込みコ
マンドの開始には約３０マイクロ秒要する。Ｆｒｄｙ／Ｂｓｙ^*信号６１８がロ
ーになると、約２００マイクロ秒後に、５１２バイトを有するセクタに対するセ
クタ情報（ユーザデータおよびＥＣＣ）の書込み（またはプログラム）が完了す
る。実際、この場合、２つのバス６１６および６２４が、それぞれ、フラッシュ
デバイス６０２とフラッシュデバイス６０４に並列に情報を結合するため、２０
０マイクロ秒内で、５１２ワード（各ワードは２バイト）がプログラムされる。
よって、書込み動作全体が完了するまで約２３０マイクロ秒かかる。セクタＳ０
およびＳ１への書き込みが完了すると、同じ処理が、セクタＳ２およびＳ３をプ
ログラムするために起こり、その後に、Ｓ４およびＳ５のプログラムが続く。

【００１５】図１および図１ａにおいて議論および説明した従来技術の制限のうちのいくつ
かは、コントローラデバイス上に必要とされる物理的な入力／出力ピンがより多
く存在することである。詳細には、２つのデータバス６１６および６２４を有す
るため、必要なデータバスラインが２倍存在する。実際、この従来技術がより多
くのセクタを並列にプログラムするために用いられ、それにより、並列に構成さ
れたさらなるフラッシュデバイスを有する場合、追加されたデータバスに対する
要件が増し、最終的に、コントローラピンの数が実用的ではなくなる。単なる一
例として、４つのセクタが並列にプログラムされ得る並列する４つのフラッシュ
デバイスを有するために、さらに１６個のピンがコントローラデバイス上に必要
とされる（１６のさらなるデータバス信号に対して、合計３２の信号）。これに
より、コントローラデバイスに関する製造コストが明らかに増加し、より大きな
デバイスへと繋がり得、さらにコストが上がる。

【００１６】図１および図１ａの従来技術によるシステムに関する別の欠点は、第１のセク
タ情報のシフトが始まる前に、ホストは、セクタの数をバッファにロードする（
これ以外の場合にはプログラムされる）必要があり、セクタをプログラムする時
間が実質的に増加する。これは、事実上、より大きなバッファサイズへと繋がり
、製造コストを増加させる。

【００１７】よって、このような従来技術は、２つのセクタを１度に処理することにより、
セクタ書込み動作を実施するために必要とされる時間を切り詰めるにも関わらず
、さらなる時間（すなわち、セクタ情報をシフトするための時間が２倍）が、書
込み動作を完了するために必要である。

【００１８】それゆえ、１つのセクタへの書込みと並列して、別のセクタに書込みを行うこ
とに関連づけられたタスクのいくつかを実施することにより、コントローラデバ
イスがセクタ情報を不揮発性メモリに書き込むことに関連づけられた時間の量を
減少させ、それにより、全体のシステムパフォーマンスを増加させる一方で、コ
ントローラデバイスのピンを同数に維持し、かつシステムの製造に関連するコス
トの追加を妨げる、方法および装置に対する必要性が生じる。

【００１９】（発明の要旨）簡単には、本発明の実施形態は、ブロックに構成された不揮発性メモリ内の格
納位置にセクタ情報を格納するための不揮発性メモリシステムを含む。ここで、
複数のブロックはスーパーブロックを規定し、そして各ブロックは所定の複数の
セクタを有する。不揮発性メモリシステムは、セクタ情報を特定のスーパーブロ
ックの第１および第２のブロックにシフトし、そしてその特定のスーパーブロッ
クの第１のブロックにセクタ情報を書き込むためのコントローラを含む。ここで
、第２のブロックへのシフトは、完全に第１のブロックへの書き込みの間に生じ
、これによりブロックへの書き込み動作を行うために必要な時間を低減し、そし
てシステム全体の性能を増加する。

【００２０】本発明の前述および他の目的、特徴および利点は、いくつかの図面を参照して
なされる以下の好ましい実施形態の詳細な説明から明らかとなる。

【００２１】（好適な実施形態の詳細な説明）図２に示される本発明の実施形態によるディジタル格納システム１０は、コン
ピュータ（パーソナルコンピュータ（ＰＣ））、ディジタルカメラなどの一部で
あり得、ホスト１２に結合される。ディジタルシステム１０は、コントロールデ
バイス１４および不揮発性メモリユニット１６を含む。ホスト１２は、コントロ
ーラデバイス１４の指示にしたがってメモリユニット１６から情報を読み書きす
るように結合される。本発明によるメモリユニット１６は、１つ以上の不揮発性
メモリデバイスから構成される（図２において、２つのメモリデバイス３４およ
び３６がメモリユニット１６に含まれるように示されるが、他の数のメモリデバ
イスが使用され得る）。不揮発性メモリデバイスの各々は集積回路（または当該
分野で一般に呼ばれるように、半導体デバイス）である。不揮発性メモリデバイ
スは、フラッシュ、ＥＥＰＲＯＭ（電気消去可能プログラマブル読み出し専用メ
モリ）、または他のタイプのソリッドステートメモリであり得る。

【００２２】ホスト１２は、ホストバス１８を介してコントローラ１４と通信するように示
され、そしてコントローラデバイス１４は、メモリ信号２０を介してメモリユニ
ット１６に結合されるように示される。

【００２３】コントローラデバイス１４は、一般にホストインタフェース回路２２、マイク
ロプロセッサ回路２４、揮発性格納ユニット２６およびスペースマネージャ／フ
ラッシュインタフェース回路２８を含むように示される集積回路である。別の実
施形態において、コントローラデバイス１４は、必ずしも半導体デバイスでなく
てもよく、そしてプリント回路板などに結合されるディジタルロジックから形成
され得る。ホストインタフェース回路２２は、ホストバス１８を介してホスト１
２に結合するためのものである。ホストバス１８は、アドレスバス、双方向デー
タバスおよび制御信号（別々に図示せず）を含む。使用するホストのアーキテク
チャに依存して、ホストアドレスおよびデータバスは、アドレスおよびデータ信
号を同じバスに多重化することによってアドレスおよびデータ情報の両方を伝送
する１つのバスから構成され得る。なお、本明細書中で使用される用語「バス」
は、複数の電気伝導体または信号線を含む。ホストバス１８は、当該分野で使用
されるＰＣＭＣＩＡインタフェース、ＡＴＡインタフェースまたは他の種類のイ
ンタフェースであり得る。

【００２４】ホストインタフェース回路２２は、ホストバス１８に結合するように示され、
そしてさらにマイクロプロセッサバス３０を介してマイクロプロセッサ回路２４
に結合されるように示される。マイクロプロセッサ回路２４は、さらにスペース
マネージャ／フラッシュインタフェース回路２８にマイクロプロセッサバス３０
を介して結合される。マイクロプロセッサバス３０は、マイクロプロセッサ回路
２４とスペースマネージャ／フラッシュインタフェース回路２８との間でのアド
レスおよびデータ情報の通信を容易にする。マイクロプロセッサ回路２４は、揮
発性格納ユニット２６に揮発性格納バス３２を介して情報を読み書きするように
結合される。ホストインタフェース回路２２は、さらにバッファユニット５０に
マイクロプロセッサバス３０を介して結合されるように示される。より明らかと
なるように簡単に言うと、情報はホスト１２とコントローラデバイス１４との間
でホストインタフェース回路を介して通信される。セクタ情報は、メモリユニッ
ト１６内の格納のためのホスト１２によって提供されるか、またはホスト１２へ
コントローラデバイス１４から転送され、バッファユニット５０に格納される。
バッファユニット５０は、一般に１つ以上のランダムアクセスメモリ（ＲＡＭ）
デバイスまたは他の同様のメモリデバイスから形成される。本発明の１実施形態
において、バッファデバイス５０のサイズは、４セクタサイズに値する情報を格
納し得、各セクタは（ユーザデータの）５１２バイトである。本発明の他の実施
形態において、他のサイズのバッファデバイス５０を本発明の範囲および精神か
ら逸脱せずに使用し得る。しかし、バッファのサイズは、部分的に、使用される
フラッシュデバイスの数の関数である。すなわち、所定の図面を参照して以下に
提供される実施例において、２つのフラッシュデバイスが使用され、「スーバー
」ブロックは２つのブロックを含み、そして各フラッシュデバイスのセクタがこ
の２つのフラッシュデバイスの間でピンポンのようにアドレッシングされる。そ
のような構成において、バッファ５０のサイズは、少なくとも２つのセクタのた
めの格納スペースを含む必要がある（各セクタが５１２バイトである場合、バッ
ファサイズは少なくとも１０２４バイトである必要がある）。例えば、４つのフ
ラッシュデバイスが使用される場合（以下に図示せず）、スーパーブロック内の
同様の位置にある４つのセクタがピンポンのようにアドレッシングされるので、
バッファサイズは少なくとも４つのセクタのための格納スペースが必要である。

【００２５】本発明の実施形態において、マイクロプロセッサ回路２４はＩｎｔｅｌ８０５
１プロセッサであり、あるいはマイクロプロセッサユニット２４はいずれの汎用
プロセッサユニットでもあり得る。揮発性格納ユニット２６は、一般にマイクロ
プロセッサユニット２４によって実行されるファームウェアコードを格納するた
めのリードアクセスメモリ（ＲＡＭ）である。ホスト１２とコントローラ１４と
の間の情報はホストバス１８を介して転送され、そしてコントローラ１４とメモ
リユニット１６との間の情報は、メモリ信号２０を介して結合される。メモリユ
ニット１６は、３４および３６などの２つ以上の不揮発性メモリデバイスから構
成される。不揮発性メモリ３４および３６の各々のサイズは、ディジタルシステ
ム１０のアプリケーションに依存して変化し得る。にもかかわらず、このサイズ
は、一般にバイトで呼ばれる。ここで各バイトは８ビットである。例えば、１つ
のアプリケーションにおいて、不揮発性メモリユニット１６のサイズは１６０Ｍ
Ｂ（メガバイト）であり、各フラッシュまたは不揮発性メモリデバイスは３２Ｍ
Ｂである。別のアプリケーションにおいて、不揮発性メモリユニット１６のサイ
ズは８０ＭＢであり、各フラッシュメモリデバイスは１６ＭＢである。不揮発性
メモリデバイス３４および３６は電源を落とした後もその内容を保存するメモリ
タイプである。不揮発性メモリデバイスの典型的な例は、フローティングゲート
セルから構成され、そしてＴｏｓｈｉｂａ、Ｈｉｔａｃｈｉなどの会社によって
製造されるフラッシュまたはＥＥＰＲＯＭデバイスである。

【００２６】図２に示されていないが、空間管理／フラッシュインターフェイス回路２８は
、空間管理制御ユニット３８、フラッシュインターフェイス回路４０、および空
間管理格納ユニット４２を含む。本発明の一実施形態において、空間管理ユニッ
ト３８は、空間管理格納ユニット４２内で管理されているルックアップ表（ＬＵ
Ｔ）内に格納されている情報を制御するための状態マシンを含む。あるいは、空
間管理制御ユニット３８の機能は、当業者に理解されるように、他の種類のハー
ドウェアおよび／またはソフトウェアによって実行され得る。空間管理格納ユニ
ット４２は、ＲＡＭなどの揮発性メモリからなり、ブロックアドレス指定および
ステータスの情報をＬＵＴ内に格納する。

【００２７】引き続き、図２に示されていないが、メモリ信号２０は、フラッシュアドレス
バス、双方向フラッシュデータバス、およびフラッシュ制御信号を含む。これら
の信号のいくつかは、本明細書中に含まれる他の図に関して、さらに説明される
。

【００２８】作動中、ホスト１２は、時折およびメモリユニット１６の読取りおよび書込み
などの様々な動作を実行中に、メモリユニット１６にアクセスする。これにより
、ホスト１２は、データの読取りまたは書込みためのロケーションを識別するア
ドレスを提供する。ホストによって提供されたアドレスは、ホストバス１８上に
結合されて、メモリユニット１６への情報およびメモリユニット１６からの情報
にアクセスするか、またはそれらを読取る際にコントローラ１４によって使用さ
れる。一実施形態において、ホストによって提供されたアドレスは、ＣＨＳ（シ
リンダ、ヘッド、およびセクタ）の形式である。この種類のアドレス指定は、デ
ィスク上の特定のロケーションを識別するためにこのようなアドレス指定スキー
ムを使用したハードディスクを使用するシステムに適合される。しかし、情報を
格納するための不揮発性メモリの出現により、ＣＨＳアドレスフォーマットは、
不揮発性メモリユニット内のロケーションを識別するための値に変換される必要
がある。従って、ＣＨＳアドレスがホストバス１８上に結合される場合、コント
ローラ１４は、ＣＨＳアドレスフォーマットを論理ブロックアドレス（ＬＢＡ）
に変換する。ＬＢＡは次いで、マイクロプロセッサバス３０を介して結合されて
、空間管理／フラッシュインターフェイスユニット２８によって使用される。あ
るいは、ホスト１２がコントローラ１４にＬＢＡ型のアドレスを提供し、この場
合、変換は依然として実行されるが、それはＣＨＳからＬＢＡの変換でない。後
者の変換は、単にＬＢＡを置換させるだけであり、それは、前者の変換、すなわ
ちＣＨＳからＬＢＡの変換が使用される場合も実行される。本明細書中に前述さ
れるように、ブロックは、所定の数のセクタ（例えば、１６、３２、または他の
数のセクタ）を含むように規定される。さらに別の実施形態において、ホスト１
２は、ＣＨＳアドレスからＬＢＡアドレスへの変換を実行し、ＣＨＳアドレスを
置換し、結果として得られる置換されたアドレスをコントローラ１４に提供する
。

【００２９】ＬＢＡ計算は、ハードウェアまたはファームウェアによって実行され得る。フ
ァームウェアを使用してＬＢＡを計算する場合、マイクロプロセッサ２４は、揮
発性格納ユニット２６内に格納されているファームウェアコードの実行によって
、このような機能を実行する。ハードウェアを使用してＬＢＡを計算する場合、
状態マシンブロック（図２に示さず）がこのような計算を実行する。

【００３０】上述の方程式によってＬＢＡを計算した後、ＬＢＡの特定の最下位ビットをマ
スキングすることにより、ＬＢＡはＶＬＢＡ（仮想論理ブロックアドレス）値に
変換される。例えば、各ブロックに対して１６セクタが使用される場合、ＶＬＢ
Ａは、１６進法の値０ｘ３ＦＦＦＦ０を用いて、ＬＢＡの論理「ＡＮＤ」によっ
てＬＢＡから計算される。これは基本的に、ＬＢＡの中の最下位４ビットを除い
て、ＬＢＡが保存されるという結果になる。各ブロックに対して３２セクタが使
用される場合、ＶＬＢＡは、１６進法の値０ｘ３ＦＦＦＥ０を用いて、ＬＢＡの
論理「ＡＮＤ」によってＬＢＡから計算され、これにより、ＬＢＡの中の最下位
５ビットに効果的にマスキングをすること、および残りのビットを保存すること
などが行われる。下記で詳細に説明されるように、「スーパーブロック（ｓｕｐ
ｅｒｂｌｏｃｋ）」の概念が使用される場合、マスキングされるビットの数は
、「スーパーブロック」の大きさの関数である。つまり、各スーパーブロックは
、各ブロックが多数のセクタによって規定される多数のブロックを有するので、
スーパーブロックのセクタの総数は、ＶＬＢＡ値を形成するためにマスキングさ
れるべきビットの数を決定する。ＬＢＡからＶＬＢＡへの変換は、空間管理／フ
ラッシュインターフェイス２８によって実行される。この変換は、ハードウェア
またはソフトウェアのいずれかによって実行され得る。

【００３１】図２において、ＶＬＢＡは次いで、マイクロプロセッサ２４から空間管理／フ
ラッシュインターフェイス回路２８の空間管理制御ユニット３８までの、マイク
ロプロセッサバス３０の上に結合され、そこで、空間管理格納ユニット４２のＬ
ＵＴ（ルックアップ表）をアドレス指定するために使用される。実際、ＶＬＢＡ
は、ＬＵＴの特定のロケーションをアドレス指定するために使用され、そこから
ＶＰＢＡ（仮想物理ブロックアドレス）が検索される。特定のＬＢＡ値が、様々
なＰＢＡ値を示すために使用され得ると留意されるべきである。例えば、ホスト
が、特定のＬＢＡ値によって識別されるロケーションに書込みたいと願えば、特
定のＬＢＡ値は、ＬＵＴ内のＶＰＢＡ値をルックアップ（ｌｏｏｋｕｐ）する
ために使用される。このＶＰＢＡ値は、例えば、「２０」であり得るが、次にホ
ストが同じＬＢＡによって識別される同じロケーションに書込みたいと願う時に
、ＬＵＴから検索されるＶＰＢＡ値は、「２０」ではなく「２００」であり得る
。これは、ＬＵＴ内でさらに管理されている特定のフラッグ情報を使用して行わ
れる。簡単に言うと、最初に、書込みのためにホストによって特定のＬＢＡロケ
ーションがアドレス指定される消去操作が行われた後は、情報が書込まれ、特定
のＬＢＡに対応するＬＵＴ内のフラッグフィールドが「使用済み」として印を付
けられて、これによって、次にホストが消去操作前と同じロケーションに書込み
たいと願う時、このような書込みに対して、メモリユニット１６内の異なるロケ
ーションが異なるＰＢＡによって識別される。従って、ＬＢＡおよびＰＢＡの間
に１対１の関係はない。フラッグフィールドならびにＬＢＡおよびＰＢＡＬＵ
Ｔのアドレス指定のさらなる説明のために、発明者ＰｅｔｒｏＥｓｔａｋｈｒ
ｉ、ＢｅｒｈａｎｕＩｍａｎ、およびＡｌｉＲ．Ｇａｎｊｕｅｉの「Ｍｏ
ｖｉｎｇＳｅｃｔｏｒｓＷｉｔｈｉｎａＢｌｏｃｋｏｆＩｎｆｏｒ
ｍａｔｉｏｎｉｎａＦｌａｓｈＭｅｍｏｒｙＭａｓｓＳｔｏｒａｇ
ｅＡｒｃｈｉｔｅｃｔｕｒｅ」という名称の１９９９年５月２５日に出願され
た米国特許第５，９０７，８５６号を参照されたい。本明細書において、その全
文を記載するように、その開示を参考として援用する。

【００３２】ＰＣアプリケーションにおいて、情報ブロックは典型的に、従来のハードディ
スクドライブにおいて使用されるようなセクタであり、各セクタは典型的に、５
１２バイトのデータのための空間、およびオーバーヘッド情報のための別の空間
を含むが、他の大きさのセクタも同様に使用され得る。

【００３３】マイクロプロセッサ２４は、マイクロプロセッサ２４の中または外のいずれか
に位置づけられる揮発性のメモリユニット２６（例えば、ＲＯＭ（読取り専用メ
モリ）またはＲＡＭ（読取りおよび書込みメモリ））からの、プログラムコード
形式の命令を実行する。マイクロプロセッサ２４はさらに、空間管理制御ユニッ
ト３８に命令して、ホストによって提供されるＣＨＳ値から発生するＬＢＡを使
用して、メモリユニット１６内で使用可能な、次に未使用（または自由）なアド
レス指定できる格納ブロックのロケーションを見つけだす。ホストによる書込み
操作の間、この未使用ブロックのロケーションは、ＬＵＴ内に格納され、ホスト
による読取り操作の間、このブロックのロケーションは、ＬＵＴから読取られる
。メモリユニット１６内のロケーションを識別するアドレス値は、ＬＵＴ内に格
納されているので、空想物理ブロックアドレス（ＶＰＢＡ）と呼ばれる。空間管
理制御ユニット３８は、様々なアルゴリズムのいずれか１つを使用して、フラッ
シュメモリデバイス内に位置づけられる次に使用可能（または、自由）なブロッ
クを見つけ出し得る。空間管理の例は、発明者ＭａｈｍｕｄＡｓｓａｒおよび
ＰｅｔｒｏＥｓｔａｋｈｒｉの「ＤｉｒｅｃｔＬｏｇｉｃａｌＢｌｏｃｋ
ＡｄｄｒｅｓｓｉｎｇＦｌａｓｈＭｅｍｏｒｙＭａｓｓＳｔｏｒａｇ
ｅＡｒｃｈｉｔｅｃｔｕｒｅ」という名称の１９９９年１月１３日に発行され
た米国特許第５，９２４，１１３号内に開示される。本明細書において、その全
文を記載するように、特に図１１〜図１３およびそれに関する説明に関して、そ
の開示を参考として援用する。しかし、代わりの実施形態において、他の空間管
理の方法および装置も同様に、本発明によって使用され得る。

【００３４】ＶＬＢＡ値は、最後には、ＶＰＢＡ値をＬＵＴからルックアップするために使
用される。ＬＵＴは、列および欄を含み、各列がＶＬＢＡ値によってアドレス指
定される。読取り操作中、ＶＬＢＡ値は、ＬＵＴの特定の行をアドレス指定する
ために使用され、そこからＶＰＢＡが検索される。書込み操作中、ＶＬＢＡは、
ＬＵＴの特定の行をアドレス指定するために使用されて、特定のフラッグ情報を
含むＶＰＢＡ値を格納する。ＶＰＢＡは最後に、物理ブロックアドレス（ＰＢＡ
）に変換されて、メモリユニット１６内の特定のセクタのロケーションを識別す
る。

【００３５】ＬＢＡ値は、マイクロプロセッサ２４によってマイクロプロセッサバス３０の
上に結合されて、空間管理／フラッシュインターフェイス２８によって使用され
、そこで、ＶＬＢＡアドレスに変換される。４ビットのセクタは、各ブロックに
対して１６セクタを使用することを示す。なぜならば、２の４乗は、１６である
からである。ＶＬＢＡは、セクタビットをマスキングすることによって得られ（
マスキングされたセクタビットは、セクタオフセット値と呼ばれる）、この例で
は、４ビットを含む。ブロックおよびチップ選択情報は、同じままである。チッ
プ選択ビットは、たとえばデバイス３４または３６のいずれか１つなどの、メモ
リユニット１６内に含まれる複数の不揮発性メモリデバイスの中の特定の１つを
選択するために使用される。ブロック情報は、選択された不揮発性メモリデバイ
ス内の特定のブロックを識別する。ブロックが不揮発性メモリ内に格納されるか
、書込まれるか、または移動されると、ＶＬＢＡもまた、不揮発性メモリに書込
まれる。つまり、ＶＬＢＡは、ブロックの最後の行に書込まれる。あるいは、Ｖ
ＬＢＡは、ブロックの任意の他の行に書込まれ得る。このことは、下記の図を参
照して、さらに説明される。

【００３６】ここで、図３を参照すると、メモリユニット１６は、フラッシュデバイス２０
０およびフラッシュデバイス２０２を含むように示され、各フラッシュデバイス
は、半導体デバイスである。前述のように、メモリユニット１６は、いくつかの
フラッシュメモリデバイスを含み得る。図３において、ブロック０〜ブロックＮ
のブロックによって分けられる情報を含むように各フラッシュデバイス２００お
よび２０２が示されると理解されるべきであり、ブロックの各セットであるブロ
ック０〜ブロックＮは、１つのフラッシュデバイス内に含まれる。

【００３７】図３において、具体的には、ブロック０２１０、ブロック１２１２からブ
ロックＮ２１４のＮ個のブロック（Ｎは整数である）を含むフラッシュデバイ
ス２００が示される。同様に、具体的には、ブロック０２１６、ブロック１
２１８からブロックＮ２２０のＮ個のブロックを含むフラッシュデバイス２０
２が示される。フラッシュデバイス２００および２０２は、メモリ信号２０を介
してコントローラデバイス１４（図２に示す）と通信する。データバスのＤＢ７
：０２４２、制御信号（読取り、書込み、および消去のための信号を含む）２
４０、フラッシュレディー／ビジー（Ｆｒｄｙｂｓｙ^*）バス２２２、フラッシ
ュチップイネーブル０（ＦＣＥ０^*）信号２２４、およびフラッシュチップイネ
ーブル１（ＦＣＥ１^*）信号２２６含むメモリ信号２０が示される。Ｆｒｄｙｂ
ｓｙバス２２２は、フラッシュデバイス２００がプログラミングされる準備がで
きた時あるいはビジーである時を示すために、フラッシュレディー／ビジー０（
Ｆｒｄｙ／ｂｓｙ０^*）信号２２８と、フラッシュデバイス２０２がプログラミ
ングされ得る時、およびビジーでありプログラミングされ得ない時を示すために
、フラッシュレディー／ビジー１（Ｆｒｄｙ／ｂｓｙ１^*）信号２３０とを含む
。ＦＣＥ０^*信号２２４は、書込み、読取り、または消去の操作の前にフラッシ
ュデバイス２００を使用可能にするために使用される。同様に、ＦＣＥ１^*信号
２２６は、書込み、読取り、または消去の操作の前にフラッシュデバイス２０２
をイネーブルにするために使用される。メモリ信号２０内に含まれる信号は、コ
ントローラデバイス１４によって展開（ｄｅｖｅｌｏｐ）される。本発明の一実
施形態において、ＦＣＥ０^*信号およびＦＣＥ１^*信号は、アクティブローであり
、つまり、これらの状態は、低電圧または約「０」ボルトの状態の場合にアクテ
ィブになる。後者の状態の場合、これらの信号は、対応するフラッシュデバイス
をアクティブにするか、またはそこへ書込む準備をする。同様に、Ｆｒｄｙ／ｂ
ｓｙ０^*信号およびＦｒｄｙ／ｂｓｙ１^*信号がローの場合、これは、これらの信
号に対応するフラッシュデバイスがビジー（または、プログラミングされている
か、読取られているか、または消去されている）であることを示すのに対して、
これらの信号が「ハイ」（すなわち、「ロー」電圧レベルよりも実質的に高い電
位の電圧レベル）の場合、これらの信号に対応するフラッシュデバイスは、プロ
グラミングの準備ができている。これは、これらの信号が、図３および図４の例
の中に示されるよりアクティブハイ、またはその逆の極性であるように構成され
得る任意の設計の選択である。

【００３８】バスＤＢ７：０２４２は、フラッシュデバイスの中にプログラミングされる
べきデータ、またはフラッシュデバイスから読取られるべきデータを結合するた
めに使用される。バス２４２は、本発明の一実施形態において、８ビットのバス
であり、代わりに他のビット数であってもよい。バス２４２は、フラッシュデバ
イス２００および２０２の両方に接続されている。ＦＣＥ０^*信号およびＦＣＥ
１^*信号の状態は、他の制御信号の状態と共に、どのフラッシュデバイスデータ
が読取られているか、または書込まれているかを示す。例えば、ＦＣＥ０^*が「
ロー」であり、ＷＥ^*信号（図３に示されていないが、図４に示されるように制
御信号２４０内に含まれる信号）がローである場合、フラッシュデバイス２００
は、バス２４２の上に結合されている情報を用いてプログラミングされ、バス２
４２がフラッシュデバイス２０２に接続されているにも関わらず、後者は、プロ
グラミングされない。なぜならば、後者のフラッシュイネーブル、またはＦＣＥ
１^*２２６が、「ハイ」でありアクティブでないからである。

【００３９】ユーザデータおよびＥＣＣ情報（あるいは他の種類のオーバーヘッド情報）を
含むセクタ情報を格納するために、１６セクタ格納ロケーション２３２を含む、
フラッシュデバイス２００の各ブロック（ブロック０２１０〜ブロックＮ２
１４）、およびフラッシュデバイス２０２の各ブロック（ブロック０２１６〜
ブロックＮ２２０）が示される。別の実施形態において、ブロック（２１０〜
２１４および２１６〜２２０）の各々は、１６セクタ以外も含み得ると留意され
るべきである。例えば、容量が１２８Ｍｂｉｔｓのメモリユニットを有するシス
テムにおいて、各ブロックに対して３２セクタが使用され得るが、６４Ｍｂｉｔ
の容量を使用する場合、１６セクタのブロックが必要とされる。

【００４０】フラッシュデバイス２００および２０２内の同様のロケーションにある２つの
ブロックは、「スーパーブロック」を形成する。例えば、図３に示されるように
、スーパーブロック０２０４は、フラッシュデバイス２００のブロック０２
１０およびフラッシュデバイス２０２のブロック０２１６を含む。フラッシュ
デバイス２００のブロック１２１２およびフラッシュデバイス２０２のブロッ
ク１２１８を含むスーパーブロック１２０６が示され、フラッシュデバイス
２００のブロックＮ２１４およびフラッシュデバイス２０２のブロックＮ２
２０を含むスーパーブロックＮ２０８が示される。各フラッシュデバイスから
１つずつの２つのブロックを含むスーパーブロックが示されるが、スーパーブロ
ックはその代わりに、２つ以上のブロックを含み得、その場合、スーパーブロッ
クは、各フラッシュデバイス内の同様のロケーションに位置づけられるブロック
を含む。あるいは、フラッシュデバイス２００のブロック０〜ブロックＮおよび
フラッシュデバイス２０２のブロック０〜ブロックＮは、同じ半導体デバイス内
に含まれ得る。

【００４１】作動中、ホスト１２（図２に示す）からのコマンドを受け取ると、フラッシュ
デバイス２００のブロック０２１０の第１のセクタ格納ロケーション２３２（
Ｓ０）をプログラミングすることによって、セクタ情報が書込まれる。しかし、
典型的に、情報の１つ以上のセクタがメモリユニット１６内に格納されるため、
次のセクタ情報は次いで、フラッシュデバイス２０２のブロック０２１６の第
１のセクタ格納ロケーション２３２（Ｓ１）内に格納される。その次のセクタ情
報は、フラッシュデバイス２００のブロック０の第２のセクタ格納ロケーション
（Ｓ２）内に格納され、その次のセクタ情報は、フラッシュデバイス２０２のブ
ロック０２１６の第２のセクタ格納ロケーション（Ｓ３）内に格納されるとい
った具合である。従って、３２セクタの情報は、スーパーブロック内に格納され
得る。これによって、従来技術と比較して、ブロックのプログラミング可能な大
きさは効果的に大きくなる。なぜならば、各フラッシュデバイスのブロックは、
別のブロックによって続くといった具合でプログラミングされるからである。本
発明の構成は、スーパーブロックへの書込み操作を達成することに関連するタス
クの重複を可能にし、これは、まもなく明らかになるように、セクタ情報を書込
むことに関連する時間を低減することによりシステム全体の性能を改善すること
によって行われる。

【００４２】特定のセクタ格納ロケーションまたはブロックがプログラミングされる（また
は、書込まれる）場合、特定のセクタ格納ロケーションが存在するフラッシュデ
バイスに対応するＦＣＥ信号がイネーブルになり、フラッシュデバイスがビジー
でことを示すようにＦｒｄｙｂｓｙがプログラミングされて、書込み操作が完了
するまでフラッシュデバイス上のこれ以上の操作を回避する。特定のセクタ格納
ロケーションに書込むために、特定のフラッシュデバイスが選択され（または、
対応するＦＣＥ信号をアクティブにすることによってイネーブルにされ）、書込
みコマンドは、特定のセクタ格納ロケーションが位置づけられる特定のフラッシ
ュデバイス内のシフトレジスタ（示さず）内にシフトする。次いで、格納される
べきセクタ情報がフラッシュデバイス内にシフトし、その後、書込みコマンドが
開始され、セクタ情報は、特定のフラッシュデバイス内にプログラミングされる
。後者のタスクの間、すなわち、セクタ情報がフラッシュデバイス内に実際に書
込まれる間、特定のフラッシュデバイスに対応するＦｒｄｙｂｓｙ信号は、特定
のフラッシュデバイスがビジーであることを示すようにコントローラによってプ
ログラミングされ、このプロセスは典型的に、５１２バイトの大きさのセクタを
完了するために２００μ秒を必要とする。セクタの大きさが５１２であるセクタ
情報を、フラッシュデバイス内にシフトすることは典型的に、３０μ秒を消費す
る。

【００４３】ここで図４を参照すると、フラッシュデバイス２００および２０２をプログラ
ミングする（または、それらに書込む）ためのイベントのシーケンスを反映する
タイミング図表が示される。詳細には、Ｆｒｄｙ／ｂｓｙ０^*信号２２８、Ｆｒ
ｄｙ／ｂｓｙ１^*信号２３０、ＦＣＥ０^*信号２２４、ＦＣＥ１^*信号２２６、お
よびＷＥ^*信号の状態に関して、Ｓ０およびＳ１、Ｓ２、Ｓ３、Ｓ４およびＳ５
の６セクタのプログラミングが示され、後者は、制御信号２４０（図３に示す）
内に含まれる。まもなく明らかになるように、フラッシュデバイスの内の１つの
プログラミングは、他のフラッシュデバイス内へのセクタ情報のシフトと同時に
実行されて、書込み操作の性能と比較してシフト操作を時間的に見えなく（ｔｒ
ａｎｓｐａｒｅｎｔ−ｉｎ−ｔｉｍｅ）し、従って、１つのデータバスを使用し
て同時に２セクタを書込む操作の速度を早くする。これによって、２セクタをプ
ログラミングすることに関連するタスクのパイプライン処理を効果的に導入し、
従って、セクタ情報の書込み操作時間を低減する。

【００４４】バス２４２は、さまざまな時に異なる情報と結合され、このような情報は、図
４の上部の関連する部分に示される。図４の左側から見ると、３００において示
されるように、バス２４２は、セクタＳ０のコマンドおよびアドレスの情報を運
び、この情報は、フラッシュデバイス２００内にシフトされる。この場合のコマ
ンドは、通常、ホストによって開始される書込みコマンドである。アドレス情報
は、セクタ情報がプログラミングされるべき特定のセクタのアドレス（この場合
、セクタＳ０のアドレス）である。コマンド／アドレス情報をシフトする間、そ
の情報の各ビットは、フラッシュデバイス２００内にシリアルにシフトされる。
ＷＥ^*信号が生じて「ロー」状態に変わると、情報のビットがシフトされる。そ
の間に、ＦＣＥ０^*信号２２４は、ローに保たれて、シフトするためのフラッシ
ュデバイス２００を選択する。３０２において、セクタ情報（特に、典型的に５
１２バイトのユーザデータ）、エラー訂正コード（ＥＣＣ）情報、および潜在的
に他のセクタオーバーヘッド情報は、一度に８ビットずつ、フラッシュデバイス
２００内のＳ０にシフトされる。この場合も、ＷＥ^*のローに変わるパルスのシ
リーズは、フラッシュデバイス２００内へのセクタ情報のシフトを達成し、ＦＣ
Ｅ０^*信号２２４は、フラッシュデバイス２００をイネーブルにするために「ロ
ー」のままである。

【００４５】３０４において、書込みコマンドが開始され、ＷＥ^*信号が生じるとロー状態
からハイ状態に変わり、ＦＣＥ０^*信号２２４はハイ状態に変わり、Ｆｒｄｙ／
ｂｓｙ０^*信号２２８はロー状態に変わる。従って、フラッシュデバイス２００
内へのセクタ情報の実際のプログラミング（または、書込み）が開始される。こ
のプログラミングは、Ｓ０セクタ情報のものであり、Ｓ０セクタ情報は、図３に
おけるフラッシュデバイス２００のブロック０の第１のセクタである。発明者の
経験により、５１２バイトのセクタユーザデータおよび１２バイトのＥＣＣ情報
のプログラミングに必要な時間は約２００μ秒であり、シフト操作および書込み
コマンドの開始操作は、約３０μ秒を消費する。セクタ情報がフラッシュデバイ
ス内にシフトされる場合、セクタ情報はまだプログラミングされておらず、むし
ろ、セクタ情報は、一時的保持レジスタ内に配置され、そこでプログラミングを
待つが、セクタ情報がフラッシュデバイスに書き込まれる場合、後者の場合のセ
ルは実際にプログラミングされる。さらに、フラッシュデバイスのプログラミン
グは、対応するＦｒｄｙ／ｂｓｙ^*信号が「ロー」状態の場合に行われる。

【００４６】書込み開始操作の最後である３０４において、ＦＣＥ０^*信号２２４は、コン
トローラデバイス１４によって「ハイ」状態にされて、フラッシュデバイスに書
込まれている現在のセクタ情報の前に任意の新しいセクタ情報がシフトすること
を防止する。フラッシュデバイス２００が書込まれている間、ＦＣＥ１^*信号２
２６は、３０６においてロー状態にされ、ＷＥ^*パルスシリーズの生成によって
、コマンドおよびアドレスの情報は、フラッシュデバイス２０２内のセクタＳ１
にシリアルにシフトされる。次いで、３０８において、セクタ情報、すなわち５
１２バイトのユーザデータおよび１２バイトのＥＣＣは、ＷＥ^*パルスシリーズ
の生成によって、フラッシュデバイス２０２内にシフトされる。ＦＣＥ１^*信号
２２６は、このシフトプロセスのために、ローのままである。Ｓ１のシフト操作
および書込みコマンドの開始操作（３１０）もまた、約３０μ秒を消費する。Ｓ
１セクタ情報のシフトは、フラッシュデバイス２００のセクタＳ０内にセクタ情
報がプログラミングされる間に行われると留意することは重要である。基本的に
、これによって、３０μ秒のシフト時間を見えなくする。なぜならば、セクタ情
報のシフトが、別のフラッシュデバイス内へのセクタ情報の書込みと平行してか
または同時に行われるからである。従って、本発明において、３２セクタを有す
るスーパーブロックへの書込みは、最初の２セクタをプログラミングするために
、３０＋３０＋２００μ秒すなわち２６０μ秒を消費し、その後、最初のシフト
の後にセクタの１つをシフトする時間は常に見えないので、２３０μ秒のみを消
費する。当業者に理解されるように、本発明によって、書込み操作時間は、デー
タバスを２倍にする必要がなく、従ってコントローラデバイスにピンカウントを
追加する必要なく、低減される。つまり、本発明において、８ビットのデータバ
スが使用される。一方で、書込み操作時間に関して従来技術が提供する最善のシ
ナリオは、１６ビットのデータバスを必要とする。さらに、本発明において、ス
ーパーブロックは、２つより多くのブロックまたは３２セクタを含み得、この場
合も同様に、データバスに関する必要なピンの数は同じままであり、書き込み操
作時間の改善も同じままである。つまり、従来技術において、２セクタの書込み
操作時間が２３０μ秒を得るために、３２ビットのデータバスが必要であるが、
データバスのピンカウントを８ビットより多くに増加させる必要なく、本発明に
よって同じ書込み操作時間が達成される。実際、各スーパーブロックに対するブ
ロックの数が増加し、より多くのフラッシュデバイスが並列にプログラミングさ
れるにつれて、本発明による利点は増大する。十分なフラッシュデバイスが並列
に配置されると、必要とされる余分なデータバスピンを配置する十分な空間がな
くなるので、余分なデータバスラインを使用する従来技術システムの方法および
技術は非実用的になる。

【００４７】いくつかの従来技術の手法において、３０＋３０＋２００＋２００μ秒または
４６０μ秒の書込み時間が必要であり、上記において十分に説明されたような、
２３０μ秒が達成され得る特定の他の従来技術において、本発明の待ち時間をは
るかに越える待ち時間の遅れがあり、その結果、前者による書込み性能を低減す
る。繰り返して言うと、後者の従来技術の手法は、各ブロックの書込み操作の前
に、ブロックのセクタが、バッファ内に格納されることを必要とする。ブロック
が３２セクタである場合、４セクタをプログラミングすることを想定して、全４
セクタがバッファ内に格納される必要があり、これは、バッファの大きさが、本
発明が必要とする大きさより大きいことを必要とし、その結果、従来技術のシス
テムの製造コストを増加させる。さもなければ、情報の２セクタのみがバッファ
内に格納される場合、後者のプログラミングが開始され得る前に、ホストが次の
２セクタをバッファ内に提供し、コントローラがそれらをバッファ内に格納する
のを待たなければならないことに関連する実質的な遅れがある。これによって、
２セクタの書込み操作に関連する時間を２３０μ秒以上に実質的に長くする。こ
れは、部分的に、従来技術の方法および装置が、セクタ（コマンド、アドレス、
データ、およびＥＣＣ）のシフト時間を隠すことができないからである。

【００４８】引き続き、図４を参照すると、３１０において、Ｓ１の書込みコマンドが開始
されることによって、ＷＥ^*信号がローに変わる。ＷＥ^*信号がまたハイに変わる
ことによって、Ｆｒｄｙ／ｂｓｙ１^*２３０がローに変えられて、その結果、フ
ラッシュデバイス２０２のセクタＳ１内へのセクタ情報のプログラミングが開始
される。この場合も同様に、後者のプロセスは、５１２バイトのセクタに対して
２００μ秒を消費する。Ｆｒｄｙ／ｂｓｙ１^*は、約２００μ秒の間、ローのま
まである。従って、セクタＳ０およびＳ１に書込むためのプログラミング時間の
総計は、２３０μ秒である。余分な３０μ秒が、第１のセクタ情報のシフトに関
連するので、最初の２セクタ（この場合、セクタＳ０およびＳ１）のシフトおよ
びプログラミングが必要とするのは、２６０μ秒のみである。それ以降、２セク
タのシフトおよびプログラミングは、２３０μ秒のみを必要とする。なぜならば
、まもなく明らかになるように、セクタの１つをシフトすることが、もう１つの
セクタの書込み時間内に隠されているからである。最初の印象では、最初の２セ
クタの書込み操作時間、すなわち２６０μ秒は、上記で説明されたいくつかの従
来技術のシステムのいくつかに関連する書込み操作時間よりも長く見えるが、実
際には、本発明の使用により、プログラミングは全体的に低減する。これは、シ
フトおよび書込みの時間が開始される前にバッファ内に格納するために、コント
ローラと同時にプログラミングされるべきセクタをホストに送らせるという従来
技術システムの要件が原因である。従って、ホストが上記を完了する間、書込み
プロセスは保留となり、通常、ホスト書込み操作が遅いことは公知であり、従っ
て、セクタのプログラミング全体に関連する時間は増加する。しかし、本発明に
おいて、初めて２セクタが書込まれる場合を除いて、任意の２セクタの書込みを
開始する前に、ホストが予め必要な数のセクタを提供するのを待つ必要はない。
つまり、最初は、ホストは、バッファ内への格納のために、コントローラに情報
の２セクタを提供する必要がある。それ以降、ホストは、他のセクタがプログラ
ミングされている間にセクタ情報を提供し得る。高速ホストを使用するシステム
において、本発明と従来技術との間のこの差は、強調される効果を有さないかも
しれないと留意されるべきである。しかし、コスト制限が部分的な原因となって
通常は、より遅いホストが使用される。このようなシステムにおいて、この差は
、よく留意されている。

【００４９】図４において、３１２、３１４、および３１６において、セクタＳ２について
行われるということを除いて、上記で説明された方法とほとんど同じ方法によっ
て、コマンドおよびアドレスの情報がフラッシュデバイス２００内にシリアルに
シフトされ、セクタ情報がフラッシュデバイス２００内にシフトされて、書込み
コマンドが開始される。図３において、フラッシュデバイス２００のブロック０
内の第２のセクタとして、Ｓ２が示される。３１４におけるセクタ情報のシフト
は、フラッシュデバイス２０２のセクタＳ１内にセクタ情報を書き込む間に行わ
れる。この場合も同様に、これによって、セクタ情報のシフトに関連する時間が
隠されて、従って、このセクタの書込み時間を約３０μ秒だけ低減させる。より
大きなセクタ（５１２バイトよりも大きなセクタ）に関して、時間がさらに短縮
される。

【００５０】３１６において書込みコマンドの開始を完了し、ＷＥ^*信号がローからハイに
変わると、Ｆｒｄｙ／ｂｓｙ０^*信号２２８がロー状態に変えられ、その後の約
２００μ秒の間にセクタ情報がフラッシュデバイス２００内にプログラミングさ
れるように、Ｓ２セクタ内へのセクタ情報のプログラミングが開始される。次い
で、３１８において、セクタＳ３のコマンドおよびアドレスの情報が、フラッシ
ュデバイス２０２内にシリアルにシフトされる。３２０において、セクタ情報は
、フラッシュデバイス２０２内にシフトされる。前述のように、これらのシフト
操作は、Ｓ２セクタ内へのセクタ情報の書込みと共に起こり、セクタ情報、コマ
ンド、およびアドレスのシフトに関連する時間が、書込み操作の全体に対して、
隠されるか、または見えなくされる。従って、プロセスは、プログラミングされ
るようにホストによって命令されたすべてのセクタが、そのようにプログラミン
グされるまで続く。プロセスは、セクタＳ４およびＳ５についても、同じ方法で
続けられる。

【００５１】本発明において、ホストが１つのセクタのセクタ情報を提供し、そのセクタ情
報がバッファ内に格納されるとすぐに、コントローラ１４がセクタ書込み操作を
開始すると理解される。従って、従来技術のシステムが必要とするように、書込
み操作が開始される前に、情報の２つ以上のセクタがホストから送られてくるの
を待つ必要はない。従って、書込みの前に、ホストが２つ以上のセクタ情報を提
供するのを待つことによって生じる遅れは、本発明によって低減される。

【００５２】図５は、本発明の別の実施形態のタイミング図を示し、ここで、全てのフラッ
シュデバイスに対して１つのＦｒｄｙ／ｂｓｙ^*信号が使用される。さらに、本
発明の別の局面において、セクタをプログラミングする際の、１つ以上のエラー
の発生を知らせるために割り込み信号が使用される。後者の場合、フラッシュセ
ルのプログラミングに関連する感度が原因となり、通常、読取り照合（ｒｅａｄ
−ｖｅｒｉｆｙ）操作は、セクタのプログラミングが成功したことを確定するた
めに、セクタがプログラミングされる度に実行されると理解されるべきである。
従来技術のシステムにおいて、割り込み信号が使用されないため、セクタの書込
み操作が完了した後、プログラミングされていたセクタを含むフラッシュデバイ
スは、フラッシュデバイスをプログラミングする際にエラーが生じたかどうかを
判定するためにポーリングされる必要がある。これは、書込み操作全体に対する
追加の工程であり、割り込み信号の使用によって、基本的に消去される。

【００５３】図５において、Ｆｒｄｙ／Ｂｓｙ０^*信号２２７のタイミングが示される。こ
の信号は、複数のＦｒｄｙ／Ｂｓｙ信号（各フラッシュデバイスに対して１つ）
の使用に取って代わり、全てのフラッシュデバイスによって共有される。従って
、信号２２７は、第１のセクタ、すなわちＳ０のステア書込みコマンド（ｓｔａ
ｒｅｗｒｉｔｅｃｏｍｍａｎｄ）５０４の後にローに変わり、フラッシュデ
バイスがプログラミングされている間中、ローのままである。前述の実施形態の
ように、プログラミングされているセクタの内の１つのセクタ情報をシフトする
ことは、他のセクタをプログラミングしている間に行われる。しかし、他のＦｒ
ｄｙ／ｂｓｙ^*信号が使用されないため、信号２２７は、全てのセクタをプログ
ラミングする間中、ローのままであり、これは、図４に関して説明した時間と同
じ時間、すなわち、２セクタをプログラミングするための２３０μ秒、および最
初の２セクタをプログラミングするための２６０μ秒だけかかる。

【００５４】ＩＮＴＱ^*信号２２９がフラッシュデバイスによって展開される。信号２２９
は、メモリユニット１６（図２に示す）の全てのフラッシュデバイスに接続され
ているオープンコレクタ信号である。任意のフラッシュメモリデバイスによって
エラーが検出される場合、すなわち、プログラミングされたセクタ情報とプログ
ラミングされるはずだったセクタ情報との間に不一致がある場合、信号２２９は
、アクティブ状態にされ（この場合、アクティブ状態は論理「ロー」である）、
コントローラデバイス１４への入力として機能して、フラッシュデバイスをプロ
グラミング中に生じ得た任意のエラーを後者に知らせる。従来技術のシステムに
おいて、前述のように、セクタがプログラミングされた後は毎回、正確を期して
、プログラミングされたセクタを含むフラッシュデバイスをチェックする。これ
は、所定のステータスレジスタの状態をチェックすることにより行われる。

【００５５】実際、フラッシュデバイスは、読取り照合操作を実行し、ここで、セクタ内で
プログラミングされた情報が読み返され、その後、読取りステータス（ｒｅａｄ
ｓｔａｔｕｓ）コマンドがコントローラによって実行される。この読取り情報
が、プログラミングされたものと一致しない場合、エラーが検出される。従来技
術のシステムにおいて、書込み操作のステータスは、読取りステータス操作中に
ステータスレジスタをチェックすることによりポーリングされて、各セクタ書込
み操作の後、セクタをプログラミングする際に問題があったかどうかを判定する
（これらの時間は図５に示す）。しかし、本発明の一実施形態によって、ＩＮＴ
Ｑ^*信号２２９は、ステータス情報をポーリングする必要性を消去する。なぜな
らば、読取り照合操作が、読取りセクタとプログラミングされるはずだったセク
タとの間の不一致を報告する場合、信号２９９がアクティブになって、コントロ
ーラにエラーを知らせるからである。この点において、本発明の一実施形態は、
マイクロプロセッサ２４（図２に示す）によって実行されるタスクを減少させる
。なぜならば、従来技術のシステムにおいて、プログラミングエラーを見つける
ために、マイクロプロセッサがステータスレジスタをチェックするからである。
従って、本発明は、マイクロプロセッサを他の機能に貢献可能にすることにより
、システムの全体的な性能を効果的に改善する。

【００５６】本発明は、特定の実施形態に関して説明されたが、当業者に本発明の改変およ
び変更がおそらく明らかであることが予想される。従って、下記の請求の範囲は
、本発明の真の精神および範囲内にあるような改変および変更を全て含むと解釈
されることを意図する。

【図面の簡単な説明】

【図１】１６ビットデータバス、ＤＢ７：０およびＤＢ１５：８を使用する、２つのフ
ラッシュデバイスを並列にプログラミングするための従来のディジタル格納シス
テムを示す。

【図１ａ】図１のフラッシュデバイスをプログラミングするために使用される関連信号の
タイミング図を示す。

【図２】本発明の実施形態による、メモリユニット１６を含むディジタルシステム１０
を示す。

【図３】図２のディジタルシステムのメモリユニット１６内のブロック構成例を示す。

【図４】図２の実施例について、セクタ情報のプログラミングのためのタイミング図を
示す。

【図５】本発明の別の実施形態のタイミング図を例示する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者アイマン，バーハヌアメリカ合衆国カリフォルニア 94086，サニーベイル，アイリスアベニュー 946 Ｆターム(参考） 5B025 AD04 AD05 AE05 5B060 CA15

Claims

【特許請求の範囲】

【請求項１】ブロックに分けられた不揮発性メモリ内の格納位置内にセク
タ情報を格納する不揮発性メモリシステムであって、複数のブロックがスーパー
ブロックを規定し、各ブロックが所定の複数のセクタを有する不揮発性メモリシ
ステムであって、セクタ情報を、特定のスーパーブロックの第１のブロックの第１のセクタにシ
フトさせるコントローラであって、該コントローラはさらに、セクタ情報を、該
特定のスーパーブロックの第２のブロックの第１のセクタにシフトさせ、セクタ
情報を、該特定のスーパーブロックの該第１のブロックの該第１のセクタに書き
込むコントローラ、を備え、該第１のブロックの該第１のセクタへの書込み中に、該第２のブロックの該第
１のセクタへのシフト全体が起こり、それにより、ブロックへの書込み動作を行
うために必要な時間を減少させ、全体的なシステム性能を上げる、不揮発性メモ
リシステム。
【請求項２】前記コントローラが、前記不揮発性メモリからのＦｒｄｙ／
ｂｓｙ^*信号を受け取り、それによって、該Ｆｒｄｙ／ｂｓｙ^*信号がアクティブ
であるときに、前記特定のスーパーブロックの前記第２のブロックへのセクタ情
報の書込みを引き起こす、請求項１に記載の不揮発性メモリシステム。
【請求項３】前記コントローラが、第１のフラッシュデバイスと第２のフ
ラッシュデバイスとに接続され、該第１および該第２のフラッシュデバイスは不
揮発性メモリユニットに含まれる、請求項１に記載の不揮発性メモリシステム。
【請求項４】前記第１のフラッシュデバイスが、前記特定のスーパーブロ
ックの前記第１のブロックを備え、前記第２のフラッシュデバイスが、該特定の
スーパーブロックの前記第２のブロックを備える、請求項３に記載の不揮発性メ
モリシステム。
【請求項５】前記特定のスーパーブロックの前記第１および第２のブロッ
クが、前記第１および第２のフラッシュデバイスと同様の位置関係にある、請求
項４に記載の不揮発性メモリシステム。
【請求項６】ブロックに分けられた不揮発性メモリであって、複数のブロ
ックがスーパーブロックを規定し、各ブロックが所定の複数のセクタを有する不
揮発性メモリにセクタ情報を書き込む方法であって、セクタ情報を、特定のスーパーブロックの第１のブロックの第１のセクタにシ
フトさせるステップと、セクタ情報を、該特定のスーパーブロックの第２のブロックの第１のセクタに
シフトさせるステップと、該第２のブロックへシフトさせるステップを行っている間に、該特定のスーパ
ーブロックの該第１のブロックの該第１のセクタにセクタ情報を書き込み、それ
により、ブロックへの書込み動作を行うために必要な時間を減少させ、全体的な
システム性能を上げる、方法。
【請求項７】ブロックに分けられた不揮発性メモリ内の格納位置内にセク
タ情報を格納する不揮発性メモリシステムであって、複数のブロックがスーパー
ブロックを規定し、各ブロックが所定の複数のセクタを有する不揮発性メモリシ
ステムであって、特定のスーパーブロックにセクタ情報を書き込むコントローラであって、セク
タ情報の書込みが成功したか否かを示す、該不揮発性メモリからの割込み信号に
応答するコントローラ、を備え、該割込み信号が、ステータス情報のポーリングを回避し、それにより、セクタ
情報の書込みを行うことに関連する時間を減少させる、不揮発性メモリシステム
。
【請求項８】前記コントローラがさらに、特定のスーパーブロックの第１
のブロックの第１のセクタにセクタ情報をシフトさせ、該コントローラがさらに
、該特定のスーパーブロックの第２のブロックの第１のセクタにセクタ情報をシ
フトさせ、該特定のスーパーブロックの該第１のブロックの該第１のセクタにセ
クタ情報を書き込み、該第１のブロックの該第１のセクタへの書込み中に、該第
２のブロックの該第１のセクタへのシフト全体が起こり、それにより、ブロック
への書込み動作を行うために必要な時間を減少させ、全体的なシステム性能を上
げる、請求項７に記載の不揮発性メモリシステム。