JPH10228765A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】高速にページプログラムを行うことのできる半
導体記憶装置を実現する。 【解決手段】各ビット線毎に互いに対となる第１データ
ラッチ回路群１３および第２データラッチ回路群１５を
備え、交互に連続入力された第１ページプログラムデー
タ［Ｄａ］および第２ページプログラムデータ［Ｄｂ］
に対して、それぞれが相互並列にデータ転送ステップと
データプログラムステップを繰り返し行う。したがっ
て、通常の２倍の速度でデータプログラムが可能であ
る。また複数のページ領域にわたるページプログラムデ
ータを、各ページプログラムデータ毎に分割して転送す
る必要がなく、外部コントローラの制御なしでデータプ
ログラム動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリ等のようにページ単位で書き込み（消去）お
よび読み出しを行う半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】ＮＡＮＤ型フラッシュメモリ、ＤＩＮＯ
Ｒ型フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、選択するワード線に接続されたすべてのメモリ
トランジスタ一括にデータプログラムが行われる。すな
わち、ワード線単位でページプログラムが行われる。

【０００３】図２４（ａ）、図２４（ｂ）は、それぞれ
ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおけるメ
モリアレイ構造を示す図である。

【０００４】図２４（ａ）は、便宜上、１本のビット線
に接続されたＮＡＮＤ列１本に４個のメモリトランジス
タが接続された場合のＮＡＮＤ型フラッシュメモリアレ
イを示す図である。図２４（ａ）において、ＢＬはビッ
ト線を示し、ビット線ＢＬに２個の選択トランジスタタ
ＳＴ1 〜ＳＴ2 、およびび４個のメモリトランジスタＭ
Ｔ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続されて
いる。選択トランジスタタＳＴ1 〜ＳＴ2 はそれぞれ選
択ゲート線ＳＬ1 〜ＳＬ2 により制御され、またメモリ
トランジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1
〜ＷＬ4 により制御される。

【０００５】図２４（ｂ）は、便宜上、１本の主ビット
線に接続された副ビット線１本に４個のメモリトランジ
スタが接続された場合のＤＩＮＯＲ型フラッシュメモリ
アレイを示す図である。図２４（ｂ）において、ＭＢＬ
は主ビット線、ＳＢＬは副ビット線をそれぞれ示し、主
ビット線ＭＢＬおよびび副ビット線ＳＢＬは、選択ゲー
ト線ＳＬにより制御される選択トランジスタＳＴ1 を介
して接続される。副ビット線ＳＢＬは、４本のワード線
ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリ
トランジスタＭＴ1 〜ＭＴ4 が配置されている。

【０００６】

【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリ等のようなワ
ード線セクタを単位としたページプログラムを行う半導
体不揮発性記憶装置においては、データのプログラムは
以下のように行われる。すなわち、各ビット線（または
主ビット線）毎にページプログラムデータを一時ラッチ
するためのデータラッチ回路を設け、このデータラッチ
回路にページプログラムデータを転送するデータ転送過
程と、前記ページプログラムデータに従って選択ワード
線に接続されたメモリトランジスタ一括にページプログ
ラムを行うデータプログラム過程の２段階の過程を連続
して行うことにより、データプログラムを行う。

【０００７】図２５は上述した従来のワード線セクタを
単位としたページプログラムを行う半導体不揮発性記憶
装置、たとえばＮＡＮＤ型フラッシュメモリのデータプ
ログラム時のタイミングチャートを示す図である。

【０００８】図２５において、時刻ｔ１〜ｔ３の間は、
第１番目のページプログラムを行うステップである。ま
ず時刻ｔ１〜ｔ２で、データ転送クロック信号φＣＬに
同期して第１番目のページプログラムデータ［Ｄ１］１
〜［Ｄ１］ｍを各ビット線のデータラッチ回路に転送す
る。ここで、一般的なＮＡＮＤ型フラッシュメモリの場
合、通常ページサイズが５１２バイトであり、上記デー
タ転送もバイト単位で行われるため、データ転送クロッ
ク信号φＣＬパルス数はｍ＝５１２が一般的である。次
に時刻ｔ２〜ｔ３で、データプログラム信号φＰＲＧに
同期して第１番目のページプログラムデータ［Ｄ１］１
〜［Ｄ１］ｍを第１番目の選択ワード線に接続されたメ
モリトランジスタ一括にページプログラムを行う。

【０００９】同様に、時刻ｔ３〜ｔ５の間は第２番目の
ページプログラムを行うステップであり、第２番目のペ
ージプログラムデータ［Ｄ２］１〜［Ｄ２］ｍを第２番
目の選択ワード線に接続されたメモリトランジスタ一括
にページプログラムを行う。同様に、時刻ｔ５〜ｔ７の
間は第３番目のページプログラムを行うステップであ
り、第３番目のページプログラムデータ［Ｄ３］１〜
［Ｄ３］ｍを第３番目の選択ワード線に接続されたメモ
リトランジスタ一括にページプログラムを行う。

【００１０】かかる従来のＮＡＮＤ型フラッシュメモリ
のデータプログラム動作においては、各ページ毎のデー
タプログラムをデータ転送過程とデータプログラム過程
の２段階のステップに分割して行う。一般的なＮＡＮＤ
型フラッシュメモリの場合、データ転送クロック信号φ
ＣＬは１００ナノ秒程度のバーストパルスで５１２回駆
動されるため、上記データ転送に要する時間は５０マイ
クロ秒程度である。一方、一般的なＮＡＮＤ型フラッシ
ュメモリの場合、１ページ分のデータプログラムに要す
る時間は、４０マイクロ秒程度のパルスを数発印加して
行うため、２００マイクロ秒程度である。

【００１１】したがって、上述した従来のＮＡＮＤ型フ
ラッシュメモリの場合、実際のデータプログラム時間に
対してプログラムデータの転送に要する時間がかなりの
割合を占有し、実質的なデータプログラム速度が犠牲に
なる。また、今後ＮＡＮＤ型フラッシュメモリの大容量
化にともない、必然的にページサイズも大きくなる可能
性がある。この場合、実際のデータプログラム時間とプ
ログラムデータの転送に要する時間が同等程度になるこ
とが予想されが、新たに画像情報データではより高速の
データ転送が要求される。さらには、上述した従来のＮ
ＡＮＤ型フラッシュメモリの場合、たとえば画像情報デ
ータを記憶する応用例のように複数のページ領域にわた
って連続的にページプログラムするような場合、上記複
数のページプログラムデータを連続したバーストパルス
に同期して上記ＮＡＮＤ型フラッシュメモリに転送する
ことは不可能であり、各ページプログラムデータ毎に分
割して転送する必要がある。

【００１２】一般的なＮＡＮＤ型フラッシュメモリの場
合、これら各ページプログラムデータ毎の分割転送は外
部コントローラの制御により行われる。したがって、外
部コントローラの制御なしではデータプログラム動作で
きないという問題がある。

【００１３】またコスト等の観点から、既存容量の半導
体チップを複数用いて上述した大容量化に対応する場合
が考えられるが、この場合もページ連続書き込み（消
去）またはページ連続読み出しをするには、各チップを
個々に制御する外部装置等を必要とする。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データプログラムの高速化を図
れ、さらには外部コントローラの制御なしでデータプロ
グラムを行うことのでき、また、同一のメモリチップ並
列接続で連続的に書き込み、読み出しができ、データ書
き込み速度の高速化を図れる半導体記憶装置を提供する
ことにある。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリセルがマトリクス状に配置された
少なくとも一つのメモリアレイを有し、ページプログラ
ムデータに従ってページ単位で電気的にデータのプログ
ラムが行われる半導体記憶装置であって、一定のクロッ
クパルスに同期して複数ページ領域のページプログラム
データを連続的に入力し、当該複数ページプログラムデ
ータに従って連続的にページプログラムを行う手段を備
えている。

【００１６】また、本発明は、セクタ単位のページプロ
グラムデータに従って選択されたセクタの選択メモリト
ランジスタ一括にデータプログラムを行うことにより、
ページ単位で電気的にデータのプログラムが行われるメ
モリトランジスタがマトリクス配置された半導体記憶装
置であって、一定のクロックパルスに同期して複数ペー
ジ領域のページプログラムデータを連続的に入力し、当
該複数ページプログラムデータに従って連続的にページ
プログラムを行う手段を備えている。

【００１７】また、本発明は、セクタ単位のページプロ
グラムデータに従って選択されたセクタの選択メモリト
ランジスタ一括にデータプログラムを行うことにより、
ページ単で電気的にデータのプログラムが行われるメモ
リトランジスタがマトリクス配置された半導体記憶装置
であって、各ビット線毎に互いに対となって設けられた
第１データラッチ回路および第２データラッチ回路と、
複数ページ領域のページプログラムデータを交互に第１
ページプログラムデータおよび第２ページプログラムデ
ータに分割して連続入力する手段と、前記第１ページプ
ログラムデータを前記第１データラッチ回路に転送し、
当該第１データラッチ回路にラッチされたデータに従っ
てページプログラムを行う第１のページデータプログラ
ム手段と、前記第２ページプログラムデータを前記第２
データラッチ回路に転送し、当該第２データラッチ回路
にラッチされたデータに従ってページプログラムを行う
第２のページデータプログラム手段と、前記第１のペー
ジデータプログラム手段のデータプログラム動作と前記
第２のページデータプログラム手段のデータプログラム
動作を相互並列に繰り返し行わせる手段とを備えてい
る。

【００１８】また、本発明は、セクタ単位のページプロ
グラムデータに従って選択されたセクタの選択メモリト
ランジスタ一括にデータプログラムを行うことにより、
ページ単位で電気的にデータのプログラムが行われるメ
モリトランジスタがマトリクス配置された半導体記憶装
置であって、互いに対となって交互に列状に配線された
第１ビット線および第２ビット線と、前記第１ビット線
毎に設けられた第１データラッチ回路および前記第２ビ
ット線毎に設けられた第２データラッチ回路と、複数ペ
ージ領域のページプログラムデータを交互に第１ページ
プログラムデータおよび第２ページプログラムデータに
分割して連続入力する手段と、前記第１ページプログラ
ムデータを前記第１データラッチ回路に転送し、当該第
１データラッチ回路にラッチされたデータに従ってペー
ジプログラムを行う第１のページデータプログラム手段
と、前記第２ページプログラムデータを前記第２データ
ラッチ回路に転送し、当該第２データラッチ回路にラッ
チされたデータに従ってページプログラムを行う第２の
ページデータプログラム手段と、前記第１のページデー
タプログラム手段のデータプログラム動作と前記第２の
ページデータプログラム手段のデータプログラム動作を
相互並列に繰り返し行わせる手段とを備えている。

【００１９】また、本発明は、セクタ単位のページプロ
グラムデータに従って選択されたセクタの選択メモリト
ランジスタ一括にデータプログラムを行うことにより、
ページ単位で電気的にデータのプログラムが行われるメ
モリトランジスタがマトリクス配置された半導体記憶装
置であって、各ビット線毎に階層化されてかつ互いに対
となって交互に配線された第１副ビット線および第２副
ビット線と、各ビット線毎に互いに対となって設けら
れ、作動的接続手段を介してそれぞれ前記第１副ビット
線および第２副ビット線に接続される第１データラッチ
回路および第２データラッチ回路と、複数ページ領域の
ページプログラムデータを交互に第１ページプログラム
データおよび第２ページプログラムデータに分割して連
続入力する手段と、前記第１ページプログラムデータを
前記第１データラッチ回路に転送し、当該第１データラ
ッチ回路にラッチされたデータに従ってページプログラ
ムを行う第１のページデータプログラム手段と、前記第
２ページプログラムデータを前記第２データラッチ回路
に転送し、当該第２データラッチ回路にラッチされたデ
ータに従ってページプログラムを行う第２のページデー
タプログラム手段と、前記第１のページデータプログラ
ム手段のデータプログラム動作と前記第２のページデー
タプログラム手段のデータプログラム動作を相互並列に
繰り返し行わせる手段とを備えている。

【００２０】また、本発明は、セクタ単位のページプロ
グラムデータに従って選択されたセクタの選択メモリト
ランジスタ一括にデータプログラムを行うことにより、
ページ単位で電気的にデータのプログラムが行われるメ
モリトランジスタが直列接続されてＮＡＮＤ列を構成
し、前記ＮＡＮＤ列がマトリクス配置されたＮＡＮＤ型
半導体記憶装置であって、各ビット線毎に階層化されて
かつ互いに対となって交互に配置された第１ＮＡＮＤ列
および第２ＮＡＮＤ列と、各ビット線毎に互いに対とな
って設けられ、作動的接続手段を介してそれぞれ前記第
１ＮＡＮＤ列および第２ＮＡＮＤ列に接続される第１デ
ータラッチ回路および第２データラッチ回路と、複数ペ
ージ領域のページプログラムデータを交互に第１ページ
プログラムデータおよび第２ページプログラムデータに
分割して連続入力する手段と、前記第１ページプログラ
ムデータを前記第１データラッチ回路に転送し、当該第
１データラッチ回路にラッチされたデータに従ってペー
ジプログラムを行う第１のページデータプログラム手段
と、前記第２ページプログラムデータを前記第２データ
ラッチ回路に転送し、当該第２データラッチ回路にラッ
チされたデータに従ってページプログラムを行う第２の
ページデータプログラム手段と、前記第１のページデー
タプログラム手段のデータプログラム動作と前記第２の
ページデータプログラム手段のデータプログラム動作を
相互並列に繰り返し行わせる手段とを備えている。

【００２１】また、本発明は、ワード線単位のページプ
ログラムデータに従って選択ワード線に接続された選択
メモリトランジスタ一括にデータプログラムを行うこと
により、ページ単位で電気的にデータのプログラムが行
われるメモリトランジスタが直列接続されてＮＡＮＤ列
を構成し、前記ＮＡＮＤ列がマトリクス配置されたＮＡ
ＮＤ型半導体記憶装置であって、各ビット線毎に階層化
されてかつ互いに対となって交互に配置された第１ＮＡ
ＮＤ列および第２ＮＡＮＤ列と、データプログラム動作
時、選択メモリトランジスタが在する第１ＮＡＮＤ列お
よび第２ＮＡＮＤ列チャンネル部の電位をフローティン
グ状態としワード線に印加する電圧との容量カップリン
グにより当該ＮＡＮＤ列チャンネル部電位をともにプロ
グラム禁止電位まで上昇させ、非選択側のＮＡＮＤ列チ
ャンネル部のプログラム禁止電位をフローティング状態
に保持したまま選択側のＮＡＮＤ列チャンネル部のプロ
グラム禁止電位をプログラムすべきデータ内容に応じて
放電させる動作を連続して行うことにより、前記第１Ｎ
ＡＮＤ列または第２ＮＡＮＤ列のどちらか一方のＮＡＮ
Ｄ列に対して選択的にページプログラムする手段とを備
えている。

【００２２】また、本発明は、セクタ単位のページプロ
グラムデータを各ビット線毎に設けられたデータラッチ
回路に転送し、前記ページプログラムデータに従って選
択されたセクタの選択メモリトランジスタ一括にデータ
プログラムを行うことにより、ページ単位で電気的にデ
ータのプログラムが行われるメモリトランジスタがマト
リクス配置された半導体記憶装置であって、メモリアレ
イ外に設けられたシフトレジスタと、一定のクロックパ
ルスに同期してページプログラムデータを連続入力し、
前記シフトレジスタにシフト転送する手段と、前記シフ
トレジスタに記憶されたページプログラムデータを前記
データラッチ回路に転送し、当該データラッチ回路にラ
ッチされたデータに従ってページプログラムを行うペー
ジデータプログラム手段と、前記シフトレジスタに記憶
されたページプログラムデータの前記データラッチ回路
への転送と当該シフトレジスタに対するページプログラ
ムデータのシフト転送とを並行して行わせる手段とを備
えている。

【００２３】また、本発明は、セクタ単位のページプロ
グラムデータを各ビット線毎に設けられたデータラッチ
回路に転送し、前記ページプログラムデータに従って選
択されたセクタの選択メモリトランジスタ一括にデータ
プログラムを行うことにより、ページ単位で電気的にデ
ータのプログラムが行われるメモリトランジスタがマト
リクス配置された半導体記憶装置であって、メモリアレ
イ外に設けられた第１シフトレジスタおよび第２シフト
レジスタと、一定のクロックパルスに同期して複数ペー
ジ領域のページプログラムデータを交互に第１ページプ
ログラムデータおよび第２ページプログラムデータに分
割して連続入力し、それぞれ前記第１シフトレジスタお
よび第２シフトレジスにシフト転送する手段と、前記第
１シフトレジスタに記憶された第１ページプログラムデ
ータを前記データラッチ回路に転送し、当該データラッ
チ回路にラッチされたデータに従ってページプログラム
を行う第１のページデータプログラム手段と、前記第２
シフトレジスタに記憶された第２ページプログラムデー
タを前記データラッチ回路に転送し、当該データラッチ
回路にラッチされたデータに従ってページプログラムを
行う第２のページデータプログラム手段と、前記第１シ
フトレジスタに対する第１ページプログラムデータのシ
フト転送と前記第２ページプログラムデータのデータプ
ログラムを同時に行う動作と、前記第２シフトレジスタ
に対する第２ページプログラムデータのシフト転送と前
記第１ページプログラムデータのデータプログラムを同
時に行う動作とを交互に繰り返し行わせる手段とを備え
ている。

【００２４】また、上記した半導体記憶装置における前
記セクタ単位は、ワード線単位である。

【００２５】本発明の半導体記憶装置によれば、一定の
クロックパルスに同期して複数ページ領域のページプロ
グラムデータが連続的に入力され、当該複数ページプロ
グラムデータに従って連続的にページプログラムを行が
行われる。したがって、通常の２倍の速度でデータプロ
グラムが可能である。また複数のページ領域にわたって
連続的にページプログラムするような場合においても、
各ページプログラムデータ毎に分割して転送する必要が
ない。したがって、外部コントローラの制御なしでデー
タプログラム動作が可能であり好適である。

【００２６】また、本発明の半導体記憶装置によれば、
各ビット線毎に互いに対となるように設けられた第１デ
ータラッチ回路および第２データラッチ回路において、
それぞれが相互並列にデータ転送ステップとデータプロ
グラムステップが繰り返し行われる。したがって、通常
の２倍の速度でデータプログラムが可能である。また複
数のページ領域にわたって連続的にページプログラムす
るような場合においても、各ページプログラムデータ毎
に分割して転送する必要がない。したがって、外部コン
トローラの制御なしでデータプログラム動作が可能であ
り好適である。

【００２７】また、本発明の半導体記憶装置によれば、
各ビット線が交互に第１ビット線および第２ビット線に
分割されて、かつそれぞれ互いに対となる第１データラ
ッチ回路および第２データラッチ回路に接続され、かつ
それぞれが相互並列にデータ転送ステップとデータプロ
グラムステップが繰り返し行われる。したがって、通常
の２倍の速度でデータプログラムが可能である。さら
に、各ビット線毎に必要なデータラッチ回路の個数は、
通常の場合と同様１個ですみ、パターンレイアウト上の
制約を受けない。また複数のページ領域にわたって連続
的にページプログラムするような場合においても、各ペ
ージプログラムデータ毎に分割して転送する必要がな
い。したがって、外部コントローラの制御なしでデータ
プログラム動作が可能であり好適である。

【００２８】また、本発明の半導体記憶装置によれば、
各ビット線毎に互いに対となる第１副ビット線および第
２副ビット線に階層化され、かつそれぞれ互いに対とな
る第１データラッチ回路および第２データラッチ回路に
接続され、かつそれぞれが相互並列にデータ転送ステッ
プとデータプログラムステップが繰り返し行われる。し
たがって、通常の２倍の速度でデータプログラムが可能
である。さらに、ビット線本数は実質的に半分ですむた
め、ビット線１本あたりのデータラッチ回路が２個であ
っても、データラッチ回路のパターンレイアウトは通常
の場合と同様であり制約をうけない。また複数のページ
領域にわたって連続的にページプログラムするような場
合においても、各ページプログラムデータ毎に分割して
転送する必要がない。したがって、外部コントローラの
制御なしでデータプログラム動作が可能であり好適であ
る。

【００２９】また、本発明の半導体記憶装置によれば、
各ビット線毎に互いに対となる第１ＮＡＮＤ列および第
２ＮＡＮＤ列に階層化され、かつそれぞれ互いに対とな
る第１データラッチ回路および第２データラッチ回路に
接続され、かつそれぞれが相互並列にデータ転送ステッ
プとデータプログラムステップが繰り返し行われる。し
たがって、通常の２倍の速度でデータプログラムが可能
である。さらに、ビット線本数は実質的に半分ですむた
め、ビット線１本あたりのデータラッチ回路が２個であ
っても、データラッチ回路のパターンレイアウトは通常
の場合と同様であり制約を受けない。また複数のページ
領域にわたって連続的にページプログラムするような場
合においても、各ページプログラムデータ毎に分割して
転送する必要がない。したがって、外部コントローラの
制御なしでデータプログラム動作が可能であり好適であ
る。

【００３０】また、本発明の半導体記憶装置によれば、
各ビット線が互いに対となる第１ＮＡＮＤ列および第２
ＮＡＮＤ列に階層化され、前記第１ＮＡＮＤ列または第
２ＮＡＮＤ列のどちらか一方のＮＡＮＤ列に対して、セ
ルフブースト動作により、選択的にページプログラムを
行うことを可能とした。したがって、ビット線本数、お
よびデータラッチ回路の個数を半分にセーブしたメモリ
アレイにおいても、セルフブースト動作によるページプ
ログラムが可能であり、パターンレイアウト上好適であ
る。

【００３１】また、本発明の半導体記憶装置によれば、
複数ページ領域のページプログラムデータが交互に分割
されて、メモリアレイ外に設けられた第１シフトレジス
タおよび第２シフトレジスタに連続して入力され、それ
ぞれのシフトレジスタからメモリアレイに対して交互に
ページプログラムが繰り返し行われる。したがって、複
数のページ領域にわたって連続的にページプログラムす
るような場合においても、各ページプログラムデータ毎
に分割して転送する必要がない。したがって、外部コン
トローラの制御なしでデータプログラム動作が可能であ
り好適である。

【００３２】また、本発明の半導体記憶装置は、複数の
メモリセルがマトリクス状に配列されたメモリアレイ
と、あらかじめ設定されたサイズのページデータを格納
するラッチ回路と、物理ページアドレスを設定可能なア
ドレス設定回路と、外部装置からの書き込みコマンドに
対応して、外部からのアドレス指定が上記アドレス設定
回路に設定されたアドレスと一致する場合にアドレス指
定された上記メモリアレイのページ領域に、外部装置か
らの書き込みデータを上記ラッチ回路に一旦格納してか
らページ単位でデータ書き込みを行い、書き込み中であ
るか否かを示す信号を外部装置に送出するデータ制御回
路と、入力端子および出力端子を有し、上記ラッチ回路
へのデータの格納が終了すると当該出力端子からページ
データ転送終了を示すステイタス情報を出力し、当該入
力端子からページデータ転送終了を示すステイタス情報
を入力した場合には上記データ制御回路にラッチ回路へ
のデータ格納動作を行わせるステイタス情報制御回路と
を有する複数の半導体チップを備え、上記各半導体チッ
プは、上記コマンド、アドレスおよびデータ入力ライン
に対して並列に接続され、かつ、ステイタス情報制御回
路の出力端子と次段の半導体チップのステイタス情報制
御回路の入力端子とがシリアル接続され、最終段の半導
体チップのステイタス情報制御回路の出力端子と初段の
半導体チップのステイタス情報制御回路の入力端子とが
接続されている。

【００３３】また、本発明の半導体記憶装置は、複数の
メモリセルがマトリクス状に配列されたメモリアレイ
と、あらかじめ設定されたサイズのページデータを格納
するラッチ回路と、物理ページアドレスを設定可能なア
ドレス設定回路と、外部装置からの読み出しコマンドに
対応して、外部からのアドレス指定が上記アドレス設定
回路に設定されたアドレスと一致する場合にアドレス指
定された上記メモリアレイのページ領域から一旦上記ラ
ッチ回路にページ単位で読み出してからページ単位で上
記外部装置に送出し、読み出し中であるか否かを示す信
号を外部装置に送出するデータ制御回路と、入力端子お
よび出力端子を有し、上記ラッチ回路へのデータの格納
が終了すると当該出力端子からページデータ転送中を示
すステイタス情報を出力し、当該入力端子からページデ
ータ転送開始を示すステイタス情報を入力した場合には
上記データ制御回路にラッチ回路へのデータ格納動作を
行わせ、前チップがデータ転送終了後にページデータ転
送を開始させるステイタス情報制御回路とを有する複数
の半導体チップを備え、上記各半導体チップは、上記コ
マンド、アドレスおよびデータ出力ラインに対して並列
に接続され、かつ、ステイタス情報制御回路の出力端子
と次段の半導体チップのステイタス情報制御回路の入力
端子とがシリアル接続され、最終段の半導体チップのス
テイタス情報制御回路の出力端子と初段の半導体チップ
のステイタス情報制御回路の入力端子とが接続されてい
る。

【００３４】また、本発明の半導体記憶装置は、複数の
メモリセルがマトリクス状に配列されたメモリアレイ
と、あらかじめ設定されたサイズのページデータを格納
するラッチ回路と、物理ページアドレスを設定可能なア
ドレス設定回路と、外部装置からの書き込みコマンドに
対応して、外部からのアドレス指定が上記アドレス設定
回路に設定されたアドレスと一致する場合にアドレス指
定された上記メモリアレイのページ領域に、外部装置か
らの書き込みデータを上記ラッチ回路に一旦格納してか
らページ単位でデータ書き込みを行い、外部装置からの
読み出しコマンドに対応して外部からのアドレス指定が
上記アドレス設定回路に設定されたアドレスと一致する
場合にアドレス指定された上記メモリアレイのページ領
域から一旦上記ラッチ回路にページ単位で読み出してか
らページ単位で上記外部装置に送出し、書き込み中また
は読み出し中であるか否かを示す信号を外部装置に送出
するするデータ制御回路と、入力端子および出力端子を
有し、書き込み時には上記ラッチ回路へのデータの格納
が終了すると当該出力端子からページデータ転送終了を
示すステイタス情報を出力し、当該入力端子からページ
データ転送終了を示すステイタス情報を入力した場合に
は上記データ制御回路にラッチ回路へのデータ格納動作
を行わせ、読み出し時には上記ラッチ回路へのデータの
格納が開始すると当該出力端子からページデータ転送中
を示すステイタス情報を出力し、当該入力端子からペー
ジデータ転送開始を示すステイタス情報を入力した場合
には上記データ制御回路にラッチ回路へのデータ格納動
作を行わせ、前チップがデータ転送終了後にページデー
タ転送を開始させるステイタス情報制御回路とを有する
複数の半導体チップを備え、上記各半導体チップは、上
記コマンド、アドレスおよびデータ入力ラインに対して
並列に接続され、かつ、ステイタス情報制御回路の出力
端子と次段の半導体チップのステイタス情報制御回路の
入力端子とがシリアル接続され、最終段の半導体チップ
のステイタス情報制御回路の出力端子と初段の半導体チ
ップのステイタス情報制御回路の入力端子とが接続され
ている。

【００３５】また、好適には、各半導体チップは、マス
タ装置であるかスレイブ装置であるかを設定可能なマス
タ／スレイブ設定回路を備え、マスタ装置に設定された
半導体チップが初段の半導体チップとなるようにステイ
タス情報制御回路の入出力端子が接続されている。

【００３６】さらに、好適には、マスタ装置としての半
導体チップのステイタス情報制御回路から連続するパル
ス信号を出力する手段を有し、少なくとも次段以降の半
導体チップのステイタス情報制御回路は２番目に入力し
たパルスからそのパルスをカウントするとともに出力端
子から出力する内部カウンタを有し、上記アドレス設定
回路は、外部装置からの指定される最大チップ数と上記
内部カウンタのカウント値の差に基づいて設定する。

【００３７】また、好適には、上記外部からのアドレス
データと書き込みデータの入力ラインおよび読み出しデ
ータの出力ラインは共有されている。

【００３８】本発明の半導体記憶装置によれば、単一メ
モリ（論理ページ）として外部コマンド（共通のデータ
ポートより入力する命令コード）入力により半導体チッ
プ間通信し同期した並行、分割処理動作が行われる。ま
た、フラッシュメモリチップを複数接続したとき、ペー
ジ連続（消去）書き込みまたはページ連続読み出しコマ
ンド入力でチップ間ステイタス情報の通信機能が動作
し、ページ順に各チップが書き込みまたは読み出し動作
が行われ、単一メモリとしてページ連続書き込みまたは
ページ連続読み出しが実行される。また、構成チップ数
＋１のページデータ転送時間の合計が、単一チップの最
大ページ書込（消去）時間を上回れば（チップ数の増
加）、ページ転送待ち時間（ビジー）が無くなり、完全
な連続ページ書込ができ、外部から見た書込時間が０に
なる。さらに、チップ内部の構成は、フラッシュメモリ
周辺は普通の構成（書込・消去回路内蔵）にステイタス
情報の通信制御回路のみの追加で済むので、面積コスト
をかけずに製作できる。これにより、現在のメモリ集積
度で、大容量の論理メモリが簡単に構成できるので、１
パッケージで、複数チップ内蔵（内部接続）の組み合わ
せができる。また、単一チップだけでも通常動作の使用
ができる。

【００３９】

【発明の実施の形態】第１実施例 図１は、本発明に係る半導体不揮発性記憶装置の第１の
実施例を示す構成図である。

【００４０】図１において、１０はメモリアレイを示
し、メモリアレイ１０は、メモリアレイ本体部１１、ロ
ーデコーダ１２、各ビット線毎に第１データラッチ回路
ＳＡａ１〜ＳＡａｍが設けられてなる第１データラッチ
回路群１３、第１データラッチ回路群１３へのデータの
入出力を行う第１カラム選択部１４、各ビット線毎に第
２データラッチ回路ＳＡｂ１〜ＳＡｂｍが設けられてな
る第２データラッチ回路群１５、第２データラッチ回路
群１５へのデータの入出力を行う第２カラム選択部１６
から構成されている。

【００４１】また、メモリアレイ本体部１１はｍ本（本
実施形態の場合は５１２バイト〜２０４８バイト程度）
のビット線ＢＬ1 〜ＢＬm が配線されている。図１はワ
ード線ＷＬｎを選択して、メモリトランジスタＭ１〜Ｍ
ｍに対してページプログラムする場合を図示している。
各々のビット線ＢＬ1 〜ＢＬm は、メモリアレイの一端
で転送ゲートＴａ１〜Ｔａｍを介して第１データラッチ
回路ＳＡａ１〜ＳＡａｍに接続されており、またメモリ
アレイの他端で転送ゲートＴｂ１〜Ｔｂｍを介して第２
データラッチ回路ＳＡｂ１〜ＳＡｂｍに接続されてい
る。なお、転送ゲートＴａ１〜Ｔａｍ、Ｔｂ１〜Ｔｂｍ
は、たとえばｎチャンネルＭＯＳ（ＮＭＯＳ）トランジ
スタにより構成される。

【００４２】２０はプログラムデータ入力回路を示し、
プログラムデータ入力回路２０は、基本データ転送クロ
ック信号φＣＬに同期して、外部のデータバスからチッ
プ内部のデータバスに第１ページプログラムデータ［Ｄ
ａ］および第２ページプログラムデータ［Ｄｂ］を、交
互にかつ連続的にデータ入力する。

【００４３】３０は制御回路を示し、制御回路３０は、
基本データ転送クロック信号φＣＬを受けて、以下の第
１データ転送クロック信号φＣＬａ、第２データ転送ク
ロック信号φＣＬｂ、第１データプログラム信号φＰＲ
Ｇａ、第２データプログラム信号φＰＲＧｂを発生す
る。

【００４４】すなわち、第１データ転送クロック信号φ
ＣＬａは第１カラム選択部１４に供給され、この第１デ
ータ転送クロック信号φＣＬａに同期した第１カラム選
択部１４の動作により、第１データラッチ回路ＳＡａ１
〜ＳＡａｍにページプログラムデータ［Ｄａ］がシフト
転送される。第２データ転送クロック信号φＣＬｂは第
２カラム選択部１６に供給され、第２データ転送クロッ
ク信号φＣＬｂに同期した第２カラム選択部１６の動作
により、第２データラッチ回路ＳＡｂ１〜ＳＡｂｍにペ
ージプログラムデータ［Ｄｂ］がシフト転送される。

【００４５】第１データプログラム信号φＰＲＧａは転
送ゲートＴａ１〜Ｔａｍのゲート電極に供給され、第１
データプログラム信号φＰＲＧａの制御により、選択ワ
ード線に接続されたメモリトランジスタＭ１〜Ｍｍに対
して、データラッチ回路ＳＡａ１〜ＳＡａｍにラッチさ
れたページプログラムデータがプログラムされる。ま
た、第２データプログラム信号φＰＲＧｂは転送ゲート
Ｔｂ１〜Ｔｂｍのゲート電極に供給され、第２データプ
ログラム信号φＰＲＧｂの制御により、選択ワード線に
接続されたメモリトランジスタＭ１〜Ｍｍに対して、デ
ータラッチ回路ＳＡｂ１〜ＳＡｂｍにラッチされたペー
ジプログラムデータがプログラムされる。

【００４６】図２は、図１の半導体不揮発性記憶装置に
おけるデータプログラム動作のタイミングチャートを示
す図である。以下、図２のタイミングチャートについ
て、図１の構成等を参照しながら、順を追って説明す
る。

【００４７】まず時刻ｔ１で図１の半導体不揮発性記憶
装置に対してデータプログラム動作が開始され、図２
（ａ）に示すように、以後基本データ転送クロック信号
φＣＬが連続的に出力される。時刻ｔ１〜ｔ２の間のス
テップでは、図２（ｂ）に示すように、第１データ転送
クロック信号φＣＬａに同期してデータラッチ回路ＳＡ
ａ１〜ＳＡａｍに第１ａ番目のページプログラムデータ
［Ｄａ１］がシフト転送される。次に時刻ｔ２〜ｔ３の
間のステップでは、図２（ｄ）に示すように、第２デー
タ転送クロック信号φＣＬｂに同期してデータラッチ回
路ＳＡｂ１〜ＳＡｂｍに第１ｂ番目のページプログラム
データ［Ｄｂ１］がシフト転送されると同時に、図２
（ｃ）に示すように、第１データプログラム信号φＰＲ
Ｇａに同期して選択ワード線に接続されたメモリトラン
ジスタ一括に第１ａ番目のページプログラムデータ［Ｄ
ａ１］のプログラムが行われる。

【００４８】次に時刻ｔ３〜ｔ４の間のステップでは、
図２（ｂ）に示すように、第１データ転送クロック信号
φＣＬａに同期してデータラッチ回路ＳＡａ１〜ＳＡａ
ｍに第２ａ番目のページプログラムデータ［Ｄａ２］が
シフト転送されると同時に、図２（ｅ）に示すように、
第２データプログラム信号φＰＲＧｂに同期して選択ワ
ード線に接続されたメモリトランジスタ一括に第１ｂ番
目のページプログラムデータ［Ｄｂ１］のプログラムが
行われる。

【００４９】同様に、時刻ｔ４〜ｔ５の間のステップで
は、第２ｂ番目のページプログラムデータ［Ｄｂ２］が
シフト転送されると同時に、第２ａ番目のページプログ
ラムデータ［Ｄａ２］のプログラムが行われる。同様
に、時刻ｔ５〜ｔ６の間では、第３ａ番目のページプロ
グラムデータ［Ｄａ３］がシフト転送されると同時に、
第２ｂ番目のページプログラムデータ［Ｄｂ２］のプロ
グラムが行われる。同様に、時刻ｔ６〜ｔ７の間のステ
ップでは、第３ｂ番目のページプログラムデータ［Ｄｂ
３］がシフト転送されると同時に、第３ａ番目のページ
プログラムデータ［Ｄａ３］のプログラムが行われる。
以上のタイミング動作が、すべてのページプログラムが
終了するまで繰り返し行われる。

【００５０】以上説明したように、本第１の実施例の半
導体不揮発性記憶装置によれば、各ビット線毎に互いに
対となる第１データラッチ回路ＳＡａ１〜ＳＡａｍおよ
び第２データラッチ回路ＳＡｂ１〜ＳＡｂｍを設け、か
つそれぞれが相互並列にデータ転送ステップとデータプ
ログラムステップを繰り返し行う。したがって、通常の
２倍の速度でデータプログラムが可能である。また複数
のページ領域にわたって連続的にページプログラムを行
うような場合においても、各ページプログラムデータ毎
に分割して転送する必要がない。したがって、外部コン
トローラの制御なしでデータプログラム動作が可能であ
り好適である。

【００５１】第２実施例 図３は、本発明に係る半導体不揮発性記憶装置の第２の
実施例を示す図である。図３の第２の実施例に係る構成
例が図１の第１の実施例に係る構成例と異なる点は、ビ
ット線が交互に第１ビット線および第２ビット線に分割
されて、かつそれぞれが互いに対となる第１データラッ
チ回路ＳＡａ１〜ＳＡａｍおよび第２データラッチ回路
ＳＡｂ１〜ＳＡｂｍに接続されていることにある。この
ような構成をとることにより、各ビット線毎に必要なデ
ータラッチ回路の個数は通常の場合と同様１個ですみ、
パターンレイアウト上の制約を受けないため好適であ
る。

【００５２】図３において、１０ａはメモリアレイを示
し、メモリアレイ本体部１１ａ、ローデコーダ１２、各
第１ビット線ＢＬ１ａ〜ＢＬｍａ毎に第１データラッチ
回路ＳＡａ１〜ＳＡａｍが設けられた第１データラッチ
回路群１３ａ、第１データラッチ回路群１３ａとの間で
データの入出力を行う第１カラム選択部１４ａ、各第２
ビット線ＢＬ１ｂ〜ＢＬｍｂ毎に第２データラッチ回路
ＳＡｂ１〜ＳＡｂｍが設けられた第２データラッチ回路
群１５ａおよび第２データラッチ回路群１５ａとの間で
データの入出力を行う第２カラム選択部１６ａから構成
されている。また、メモリアレイ本体はｍ本（本実施例
の場合は５１２バイト〜２０４８バイト程度）の第１ビ
ット線ＢＬ１ａ〜ＢＬｍａおよび第２ビット線ＢＬ１ｂ
〜ＢＬｍｂが交互に配線されている。図３は、ワード線
ＷＬｎを選択して、メモリトランジスタＭａ１〜Ｍａｍ
またはＭｂ１〜Ｍｂｍに対してページプログラムする場
合を図示している。

【００５３】各々の第１ビット線ＢＬ1 ａ〜ＢＬm ａは
メモリアレイの一端で転送ゲートＴａ１〜Ｔａｍを介し
て第１データラッチ回路ＳＡａ１〜ＳＡａｍに接続され
ている。またメモリアレイの他端で転送ゲートＴａ１’
〜Ｔａｍ’を介してプログラム禁止電圧ＶＩＮＨの供給
ラインに接続されている。同様に、各々の第２ビット線
ＢＬ1 ｂ〜ＢＬm ｂはメモリアレイの一端で転送ゲート
Ｔｂ１〜Ｔｂｍを介して第２データラッチ回路ＳＡｂ１
〜ＳＡｂｍに接続されている。またメモリアレイの他端
で転送ゲートＴｂ１’〜Ｔｂｍ’を介してプログラム禁
止電圧ＶＩＮＨの供給ラインに接続されている。なお、
転送ゲートＴａ１〜Ｔａｍ、Ｔａ１’〜Ｔａｍ’、Ｔｂ
１〜Ｔｂｍ、およびＴｂ１’〜Ｔｂｍ’は、たとえばＮ
ＭＯＳトランジスタにより構成される。

【００５４】２０はプログラムデータ入力回路を示し、
プログラムデータ入力回路２０は、基本データ転送クロ
ック信号φＣＬに同期して、外部のデータバスからチッ
プ内部のデータバスに第１ページプログラムデータ［Ｄ
ａ］および第２ページプログラムデータ［Ｄｂ］を、交
互にかつ連続的にデータ入力する。

【００５５】また、３０ａは制御回路を示し、制御回路
３０ａは、基本データ転送クロック信号φＣＬをうけ
て、以下の６種類、すなわち、第１データ転送クロック
信号φＣＬａ、第２データ転送クロック信号φＣＬｂ、
第１データプログラム信号φＰＲＧａ、第２データプロ
グラム信号φＰＲＧｂ、第１プログラム禁止信号φＩＮ
Ｈａ、第２プログラム禁止信号φＩＮＨｂを発生する。

【００５６】第１データ転送クロック信号φＣＬａはカ
ラム選択部１４ａに供給され、第１データ転送クロック
信号φＣＬａに同期したカラム選択部１４ａの動作によ
り、第１データラッチ回路ＳＡａ１〜ＳＡａｍにページ
プログラムデータ［Ｄａ］がシフト転送される。第２デ
ータ転送クロック信号φＣＬｂはカラム選択部１６ａに
供給され、第２データ転送クロック信号φＣＬｂに同期
したカラム選択部１６ａの動作により、第２データラッ
チ回路ＳＡｂ１〜ＳＡｂｍにページプログラムデータ
［Ｄｂ］がシフト転送される。

【００５７】また、第１データプログラム信号φＰＲＧ
ａは転送ゲートＴａ１〜Ｔａｍのゲート電極に供給さ
れ、第１データプログラム信号φＰＲＧａの制御によ
り、選択ワード線に接続されたメモリトランジスタＭａ
１〜Ｍａｍに対して、データラッチ回路ＳＡａ１〜ＳＡ
ａｍにラッチされたページプログラムデータがプログラ
ムされる。第２データプログラム信号φＰＲＧｂは転送
ゲートＴｂ１〜Ｔｂｍのゲート電極に供給され、第２デ
ータプログラム信号φＰＲＧｂの制御により、選択ワー
ド線に接続されたメモリトランジスタＭｂ１〜Ｍｂｍに
対して、データラッチ回路ＳＡｂ１〜ＳＡｂｍにラッチ
されたページプログラムデータがプログラムされる。

【００５８】また、第１プログラム禁止信号φＩＮＨａ
は転送ゲートＴａ１’〜Ｔａｍ’のゲート電極に供給さ
れ、第１プログラム禁止信号φＩＮＨａの制御により、
第１ビット線ＢＬ１ａ〜ＢＬｍａにプログラム禁止電圧
ＶＩＮＨが供給される。また、第２プログラム禁止信号
φＩＮＨｂは転送ゲートＴｂ１’〜Ｔｂｍ’のゲート電
極に供給され、第２プログラム禁止信号φＩＮＨｂの制
御により、第２ビット線ＢＬ１ｂ〜ＢＬｍｂにプログラ
ム禁止電圧ＶＩＮＨが供給される。

【００５９】図４は、図３の半導体不揮発性記憶装置に
おけるデータプログラム動作のタイミングチャートを示
す図である。以下、図４のタイミングチャートについ
て、図３の構成等を参照しながら、順を追って説明す
る。

【００６０】まず時刻ｔ１で図３の半導体不揮発性記憶
装置に対してデータプログラム動作が開始され、図４
（ａ）に示すように、以後基本データ転送クロック信号
φＣＬが連続的に出力される。時刻ｔ１〜ｔ２の間のス
テップでは、図４（ｂ）に示すように、第１データ転送
クロック信号φＣＬａに同期してデータラッチ回路ＳＡ
ａ１〜ＳＡａｍに第１ａ番目のページプログラムデータ
［Ｄａ１］がシフト転送される。

【００６１】次に時刻ｔ２〜ｔ３の間のステップでは、
図４（ｅ）に示すように、第２データ転送クロック信号
φＣＬｂに同期してデータラッチ回路ＳＡｂ１〜ＳＡｂ
ｍに第１ｂ番目のページプログラムデータ［Ｄｂ１］が
シフト転送されると同時に、図４（ｃ）に示すように、
第１データプログラム信号φＰＲＧａに同期してメモリ
トランジスタＭａ１〜Ｍａｍに第１ａ番目のページプロ
グラムデータ［Ｄａ１］のプログラムが行われる。この
場合、図４（ｇ）に示すように、第２プログラム禁止信
号φＩＮＨｂがハイレベルに設定される。このため、ビ
ット線ＢＬ１ｂ〜ＢＬｍｂにはプログラム禁止電圧ＶＩ
ＮＨが供給され、メモリトランジスタＭｂ１〜Ｍｂｍへ
のプログラムが禁止される。

【００６２】次に時刻ｔ３〜ｔ４の間のステップでは、
図４（ｂ）に示すように、第１データ転送クロック信号
φＣＬａに同期してデータラッチ回路ＳＡａ１〜ＳＡａ
ｍに第２ａ番目のページプログラムデータ［Ｄａ２］が
シフト転送されると同時に、図４（ｆ）に示すように、
第２データプログラム信号φＰＲＧｂに同期してメモリ
トランジスタＭｂ１〜Ｍｂｍに第１ｂ番目のページプロ
グラムデータ［Ｄｂ１］のプログラムが行われる。この
場合、図４（ｄ）に示すように、第１プログラム禁止信
号φＩＮＨａがハイレベルに設定される。このため、ビ
ット線ＢＬ１ａ〜ＢＬｍａにはプログラム禁止電圧ＶＩ
ＮＨが供給され、メモリトランジスタＭａ１〜Ｍａｍへ
のプログラムが禁止される。

【００６３】同様に、時刻ｔ４〜ｔ５の間のステップで
は、第２ｂ番目のページプログラムデータ［Ｄｂ２］が
シフト転送されると同時に、第２ａ番目のページプログ
ラムデータ［Ｄａ２］のプログラムが行われる。同様
に、時刻ｔ５〜ｔ６の間のステップでは、第３ａ番目の
ページプログラムデータ［Ｄａ３］がシフト転送される
と同時に、第２ｂ番目のページプログラムデータ［Ｄｂ
２］のプログラムが行われる。同様に、時刻ｔ６〜ｔ７
の間のステップでは、第３ｂ番目のページプログラムデ
ータ［Ｄｂ３］がシフト転送されると同時に、第３ａ番
目のページプログラムデータ［Ｄａ３］のプログラムが
行われる。以上のタイミング動作が、すべてのページプ
ログラムが終了するまで繰り返し行われる。

【００６４】以上説明したように、本第２の実施例に係
る半導体不揮発性記憶装置によれば、各ビット線が交互
に第１ビット線および第２ビット線に分割されて、かつ
それぞれ互いに対となる第１データラッチ回路および第
２データラッチ回路に接続され、かつそれぞれが相互並
列にデータ転送ステップとデータプログラムステップを
繰り返し行う。したがって、通常の２倍の速度でデータ
プログラムが可能である。さらに、各ビット線毎に必要
なデータラッチ回路の個数は、通常の場合と同様１個で
すみ、パターンレイアウト上の制約を受けない。また複
数のページ領域にわたって連続的にページプログラムす
るような場合においても、各ページプログラムデータ毎
に分割して転送する必要がない。したがって、外部コン
トローラの制御なしでデータプログラム動作が可能であ
り好適である。

【００６５】第３実施例 図５は、本発明に係る半導体不揮発性記憶装置の第３の
実施例を示す構成図である。図５の第３の実施例に係る
構成例が図１の第１の実施例に係る構成例と異なる点
は、以下のとおりである。すなわち、本第３の実施例の
場合、各ビット線が互いに対となる第１副ビット線およ
び第２副ビット線に階層化され、かつそれぞれが互いに
対となる第１データラッチ回路および第２データラッチ
回路に接続されている。なお、前記階層化は、たとえば
ＮＡＮＤ列を単位として行われる。この場合、各ビット
線が互いに対となる第１ＮＡＮＤ列および第２ＮＡＮＤ
列に階層化され、かつそれぞれが互いに対となる第１デ
ータラッチ回路および第２データラッチ回路に接続され
る。したがって、ビット線本数は実質的に半分ですむた
め、ビット線１本あたりのデータラッチ回路が２個であ
っても、データラッチ回路のパターンレイアウトは通常
の場合と同様であり制約を受けないため好適である。

【００６６】図５において、１０ｂはメモリアレイを示
し、メモリアレイ１０ｂは、メモリアレイ本体部１１
ｂ、ローデコーダ１２、各第１副ビット線（第１ＮＡＮ
Ｄ列）ＳＢＬａ１〜ＳＢＬａｍ毎に第１データラッチ回
路ＳＡａ１〜ＳＡａｍが設けられた第１データラッチ回
路群１３ｂ、第１データラッチ回路群１３ｂとの間でデ
ータの入出力を行う第１カラム選択部１４ｂ、各第２副
ビット線（第２ＮＡＮＤ列）ＳＢＬｂ１〜ＳＢＬｂｍ毎
に第２データラッチ回路ＳＡｂ１〜ＳＡｂｍが設けられ
た第２データラッチ回路群１５ｂおよび第２データラッ
チ回路群１５ｂとの間でデータの入出力を行う第２カラ
ム選択部１６ｂから構成されている。また、メモリアレ
イ本体はｍ本（本実施例の場合は５１２バイト〜２０４
８バイト程度）のビット線ＢＬ１〜ＢＬｍが列状に配線
されている。図５は、ワード線ＷＬｎを選択して、メモ
リトランジスタＭａ１〜ＭａｍまたはＭｂ１〜Ｍｂｍに
対してページプログラムする場合を図示している。

【００６７】各々のビット線ＢＬ1 〜ＢＬm は、選択ゲ
ートＳａ１〜Ｓａｍを介して第１副ビット線（第１ＮＡ
ＮＤ）列ＳＢＬａ１〜ＳＢＬａｍに接続され、また選択
ゲートＳｂ１〜Ｓｂｍを介して第２副ビット線（第２Ｎ
ＡＮＤ列）ＳＢＬｂ１〜ＳＢＬｂｍに接続されている。
また、各々のビット線ＢＬ1 〜ＢＬm は、メモリアレイ
の一端で転送ゲートＴａ１〜Ｔａｍを介して第１データ
ラッチ回路ＳＡａ１〜ＳＡａｍに接続されており、また
メモリアレイの他端で転送ゲートＴｂ１〜Ｔｂｍを介し
て第２データラッチ回路ＳＡｂ１〜ＳＡｂｍに接続され
ている。なお、転送ゲートＴａ１〜Ｔａｍ、Ｔｂ１〜Ｔ
ｂｍ、および選択ゲートＳａ１〜Ｓａｍ、Ｓｂ１〜Ｓｂ
ｍはＮＭＯＳトランジスタにより構成される。

【００６８】２０はプログラムデータ入力回路を示し、
プログラムデータ入力回路２０は、基本データ転送クロ
ック信号φＣＬに同期して、外部のデータバスからチッ
プ内部のデータバスに第１ページプログラムデータ［Ｄ
ａ］および第２ページプログラムデータ［Ｄｂ］を、交
互にかつ連続的にデータ入力する。

【００６９】３０ｂは制御回路を示し、制御回路３０ｂ
は、基本データ転送クロック信号φＣＬを受けて、以下
の６種類、すなわち第１データ転送クロック信号φＣＬ
ａ、第２データ転送クロック信号φＣＬｂ、第１データ
プログラム信号φＰＲＧａ、第２データプログラム信号
φＰＲＧｂ、第１選択信号φＳＬａ、および第２選択信
号φＳＬｂを発生する。

【００７０】第１データ転送クロック信号φＣＬａはカ
ラム選択信号１４ｂに供給され、第１データ転送クロッ
ク信号φＣＬａに同期したカラム選択部１４ｂの動作に
より、第１データラッチ回路ＳＡａ１〜ＳＡａｍにペー
ジプログラムデータ［Ｄａ］がシフト転送される。第２
データ転送クロック信号φＣＬｂはカラム選択信号１６
ｂに供給され、第２データ転送クロック信号φＣＬｂに
同期したカラム選択部１６ｂの動作により、第２データ
ラッチ回路ＳＡｂ１〜ＳＡｂｍにページプログラムデー
タ［Ｄｂ］がシフト転送される。

【００７１】第１データプログラム信号φＰＲＧａは転
送ゲートＴａ１〜Ｔａｍのゲート電極に供給され、第１
データプログラム信号φＰＲＧａの制御により、選択ワ
ード線に接続されたメモリトランジスタＭａ１〜Ｍａｍ
に対して、データラッチ回路ＳＡａ１〜ＳＡａｍにラッ
チされたページプログラムデータがプログラムされる。
第２データプログラム信号φＰＲＧｂは転送ゲートＴｂ
１〜Ｔｂｍのゲート電極に供給され、第２データプログ
ラム信号φＰＲＧｂの制御により、選択ワード線に接続
されたメモリトランジスタＭｂ１〜Ｍｂｍに対して、デ
ータラッチ回路ＳＡｂ１〜ＳＡｂｍにラッチされたペー
ジプログラムデータがプログラムされる。

【００７２】第１選択信号φＳＬａは選択ゲートＳａ１
〜Ｓａｍのゲート電極に供給され、第１選択信号φＳＬ
ａの制御により、第１副ビット線（第１ＮＡＮＤ列）Ｓ
ＢＬａ１〜ＳＢＬａｍが選択されて、ビット線ＢＬ１〜
ＢＬｍに接続される。第１選択信号φＳＬｂは選択ゲー
トＳｂ１〜Ｓｂｍのゲート電極に供給され、第２選択信
号φＳＬｂの制御により、第２副ビット線（第２ＮＡＮ
Ｄ列）ＳＢＬｂ１〜ＳＢＬｂｍが選択されて、ビット線
ＢＬ１〜ＢＬｍに接続される。

【００７３】図６は、図５の半導体不揮発性記憶装置に
おけるデータプログラム動作のタイミングチャートを示
す図である。以下、図６のタイミングチャートについ
て、図５の構成等を参照しながら、順を追って説明す
る。

【００７４】まず時刻ｔ１で図５の半導体不揮発性記憶
装置に対してデータプログラム動作が開始され、図６
（ａ）に示すように、以後基本データ転送クロック信号
φＣＬが連続的に出力される。時刻ｔ１〜ｔ２の間のス
テップでは、図６（ｂ）に示すように、第１データ転送
クロック信号φＣＬａに同期してデータラッチ回路ＳＡ
ａ１〜ＳＡａｍに第１ａ番目のページプログラムデータ
［Ｄａ１］がシフト転送される。

【００７５】次に時刻ｔ２〜ｔ３の間のステップでは、
図６（ｅ）に示すように、第２データ転送クロック信号
φＣＬｂに同期してデータラッチ回路ＳＡｂ１〜ＳＡｂ
ｍに第１ｂ番目のページプログラムデータ［Ｄｂ１］が
シフト転送されると同時に、図６（ｃ）に示すように、
第１データプログラム信号φＰＲＧａに同期してメモリ
トランジスタＭａ１〜Ｍａｍに第１ａ番目のページプロ
グラムデータ［Ｄａ１］のプログラムが行われる。この
場合、図６（ｇ）に示すように、第２選択信号φＳＬｂ
がローレベルに設定される。このため第２副ビット線
（第２ＮＡＮＤ列）ＳＢＬｂ１〜ＳＢＬｂｍはフローテ
ィング状態となりメモリトランジスタＭｂ１〜Ｍｂｍへ
のプログラムが禁止される。

【００７６】次に時刻ｔ３〜ｔ４の間のステップでは、
図６（ｂ）に示すように、第１データ転送クロック信号
φＣＬａに同期してデータラッチ回路ＳＡａ１〜ＳＡａ
ｍに第２ａ番目のページプログラムデータ［Ｄａ２］が
シフト転送されると同時に、図６（ｆ）に示すように、
第２データプログラム信号φＰＲＧｂに同期してメモリ
トランジスタＭｂ１〜Ｍｂｍに第１ｂ番目のページプロ
グラムデータ［Ｄｂ１］のプログラムが行われる。この
場合、図６（ｄ）に示すように、第１選択信号φＳＬａ
がローレベルに設定される。このため第１副ビット線
（第１ＮＡＮＤ列）ＳＢＬａ１〜ＳＢＬａｍはフローテ
ィング状態となりメモリトランジスタＭａ１〜Ｍａｍへ
のプログラムが禁止される。

【００７７】同様に、時刻ｔ４〜ｔ５の間のステップで
は、第２ｂ番目のページプログラムデータ［Ｄｂ２］が
シフト転送されると同時に、第２ａ番目のページプログ
ラムデータ［Ｄａ２］のプログラムが行われる。同様
に、時刻ｔ５〜ｔ６の間のステップでは、第３ａ番目の
ページプログラムデータ［Ｄａ３］がシフト転送される
と同時に、第２ｂ番目のページプログラムデータ［Ｄｂ
２］のプログラムが行われる。同様に、時刻ｔ６〜ｔ７
の間のステップでは、第３ｂ番目のページプログラムデ
ータ［Ｄｂ３］がシフト転送されると同時に、第３ａ番
目のページプログラムデータ［Ｄａ３］のプログラムが
行われる。以上のタイミング動作が、すべてのページプ
ログラムが終了するまで繰り返し行われる。

【００７８】以上説明したように、本第３の実施例に係
る半導体不揮発性記憶装置によれば、各ビット線毎に互
いに対となる第１副ビット線（第１ＮＡＮＤ列）および
第２副ビット線（第２ＮＡＮＤ列）に階層化され、かつ
それぞれが互いに対となる第１データラッチ回路および
第２データラッチ回路に接続され、かつそれぞれが相互
並列にデータ転送ステップとデータプログラムステップ
を繰り返し行う。したがって、通常の２倍の速度でデー
タプログラムが可能である。さらに、ビット線本数は実
質的に半分ですむため、ビット線１本あたりのデータラ
ッチ回路が２個であっても、データラッチ回路のパター
ンレイアウトは通常の場合と同様であり制約を受けな
い。また複数のページ領域にわたって連続的にページプ
ログラムするような場合においても、各ページプログラ
ムデータ毎に分割して転送する必要がない。したがっ
て、外部コントローラの制御なしでデータプログラム動
作が可能であり好適である。

【００７９】第４実施例 図７は本発明に係る半導体不揮発性記憶装置の第４の実
施例を説明するための図であって、ＮＡＮＤ型半導体不
揮発性記憶装置のメモリアレイを示す図である。

【００８０】図７のＮＡＮＤ型半導体不揮発性記憶装置
は、各ビット線が互いに対となる第１ＮＡＮＤ列および
第２ＮＡＮＤ列に階層化されたメモリアレイを構成す
る。したがって、ビット線本数は実質的に半分ですむた
め、ビット線およびデータラッチ回路のパターンレイア
ウトが容易となる。また、図５を参照してすでに説明し
たＮＡＮＤ型半導体不揮発性記憶装置の場合、ビット線
本数は実質的に半分になるため、ビット線１本あたりの
データラッチ回路が２個であっても、パターンレイアウ
トは通常の場合と同様である。

【００８１】図７のＮＡＮＤ型半導体不揮発性記憶装置
は、便宜上、ＮＡＮＤ列１本に４個のメモリトランジス
タが直列接続された場合のメモリアレイであるが、実際
のメモリアレイにおいては、１本のＮＡＮＤ列に直列接
続されるメモリトランジスタの個数は１６個程度が一般
的である。

【００８２】図７において、ビット線ＢＬには互いに対
となる２本のＮＡＮＤ列ＮＡａおよびＮＡｂが階層化さ
れて接続されている。第１ＮＡＮＤ列ＮＡａは、メモリ
トランジスタＭＴ１ａ〜ＭＴ４ａが直列接続されてな
り、選択トランジスタＳＴ１ａを介してビット線ＢＬと
接続され、選択トランジスタＳＴ２ａを介して接地線Ｖ
ＳＳと接続される。第２ＮＡＮＤ列ＮＡｂは、メモリト
ランジスタＭＴ１ｂ〜ＭＴ４ｂが直列接続されてなり、
選択トランジスタＳＴ１ｂを介してビット線ＢＬと接続
され、選択トランジスタＳＴ２ｂを介して接地線ＶＳＳ
と接続される。選択トランジスタタＳＴ１ａは選択線Ｓ
Ｌ１ａにより制御され、選択トランジスタＳＴ１ｂは選
択線ＳＬ１ｂにより制御され、選択トランジスタタＳＴ
２ａおよびＳＴ２ｂは選択線ＳＬ２により制御され、ま
たメモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１
ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により
制御される。

【００８３】図８は、図７のＮＡＮＤ型半導体不揮発性
記憶装置において、セルフブースト動作によりデータプ
ログラムを行う場合の、動作オペレーションを示す図で
ある。

【００８４】図８のＮＡＮＤ型半導体不揮発性記憶装置
において、ワード線ＷＬ２を選択してページプログラム
をする場合に、ＮＡＮＤ列ＮＡａが選択されてＭＴ２ａ
が選択メモリトランジスタであり、ＮＡＮＤ列ＮＡｂが
非選択でＭＴ２ｂが非選択メモリトランジスタである場
合の、動作オペレーションについて説明する。

【００８５】まず、選択線ＳＬ１ａに電源電圧ＶＣＣ
（３．３Ｖ）、選択線ＳＬ１ｂおよびＳＬ２に接地電圧
ＧＮＤ（０Ｖ）が印加される。これにより、選択メモリ
トランジスタＭＴ２ａが在するＮＡＮＤ列ＮＡａがビッ
ト線ＢＬに電気的に接続され、非選択メモリトランジス
タＭＴ２ｂが在するＮＡＮＤ列ＮＡｂがフローティング
状態となる。

【００８６】次に、選択ワード線ＷＬ２にプログラム電
圧Ｖｐｇｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ
１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１
０Ｖ）が印加される。その結果、選択メモリトランジス
タＭＴ２ａが在するＮＡＮＤ列ＮＡａのチャンネル部
は、データ内容（ＢＬに印加される電圧）に従って次の
ようになる。すなわち、ＭＴ２ａがプログラムを禁止す
べきメモリトランジスタである場合、ビット線ＢＬは電
源電圧ＶＣＣ（３．３Ｖ）に設定され、ＮＡＮＤ列ＮＡ
ａのチャンネル部はフローティング状態となり、当該チ
ャンネル部の電位は主として非選択ワード線（図８にお
いては３本であるが、一般的には１５本である）に印加
されるパス電圧Ｖｐａｓｓとのキャパシタカップリング
によりブーストされ、プログラム禁止電圧まで上昇し
て、メモリトランジスタＭＴ２ａへのデータプログラム
が禁止される。

【００８７】これに対して、ＭＴ２ａがプログラムすべ
きメモリトランジスタである場合、ビット線ＢＬは接地
電圧ＧＮＤ（０Ｖ）に設定され、ＮＡＮＤ列ＮＡａのチ
ャンネル部電位も接地電圧ＧＮＤレベルに放電され、選
択ワード線ＷＬ２に印加されたプログラム電圧Ｖｐｇｍ
との電位差により、メモリトランジスタＭＴ２ａへのデ
ータプログラムがなされ、しきい値電圧は正方向にシフ
トして、たとえば消去状態の−３Ｖから２Ｖ程度にな
る。

【００８８】一方、非選択メモリトランジスタＭＴ２ｂ
が在するＮＡＮＤ列ＮＡｂのチャンネル部は、ビット線
ＢＬに印加される電圧にかかわらずフローティング状態
となり、当該チャンネル部の電位も非選択ワード線に印
加されるパス電圧Ｖｐａｓｓとのキャパシタカップリン
グによりブーストされ、プログラム禁止電圧まで上昇し
て、メモリトランジスタＭＴ２ｂへのデータプログラム
が禁止される。

【００８９】以上説明したように、本第４の実施例に係
る半導体不揮発性記憶装置によれば、各ビット線が互い
に対となる第１ＮＡＮＤ列および第２ＮＡＮＤ列に階層
化され、前記第１ＮＡＮＤ列または第２ＮＡＮＤ列のど
ちらか一方のＮＡＮＤ列に対して、セルフブースト動作
により、選択的にページプログラムを行うことを可能と
した。したがって、ビット線本数、およびデータラッチ
回路の個数を半分にセーブしたメモリアレイにおいて
も、セルフブースト動作によるページプログラムが可能
であり、パターンレイアウト上好適である。また、図５
を参照してすでに説明したＮＡＮＤ型半導体不揮発性記
憶装置の場合においても、どちらか一方のＮＡＮＤ列に
対して、セルフブースト動作により、選択的にページプ
ログラムを行うことが可能である。

【００９０】第５実施例 図９は、本発明に係る半導体不揮発性記憶装置の第５の
実施例を示す構成図である。

【００９１】図９において、１０ｃはメモリアレイを示
し、メモリアレイ１０ｃは、メモリアレイ本体部１１
ｃ、ローデコーダ１２、各ビット線毎にデータラッチ回
路ＳＡ１〜ＳＡｍが設けられたデータラッチ回路群１３
ｃおよびカラム選択部１４ｃから構成されている。ま
た、メモリアレイ本体はｍ本（本実施例の場合は５１２
バイト〜２０４８バイト程度）のビット線ＢＬ1 〜ＢＬ
m が配線されている。図９は、ワード線ＷＬｎを選択し
て、メモリトランジスタＭ１〜Ｍｍに対してページプロ
グラムする場合を図示している。

【００９２】２０ｃはプログラムデータ入力回路を示
し、プログラムデータ入力回路２０ｃは、基本クロック
信号φＣＬの周波数を分周回路４０により２分の１に分
周したデータ転送クロック信号φＣＬ’に同期して、外
部のデータバスからチップ内部のデータバスにページプ
ログラムデータ［Ｄａ］を、連続的にデータ入力して、
シフトレジスタ５０にシフト転送する。

【００９３】また、３０ｃは制御回路を示し、制御回路
３０ｃは、基本クロック信号φＣＬおよび基本クロック
信号φＣＬの周波数を分周回路４０により２分の１に分
周したデータ転送クロック信号φＣＬ’を受けて、以下
の４種類の信号、すなわちデータ転送制御信号φ１ａ、
φ２ａ、φＣＬＴ、およびデータプログラム信号φＰＲ
Ｇを発生する。

【００９４】データ転送制御信号φ１ａは転送ゲートＴ
１ａのゲート電極およびシフトレジスタ５０に供給さ
れ、データ転送制御信号φ１ａに同期して、シフトレジ
スタ５０にページプログラムデータ［Ｄａ］がシフト転
送される。データ転送制御信号φ２ａは転送ゲートＴ２
ａのゲート電極およびシフトレジスタ５０に供給され、
データ転送制御信号φ２ａに同期して、シフトレジスタ
５０からデータラッチ回路ＳＡ１〜ＳＡｍにページプロ
グラムデータ［Ｄａ］がシフト転送される。データ転送
制御信号φＣＬＴはカラム選択部１４に供給され、デー
タ転送制御信号φＣＬＴの制御により、シフトレジスタ
５０記憶されていたページプログラムデータ［Ｄａ］
が、データラッチ回路ＳＡ１〜ＳＡｍにシフト転送され
る。また、データプログラム信号φＰＲＧの制御によ
り、選択ワード線に接続されたメモリトランジスタＭ１
〜Ｍｍに対して、データラッチ回路ＳＡ１〜ＳＡｍにラ
ッチされたページプログラムデータがプログラムされ
る。

【００９５】このように、転送ゲートＴ１ａおよびＴ２
ａは、プログラムデータ入力回路２０ｃからシフトレジ
スタ５０への、あるいはシフトレジスタ５０からデータ
ラッチ回路ＳＡ１〜ＳＡｍへの、ページプログラムデー
タ［Ｄａ］のシフト転送を制御するために設けられてお
り、たとえばＮＭＯＳトランジスタにより構成される。

【００９６】図１０は、図９の半導体不揮発性記憶装置
におけるデータプログラム動作のタイミングチャートを
示す図である。以下、図１０のタイミングチャートにつ
いて、図９の構成等を参照しながら、順を追って説明す
る。

【００９７】まず時刻ｔ１で図９の半導体不揮発性記憶
装置に対してデータプログラム動作が開始され、図１０
（ａ）および（ｂ）に示すように、以後基本クロック信
号φＣＬ、および基本クロック信号φＣＬの周波数を２
分の１に分周したデータ転送クロック信号φＣＬ’が、
連続的に出力される。また以後データ転送クロック信号
φＣＬ’に同期して、外部のデータバスからチップ内部
のデータバスにページプログラムデータ［Ｄａ］が、連
続的にデータ入力される。

【００９８】すなわち、時刻ｔ１〜ｔ３の間は、第１ａ
番目のページプログラムデータ［Ｄａ１］が、時刻ｔ３
〜ｔ５の間は第２ａ番目のページプログラムデータ［Ｄ
ａ２］が、時刻ｔ５〜ｔ７の間は第３ａ番目のページプ
ログラムデータ［Ｄａ３］が、連続入力される。

【００９９】まず時刻ｔ１〜ｔ３の間のステップでは、
図１０（ｃ）に示すように、データ転送制御信号φ１ａ
に同期してシフトレジスタ５０に第１ａ番目のページプ
ログラムデータ［Ｄａ１］がシフト転送される。

【０１００】次に時刻ｔ３〜ｔ４の間のステップでは、
図１０（ｄ）および（ｅ）に示すように、データ転送制
御信号φ２ａおよびφＣＬＴに同期してシフトレジスタ
５０に記憶されていた第１ａ番目のページプログラムデ
ータ［Ｄａ１］がデータラッチ回路ＳＡ１〜ＳＡｍにシ
フト転送される。同時に、時刻ｔ３〜ｔ５の間のステッ
プでは、図１０（ｃ）に示すように、データ転送制御信
号φ１ａに同期してシフトレジスタ５０に第２ａ番目の
ページプログラムデータ［Ｄａ２］がシフト転送され、
順次に格納される。また時刻ｔ４〜ｔ５の間のステップ
では、図１０（ｆ）に示すように、データプログラム信
号φＰＲＧに同期して選択ワード線に接続されたメモリ
トランジスタ一括に当該第１ａ番目のページプログラム
データ［Ｄａ１］のプログラムが行われる。

【０１０１】次に時刻ｔ５〜ｔ６の間のステップでは、
図１０（ｄ）および（ｅ）に示すように、データ転送制
御信号φ２ａおよびφＣＬＴに同期してシフトレジスタ
５０に記憶されていた第２ａ番目のページプログラムデ
ータ［Ｄａ２］がデータラッチ回路ＳＡ１〜ＳＡｍにシ
フト転送される。同時に、時刻ｔ５〜ｔ７の間のステッ
プでは、図１０（ｃ）に示すように、データ転送制御信
号φ１ａに同期してシフトレジスタ５０に第３ａ番目の
ページプログラムデータ［Ｄａ３］がシフト転送され、
順次に格納される。また時刻ｔ６〜ｔ７の間のステップ
では、図１０（ｆ）に示すように、データプログラム信
号φＰＲＧに同期して選択ワード線に接続されたメモリ
トランジスタ一括に当該第２ａ番目のページプログラム
データ［Ｄａ２］のプログラムが行われる。以上のタイ
ミング動作が、すべてのページプログラムが終了するま
で繰り返し行われる。

【０１０２】以上説明したように、本第５の実施例に係
る半導体不揮発性記憶装置によれば、メモリアレイ外に
シフトレジスタを設け、ページプログラムデータを前記
シフトレジスタに連続入力し、シフトレジスタからメモ
リアレイに対して順次にページプログラムを繰り返し行
う。したがって、複数のページ領域にわたって連続的に
ページプログラムするような場合においても、各ページ
プログラムデータ毎に分割して転送する必要がない。し
たがって、外部コントローラの制御なしでデータプログ
ラム動作が可能であり好適である。

【０１０３】第６実施例 図１１は、本発明に係る半導体不揮発性記憶装置の第６
の実施例を示す構成図である。

【０１０４】図１１において、１０ｃはメモリアレイを
示し、メモリアレイ１０ｃは、メモリアレイ本体部１１
ｃ、ローデコーダ１２、各ビット線毎にデータラッチ回
路ＳＡ１〜ＳＡｍが設けられたデータラッチ回路群１３
ｃおよびカラム選択部１４ｃから構成されている。ま
た、メモリアレイ本体はｍ本（本実施例の場合は５１２
バイト〜２０４８バイト程度）のビット線ＢＬ1 〜ＢＬ
m が配線されている。図１１は、ワード線ＷＬｎを選択
して、メモリトランジスタＭ１〜Ｍｍに対してページプ
ログラムする場合を図示している。

【０１０５】２０ｄはプログラムデータ入力回路を示
し、プログラムデータ入力回路２０ｄは、基本クロック
信号φＣＬの周波数を分周回路４０により２分の１に分
周したデータ転送クロック信号φＣＬ’に同期して、外
部のデータバスからチップ内部のデータバスに第１ペー
ジプログラムデータ［Ｄａ］および第２ページプログラ
ムデータ［Ｄｂ］を、交互にかつ連続的にデータ入力し
て、それぞれ第１シフトレジスタ５０および第２シフト
レジスタ６０にシフト転送する。

【０１０６】また、３０ｄは制御回路を示し、制御回路
３０ｄは、基本クロック信号φＣＬおよび基本クロック
信号φＣＬの周波数を分周回路４０により２分の１に分
周したデータ転送クロック信号φＣＬ’を受けて、以下
の６種類の信号、すなわちデータ転送制御信号φ１ａ、
φ１ｂ、φ２ａ、φ２ｂ、φＣＬＴ、およびデータプロ
グラム信号φＰＲＧを発生する。

【０１０７】データ転送制御信号φ１ａは転送ゲートＴ
１ａのゲート電極に供給され、データ転送制御信号φ１
ａに同期して、シフトレジスタ５０にページプログラム
データ［Ｄａ］がシフト転送される。データ転送制御信
号φ１ｂは転送ゲートＴ１ｂのゲート電極に供給され、
データ転送制御信号φ１ｂに同期して、シフトレジスタ
６０にページプログラムデータ［Ｄｂ］がシフト転送さ
れる。データ転送制御信号φ２ａは転送ゲートＴ２ａの
ゲート電極に供給され、データ転送制御信号φ２ａに同
期して、シフトレジスタ５０からデータラッチ回路ＳＡ
１〜ＳＡｍにページプログラムデータ［Ｄａ］がシフト
転送される。データ転送制御信号φ２ｂは転送ゲートＴ
２ｂのゲート電極に供給され、データ転送制御信号φ２
ｂに同期して、シフトレジスタ６０からデータラッチ回
路ＳＡ１〜ＳＡｍにページプログラムデータ［Ｄｂ］が
シフト転送される。データ転送制御信号φＣＬＴはカラ
ム選択部１４ｃに供給され、データ転送制御信号φＣＬ
Ｔの制御により、シフトレジスタ５０またはシフトレジ
スタ６０にそれぞれ記憶されていたページプログラムデ
ータ［Ｄａ］または［Ｄｂ］が、データラッチ回路ＳＡ
１〜ＳＡｍにシフト転送される。また、データプログラ
ム信号φＰＲＧの制御により、選択ワード線に接続され
たメモリトランジスタＭ１〜Ｍｍに対して、データラッ
チ回路ＳＡ１〜ＳＡｍにラッチされたページプログラム
データがプログラムされる。

【０１０８】このように、転送ゲートＴ１ａ、Ｔ１ｂ、
Ｔ２ａ、Ｔ２ｂは、プログラムデータ入力回路２０ｄか
らシフトレジスタ５０およびシフトレジスタ６０への、
あるいはシフトレジスタ５０およびシフトレジスタ６０
からデータラッチ回路ＳＡ１〜ＳＡｍへの、ページプロ
グラムデータ［Ｄａ］および［Ｄｂ］のシフト転送を制
御するために設けられている。

【０１０９】図１２は、図１１の半導体不揮発性記憶装
置におけるデータプログラム動作のタイミングチャート
を示す図である。以下、図１２のタイミングチャートに
ついて、図１１の構成等を参照しながら、順を追って説
明する。

【０１１０】まず時刻ｔ１で図１１の半導体不揮発性記
憶装置に対してデータプログラム動作が開始され、図１
１（ａ）および（ｂ）に示すように、以後基本クロック
信号φＣＬ、および基本クロック信号φＣＬの周波数を
２分の１に分周したデータ転送クロック信号φＣＬ’
が、連続的に出力される。また以後データ転送クロック
信号φＣＬ’に同期して、外部のデータバスからチップ
内部のデータバスにページプログラムデータ［Ｄａ］お
よび［Ｄｂ］が、交互にかつ連続的にデータ入力され
る。

【０１１１】すなわち、時刻ｔ１〜ｔ３の間は、第１ａ
番目のページプログラムデータ［Ｄａ１］が、時刻ｔ３
〜ｔ５の間は第１ｂ番目のページプログラムデータ［Ｄ
ｂ１］が、時刻ｔ５〜ｔ７の間は第２ａ番目のページプ
ログラムデータ［Ｄａ２］が、連続入力される。

【０１１２】まず時刻ｔ１〜ｔ３の間のステップでは、
図１１（ｃ）に示すように、データ転送制御信号φ１ａ
に同期してシフトレジスタ５０に第１ａ番目のページプ
ログラムデータ［Ｄａ１］がシフト転送される。

【０１１３】次に時刻ｔ３〜ｔ５の間のステップでは、
図１１（ｄ）に示すように、データ転送制御信号φ１ｂ
に同期してシフトレジスタ６０に第１ｂ番目のページプ
ログラムデータ［Ｄｂ１］がシフト転送される。また同
時に、時刻ｔ３〜ｔ４の間のステップでは、図１１
（ｄ）および（ｇ）に示すように、データ転送制御信号
φ２ａおよびφＣＬＴに同期してシフトレジスタ５０に
記憶されていた第１ａ番目のページプログラムデータ
［Ｄａ１］がデータラッチ回路ＳＡ１〜ＳＡｍにシフト
転送される。また時刻ｔ４〜ｔ５の間のステップでは、
図１１（ｈ）に示すように、データプログラム信号φＰ
ＲＧに同期して選択ワード線に接続されたメモリトラン
ジスタ一括に当該第１ａ番目のページプログラムデータ
［Ｄａ１］のプログラムが行われる。

【０１１４】次に時刻ｔ５〜ｔ７の間のステップでは、
図１１（ｃ）に示すように、データ転送制御信号φ１ａ
に同期してシフトレジスタ５０に第２ａ番目のページプ
ログラムデータ［Ｄａ２］がシフト転送される。また、
時刻ｔ５〜ｔ６の間のステップでは、図１１（ｆ）およ
び（ｇ）に示すように、データ転送制御信号φ２ｂおよ
びφＣＬＴに同期してシフトレジスタ６０に記憶されて
いた第１ｂ番目のページプログラムデータ［Ｄｂ１］が
データラッチ回路ＳＡ１〜ＳＡｍにシフト転送される。
また時刻ｔ６〜ｔ７の間のステップでは、図１１（ｈ）
に示すように、データプログラム信号φＰＲＧに同期し
て選択ワード線に接続されたメモリトランジスタ一括に
当該第１ｂ番目のページプログラムデータ［Ｄｂ１］の
プログラムが行われる。以上のタイミング動作が、すべ
てのページプログラムが終了するまで繰り返し行われ
る。

【０１１５】以上説明したように、本第６の実施例に係
る半導体不揮発性記憶装置によれば、メモリアレイ外に
第１シフトレジスタおよび第２シフトレジスタを設け、
複数ページ領域のページプログラムデータを交互に分割
して前記シフトレジスタに連続入力し、それぞれのシフ
トレジスタからメモリアレイに対して交互にページプロ
グラムを繰り返し行う。したがって、複数のページ領域
にわたって連続的にページプログラムするような場合に
おいても、各ページプログラムデータ毎に分割して転送
する必要がない。したがって、外部コントローラの制御
なしでデータプログラム動作が可能であり好適である。

【０１１６】第７実施例 図１３は本発明に係る半導体記憶装置の第７の実施例を
示す回路図である。図１３に示すように、半導体記憶装
置１００は、図示しない外部装置からのアドレス指定、
並びに書き込みおよび読み出し動作時の外部装置と半導
体チップ間のデータの授受が８本のアドレス／データラ
インＡ／Ｄ０〜Ａ／Ｄ７を共有して行われる。そして、
本半導体記憶装置１００は、たとえばＮＡＮＤ型フラッ
シュメモリ装置からなる複数の半導体チップ（図１では
２個）１０１，１０２を、３本のコマンド用コントロー
ルラインＣＴＬ０〜ＣＴＬ２、８本のアドレス／データ
ラインＡ／Ｄ０〜Ａ／Ｄ７、並びにビジーラインＢＳＬ
１に対して並列に接続し、かつ、半導体チップ１０１，
１０２間で互いのステイタス情報の授受を行うため、い
わゆるループ接続された２本のステイタスラインＳＴＬ
１，ＳＴＬ２を接続して、複数のページにわたる書き込
み（消去）および読み出し動作を複数の半導体チップ１
０１，１０２で連続的に行うように構成されている。

【０１１７】具体的には、コントロールラインＣＴＬ０
は各半導体チップ１０１，１０２のコントロールポート
ＣＰ０に接続され、コントロールラインＣＴＬ１は各半
導体チップ１０１，１０２のコントロールポートＣＰ１
に接続され、コントロールラインＣＴＬ２は各半導体チ
ップ１０１，１０２のコントロールポートＣＰ２に接続
されている。また、アドレス／データラインＡ／Ｄ０〜
Ａ／Ｄ７は半導体チップ１０１，１０２のデータポート
ＤＰ０〜ＤＰ７にそれぞれ接続されている。さらに、各
半導体チップ１０１，１０２のビジー端子ｂｓ１，ｂｓ
２は、チップが処理中は正論理の信号が出力される端子
であり、ワイヤードオアされてビジーラインＢＳＬ１に
共通に接続されている。

【０１１８】また、並列接続される複数の半導体チップ
１０１，１０２においては、マスタ装置として動作する
チップが一つ決められ、他の装置はスレイブ装置として
動作するように設定される。図１３の場合、半導体チッ
プ１０１がマスタ装置となるように設定され、半導体チ
ップ１０２がスレイブ装置となるように設定されてい
る。具体的な設定は、たとえば図１３に示す、半導体チ
ップ１０１のＭ／Ｓ端子を電源電圧Ｖ_CCの供給ラインに
接続することによりマスタ装置とし、半導体チップ１０
２のＭ／Ｓ端子を接地することによりスレイブ装置とし
てに設定される。なお、このマスタ・スレイブの設定方
法としては、Ｍ／Ｓ用メモリ素子を設けて、マスタとな
るチップのＭ／Ｓ用メモリ素子にたとえば論理「１」デ
ータをセットするなど、種々の態様が可能である。

【０１１９】また、図１３において、Ｃ／Ｄはコントロ
ールラインＣＴＬ０を伝搬されるコマンド／データ選択
信号、ＷＥはコントロールラインＣＴＬ１を伝搬される
書き込みコマンドとしてのコマンド・データ入力および
ページデータ転送タイミング信号、ＲＤはコントロール
ラインＣＴＬ２を伝搬される読み出しコマンドとしての
データ出力およびページデータ転送タイミング信号を示
している。そして、コマンド／データ選択信号Ｃ／Ｄが
ハイレベルの場合にはコマンドがアクティブで入力さ
れ、ローレベルの場合にはデータが入力される。さら
に、半導体チップ１０１のステイタス情報の出力端子ｏ
ｕｔ１は半導体チップ１０２のステイタス情報の入力端
子ｉｎ２に接続され、スレイブ装置の最終段である半導
体チップ１０２のステイタス情報の出力端子ｏｕｔ２
は、マスタ装置である半導体チップ１０１のステイタス
情報の入力端子ｉｎ１に接続されている。

【０１２０】図１３の構成では２チップ構成であるが、
３チップ構成の場合には、コントロールラインＣＴＬ０
〜ＣＴＬ２、アドレス／データラインＡ／Ｄ０〜Ａ／Ｄ
７、並びにビジーラインＢＳＬ１に対して並列に接続さ
れ、かつ、マスタ装置のステイタス情報出力端子から次
段のスレイブ装置の入力端子に順次にシリアル接続さ
れ、最終段のチップのステイタス情報出力端子がマスタ
装置のステイタス情報入力端子に接続されてループ接続
が構成される。

【０１２１】このように、並列接続される半導体チップ
１０１，１０２は、マスタ装置として設定されるか、ス
レイブ装置として設定されるかが異なるのみで他の装置
構成は、同様である。以下に、半導体チップ１０１（１
０２）の構成例について図１４を参照しつつ説明する。

【０１２２】図１４は図１３の半導体チップの主要部の
具体的な構成例を示す回路図である。図１４に示すよう
に、半導体チップ１０１は、メモリアレイ１１１、ロー
デコーダ１１２、ビット線毎にデータラッチ回路が設け
てなるラッチ回路群１１３、カラム選択回路１１４、マ
スタ／スレイブ（Ｍ／Ｓ）設定回路１１５、データ制御
回路１１６、およびステイタス情報制御回路１１７によ
り構成されている。なお、上述したように、半導体チッ
プ１０２も同様の構成を有している。

【０１２３】メモリアレイ１１１には、たとえばｍ本の
ビット線ＢＬ１〜ＢＬｍが配線されている。図１４は、
ワード線ＷＬｎを選択して、メモリトランジスタＭＴn,
1 〜ＭＴn,m に対してページ書き込みを行う場合を示し
ている。

【０１２４】Ｍ／Ｓ設定回路１１５は、上述したよう
に、マスタ装置であるかスレイブ装置であるかを設定す
るために設けられ、たとえばマスタ装置に設定された場
合には、マスタ装置であることを示すハイレベルの信号
Ｓ１１５をデータ制御回路１１６およびステイタス情報
制御回路１１７に出力する。一方、スレイブ装置に設定
された場合には、スレイブ装置であることを示すローレ
ベルの信号Ｓ１１５をデータ制御回路１１６およびステ
イタス情報制御回路１１７に出力する。

【０１２５】データ制御回路１１６は、外部装置１２０
からのコマンド、アドレスの入力状態、外部装置１２０
に対するステイタス応答およびそのデコードを行い、デ
コード結果に基づいてローデコーダ１１２、カラム選択
回路１１４の制御を行うとともに、書き込み時に外部装
置１２０からの書き込みデータのカラム選択回路１１４
を通じてラッチ回路群１１３へのデータの送出制御、お
よび読み出し時にはカラム選択回路１１４を通じてラッ
チ回路群１１３からのデータの外部装置１２０への送出
制御を行う。また、処理中であるか否かを示すビジー信
号Ｓ_BUSYをワイヤードオア接続されたビジーラインＢＳ
Ｌ１を介して外部装置１２０に出力する。さらに、信号
Ｓ１１５を受けて、当チップがマスタ装置であると認識
した場合には、リセット時には最初に起動し、そのこと
をステイタス情報制御回路１１７に信号Ｓ１１６により
報知する。また、スレイブ装置の場合、ステイタス情報
制御回路１１７からの信号Ｓ１１７により当チップが並
列接続された複数のチップのうち何番目に位置し、後述
する物理ページアドレスの割り振りを認識する。

【０１２６】ステイタス情報制御回路１１７は、内部カ
ウンタを有し、信号Ｓ１１５を受けて、当チップがマス
タ装置であると認識している場合であって、パワーオン
リセット等によりリセット状態となった場合には、パル
ス信号を連続的に端子ｏｕｔ１から出力し、端子ｉｎ１
に帰還する最初のパルスを入力すると信号Ｓ１１７によ
り最初のパルスが帰還したことをデータ制御回路１１６
に報知する。これにより、データ制御回路１１６は、ビ
ジー信号Ｓ_BUSYをローレベルに設定して初期化コマンド
の入力待ち状態となる。一方、信号Ｓ１１５を受けて、
当チップがスレイブ装置である認識している場合であっ
て、パワーオンリセット等によりリセット状態となった
場合には、マスタ装置からのパルス信号を端子ｉｎ２か
ら入力し、２番目のパルスからカウントし端子ｏｕｔ２
から出力する。この情報が信号Ｓ１１７としてデータ制
御回路１１６に与えられる。そして、たとえばデータ制
御回路１１６が初期化コマンド中に含まれる最大チップ
数Ｋとカウンタのカウント数（Ｃ）から各スレイブ装置
はマスタ装置に対しての接続順位（チップ番号）ＰをＰ
＝Ｋ−Ｃなる式に基づいて認識するとともに、各半導体
チップに割り当てられる物理的ページアドレスを認識す
る。すなわち、リセット後のパルスのマスタ装置とスレ
イブ装置、あるいはスレイブ装置間の入出力により、各
半導体チップに対するページ割当てが自動的に行われ
る。

【０１２７】さらに、ステイタス情報制御回路１１７
は、書き込み、消去および読み出し動作時、たとえば書
き込み時には書き込みデータの転送が終了したことをデ
ータ制御回路１１６の信号Ｓ１１６により受けると、デ
ータ転送が終了して書き込み動作状態に入る旨を示すパ
ルスをその期間中端子ｏｕｔ１，ｏｕｔ２から出力す
る。そのパルスを受け取ったスレイブ装置またはマスタ
装置側では、パルス出力側が書き込み状態のときに外部
装置１２０からデータ転送が行われる。また、データ読
み出し時には、アドレス指定のページデータ読み出し期
間中であることを示すパルスを端子ｏｕｔ１，ｏｕｔ２
から出力する。そのパルスを受け取ったスレイブ装置ま
たはマスタ装置側では、アドレス指定のページデータの
ラッチ回路への格納動作が行われる。

【０１２８】次に、Ｋチップ構成の場合の物理ページア
ドレスの割当て構成を図１５に示す。図１５は連続する
ｋ個（０〜ｎｋ-1）のページをＫ個のチップに割当てた
例を示している。図１５に示すように、物理ページはチ
ップ１からチップＫに向かってシリアルに割当てられ
る。ただし、外部装置１２０から指定される論理ページ
アドレスは図１６に示すように、チップ数にかかわりな
くあたかも１つのチップであるかの如く指定される。

【０１２９】また、図１７に本第７の実施例に係るコマ
ンドフレームの構成例を示す。このコマンドフレーム例
では１ページを１アドレスビットとしている。図１７に
示すように、コマンドフレームはコマンドコードフィー
ルドＣＣ、アドレスフィールドＡＦおよびこれに続くデ
ータフィールドＤＦからなる。ページ書き込みの場合
は、コマンドコードフィールドＣＣにページ書き込みコ
マンド、アドレスフィールドＡＦに開始の論理ページが
セットされ、データフィールドＤＦに書き込みデータが
セットされる。また、ページ読み出しの場合には、コマ
ンドコードフィールドＣＣにページ読み出しコマンド、
アドレスフィールドＡＦに開始の論理ページがセットさ
れる。また、初期化の場合には、コマンドコードフィー
ルドＣＣに初期化コマンド、アドレスフィールドＡＦに
最大チップ数Ｋがセットされる。

【０１３０】また、図１８に論理アドレスフィールドの
構成例を示す。図１８に示すように、アドレスビットは
Ａ０〜Ａ７の８ビットからなり、たとえば１チップが１
６ページであるとすると、チップ数が１の場合にはアド
レスビットＡ０〜Ａ３の４ビットが用いられ、チップ数
が２の場合にはＡ０〜Ａ４の５ビットが用いられ、チッ
プ数が８の場合にはＡ０〜Ａ６の７ビットが用いられ
る。

【０１３１】次に、上記構成による動作を、図１９〜図
２１を参照しながら説明する。なお、図１９は初期化時
のタイミングチャート、図２０は連続ページ書き込み時
のタイミングチャート、図２１は連続ページ読み出し時
のタイミングチャートを示している。

【０１３２】各半導体チップ１０１，１０２は、外部装
置１２０からのコマンド入力を常時認識している。マス
タ装置としての半導体チップ１０１が状態を管理し、外
部装置１２０に対するステータス応答を発生する。そし
て、リセット時はマスタ装置としての半導体チップ（以
下、マスタチップという）１０１が最初に起動する。

【０１３３】リセット後、マスタチップ１０１では、デ
ータ制御回路１１６の制御の下でステイタス情報制御回
路１１７により図１９（ａ）に示すように、連続したカ
ウントパルスが出力端子ｏｕｔ１から出力される。そし
て、スレイブ装置としての半導体チップ（以下、スレイ
ブチップという）２２では、マスタチップ２１からのパ
ルスが入力端子ｉｎ２に入力され、ステイタス情報制御
回路１１７で入力したパルスのうち２番目のパルスから
内部カウンタにおいてカウント（Ｃ）が開始され、出力
端子ｏｕｔ２からマスタチップ１０１に対して出力（通
過）される。マスタチップ１０１では、入力端子ｉｎ１
にスレイブチップ１０２から送り返された最初のパルス
が入力されると、その旨がステイタス情報制御回路１１
７からデータ制御回路１１６に信号Ｓ１１７として報知
される。これにより、データ制御回路１１６では、図１
９（ｂ）に示すように、ビジー信号Ｓ_BUSYが端子ｂｓ１
からローレベルで外部装置１２０に出力され、初期化コ
マンドの入力待ち状態となる。なお、２チップ以上の場
合はチップ数Ｋと同じパルス数が発生するとマスタチッ
プに戻る。

【０１３４】外部装置１２０では、ビジー信号Ｓ_BUSYが
ローレベルであることが確認されて、最大チップ数(
Ｋ) を含む初期化コマンドがマスタチップ１０１および
スレイブチップ１０２に並列的に出力される。各チップ
１０１，１０２では、データ制御回路１１６において、
初期化コマンド中に含まれる最大チップ数Ｋと内部カウ
ンタのカウント数（Ｃ）から接続順位（チップ番号）Ｐ
がＰ＝Ｋ−Ｃなる式に基づいて求められ、各半導体チッ
プに割り当てられる物理的ページアドレスを認識され
る。そして各チップはコマンド待機状態になる。

【０１３５】各半導体チップ１０１，１０２では、通常
の１ページ書き込み・読み出し・消去のコマンドでは、
ページＮに対応するＮ＝ｋ＊Ｑ＋Ｒの剰余ＲがＰに等し
いチップの物理ページＱに対して単独でコマンドが実行
される。

【０１３６】連続ページコマンド動作では、アドレスフ
ィールドのページＮに対応するＫチップより小さい番号
のチップは、物理ページＱが内部カウンタで＋１され
る。また、連続動作の終了したチップは、物理ページＱ
が＋１される。

【０１３７】連続ページ書き込みコマンドの場合、アド
レスフィールドＡＦのページＮに対応するＲ＝Ｐチップ
が最初に起動され、Ｑページにデータ転送される。具体
的には、そのページデータがデータ制御回路１１６の制
御の下にラッチ回路群１１３の各データラッチに格納さ
れる。そしてたとえば、図２０に示すように、マスタチ
ップ１０１において、１ページデータ転送終了時にステ
イタス情報制御回路１１７により出力端子ｏｕｔ１から
ハイレベルのパルスが出力される。そして、これと並行
してデータ制御回路１１６の制御の下に、ラッチ回路群
１１３にラッチされたページデータのメモリアレイ１１
１に対するページ書き込みが行われ、その間処理中を示
すため、ビジー信号Ｓ_BUSYがハイレベルで外部装置１２
０に出力される。

【０１３８】スレイブチップ１０２では、マスタチップ
１０１からのパルスが入力端子ｉｎ２を介してステイタ
ス情報制御回路１１７に入力される。そして、パルスを
認識したことが信号Ｓ１１７としてデータ制御回路１１
６に報知される。これにより、スレイブチップ１０２で
は、ページＮ＋１（物理ページＱ）に連続でデータを書
き込むために、マスタチップ１０１におけるページデー
タの書き込み動作に平行してラッチ回路群１１３へのデ
ータ転送が行われる。同様に、順にチップが選択されデ
ータ転送・書き込み動作が行われる。一回りして最初の
チップに戻ったとき、書込が終了していれば（Ｓ_BUSY＝
ローレベル）、ページＮ＋ｋ（物理ページＱ＋１）に連
続したデータ転送が行われる。

【０１３９】連続ページ読み出しコマンドの場合、図２
１に示すように、アドレスフィールドＡＦのページＮに
対応するＲ＝Ｐチップ、たとえばマスタチップ１０１が
最初に起動され、物理ページＱページのデータ読出しが
開始され、ビジー信号Ｓ_BUSYがハイレベルで出力され
る。このとき、他のチップでは同じくビジー信号Ｓ_BUSY
がハイレベにセットされて待機状態になる。したがっ
て、外部装置１２０はすべてのチップのビジー出力がハ
イレベルであることを認識する。ページ読み出しが完了
するとそのチップ１０１では、ステイタス情報制御回路
１１７によりアドレス指定のページデータ読み出し期間
中であることを示すパルスを端子ｏｕｔ１から出力さ
れ、同時にデータ制御回路１１６からビジー信号Ｓ_BUSY
がローレベルで出力される。

【０１４０】外部装置１２０では、ビジー信号Ｓ_BUSYが
ローレベルに切り換わったことに伴い、マスタチップ１
０１からのデータ転送（リード）が開始される。スレイ
ブチップ１０２では、マスタチップ１０１からのパルス
が入力端子ｉｎ２を介してステイタス情報制御回路１１
７に入力される。そして、パルスを認識したことが信号
Ｓ１１７としてデータ制御回路１１６に報知される。こ
れにより、スレイブチップ１０２では、ページＮ＋１
（物理ページＱ）のラッチ回路群１１３へのデータ読出
しが開始される。そして、マスタチップ１０１において
データ転送が終了するとその旨がデータ制御回路１１６
からステイタス情報制御回路１１７に信号Ｓ１１６で報
知される。これにより、出力端子ｏｕｔ１からの出力信
号がローレベルに切り換えられる。

【０１４１】スレイブチップ１０２では、入力端子ｉｎ
２への入力がローレベルになったことがステイタス情報
制御回路１１７で認識され、その旨が信号Ｓ１１７とし
てデータ制御回路１１６に報知される。そして、スレイ
ブチップ１０２では、入力端子ｉｎ２への入力がローレ
ベルになった次のリードタイミングからラッチ回路群１
１３に格納されていたページＮ＋１のデータ転送が開始
される。同様に、順にチップが選択され、読出・データ
転送の連続動作が行われる。

【０１４２】また、連続ページ消去・書き込みコマンド
の場合は、上述した連続ページ書き込み動作のところが
消去、書き込みの連続動作になることを除けば、同様に
なる。また、同時消去コマンドにより各チップが同時に
複数ページの消去ができる。

【０１４３】なお、各チップ間のステイタス情報の通信
方法としては、本第７の実施例では簡単なレベル信号で
あるが、シリアルデータ転送により高度な機能（書込・
読出・消去エラーの復旧、エラーページのロック等）に
使用できる。また、チップを複数個使用して、データポ
ートのビット数を拡張できる。たとえば４チップを使用
して、各チップが８ビットなら、１６ビットｘ２等がで
きる。この場合、コマンドは同時に書き込むことにな
る。

【０１４４】以上説明したように、本第７の実施例によ
れば、外部装置１２０からのアドレス指定、並びに書き
込みおよび読み出し動作時の外部装置と半導体チップ間
のデータの授受が８本のアドレス／データラインＡ／Ｄ
０〜Ａ／Ｄ７を共有して行われる、たとえばＮＡＮＤ型
フラッシュメモリ装置からなる複数の半導体チップ１０
１，１０２を、３本のコマンド用コントロールラインＣ
ＴＬ０〜ＣＴＬ２、８本のアドレス／データラインＡ／
Ｄ０〜Ａ／Ｄ７、並びにビジーラインＢＳＬ１に対して
並列に接続し、かつ、半導体チップ１０１，１０２間で
互いのステイタス情報の授受を行うため、いわゆるルー
プ接続された２本のステイタスラインＳＴＬ１，ＳＴＬ
２を接続して、複数のページにわたる書き込み（消去）
および読み出し動作を複数の半導体チップ１０１，１０
２で連続的に行うように構成したので、単一メモリ（論
理ページ）として外部コマンド入力によりメモリチップ
間で同期した並行、分割処理動作を実現できる。また、
フラッシュメモリチップを複数接続したとき、ページ連
続（消去）書き込みまたはページ連続読み出しコマンド
入力でチップ間通信機能が動作し、ページ順に各チップ
が書込または読出動作し、単一メモリとしてページ連続
書き込みまたはページ連続読み出しを実現できる。ま
た、構成チップ数＋１のページデータ転送時間の合計
が、単一チップの最大ページ書込（消去）時間を上回れ
ば（チップ数の増加）、ページ転送待ち時間（ビジー）
が無くなり、完全な連続ページ書込ができる。また、ペ
ージサイズが可変なデータに対しても対応可能であり、
汎用性の点で有利である。

【０１４５】さらに、チップ内部の構成は、フラッシュ
メモリ周辺は普通の構成（書込・消去回路内蔵）にステ
イタス情報の制御回路のみの追加で済むので、面積、コ
スト増大を招くことなく製作できる。これにより、現在
のメモリ集積度で、大容量の論理メモリが簡単に構成で
きるので、１パッケージで、複数チップ内蔵（内部接
続）の組み合わせができる。また、単一チップだけでも
通常動作の使用ができる。

【０１４６】この単一チップ構成の場合には、図２２に
示すように、そのチップはマスタ装置に設定され、出力
端子ｏｕｔ１と入力端子ｉｎ１とが直接接続される。ま
た、この場合、図２３に示すように、論理ページアドレ
スと物理ページアドレスは同じである。

【０１４７】

【発明の効果】以上説明したように、本発明によれば、
高速にデータプログラムを行うこができ、さらには外部
コントローラの制御なしでデータプログラムを行うこと
のできる。

【０１４８】また、本発明によれば、単一メモリ（論理
ページ）として外部コマンド入力によりメモリチップ間
で同期した並行、分割処理動作を実現でき、また、単一
メモリとしてページ連続書き込みまたはページ連続読み
出しを実現できる。また、構成チップ数＋１のページデ
ータ転送時間の合計が、単一チップの最大ページ書込
（消去）時間を上回れば（チップ数の増加）、ページ転
送待ち時間（ビジー）が無くなり、完全な連続ページ書
込ができる利点がある。また、ページサイズが可変なデ
ータに対しても対応可能であり、汎用性の点で有利であ
る。さらに、チップ内部の構成は、フラッシュメモリ周
辺は普通の構成（書込・消去回路内蔵）にステイタス情
報の制御回路のみの追加で済むので、面積、コスト増大
を招くことなく製作できる。

【図面の簡単な説明】

【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施例を示す構成図である。

【図２】図１の半導体不揮発性記憶装置おけるデータプ
ログラム動作のタイミングチャートを示す図である。

【図３】本発明に係る半導体不揮発性記憶装置の第２の
実施例を示す構成図である。

【図４】図３の半導体不揮発性記憶装置おけるデータプ
ログラム動作のタイミングチャートを示す図である。

【図５】本発明に係る半導体不揮発性記憶装置の第３の
実施例を示す構成図である。

【図６】図５の半導体不揮発性記憶装置おけるデータプ
ログラム動作のタイミングチャートを示す図である。

【図７】本発明の係る半導体不揮発性記憶装置の第４の
実施例を説明するための図でって、ＮＡＮＤ型半導体不
揮発性記憶装置のメモリアレイを示す図である。

【図８】図７のＮＡＮＤ型半導体不揮発性記憶装置にお
いて、セルフブースト動作によりデータプログラムを行
う場合の、動作オペレーションを示す図である。

【図９】本発明に係る半導体不揮発性記憶装置の第５の
実施例を示す構成図である。

【図１０】図９の半導体不揮発性記憶装置おけるデータ
プログラム動作のタイミングチャートを示す図である。

【図１１】本発明に係る半導体不揮発性記憶装置の第６
の実施例を示す構成図である。

【図１２】図１１の半導体不揮発性記憶装置おけるデー
タプログラム動作のタイミングチャートを示す図であ
る。

【図１３】本発明に係る半導体記憶装置の第７の実施例
を示す回路図である。

【図１４】図１３の半導体チップの主要部の具体的な構
成例を示す回路図である。

【図１５】連続するｎｋ個（０〜ｎｋ-1）のページをＫ
個のチップに割当てた例を示す図である。

【図１６】外部装置から指定される論理ページアドレス
を示す図である。

【図１７】本第７の実施例に係るコマンドフレームの構
成例を示す図である。

【図１８】本第７の実施例に係る論理アドレスフィール
ドの構成例を示す図である。

【図１９】初期化時の動作を説明するためのタイミング
チャートである。

【図２０】連続ページ書き込み時の動作を説明するため
のタイミングチャートである。

【図２１】連続ページ読み出し時の動作を説明するため
のタイミングチャートである。

【図２２】単一チップ構成の場合の接続形態を示す図で
ある。

【図２３】単一チップ構成の場合のページ概念を説明す
るための図である。

【図２４】ＮＡＮＤ型、およびＤＩＮＯＲ型フラッシュ
メモリにおける、メモリアレイ構造を示す図である。

【図２５】従来のワード線セクタを単位としたページプ
ログラムを行う半導体不揮発性記憶装置のデータプログ
ラム動作のタイミングチャートを示す図である。

【符号の説明】

ＢＬ１〜ＢＬｍ…ビット線、ＢＬ１ａ〜ＢＬｍａ…第１
ビット線、ＢＬ１ｂ〜ＢＬｍｂ…第２ビット線、ＳＢＬ
ａ１〜ＢＬａｍ…第１副ビット線（またはＮＡＮＤ
列）、ＳＢＬｂ１〜ＢＬｂｍ…第２副ビット線（または
ＮＡＮＤ列）、ＷＬｎ…選択ワード線、Ｍ１〜Ｍｍ、Ｍ
ａ１〜Ｍａｍ、Ｍｂ１〜Ｍｂｍ…メモリトランジスタ、
ＳＡ１〜ＳＡｍ…データラッチ回路、ＳＡａ１〜ＳＡａ
ｍ…第１データラッチ回路、ＳＡｂ１〜ＳＡｂｍ…第２
データラッチ回路、［Ｄａ］…第１ページプログラムデ
ータ，［Ｄｂ］…第のページプログラムデータ、Ｔａ１
〜Ｔａｍ、Ｔｂ１〜Ｔｂｍ…転送ゲート、Ｓａ１〜Ｓａ
ｍ、Ｓｂ１〜Ｓｂｍ…選択ゲート、ＶＩＮＨ…プログラ
ム禁止電圧、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…
パス電圧、φＣＬ…基本データ転送クロック信号（基本
クロック信号）、φＣＬ’…データ転送クロック信号、
φＣＬａ…第１データ転送クロック信号、φＣＬｂ…第
２データ転送クロック信号、φＰＲＧａ…第１データプ
ログラム信号、φＰＲＧｂ…第２データプログラム信
号、φＩＮＨａ…第１プログラム禁止信号、φＩＮＨｂ
…第２プログラム禁止信号、φＳＬａ…第１選択信号、
φＳＬｂ…第２選択信号、Ｔ１ａ、Ｔ１ｂ、Ｔ２ａ、Ｔ
２ｂ…転送ゲート、φ１ａ、φ１ｂ、φ２ａ、φ２ｂ、
φＣＬＴ…データ転送制御信号、ＮＡａ…第１ＮＡＮＤ
列、ＮＡｂ…第２ＮＡＮＤ列、Ｂ…ビット線、ＷＬ１〜
ＷＬ４…ワード線、ＳＬ１ａ、ＳＬ１、ＳＬ２…選択
線、ＭＴ１ａ〜ＭＴ４ａ、ＭＴ１ｂ〜ＭＴ４ｂ…メモリ
トランジスタ、ＳＴ１ａ、ＳＴ１ｂ、ＳＴ２ａ、ＳＴ２
ｂ…選択トランジスタ、１０、１３ａ〜１３ｃ…メモリ
アレイ、１１、１１ａ〜１１ｃ…メモリアレイ本体部、
１２…ローデコーダ、１３、１３ａ〜１３ｃ…第１デー
タラッチ回路群、１４、１４ａ〜１４ｃ…第１カラム選
択部、１５、１５ａ、１５ｂ…第２データラッチ回路
群、１６、１６ａ、１６ｂ…第２カラム選択部、２０、
２０ｃ、２０ｄ…プログラムデータ入力回路、３０、３
０ａ〜３０ｄ…制御回路、４０…分周回路、５０…第１
シフトレジスタ、６０…第２シフトレジスタ、１００…
半導体記憶装置、１０１，１０２…半導体チップ、１１
１…メモリアレイ、１１２…ローデコーダ、１１３…ラ
ッチ回路群、１１４…カラム選択回路、１１５…マスタ
／スレイブ（Ｍ／Ｓ）設定回路、１１６…データ制御回
路、１１７…ステイタス情報制御回路、Ｃ／Ｄ…コマン
ド／データ選択信号、ＷＥ…コマンド・データ入力タイ
ミング信号、ＲＤ…データ出力タイミング信号、ＣＴＬ
０〜ＣＴＬ…コントロールライン、Ａ／Ｄ０〜７…アド
レス／データライン、ＳＴＬ１，ＳＴＬ２…ステイタス
ライン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 寿伸 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 信方 浩美 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 野田 昌敬 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (48)

【特許請求の範囲】
1. 【請求項１】 メモリセルがマトリクス状に配置された
   少なくとも一つのメモリアレイを有し、ページプログラ
   ムデータに従ってページ単位で電気的にデータのプログ
   ラムが行われる半導体記憶装置であって、 一定のクロックパルスに同期して複数ページ領域のペー
   ジプログラムデータを連続的に入力し、当該複数ページ
   プログラムデータに従って連続的にページプログラムを
   行う手段を備えた半導体記憶装置。
2. 【請求項２】 セクタ単位のページプログラムデータに
   従って選択されたセクタの選択メモリトランジスタ一括
   にデータプログラムを行うことにより、ページ単位で電
   気的にデータのプログラムが行われるメモリトランジス
   タがマトリクス配置された半導体記憶装置であって、 一定のクロックパルスに同期して複数ページ領域のペー
   ジプログラムデータを連続的に入力し、当該複数ページ
   プログラムデータに従って連続的にページプログラムを
   行う手段を備えた半導体記憶装置。
3. 【請求項３】 前記セクタ単位は、ワード線単位である
   請求項２記載の半導体記憶装置。
4. 【請求項４】 前記メモリトランジスタがマトリクス配
   置されたメモリアレイは、複数のメモリトランジスタが
   直列接続されたＮＡＮＤ型構造をなす請求項２記載の半
   導体記憶装置。
5. 【請求項５】 前記メモリトランジスタがマトリクス配
   置されたメモリアレイは、ＮＯＲ型構造をなし、かつ主
   ビット線が作動的接続手段を介して複数の副ビット線に
   階層化されている請求項２記載の半導体記憶装置。
6. 【請求項６】 セクタ単位のページプログラムデータに
   従って選択されたセクタの選択メモリトランジスタ一括
   にデータプログラムを行うことにより、ページ単で電気
   的にデータのプログラムが行われるメモリトランジスタ
   がマトリクス配置された半導体記憶装置であって、 各ビット線毎に互いに対となって設けられた第１データ
   ラッチ回路および第２データラッチ回路と、 複数ページ領域のページプログラムデータを交互に第１
   ページプログラムデータおよび第２ページプログラムデ
   ータに分割して連続入力する手段と、 前記第１ページプログラムデータを前記第１データラッ
   チ回路に転送し、当該第１データラッチ回路にラッチさ
   れたデータに従ってページプログラムを行う第１のペー
   ジデータプログラム手段と、 前記第２ページプログラムデータを前記第２データラッ
   チ回路に転送し、当該第２データラッチ回路にラッチさ
   れたデータに従ってページプログラムを行う第２のペー
   ジデータプログラム手段と、 前記第１のページデータプログラム手段のデータプログ
   ラム動作と前記第２のページデータプログラム手段のデ
   ータプログラム動作を相互並列に繰り返し行わせる手段
   とを備えた半導体記憶装置。
7. 【請求項７】 前記セクタ単位は、ワード線単位である
   請求項６記載の半導体記憶装置。
8. 【請求項８】 前記複数ページ領域のページプログラム
   データの入力が、一定のクロックパルスに同期して連続
   的に行われる請求項６記載の半導体記憶装置。
9. 【請求項９】 前記第１データラッチ回路と第２データ
   ラッチ回路とが、ビット線方向にメモリアレイを挟んで
   互いに両側に分離されて配置されている請求項６記載の
   半導体記憶装置。
10. 【請求項１０】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、複数のメモリトランジスタ
    が直列接続されたＮＡＮＤ型構造をなす請求項６記載の
    半導体記憶装置。
11. 【請求項１１】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、ＮＯＲ型構造をなし、かつ
    主ビット線が作動的接続手段を介して複数の副ビット線
    に階層化されている請求項６記載の半導体記憶装置。
12. 【請求項１２】 セクタ単位のページプログラムデータ
    に従って選択されたセクタの選択メモリトランジスタ一
    括にデータプログラムを行うことにより、ページ単位で
    電気的にデータのプログラムが行われるメモリトランジ
    スタがマトリクス配置された半導体記憶装置であって、 互いに対となって交互に列状に配線された第１ビット線
    および第２ビット線と、 前記第１ビット線毎に設けられた第１データラッチ回路
    および前記第２ビット線毎に設けられた第２データラッ
    チ回路と、 複数ページ領域のページプログラムデータを交互に第１
    ページプログラムデータおよび第２ページプログラムデ
    ータに分割して連続入力する手段と、 前記第１ページプログラムデータを前記第１データラッ
    チ回路に転送し、当該第１データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第１のペー
    ジデータプログラム手段と、 前記第２ページプログラムデータを前記第２データラッ
    チ回路に転送し、当該第２データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第２のペー
    ジデータプログラム手段と、 前記第１のページデータプログラム手段のデータプログ
    ラム動作と前記第２のページデータプログラム手段のデ
    ータプログラム動作を相互並列に繰り返し行わせる手段
    とを備えた半導体記憶装置。
13. 【請求項１３】 前記セクタ単位は、ワード線単位であ
    る請求項１２記載の半導体記憶装置。
14. 【請求項１４】 前記第１ページプログラムデータのデ
    ータプログラムを行う動作においては前記第２ビット線
    をプログラム禁止電圧に設定し、前記第２ページプログ
    ラムデータのデータプログラムを行う動作においては前
    記第１ビット線を前記プログラム禁止電圧に設定する手
    段を備えた請求項１２記載の半導体記憶装置。
15. 【請求項１５】 前記複数ページ領域のページプログラ
    ムデータの入力が、一定のクロックパルスに同期して連
    続的に行われる請求項１２記載の半導体記憶装置。
16. 【請求項１６】 前記第１データラッチ回路と第２デー
    タラッチ回路とが、ビット線方向にメモリアレイを挟ん
    で互いに両側に分離されて配置されている請求項１２記
    載の半導体記憶装置。
17. 【請求項１７】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、複数のメモリトランジスタ
    が直列接続されたＮＡＮＤ型構造をなす請求項１２記載
    の半導体記憶装置。
18. 【請求項１８】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、ＮＯＲ型構造をなし、かつ
    主ビット線が作動的接続手段を介して複数の副ビット線
    に階層化されている請求項１２記載の半導体記憶装置。
19. 【請求項１９】 セクタ単位のページプログラムデータ
    に従って選択されたセクタの選択メモリトランジスタ一
    括にデータプログラムを行うことにより、ページ単位で
    電気的にデータのプログラムが行われるメモリトランジ
    スタがマトリクス配置された半導体記憶装置であって、 各ビット線毎に階層化されてかつ互いに対となって交互
    に配線された第１副ビット線および第２副ビット線と、 各ビット線毎に互いに対となって設けられ、作動的接続
    手段を介してそれぞれ前記第１副ビット線および第２副
    ビット線に接続される第１データラッチ回路および第２
    データラッチ回路と、 複数ページ領域のページプログラムデータを交互に第１
    ページプログラムデータおよび第２ページプログラムデ
    ータに分割して連続入力する手段と、 前記第１ページプログラムデータを前記第１データラッ
    チ回路に転送し、当該第１データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第１のペー
    ジデータプログラム手段と、 前記第２ページプログラムデータを前記第２データラッ
    チ回路に転送し、当該第２データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第２のペー
    ジデータプログラム手段と、 前記第１のページデータプログラム手段のデータプログ
    ラム動作と前記第２のページデータプログラム手段のデ
    ータプログラム動作を相互並列に繰り返し行わせる手段
    とを備えた半導体記憶装置。
20. 【請求項２０】 前記セクタ単位は、ワード線単位であ
    る請求項１９記載の半導体記憶装置。
21. 【請求項２１】 前記複数ページ領域のページプログラ
    ムデータの入力が、一定のクロックパルスに同期して連
    続的に行われる請求項１９記載の半導体記憶装置。
22. 【請求項２２】 前記第１データラッチ回路と第２デー
    タラッチ回路とが、ビット線方向にメモリアレイを挟ん
    で互いに両側に分離されて配置されている請求項１９記
    載の半導体記憶装置。
23. 【請求項２３】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、ＮＯＲ型構造をなす請求項
    １９記載の半導体記憶装置。
24. 【請求項２４】 セクタ単位のページプログラムデータ
    に従って選択されたセクタの選択メモリトランジスタ一
    括にデータプログラムを行うことにより、ページ単位で
    電気的にデータのプログラムが行われるメモリトランジ
    スタが直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮ
    Ｄ列がマトリクス配置されたＮＡＮＤ型半導体記憶装置
    であって、 各ビット線毎に階層化されてかつ互いに対となって交互
    に配置された第１ＮＡＮＤ列および第２ＮＡＮＤ列と、 各ビット線毎に互いに対となって設けられ、作動的接続
    手段を介してそれぞれ前記第１ＮＡＮＤ列および第２Ｎ
    ＡＮＤ列に接続される第１データラッチ回路および第２
    データラッチ回路と、 複数ページ領域のページプログラムデータを交互に第１
    ページプログラムデータおよび第２ページプログラムデ
    ータに分割して連続入力する手段と、 前記第１ページプログラムデータを前記第１データラッ
    チ回路に転送し、当該第１データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第１のペー
    ジデータプログラム手段と、 前記第２ページプログラムデータを前記第２データラッ
    チ回路に転送し、当該第２データラッチ回路にラッチさ
    れたデータに従ってページプログラムを行う第２のペー
    ジデータプログラム手段と、 前記第１のページデータプログラム手段のデータプログ
    ラム動作と前記第２のページデータプログラム手段のデ
    ータプログラム動作を相互並列に繰り返し行わせる手段
    とを備えたＮＡＮＤ型半導体記憶装置。
25. 【請求項２５】 前記セクタ単位は、ワード線単位であ
    る請求項２４記載のＮＡＮＤ型半導体記憶装置。
26. 【請求項２６】 前記複数ページ領域のページプログラ
    ムデータの入力が、一定のクロックパルスに同期して連
    続的に行われる請求項２４記載のＮＡＮＤ型半導体記憶
    装置。
27. 【請求項２７】 前記第１データラッチ回路と第２デー
    タラッチ回路とが、ビット線方向にメモリアレイを挟ん
    で互いに両側に分離されて配置されている請求項２４記
    載のＮＡＮＤ型半導体記憶装置。
28. 【請求項２８】 ワード線単位のページプログラムデー
    タに従って選択ワード線に接続された選択メモリトラン
    ジスタ一括にデータプログラムを行うことにより、ペー
    ジ単位で電気的にデータのプログラムが行われるメモリ
    トランジスタが直列接続されてＮＡＮＤ列を構成し、前
    記ＮＡＮＤ列がマトリクス配置されたＮＡＮＤ型半導体
    記憶装置であって、 各ビット線毎に階層化されてかつ互いに対となって交互
    に配置された第１ＮＡＮＤ列および第２ＮＡＮＤ列と、 データプログラム動作時、選択メモリトランジスタが在
    する第１ＮＡＮＤ列および第２ＮＡＮＤ列チャンネル部
    の電位をフローティング状態としワード線に印加する電
    圧との容量カップリングにより当該ＮＡＮＤ列チャンネ
    ル部電位をともにプログラム禁止電位まで上昇させ、非
    選択側のＮＡＮＤ列チャンネル部のプログラム禁止電位
    をフローティング状態に保持したまま選択側のＮＡＮＤ
    列チャンネル部のプログラム禁止電位をプログラムすべ
    きデータ内容に応じて放電させる動作を連続して行うこ
    とにより、前記第１ＮＡＮＤ列または第２ＮＡＮＤ列の
    どちらか一方のＮＡＮＤ列に対して選択的にページプロ
    グラムする手段とを備えたＮＡＮＤ型半導体記憶装置。
29. 【請求項２９】 セクタ単位のページプログラムデータ
    を各ビット線毎に設けられたデータラッチ回路に転送
    し、前記ページプログラムデータに従って選択されたセ
    クタの選択メモリトランジスタ一括にデータプログラム
    を行うことにより、ページ単位で電気的にデータのプロ
    グラムが行われるメモリトランジスタがマトリクス配置
    された半導体記憶装置であって、 メモリアレイ外に設けられたシフトレジスタと、 一定のクロックパルスに同期してページプログラムデー
    タを連続入力し、前記シフトレジスタにシフト転送する
    手段と、 前記シフトレジスタに記憶されたページプログラムデー
    タを前記データラッチ回路に転送し、当該データラッチ
    回路にラッチされたデータに従ってページプログラムを
    行うページデータプログラム手段と、 前記シフトレジスタに記憶されたページプログラムデー
    タの前記データラッチ回路への転送と当該シフトレジス
    タに対するページプログラムデータのシフト転送とを並
    行して行わせる手段とを備えた半導体記憶装置。
30. 【請求項３０】 前記セクタ単位は、ワード線単位であ
    る請求項２９記載の半導体記憶装置。
31. 【請求項３１】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、複数のメモリトランジスタ
    が直列接続されたＮＡＮＤ型構造をなす請求項２８記載
    の半導体記憶装置。
32. 【請求項３２】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、ＮＯＲ型構造をなし、かつ
    主ビット線が作動的接続手段を介して複数の副ビット線
    に階層化されている請求項２８記載の半導体記憶装置。
33. 【請求項３３】 セクタ単位のページプログラムデータ
    を各ビット線毎に設けられたデータラッチ回路に転送
    し、前記ページプログラムデータに従って選択されたセ
    クタの選択メモリトランジスタ一括にデータプログラム
    を行うことにより、ページ単位で電気的にデータのプロ
    グラムが行われるメモリトランジスタがマトリクス配置
    された半導体記憶装置であって、 メモリアレイ外に設けられた第１シフトレジスタおよび
    第２シフトレジスタと、 一定のクロックパルスに同期して複数ページ領域のペー
    ジプログラムデータを交互に第１ページプログラムデー
    タおよび第２ページプログラムデータに分割して連続入
    力し、それぞれ前記第１シフトレジスタおよび第２シフ
    トレジスにシフト転送する手段と、 前記第１シフトレジスタに記憶された第１ページプログ
    ラムデータを前記データラッチ回路に転送し、当該デー
    タラッチ回路にラッチされたデータに従ってページプロ
    グラムを行う第１のページデータプログラム手段と、 前記第２シフトレジスタに記憶された第２ページプログ
    ラムデータを前記データラッチ回路に転送し、当該デー
    タラッチ回路にラッチされたデータに従ってページプロ
    グラムを行う第２のページデータプログラム手段と、 前記第１シフトレジスタに対する第１ページプログラム
    データのシフト転送と前記第２ページプログラムデータ
    のデータプログラムを同時に行う動作と、前記第２シフ
    トレジスタに対する第２ページプログラムデータのシフ
    ト転送と前記第１ページプログラムデータのデータプロ
    グラムを同時に行う動作とを交互に繰り返し行わせる手
    段とを備えた半導体記憶装置。
34. 【請求項３４】 前記セクタ単位は、ワード線単位であ
    る請求項３３記載の半導体記憶装置。
35. 【請求項３５】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、複数のメモリトランジスタ
    が直列接続されたＮＡＮＤ型構造をなす請求項３３記載
    の半導体記憶装置。
36. 【請求項３６】 前記メモリトランジスタがマトリクス
    配置されたメモリアレイは、ＮＯＲ型構造をなし、かつ
    主ビット線が作動的接続手段を介して複数の副ビット線
    に階層化されている請求項３３記載の半導体記憶装置。
37. 【請求項３７】 複数のメモリセルがマトリクス状に配
    列されたメモリアレイと、あらかじめ設定されたサイズ
    のページデータを格納するラッチ回路と、物理ページア
    ドレスを設定可能なアドレス設定回路と、外部装置から
    の書き込みコマンドに対応して、外部からのアドレス指
    定が上記アドレス設定回路に設定されたアドレスと一致
    する場合にアドレス指定された上記メモリアレイのペー
    ジ領域に、外部装置からの書き込みデータを上記ラッチ
    回路に一旦格納してからページ単位でデータ書き込みを
    行い、処理中およびデータ転送中であるか否かを示す信
    号を外部装置に送出するデータ制御回路と、入力端子お
    よび出力端子を有し、上記ラッチ回路へのデータの格納
    が終了すると当該出力端子からページデータ転送終了を
    示すステイタス情報を出力し、当該入力端子からページ
    データ転送終了を示すステイタス情報を入力した場合に
    は上記データ制御回路にラッチ回路へのデータ格納動作
    を行わせるステイタス情報制御回路とを有する複数の半
    導体チップを備え、 上記各半導体チップは、上記コマンド、アドレスおよび
    データ入力ラインに対して並列に接続され、かつ、ステ
    イタス情報制御回路の出力端子と次段の半導体チップの
    ステイタス情報制御回路の入力端子とがシリアル接続さ
    れ、最終段の半導体チップのステイタス情報制御回路の
    出力端子と初段の半導体チップのステイタス情報制御回
    路の入力端子とが接続されている半導体記憶装置。
38. 【請求項３８】 各半導体チップは、マスタ装置である
    かスレイブ装置であるかを設定可能なマスタ／スレイブ
    設定回路を備え、マスタ装置に設定された半導体チップ
    が初段の半導体チップとなるようにステイタス情報制御
    回路の入出力端子が接続されている請求項３７記載の半
    導体記憶装置。
39. 【請求項３９】 マスタ装置としての半導体チップのス
    テイタス情報制御回路から連続するパルス信号を出力す
    る手段を有し、少なくとも次段以降の半導体チップのス
    テイタス情報制御回路に２番目に入力したパルスからそ
    のパルスをカウントするとともに出力端子から出力する
    内部カウンタを有し、 上記アドレス設定回路は、外部装置からの指定される最
    大チップ数と上記内部カウンタのカウント値の差に基づ
    いて設定する請求項３８記載の半導体記憶装置。
40. 【請求項４０】 上記外部からのアドレスデータと書き
    込みデータの入力ラインは共有されている請求項３７記
    載の半導体記憶装置。
41. 【請求項４１】 複数のメモリセルがマトリクス状に配
    列されたメモリアレイと、あらかじめ設定されたサイズ
    のページデータを格納するラッチ回路と、物理ページア
    ドレスを設定可能なアドレス設定回路と、外部装置から
    の読み出しコマンドに対応して、外部からのアドレス指
    定が上記アドレス設定回路に設定されたアドレスと一致
    する場合にアドレス指定された上記メモリアレイのペー
    ジ領域から一旦上記ラッチ回路にページ単位で読み出し
    てからページ単位で上記外部装置に送出し、読み出し中
    であるか否かを示す信号を外部装置に送出するデータ制
    御回路と、入力端子および出力端子を有し、上記ラッチ
    回路へのデータの格納が終了すると当該出力端子からペ
    ージデータ転送中を示すステイタス情報を出力し、当該
    入力端子からページデータ転送開始を示すステイタス情
    報を入力した場合には上記データ制御回路にラッチ回路
    へのデータ格納動作を行わせるステイタス情報制御回路
    とを有する複数の半導体チップを備え、 上記各半導体チップは、上記コマンド、アドレスおよび
    データ出力ラインに対して並列に接続され、かつ、ステ
    イタス情報制御回路の出力端子と次段の半導体チップの
    ステイタス情報制御回路の入力端子とがシリアル接続さ
    れ、最終段の半導体チップのステイタス情報制御回路の
    出力端子と初段の半導体チップのステイタス情報制御回
    路の入力端子とが接続されている半導体記憶装置。
42. 【請求項４２】 各半導体チップは、マスタ装置である
    かスレイブ装置であるかを設定可能なマスタ／スレイブ
    設定回路を備え、マスタ装置に設定された半導体チップ
    が初段の半導体チップとなるようにステイタス情報制御
    回路の入出力端子が接続されている請求項４１記載の半
    導体記憶装置。
43. 【請求項４３】 マスタ装置としての半導体チップのス
    テイタス情報制御回路から連続するパルス信号を出力す
    る手段を有し、少なくとも次段以降の半導体チップのス
    テイタス情報制御回路は２番目に入力したパルスからそ
    のパルスをカウントするとともに出力端子から出力する
    内部カウンタを有し、 上記アドレス設定回路は、外部装置からの指定される最
    大チップ数と上記内部カウンタのカウント値の差に基づ
    いて設定する請求項４１記載の半導体記憶装置。
44. 【請求項４４】 上記外部からのアドレスデータと読み
    出しデータの出力ラインは共有されている請求項４１記
    載の半導体記憶装置。
45. 【請求項４５】 複数のメモリセルがマトリクス状に配
    列されたメモリアレイと、あらかじめ設定されたサイズ
    のページデータを格納するラッチ回路と、物理ページア
    ドレスを設定可能なアドレス設定回路と、外部装置から
    の書き込みコマンドに対応して、外部からのアドレス指
    定が上記アドレス設定回路に設定されたアドレスと一致
    する場合にアドレス指定された上記メモリアレイのペー
    ジ領域に、外部装置からの書き込みデータを上記ラッチ
    回路に一旦格納してからページ単位でデータ書き込みを
    行い、外部装置からの読み出しコマンドに対応して外部
    からのアドレス指定が上記アドレス設定回路に設定され
    たアドレスと一致する場合にアドレス指定された上記メ
    モリアレイのページ領域から一旦上記ラッチ回路にペー
    ジ単位で読み出してからページ単位で上記外部装置に送
    出し、書き込み中または読み出し中であるか否かを示す
    信号を外部装置に送出するするデータ制御回路と、入力
    端子および出力端子を有し、書き込み時には上記ラッチ
    回路へのデータの格納が終了すると当該出力端子からペ
    ージデータ転送終了を示すステイタス情報を出力し、当
    該入力端子からページデータ転送終了を示すステイタス
    情報を入力した場合には上記データ制御回路にラッチ回
    路へのデータ格納動作を行わせ、読み出し時には上記ラ
    ッチ回路へのデータの格納が終了すると当該出力端子か
    らページデータ転送中を示すステイタス情報を出力し、
    当該入力端子からページデータ転送開始を示すステイタ
    ス情報を入力した場合には上記データ制御回路にラッチ
    回路へのデータ格納動作を行わせ、前チップがデータ転
    送終了後にページデータ転送を開始させるステイタス情
    報制御回路とを有する複数の半導体チップを備え、 上記各半導体チップは、上記コマンド、アドレスおよび
    データ入力ラインに対して並列に接続され、かつ、ステ
    イタス情報制御回路の出力端子と次段の半導体チップの
    ステイタス情報制御回路の入力端子とがシリアル接続さ
    れ、最終段の半導体チップのステイタス情報制御回路の
    出力端子と初段の半導体チップのステイタス情報制御回
    路の入力端子とが接続されている半導体記憶装置。
46. 【請求項４６】 各半導体チップは、マスタ装置である
    かスレイブ装置であるかを設定可能なマスタ／スレイブ
    設定回路を備え、マスタ装置に設定された半導体チップ
    が初段の半導体チップとなるようにステイタス情報制御
    回路の入出力端子が接続されている請求項４５記載の半
    導体記憶装置。
47. 【請求項４７】 マスタ装置としての半導体チップのス
    テイタス情報制御回路から連続するパルス信号を出力す
    る手段を有し、少なくとも次段以降の半導体チップのス
    テイタス情報制御回路は２番目に入力したパルスからそ
    のパルスをカウントするとともに出力端子から出力する
    内部カウンタを有し、 上記アドレス設定回路は、外部装置からの指定される最
    大チップ数と上記内部カウンタのカウント値の差に基づ
    いて設定する請求項４６記載の半導体記憶装置。
48. 【請求項４８】 上記外部からのアドレスデータと書き
    込みデータの入力ラインおよび読み出しデータの出力ラ
    インは共有されている請求項４５記載の半導体記憶装
    置。