JPH07302176A - 半導体ディスク装置 - Google Patents
半導体ディスク装置Info
- Publication number
- JPH07302176A JPH07302176A JP9512694A JP9512694A JPH07302176A JP H07302176 A JPH07302176 A JP H07302176A JP 9512694 A JP9512694 A JP 9512694A JP 9512694 A JP9512694 A JP 9512694A JP H07302176 A JPH07302176 A JP H07302176A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- block
- page
- flash
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】フラッシュＥＥＰＲＯＭに対するライトアクセ
ス速度の向上を図る。 【構成】ＮＡＮＤバスインタフェース１９は、フラッシ
ュＥＥＰＲＯＭ１１−１〜１１−１６それぞれからの１
６本のレディー／ビジー信号を独立して受信し、フラッ
シュＥＥＰＲＯＭ毎に動作状態を管理する。このため、
全てのフラッシュＥＥＰＲＯＭ１１−１〜１１−１６の
動作完了を待つことなく、ライトアクセス対象のフラッ
シュＥＥＰＲＯＭがレディー状態になりさえすれば、そ
のライトアクセス対象のフラッシュＥＥＰＲＯＭに対す
るライトアクセスを開始する事ができる。また、各フラ
ッシュＥＥＰＲＯＭはライト動作を自動実行可能なコマ
ンド制御タイプのものであるので、あるフラッシュＥＥ
ＰＲＯＭのデータ書き込み動作期間中に別のフラッシュ
ＥＥＰＲＯＭに対するライトアクセスを行うことが可能
になり、複数のフラッシュＥＥＰＲＯＭを並行して動作
させる事ができる。
ス速度の向上を図る。 【構成】ＮＡＮＤバスインタフェース１９は、フラッシ
ュＥＥＰＲＯＭ１１−１〜１１−１６それぞれからの１
６本のレディー／ビジー信号を独立して受信し、フラッ
シュＥＥＰＲＯＭ毎に動作状態を管理する。このため、
全てのフラッシュＥＥＰＲＯＭ１１−１〜１１−１６の
動作完了を待つことなく、ライトアクセス対象のフラッ
シュＥＥＰＲＯＭがレディー状態になりさえすれば、そ
のライトアクセス対象のフラッシュＥＥＰＲＯＭに対す
るライトアクセスを開始する事ができる。また、各フラ
ッシュＥＥＰＲＯＭはライト動作を自動実行可能なコマ
ンド制御タイプのものであるので、あるフラッシュＥＥ
ＰＲＯＭのデータ書き込み動作期間中に別のフラッシュ
ＥＥＰＲＯＭに対するライトアクセスを行うことが可能
になり、複数のフラッシュＥＥＰＲＯＭを並行して動作
させる事ができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体ディスク装置に
関し、特にページライト動作を自動実行する機能を持つ
複数のフラッシュＥＥＰＲＯＭを内蔵し、ホスト装置か
らのディスクアクセス要求に応じてそれらフラッシュＥ
ＥＰＲＯＭをアクセスする半導体ディスク装置に関す
る。
関し、特にページライト動作を自動実行する機能を持つ
複数のフラッシュＥＥＰＲＯＭを内蔵し、ホスト装置か
らのディスクアクセス要求に応じてそれらフラッシュＥ
ＥＰＲＯＭをアクセスする半導体ディスク装置に関す
る。
【０００２】
【従来の技術】従来のワークステーションやパーソナル
コンピュータ等の情報処理装置の多くは、２次記憶装置
として磁気ディスク装置を用いていた。磁気ディスク装
置は、記録の信頼性が高い、ビット単価が安いなどの利
点がある反面、装置のサイズが大きい、物理的な衝撃に
弱いなどの欠点を持つ。
コンピュータ等の情報処理装置の多くは、２次記憶装置
として磁気ディスク装置を用いていた。磁気ディスク装
置は、記録の信頼性が高い、ビット単価が安いなどの利
点がある反面、装置のサイズが大きい、物理的な衝撃に
弱いなどの欠点を持つ。
【０００３】そこで、近年、装置のサイズが小さく物理
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発性の半導体メモリであるフラッシュＥＥＰＲ
ＯＭを、従来の磁気ディスク装置などと同様にパーソナ
ルコンピュータなどの２次記憶装置として用いるもので
ある。この半導体ディスク装置には、磁気ディスク装置
の磁気ヘッドや回転ディスクのような機械的な可動部分
を含まないため、物理的な衝撃による誤動作や故障が発
生しにくい。また、装置としてのサイズも小さくなる等
の利点がある。
的な衝撃にも強い半導体ディスク装置に注目が集まって
いる。半導体ディスク装置とは、電気的に一括消去が可
能な不揮発性の半導体メモリであるフラッシュＥＥＰＲ
ＯＭを、従来の磁気ディスク装置などと同様にパーソナ
ルコンピュータなどの２次記憶装置として用いるもので
ある。この半導体ディスク装置には、磁気ディスク装置
の磁気ヘッドや回転ディスクのような機械的な可動部分
を含まないため、物理的な衝撃による誤動作や故障が発
生しにくい。また、装置としてのサイズも小さくなる等
の利点がある。
【０００４】ところで、最近では、全ての動作モードが
外部からのコマンドによって指定可能ないわゆるコマン
ド制御タイプのフラッシュＥＥＰＲＯＭが種々開発され
ている。
外部からのコマンドによって指定可能ないわゆるコマン
ド制御タイプのフラッシュＥＥＰＲＯＭが種々開発され
ている。
【０００５】この種のフラッシュＥＥＰＲＯＭは、１ペ
ージ分のデータを保持するデータレジスタを備えてお
り、データレジスタからメモリセルアレイへのデータ書
込み動作や、メモリセルアレイからデータレジスタへの
データ読み出し動作を外部からの制御なしで自動実行す
る事ができる。外部システムは、フラッシュＥＥＰＲＯ
Ｍのデータ書込み／読み出し動作が終了したかどうか
を、フラッシュＥＥＰＲＯＭからのレディー／ビジー信
号によって判断する事ができる。
ージ分のデータを保持するデータレジスタを備えてお
り、データレジスタからメモリセルアレイへのデータ書
込み動作や、メモリセルアレイからデータレジスタへの
データ読み出し動作を外部からの制御なしで自動実行す
る事ができる。外部システムは、フラッシュＥＥＰＲＯ
Ｍのデータ書込み／読み出し動作が終了したかどうか
を、フラッシュＥＥＰＲＯＭからのレディー／ビジー信
号によって判断する事ができる。
【０００６】このようなコマンド制御タイプの複数のフ
ラッシュＥＥＰＲＯＭを半導体ディスク装置に内蔵して
使用した場合には、その半導体ディスク装置内のコント
ローラは、コマンドを発行してフラッシュＥＥＰＲＯＭ
の動作モードを一旦指定しさえすればその後はそのフラ
ッシュＥＥＰＲＯＭの制御から解放される。このため、
例えば、あるフラッシュＥＥＰＲＯＭの書込み動作中
に、待機中の別のフラッシュＥＥＰＲＯＭに対するライ
トアクセスを行う事が可能である。
ラッシュＥＥＰＲＯＭを半導体ディスク装置に内蔵して
使用した場合には、その半導体ディスク装置内のコント
ローラは、コマンドを発行してフラッシュＥＥＰＲＯＭ
の動作モードを一旦指定しさえすればその後はそのフラ
ッシュＥＥＰＲＯＭの制御から解放される。このため、
例えば、あるフラッシュＥＥＰＲＯＭの書込み動作中
に、待機中の別のフラッシュＥＥＰＲＯＭに対するライ
トアクセスを行う事が可能である。
【０００７】しかしながら、従来の半導体ディスク装置
では、複数のフラッシュＥＥＰＲＯＭそれぞれからのレ
ディー／ビジー信号のＡＮＤ出力を１本の信号線として
コントローラに入力する構成が採用されており、フラッ
シュＥＥＰＲＯＭ毎に独立してその動作状態（レディ−
／ビジ−）を検出する事ができなかった。
では、複数のフラッシュＥＥＰＲＯＭそれぞれからのレ
ディー／ビジー信号のＡＮＤ出力を１本の信号線として
コントローラに入力する構成が採用されており、フラッ
シュＥＥＰＲＯＭ毎に独立してその動作状態（レディ−
／ビジ−）を検出する事ができなかった。
【０００８】このため、フラッシュＥＥＰＲＯＭのコマ
ンド制御機能を有効利用する事ができず、あるフラッシ
ュＥＥＰＲＯＭの書込み動作中に、待機中の別のフラッ
シュＥＥＰＲＯＭに対するライトアクセスを行うといっ
た並列処理は行われていなかった。
ンド制御機能を有効利用する事ができず、あるフラッシ
ュＥＥＰＲＯＭの書込み動作中に、待機中の別のフラッ
シュＥＥＰＲＯＭに対するライトアクセスを行うといっ
た並列処理は行われていなかった。
【０００９】
【発明が解決しようとする課題】従来の半導体ディスク
装置では、コマンド制御タイプのフラッシュＥＥＰＲＯ
Ｍに対応した構成が採用されておらず、たとえコマンド
制御タイプのフラッシュＥＥＰＲＯＭを利用したとして
も、フラッシュＥＥＰＲＯＭ毎に独立してその動作状態
（レディ−／ビジ−）を検出する事はできない。このた
め、複数のフラッシュＥＥＰＲＯＭに書込み動作を同時
実行させる事ができず、動作性能の向上を実現する事は
できなかった。
装置では、コマンド制御タイプのフラッシュＥＥＰＲＯ
Ｍに対応した構成が採用されておらず、たとえコマンド
制御タイプのフラッシュＥＥＰＲＯＭを利用したとして
も、フラッシュＥＥＰＲＯＭ毎に独立してその動作状態
（レディ−／ビジ−）を検出する事はできない。このた
め、複数のフラッシュＥＥＰＲＯＭに書込み動作を同時
実行させる事ができず、動作性能の向上を実現する事は
できなかった。
【００１０】この発明はこのような点に鑑みてなされた
もので、フラッシュＥＥＰＲＯＭ毎に独立してその動作
状態（レディ−／ビジ−）を検出できるようにして、複
数のフラッシュＥＥＰＲＯＭに書込み動作を同時実行さ
せることが可能な半導体ディスク装置を提供することを
目的とする。
もので、フラッシュＥＥＰＲＯＭ毎に独立してその動作
状態（レディ−／ビジ−）を検出できるようにして、複
数のフラッシュＥＥＰＲＯＭに書込み動作を同時実行さ
せることが可能な半導体ディスク装置を提供することを
目的とする。
【００１１】
【課題を解決するための手段および作用】この発明は、
外部からのライトコマンドに応じてデータ書込み動作を
自動実行し、そのデータ書込み動作期間中にはビジース
テートのレディー／ビジー信号を発生する複数のフラッ
シュＥＥＰＲＯＭを内蔵し、ホスト装置からのディスク
アクセス要求に応じてそれら複数のフラッシュＥＥＰＲ
ＯＭをアクセスする半導体ディスク装置において、前記
ホスト装置から転送されるライトデータを格納するデー
タバッファと、前記複数のフラッシュＥＥＰＲＯＭから
出力される複数のレディー／ビジー信号をそれぞれ受信
する複数の入力ポートを有し、それらレディー／ビジー
信号に応じて前記複数のフラッシュＥＥＰＲＯＭそれぞ
れのレディー／ビジー状態を示す複数のステータスデー
タを保持するレディー／ビジー管理手段と、前記ホスト
装置からのライトアクセス要求に応じて、前記複数のフ
ラッシュＥＥＰＲＯＭをライトアクセスするライトアク
セス手段とを具備し、このライトアクセス手段は、前記
ディスクアクセス要求によって指定されたライトアクセ
ス対象のフラッシュＥＥＰＲＯＭに対応するステータス
データを参照して、前記ライトアクセス対象フラッシュ
ＥＥＰＲＯＭがレディー状態か否かを決定する手段と、
前記ライトアクセス対象フラッシュＥＥＰＲＯＭがレデ
ィー状態であることが決定された際、前記ライトアクセ
ス対象フラッシュＥＥＰＲＯＭにライトコマンドを発行
してデータ書込み動作を実行させる手段とを具備するこ
とを特徴とする。
外部からのライトコマンドに応じてデータ書込み動作を
自動実行し、そのデータ書込み動作期間中にはビジース
テートのレディー／ビジー信号を発生する複数のフラッ
シュＥＥＰＲＯＭを内蔵し、ホスト装置からのディスク
アクセス要求に応じてそれら複数のフラッシュＥＥＰＲ
ＯＭをアクセスする半導体ディスク装置において、前記
ホスト装置から転送されるライトデータを格納するデー
タバッファと、前記複数のフラッシュＥＥＰＲＯＭから
出力される複数のレディー／ビジー信号をそれぞれ受信
する複数の入力ポートを有し、それらレディー／ビジー
信号に応じて前記複数のフラッシュＥＥＰＲＯＭそれぞ
れのレディー／ビジー状態を示す複数のステータスデー
タを保持するレディー／ビジー管理手段と、前記ホスト
装置からのライトアクセス要求に応じて、前記複数のフ
ラッシュＥＥＰＲＯＭをライトアクセスするライトアク
セス手段とを具備し、このライトアクセス手段は、前記
ディスクアクセス要求によって指定されたライトアクセ
ス対象のフラッシュＥＥＰＲＯＭに対応するステータス
データを参照して、前記ライトアクセス対象フラッシュ
ＥＥＰＲＯＭがレディー状態か否かを決定する手段と、
前記ライトアクセス対象フラッシュＥＥＰＲＯＭがレデ
ィー状態であることが決定された際、前記ライトアクセ
ス対象フラッシュＥＥＰＲＯＭにライトコマンドを発行
してデータ書込み動作を実行させる手段とを具備するこ
とを特徴とする。
【００１２】この半導体ディスク装置においては、複数
のレディー／ビジー信号が独立して受信される事によ
り、フラッシュＥＥＰＲＯＭ毎に動作状態を管理するこ
とができる。このため、全てのフラッシュＥＥＰＲＯＭ
の動作完了を待つことなく、ライトアクセス対象のフラ
ッシュＥＥＰＲＯＭがレディー状態になりさえすれば、
ライトアクセスを開始する事ができる。また、この半導
体ディスク装置で使用されているフラッシュＥＥＰＲＯ
Ｍは、ライト動作を自動実行可能なコマンド制御タイプ
のものである。このため、ライトアクセス手段は、ある
フラッシュＥＥＰＲＯＭにライトコマンドを発行しさえ
すれば、その後はそのライト制御動作から解放される。
したがって、あるフラッシュＥＥＰＲＯＭのデータ書き
込み動作期間中に別のフラッシュＥＥＰＲＯＭに対する
ライトアクセスを行うことが可能になり、複数のフラッ
シュＥＥＰＲＯＭを並行して動作させる事ができる。よ
って、データ書込み速度の向上を図る事ができる。
のレディー／ビジー信号が独立して受信される事によ
り、フラッシュＥＥＰＲＯＭ毎に動作状態を管理するこ
とができる。このため、全てのフラッシュＥＥＰＲＯＭ
の動作完了を待つことなく、ライトアクセス対象のフラ
ッシュＥＥＰＲＯＭがレディー状態になりさえすれば、
ライトアクセスを開始する事ができる。また、この半導
体ディスク装置で使用されているフラッシュＥＥＰＲＯ
Ｍは、ライト動作を自動実行可能なコマンド制御タイプ
のものである。このため、ライトアクセス手段は、ある
フラッシュＥＥＰＲＯＭにライトコマンドを発行しさえ
すれば、その後はそのライト制御動作から解放される。
したがって、あるフラッシュＥＥＰＲＯＭのデータ書き
込み動作期間中に別のフラッシュＥＥＰＲＯＭに対する
ライトアクセスを行うことが可能になり、複数のフラッ
シュＥＥＰＲＯＭを並行して動作させる事ができる。よ
って、データ書込み速度の向上を図る事ができる。
【００１３】また、複数のフラッシュＥＥＰＲＯＭに対
しては連続するセクタ番号をそれらチップに横断して割
り当てることが好ましい。これにより、ホスト装置から
連続セクタに跨がるライトデータの書込みが要求された
場合に、そのライトデータの書込みを複数のフラッシュ
ＥＥＰＲＯＭに分散させて実行させることが可能とな
り、書込み動作をより効率的に行う事が可能になる。
しては連続するセクタ番号をそれらチップに横断して割
り当てることが好ましい。これにより、ホスト装置から
連続セクタに跨がるライトデータの書込みが要求された
場合に、そのライトデータの書込みを複数のフラッシュ
ＥＥＰＲＯＭに分散させて実行させることが可能とな
り、書込み動作をより効率的に行う事が可能になる。
【００１４】また、この発明は、複数のページからそれ
ぞれ構成される複数の消去ブロックを有するメモリセル
アレイと、外部から転送される１ページ分のデータを保
持するデータレジスタとをそれぞれ有し、外部からのラ
イトコマンドに応じて、データレジスタに転送されたデ
ータをメモリセルアレイに書き込むページライト動作を
自動実行し、そのページライト動作期間中にはビジース
テートのレディー／ビジー信号を発生する複数のフラッ
シュＥＥＰＲＯＭを内蔵し、ホスト装置からのディスク
アクセス要求に応じてそれら複数のフラッシュＥＥＰＲ
ＯＭをアクセスする半導体ディスク装置において、前記
ホスト装置から転送されるライトデータを格納するデー
タバッファと、前記複数のフラッシュＥＥＰＲＯＭから
出力される複数のレディー／ビジー信号をそれぞれ受信
する複数の入力ポートを有し、それらレディー／ビジー
信号に応じて前記複数のフラッシュＥＥＰＲＯＭそれぞ
れのレディー／ビジー状態を示す複数のステータスデー
タを保持するレディー／ビジー管理手段と、前記ホスト
装置からのライトアクセス要求に応じて、前記複数のフ
ラッシュＥＥＰＲＯＭをライトアクセスするライトアク
セス手段とを具備し、このライトアクセス手段は、前記
ライト要求によって指定されたライトアクセス対象の複
数のフラッシュＥＥＰＲＭにそれぞれ対応する複数ブロ
ック分のブロックライトデータを生成する手段と、前記
ライトアクセス対象の複数のフラッシュＥＥＰＲＭに対
して順番に対応するブロックライトデータの１ページ分
のデータ転送およびライトコマンドの発行を実行し、そ
れらライトアクセス対象の複数のフラッシュＥＥＰＲＭ
それぞれにページライト動作を実行させる手段と、前記
複数のライトアクセス対象フラッシュＥＥＰＲＯＭにそ
れぞれ対応するステータスデータを参照して、ライトア
クセス対象フラッシュＥＥＰＲＯＭ毎にページライト動
作の終了の有無を検出する手段と、この検出手段の検出
結果に基づいて、次ページのページライト動作を実行さ
せるためのデータ転送およびライトコマンドの発行を、
ページライト動作が終了したフラッシュＥＥＰＲＯＭか
ら順次実行する手段とを具備することを特徴とする。
ぞれ構成される複数の消去ブロックを有するメモリセル
アレイと、外部から転送される１ページ分のデータを保
持するデータレジスタとをそれぞれ有し、外部からのラ
イトコマンドに応じて、データレジスタに転送されたデ
ータをメモリセルアレイに書き込むページライト動作を
自動実行し、そのページライト動作期間中にはビジース
テートのレディー／ビジー信号を発生する複数のフラッ
シュＥＥＰＲＯＭを内蔵し、ホスト装置からのディスク
アクセス要求に応じてそれら複数のフラッシュＥＥＰＲ
ＯＭをアクセスする半導体ディスク装置において、前記
ホスト装置から転送されるライトデータを格納するデー
タバッファと、前記複数のフラッシュＥＥＰＲＯＭから
出力される複数のレディー／ビジー信号をそれぞれ受信
する複数の入力ポートを有し、それらレディー／ビジー
信号に応じて前記複数のフラッシュＥＥＰＲＯＭそれぞ
れのレディー／ビジー状態を示す複数のステータスデー
タを保持するレディー／ビジー管理手段と、前記ホスト
装置からのライトアクセス要求に応じて、前記複数のフ
ラッシュＥＥＰＲＯＭをライトアクセスするライトアク
セス手段とを具備し、このライトアクセス手段は、前記
ライト要求によって指定されたライトアクセス対象の複
数のフラッシュＥＥＰＲＭにそれぞれ対応する複数ブロ
ック分のブロックライトデータを生成する手段と、前記
ライトアクセス対象の複数のフラッシュＥＥＰＲＭに対
して順番に対応するブロックライトデータの１ページ分
のデータ転送およびライトコマンドの発行を実行し、そ
れらライトアクセス対象の複数のフラッシュＥＥＰＲＭ
それぞれにページライト動作を実行させる手段と、前記
複数のライトアクセス対象フラッシュＥＥＰＲＯＭにそ
れぞれ対応するステータスデータを参照して、ライトア
クセス対象フラッシュＥＥＰＲＯＭ毎にページライト動
作の終了の有無を検出する手段と、この検出手段の検出
結果に基づいて、次ページのページライト動作を実行さ
せるためのデータ転送およびライトコマンドの発行を、
ページライト動作が終了したフラッシュＥＥＰＲＯＭか
ら順次実行する手段とを具備することを特徴とする。
【００１５】この半導体ディスク装置においては、ライ
トアクセス対象の複数のフラッシュＥＥＰＲＯＭにそれ
ぞれ対応する複数のライトデータブロックが生成され、
ページライト動作が終了したチップから順に次のページ
ライト動作が実行される。このため、半導体ディスク装
置に含まれるフラッシュＥＥＰＲＯＭの性能そのものの
差やページライトベリファイによって再試行されるペー
ジライト動作の回数の差などによって、チップ間でペー
ジライトに要する時間に違いが生じる場合においても、
内蔵チップの書込み性能を最大限引き出す事ができる。
トアクセス対象の複数のフラッシュＥＥＰＲＯＭにそれ
ぞれ対応する複数のライトデータブロックが生成され、
ページライト動作が終了したチップから順に次のページ
ライト動作が実行される。このため、半導体ディスク装
置に含まれるフラッシュＥＥＰＲＯＭの性能そのものの
差やページライトベリファイによって再試行されるペー
ジライト動作の回数の差などによって、チップ間でペー
ジライトに要する時間に違いが生じる場合においても、
内蔵チップの書込み性能を最大限引き出す事ができる。
【００１６】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１７】図１には、この発明の一実施例に係わる半
導体ディスク装置の構成が示されている。この半導体デ
ィスク装置１０は、ハードディスク装置の代替としてパ
ーソナルコンピュータなどのホストシステムに接続され
て使用されるものであり、ホストシステム（ファイルシ
ステム、磁気ディスク装置用のドライバ）からのディス
クアクセス要求をフラッシュＥＥＰＲＯＭに対するアク
セス要求にエミュレートして、半導体ディスク装置１０
内蔵のフラッシュＥＥＰＲＯＭをアクセスする。この半
導体ディスク装置１０には、最大１６個のフラッシュＥ
ＥＰＲＯＭチップを搭載することが可能である。これら
フラッシュＥＥＰＲＯＭは、それぞれＩＣソケットを介
して半導体ディスク装置１０の回路基盤に着脱自在に実
装される。図１においては、１６個のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６が搭載されてい
る状態が示されている。半導体ディスク装置１０には、
さらに、コントローラ１２、およびＲＡＭ１３が設けら
れている。
導体ディスク装置の構成が示されている。この半導体デ
ィスク装置１０は、ハードディスク装置の代替としてパ
ーソナルコンピュータなどのホストシステムに接続され
て使用されるものであり、ホストシステム（ファイルシ
ステム、磁気ディスク装置用のドライバ）からのディス
クアクセス要求をフラッシュＥＥＰＲＯＭに対するアク
セス要求にエミュレートして、半導体ディスク装置１０
内蔵のフラッシュＥＥＰＲＯＭをアクセスする。この半
導体ディスク装置１０には、最大１６個のフラッシュＥ
ＥＰＲＯＭチップを搭載することが可能である。これら
フラッシュＥＥＰＲＯＭは、それぞれＩＣソケットを介
して半導体ディスク装置１０の回路基盤に着脱自在に実
装される。図１においては、１６個のＮＡＮＤ型フラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６が搭載されてい
る状態が示されている。半導体ディスク装置１０には、
さらに、コントローラ１２、およびＲＡＭ１３が設けら
れている。
【００１８】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６は、この半導体ディスク装置１０の記録媒体として
使用されるものであり、ハードディスク装置の磁気記録
媒体に相当する。これらフラッシュＥＥＰＲＯＭ１１−
１〜１１−１６はＮＡＮＤメモリバス１４を介してコン
トローラ１２に接続されている。ＮＡＮＤメモリバス１
４には、８ビット幅のデータバス、および各フラッシュ
ＥＥＰＲＯＭの制御信号端子に接続される各種制御信号
線が定義されている。Ｉ／Ｏデータバスおよび各種制御
信号線は、それぞれフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６のデータ入出力端子Ｉ／Ｏ、および制御信号
入力端子ＣＯＮＴ（コマンドラッチイネーブル端子ＣＬ
Ｅ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネ
ーブル端子ＷＥ、リードイネーブル端子ＲＥなどを含
む）に共通接続されている。
１６は、この半導体ディスク装置１０の記録媒体として
使用されるものであり、ハードディスク装置の磁気記録
媒体に相当する。これらフラッシュＥＥＰＲＯＭ１１−
１〜１１−１６はＮＡＮＤメモリバス１４を介してコン
トローラ１２に接続されている。ＮＡＮＤメモリバス１
４には、８ビット幅のデータバス、および各フラッシュ
ＥＥＰＲＯＭの制御信号端子に接続される各種制御信号
線が定義されている。Ｉ／Ｏデータバスおよび各種制御
信号線は、それぞれフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６のデータ入出力端子Ｉ／Ｏ、および制御信号
入力端子ＣＯＮＴ（コマンドラッチイネーブル端子ＣＬ
Ｅ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネ
ーブル端子ＷＥ、リードイネーブル端子ＲＥなどを含
む）に共通接続されている。
【００１９】さらに、フラッシュＥＥＰＲＯＭ１１−１
〜１１−６とコントローラ１２の間には、チップセレク
ト信号（ＣＳ１〜ＣＳ８）線、およびＲｅａｄｙ／Ｂｕ
ｓｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）がそれぞれチップ
毎に独立して配設されている。
〜１１−６とコントローラ１２の間には、チップセレク
ト信号（ＣＳ１〜ＣＳ８）線、およびＲｅａｄｙ／Ｂｕ
ｓｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）がそれぞれチップ
毎に独立して配設されている。
【００２０】これらフラッシュＥＥＰＲＯＭ１１−１〜
１１−６はそれぞれ１６ＭビットのＮＡＮＤ型ＥＥＰＲ
ＯＭであり、図２に示されているように、メモリセルア
レイ１１１とデータレジスタ１１２を備えている。メモ
リセルアレイ１１１は、８Ｋ行×２６４列×８ビットの
ビット構成を有し、５１２個のブロックを有している。
データ消去はこのブロック単位で実行することができ
る。各ブロックは１６ページ（行）から構成されてお
り、各ページは、２５６バイトのデータ記憶領域と８バ
イトの冗長領域を備えている。データの書込みと読み出
しは、２５６＋８バイトのデータレジスタ１１２を介し
てページ単位で実行される。この半導体ディスク装置に
おいては、各ページの冗長領域はＥＣＣや書換回数デー
タの格納に利用される。
１１−６はそれぞれ１６ＭビットのＮＡＮＤ型ＥＥＰＲ
ＯＭであり、図２に示されているように、メモリセルア
レイ１１１とデータレジスタ１１２を備えている。メモ
リセルアレイ１１１は、８Ｋ行×２６４列×８ビットの
ビット構成を有し、５１２個のブロックを有している。
データ消去はこのブロック単位で実行することができ
る。各ブロックは１６ページ（行）から構成されてお
り、各ページは、２５６バイトのデータ記憶領域と８バ
イトの冗長領域を備えている。データの書込みと読み出
しは、２５６＋８バイトのデータレジスタ１１２を介し
てページ単位で実行される。この半導体ディスク装置に
おいては、各ページの冗長領域はＥＣＣや書換回数デー
タの格納に利用される。
【００２１】フラッシュＥＥＰＲＯＭ１１−１〜１１−
６はそれぞれライトモード、リードモード、消去モード
などの動作モードを有しており、これら動作モードはコ
ントローラ１２からのコマンドによって指定される。
６はそれぞれライトモード、リードモード、消去モード
などの動作モードを有しており、これら動作モードはコ
ントローラ１２からのコマンドによって指定される。
【００２２】リードモードにおいては、メモリセルアレ
イ１１１からデータレジスタ１１２へのページ単位のデ
ータ転送（ページリード）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページリード動作中であることがコントローラ１
２に通知される。データレジスタ１１２に転送された１
ページ分のデータは、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７か
ら８ビット単位でシリアルに読み出される。１ページ分
のデータのシリアルリードが終了すると、次のページの
ページリードが自動的に実行される。
イ１１１からデータレジスタ１１２へのページ単位のデ
ータ転送（ページリード）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページリード動作中であることがコントローラ１
２に通知される。データレジスタ１１２に転送された１
ページ分のデータは、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７か
ら８ビット単位でシリアルに読み出される。１ページ分
のデータのシリアルリードが終了すると、次のページの
ページリードが自動的に実行される。
【００２３】ライトモードにおいては、データレジスタ
１１２からメモリセルアレイ１１１へのページ単位のデ
ータ転送（ページライト）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページライト動作中であることがコントローラ１
２に通知される。
１１２からメモリセルアレイ１１１へのページ単位のデ
ータ転送（ページライト）がフラッシュＥＥＰＲＯＭ内
部で自動実行される。このデータ転送期間中はＲｅａｄ
ｙ／Ｂｕｓｙ信号線はＢｕｓｙ状態に設定され、これに
よってページライト動作中であることがコントローラ１
２に通知される。
【００２４】消去モードにおいては、コントローラから
のコマンドによって指定された任意のブロックの記憶内
容が一括消去される。
のコマンドによって指定された任意のブロックの記憶内
容が一括消去される。
【００２５】半導体ディスク装置１０においては、これ
らフラッシュＥＥＰＲＯＭ１１−１〜１１−６の制御の
ための処理の殆どはファームウェアによって制御され
る。ハードウェアによって実行されるのは、フラッシュ
ＥＥＰＲＯＭへのデータ書込みの際のＥＣＣ生成と、フ
ラッシュＥＥＰＲＯＭからのデータ読み出しの際のＥＣ
Ｃチェックである。
らフラッシュＥＥＰＲＯＭ１１−１〜１１−６の制御の
ための処理の殆どはファームウェアによって制御され
る。ハードウェアによって実行されるのは、フラッシュ
ＥＥＰＲＯＭへのデータ書込みの際のＥＣＣ生成と、フ
ラッシュＥＥＰＲＯＭからのデータ読み出しの際のＥＣ
Ｃチェックである。
【００２６】次に、半導体ディスク装置１０のディスク
コントローラ１２の構成を説明する。
コントローラ１２の構成を説明する。
【００２７】ディスクコントローラ１２は１個のＬＳＩ
によって実現されており、そのＬＳＩチップには、図１
に示されているように、マイクロプロセッサ（ＭＰＵ）
１４、プロセッサバスインタフェース１５、ＲＯＭ１
６、外部バスインタフェース１７、バッファメモリコン
トローラ１８、およびＮＡＮＤバスインタフェース１９
が集積形成されている。
によって実現されており、そのＬＳＩチップには、図１
に示されているように、マイクロプロセッサ（ＭＰＵ）
１４、プロセッサバスインタフェース１５、ＲＯＭ１
６、外部バスインタフェース１７、バッファメモリコン
トローラ１８、およびＮＡＮＤバスインタフェース１９
が集積形成されている。
【００２８】マイクロプロセッサ１４は、ＲＯＭ１６に
格納されたファームウェアを実行してこの半導体ディス
ク装置１０全体の動作を制御するものであり、パーソナ
ルコンピュ−タのＣＰＵ１から送られるディスクアクセ
スのためのホストアドレスを、フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６をアクセスするためのメモリアド
レスに変換するアドレス変換処理、フラッシュＥＥＰＲ
ＯＭ１１−１〜１１−１６をリード／ライトアクセスす
るためのアクセス制御処理、フラッシュＥＥＰＲＯＭ１
１−１〜１１−６それぞれのデータ書換回数の管理、お
よびデータ書換回数を平準化するためのスワッピング処
理の制御などを行う。
格納されたファームウェアを実行してこの半導体ディス
ク装置１０全体の動作を制御するものであり、パーソナ
ルコンピュ−タのＣＰＵ１から送られるディスクアクセ
スのためのホストアドレスを、フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６をアクセスするためのメモリアド
レスに変換するアドレス変換処理、フラッシュＥＥＰＲ
ＯＭ１１−１〜１１−１６をリード／ライトアクセスす
るためのアクセス制御処理、フラッシュＥＥＰＲＯＭ１
１−１〜１１−６それぞれのデータ書換回数の管理、お
よびデータ書換回数を平準化するためのスワッピング処
理の制御などを行う。
【００２９】ＲＯＭ１６には、マイクロプロセッサ１４
によって実行されるファームウェア、およびパーソナル
コンピュータのＣＰＵ１によって実行されるオペレーテ
ィングシステムやアプリケーションプログラムなどの各
種プログラムが格納されている。オペレーティングシス
テムやアプリケーションプログラムはＲＯＭ１６内でフ
ァイルとして管理されており、それらプログラムはＣＰ
Ｕ１から半導体ディスク装置１０に対して発行される読
み出し要求に応じてＲＯＭ１６から読み出され、そして
パーソナルコンピュータのメインメモリ３にロードされ
る。
によって実行されるファームウェア、およびパーソナル
コンピュータのＣＰＵ１によって実行されるオペレーテ
ィングシステムやアプリケーションプログラムなどの各
種プログラムが格納されている。オペレーティングシス
テムやアプリケーションプログラムはＲＯＭ１６内でフ
ァイルとして管理されており、それらプログラムはＣＰ
Ｕ１から半導体ディスク装置１０に対して発行される読
み出し要求に応じてＲＯＭ１６から読み出され、そして
パーソナルコンピュータのメインメモリ３にロードされ
る。
【００３０】ＲＯＭ１６およびフラッシュＥＥＰＲＯＭ
１１−１〜１１−１６には、連続するディスクアドレス
がマッピングされており、ＲＯＭ１６もディスク装置１
０の記憶媒体の一部として利用される。このため、ＲＯ
Ｍ１６に格納されているオペレーティングシステムやア
プリケーションプログラムの読み出しは、ＣＰＵ１から
の読み出し要求が、ある特定の番地を指定している時に
のみ実行され、その他の番地を指定している時はフラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６に対するリード
アクセスが行われる。
１１−１〜１１−１６には、連続するディスクアドレス
がマッピングされており、ＲＯＭ１６もディスク装置１
０の記憶媒体の一部として利用される。このため、ＲＯ
Ｍ１６に格納されているオペレーティングシステムやア
プリケーションプログラムの読み出しは、ＣＰＵ１から
の読み出し要求が、ある特定の番地を指定している時に
のみ実行され、その他の番地を指定している時はフラッ
シュＥＥＰＲＯＭ１１−１〜１１−１６に対するリード
アクセスが行われる。
【００３１】外部バスインタフェース１７は、ＩＤＥや
ＰＣＭＣＩＡ仕様に準拠したインタフェースであり、パ
ーソナルコンピュータのシステムバス２に接続される。
外部バスインタフェース１７には、ＣＰＵ１との通信の
ためのＩ／Ｏレジスタ群が設けられている。レジスタ群
には、セクタナンバレジスタ１７１、セクタカウントレ
ジスタ１７２、データレジスタ１７３、シリンダレジス
タ１７４、ドライブ／ヘッドレジスタ１７５、コマンド
レジスタ１７６、ステータスレジスタ１７７などが含ま
れている。これらレジスタは、マイクロプロセッサ１４
およびパーソナルコンピュータのＣＰＵ１によってそれ
ぞれリード／ライト可能である。
ＰＣＭＣＩＡ仕様に準拠したインタフェースであり、パ
ーソナルコンピュータのシステムバス２に接続される。
外部バスインタフェース１７には、ＣＰＵ１との通信の
ためのＩ／Ｏレジスタ群が設けられている。レジスタ群
には、セクタナンバレジスタ１７１、セクタカウントレ
ジスタ１７２、データレジスタ１７３、シリンダレジス
タ１７４、ドライブ／ヘッドレジスタ１７５、コマンド
レジスタ１７６、ステータスレジスタ１７７などが含ま
れている。これらレジスタは、マイクロプロセッサ１４
およびパーソナルコンピュータのＣＰＵ１によってそれ
ぞれリード／ライト可能である。
【００３２】セクタナンバレジスタ１７１には、アクセ
ス先頭位置を指定するセクタ番号がＣＰＵ１によってラ
イトされる。セクタカウントレジスタ１７２には、リー
ド／ライト対象のセクタ数がＣＰＵ１によってライトさ
れる。データレジスタ１７３には、ＣＰＵ１から供給さ
れるライトデータまたは半導体ディスク装置１０から読
み出されるリードデータが設定される。シリンダレジス
タ１７４には、リード／ライト対象のシリンダ番号がＣ
ＰＵ１によってライトされる。ドライブ／ヘッドレジス
タ１７５には、リード／ライト対象のドライブ番号、お
よびヘッド番号がＣＰＵ１によってライトされる。コマ
ンドレジスタ１７６には、半導体ディスク装置１０の動
作を指定するリードコマンドやライトコマンド等がＣＰ
Ｕ１によってライトされる。ステータスレジスタ１７７
には、ＣＰＵ１に通知すべき半導体ディスク装置１０の
各種ステータスがセットされる。
ス先頭位置を指定するセクタ番号がＣＰＵ１によってラ
イトされる。セクタカウントレジスタ１７２には、リー
ド／ライト対象のセクタ数がＣＰＵ１によってライトさ
れる。データレジスタ１７３には、ＣＰＵ１から供給さ
れるライトデータまたは半導体ディスク装置１０から読
み出されるリードデータが設定される。シリンダレジス
タ１７４には、リード／ライト対象のシリンダ番号がＣ
ＰＵ１によってライトされる。ドライブ／ヘッドレジス
タ１７５には、リード／ライト対象のドライブ番号、お
よびヘッド番号がＣＰＵ１によってライトされる。コマ
ンドレジスタ１７６には、半導体ディスク装置１０の動
作を指定するリードコマンドやライトコマンド等がＣＰ
Ｕ１によってライトされる。ステータスレジスタ１７７
には、ＣＰＵ１に通知すべき半導体ディスク装置１０の
各種ステータスがセットされる。
【００３３】バッファメモリコントローラ１８は、ＲＡ
Ｍ１３をアクセス制御するためのものであり、システム
バス２とＲＡＭ１３間のデータ転送などを行う。データ
転送には、システムバス２とＲＡＭ１３間のデータ転送
の他、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６間のデータ転送がある。後者のデータ転送
は、マイクロプロセッサ１４によるムーブストリング命
令の実行によって行われる。
Ｍ１３をアクセス制御するためのものであり、システム
バス２とＲＡＭ１３間のデータ転送などを行う。データ
転送には、システムバス２とＲＡＭ１３間のデータ転送
の他、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６間のデータ転送がある。後者のデータ転送
は、マイクロプロセッサ１４によるムーブストリング命
令の実行によって行われる。
【００３４】ＮＡＮＤバスインタフェース１９は、マイ
クロプロセッサ１４の制御の下にフラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６をアクセス制御するハードウェ
アロジックであり、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間のデータ転送、およびフラッシュＥＥ
ＰＲＯＭとの間の各種制御信号の授受を行う。
クロプロセッサ１４の制御の下にフラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６をアクセス制御するハードウェ
アロジックであり、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間のデータ転送、およびフラッシュＥＥ
ＰＲＯＭとの間の各種制御信号の授受を行う。
【００３５】このＮＡＮＤバスインタフェース１９に
は、図示のように、ＮＡＮＤメモリバス１４に接続され
る入出力端子の他、１６個のフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６それぞれからのＲｅａｄｙ／Ｂｕｓ
ｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）をそれぞれチップ毎
に独立して入力するための１６個の入力端子と、１６個
のフラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞ
れにチップセレクト信号（ＣＳ１〜ＣＳ８）を独立して
出力るための１６個の出力端子が設けられている。
は、図示のように、ＮＡＮＤメモリバス１４に接続され
る入出力端子の他、１６個のフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６それぞれからのＲｅａｄｙ／Ｂｕｓ
ｙ信号線（Ｒ／Ｂ１〜Ｒ／Ｂ１６）をそれぞれチップ毎
に独立して入力するための１６個の入力端子と、１６個
のフラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞ
れにチップセレクト信号（ＣＳ１〜ＣＳ８）を独立して
出力るための１６個の出力端子が設けられている。
【００３６】また、ＮＡＮＤバスインタフェース１９に
は、マイクロプロセッサ１４によってリード／ライト可
能なＩ／Ｏレジスタ群２０と、ＥＣＣ演算回路２１が設
けられている。ＥＣＣ演算回路２１は、ＥＣＣ生成のた
めの演算およびＥＣＣチェックのための演算を行う。
は、マイクロプロセッサ１４によってリード／ライト可
能なＩ／Ｏレジスタ群２０と、ＥＣＣ演算回路２１が設
けられている。ＥＣＣ演算回路２１は、ＥＣＣ生成のた
めの演算およびＥＣＣチェックのための演算を行う。
【００３７】Ｉ／Ｏレジスタ群２０には、図３に示され
ているように、ＮＡＮＤチップナンバレジスタ２０１、
ＮＡＮＤデータリード／ライトレジスタ２０２、ＮＡＮ
Ｄチップイネーブル制御レジスタ２０３、ＮＡＮＤコマ
ンドラッチイネーブル制御レジスタ２０４、ＮＡＮＤア
ドレスラッチイネーブル制御レジスタ２０５、ＥＣＣス
タート制御レジスタ２０６、ＥＣＣレディー／ビジース
テータスレジスタ２０７、ＬＷＣレジスタ２０８、６個
のＥＣＣデータジスタ２０９〜２１４、および１６個の
ＮＡＮＤチップレディー／ビジーステータスレジスタ２
１５−１〜２１５−１６などが含まれている。
ているように、ＮＡＮＤチップナンバレジスタ２０１、
ＮＡＮＤデータリード／ライトレジスタ２０２、ＮＡＮ
Ｄチップイネーブル制御レジスタ２０３、ＮＡＮＤコマ
ンドラッチイネーブル制御レジスタ２０４、ＮＡＮＤア
ドレスラッチイネーブル制御レジスタ２０５、ＥＣＣス
タート制御レジスタ２０６、ＥＣＣレディー／ビジース
テータスレジスタ２０７、ＬＷＣレジスタ２０８、６個
のＥＣＣデータジスタ２０９〜２１４、および１６個の
ＮＡＮＤチップレディー／ビジーステータスレジスタ２
１５−１〜２１５−１６などが含まれている。
【００３８】ＮＡＮＤチップナンバレジスタ２０１は、
どのＮＡＮＤ型フラッシュＥＥＰＲＯＭに対して処理を
実行するかを選択するためのレジスタであり、アクセス
対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭのチップ番号
を示す値がプロセッサ１４によってセットされる。
どのＮＡＮＤ型フラッシュＥＥＰＲＯＭに対して処理を
実行するかを選択するためのレジスタであり、アクセス
対象のＮＡＮＤ型フラッシュＥＥＰＲＯＭのチップ番号
を示す値がプロセッサ１４によってセットされる。
【００３９】ＮＡＮＤデータリード／ライトレジスタ２
０２は、データバスを介してフラッシュＥＥＰＲＯＭに
対するデータのリード／ライトを行うためのレジスタで
あり、フラッシュＥＥＰＲＯＭに対するコマンドの発
行、アドレスの発行、ステータスデータのリードなどに
使用される。
０２は、データバスを介してフラッシュＥＥＰＲＯＭに
対するデータのリード／ライトを行うためのレジスタで
あり、フラッシュＥＥＰＲＯＭに対するコマンドの発
行、アドレスの発行、ステータスデータのリードなどに
使用される。
【００４０】ＮＡＮＤチップイネーブル制御レジスタ２
０３は、フラッシュＥＥＰＲＯＭのチップイネーブル端
子ＣＥを制御するためのレジスタであり、チップセレク
ト信号の発生／非発生を示すフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、ＮＡＮＤバスインタフェース１９は、ＮＡＮ
Ｄチップナンバレジスタ２０１によって選択されたフラ
ッシュＥＥＰＲＯＭのチップイネーブル端子ＣＥをアク
ティブにするためのチップセレクト信号（ＣＳ）を発生
する。
０３は、フラッシュＥＥＰＲＯＭのチップイネーブル端
子ＣＥを制御するためのレジスタであり、チップセレク
ト信号の発生／非発生を示すフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、ＮＡＮＤバスインタフェース１９は、ＮＡＮ
Ｄチップナンバレジスタ２０１によって選択されたフラ
ッシュＥＥＰＲＯＭのチップイネーブル端子ＣＥをアク
ティブにするためのチップセレクト信号（ＣＳ）を発生
する。
【００４１】ＮＡＮＤコマンドラッチイネーブル制御レ
ジスタ２０４は、フラッシュＥＥＰＲＯＭのコマンドラ
ッチイネーブル端子ＣＬＥを制御するためのレジスタで
あり、コマンドラッチイネルーブル端子ＣＬＥをアクテ
ィブにするか否かを指定するフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、フラッシュＥＥＰＲＯＭのコマンドラッチイ
ネーブル端子ＣＬＥがＮＡＮＤバスインタフェース１９
によってアクティブに設定される。これにより、データ
バスにコマンドが発行されたことが、フラッシュＥＥＰ
ＲＯＭに対して通知される。
ジスタ２０４は、フラッシュＥＥＰＲＯＭのコマンドラ
ッチイネーブル端子ＣＬＥを制御するためのレジスタで
あり、コマンドラッチイネルーブル端子ＣＬＥをアクテ
ィブにするか否かを指定するフラグがプロセッサ１４に
よってセットされる。ビット０にフラグ“１”がセット
されると、フラッシュＥＥＰＲＯＭのコマンドラッチイ
ネーブル端子ＣＬＥがＮＡＮＤバスインタフェース１９
によってアクティブに設定される。これにより、データ
バスにコマンドが発行されたことが、フラッシュＥＥＰ
ＲＯＭに対して通知される。
【００４２】ＮＡＮＤアドレスラッチイネーブル制御レ
ジスタ２０５は、フラッシュＥＥＰＲＯＭのアドレスラ
ッチイネーブル端子ＡＬＥを制御するためのレジスタで
あり、アドレスラッチイネルーブル端子ＡＬＥをアクイ
ブにするか否かを指定するフラグがプロセッサ１４によ
ってセットされる。ビット０にフラグ“１”がセットさ
れると、フラッシュＥＥＰＲＯＭのアドレスラッチイネ
ーブル端子ＡＬＥがＮＡＮＤバスインタフェース１９に
よってアクティブに設定される。これにより、データバ
スにアドレスが発行されたことが、フラッシュＥＥＰＲ
ＯＭに対して通知される。
ジスタ２０５は、フラッシュＥＥＰＲＯＭのアドレスラ
ッチイネーブル端子ＡＬＥを制御するためのレジスタで
あり、アドレスラッチイネルーブル端子ＡＬＥをアクイ
ブにするか否かを指定するフラグがプロセッサ１４によ
ってセットされる。ビット０にフラグ“１”がセットさ
れると、フラッシュＥＥＰＲＯＭのアドレスラッチイネ
ーブル端子ＡＬＥがＮＡＮＤバスインタフェース１９に
よってアクティブに設定される。これにより、データバ
スにアドレスが発行されたことが、フラッシュＥＥＰＲ
ＯＭに対して通知される。
【００４３】ＥＣＣスタート制御レジスタ２０６は、Ｅ
ＣＣ演算の実行開始を制御するためのレジスタであり、
ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜１１−
１６との間のデータ転送を開始する前に、ＥＣＣ演算の
実行開始を指定するフラグがプロセッサ１４によってセ
ットされる。フラッシュＥＥＰＲＯＭからＲＡＭ１３へ
のデータ転送を行う時は、ビット０に“１”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、フラッシュＥ
ＥＰＲＯＭから読み出されるデータについてＥＣＣチェ
ックを行う。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへ
のデータ転送を行う時は、ビット０に“０”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、ＲＡＭ１３か
ら転送されるデータについてＥＣＣの生成を行う。
ＣＣ演算の実行開始を制御するためのレジスタであり、
ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜１１−
１６との間のデータ転送を開始する前に、ＥＣＣ演算の
実行開始を指定するフラグがプロセッサ１４によってセ
ットされる。フラッシュＥＥＰＲＯＭからＲＡＭ１３へ
のデータ転送を行う時は、ビット０に“１”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、フラッシュＥ
ＥＰＲＯＭから読み出されるデータについてＥＣＣチェ
ックを行う。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへ
のデータ転送を行う時は、ビット０に“０”がセットさ
れる。この場合、ＥＣＣ演算回路２１は、ＲＡＭ１３か
ら転送されるデータについてＥＣＣの生成を行う。
【００４４】ＥＣＣレディー／ビジーステータスレジス
タ２０７は、ＥＣＣ演算回路２１によるＥＣＣ演算（Ｅ
ＣＣ生成またはＥＣＣチェック）が実行中か否かを示す
ステータスレジスタである。ＮＡＮＤバスインタフェー
ス１９は、ＥＣＣ演算実行中であればビット０に“１”
のフラグをセットし、ＥＣＣ演算の実行が終了すると、
ビット０に“０”のフラグをセットする。プロセッサ１
４は、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間における２５６バイトのデータ転送終
了後にレジスタ２０７のフラグを参照してＥＣＣ演算処
理の終了の有無を調べ、そして終了を確認すると、次の
２５６バイトのデータ転送処理を開始する。
タ２０７は、ＥＣＣ演算回路２１によるＥＣＣ演算（Ｅ
ＣＣ生成またはＥＣＣチェック）が実行中か否かを示す
ステータスレジスタである。ＮＡＮＤバスインタフェー
ス１９は、ＥＣＣ演算実行中であればビット０に“１”
のフラグをセットし、ＥＣＣ演算の実行が終了すると、
ビット０に“０”のフラグをセットする。プロセッサ１
４は、ＲＡＭ１３とフラッシュＥＥＰＲＯＭ１１−１〜
１１−１６との間における２５６バイトのデータ転送終
了後にレジスタ２０７のフラグを参照してＥＣＣ演算処
理の終了の有無を調べ、そして終了を確認すると、次の
２５６バイトのデータ転送処理を開始する。
【００４５】ＬＷＣレジスタ２０８には、フラッシュＥ
ＥＰＲＯＭの８バイトの冗長領域の先頭の２バイトに格
納すべきデータ、例えば、書換回数データの下位ビット
であるＬＷＣ（Ｌｏｗ Ｗｉｔｅ Ｃｏｕｎｔ）データ
がセットされる。この場合、ＲＡＭ１３からフラッシュ
ＥＥＰＲＯＭへのデータ転送においては、そのデータ転
送に先立って、転送先となるフラッシュＥＥＰＲＯＭの
ライト対象ブロックに対応したＬＷＣデータがファーム
ウェアによってセットされる。フラッシュＥＥＰＲＯＭ
からＲＡＭ１３へのデータ転送においては、フラッシュ
ＥＥＰＲＯＭから読み出されるデータ列からＬＷＣデー
タがＮＡＮＤバスインタフェース１９によって取り出さ
れ、それがセットされる。
ＥＰＲＯＭの８バイトの冗長領域の先頭の２バイトに格
納すべきデータ、例えば、書換回数データの下位ビット
であるＬＷＣ（Ｌｏｗ Ｗｉｔｅ Ｃｏｕｎｔ）データ
がセットされる。この場合、ＲＡＭ１３からフラッシュ
ＥＥＰＲＯＭへのデータ転送においては、そのデータ転
送に先立って、転送先となるフラッシュＥＥＰＲＯＭの
ライト対象ブロックに対応したＬＷＣデータがファーム
ウェアによってセットされる。フラッシュＥＥＰＲＯＭ
からＲＡＭ１３へのデータ転送においては、フラッシュ
ＥＥＰＲＯＭから読み出されるデータ列からＬＷＣデー
タがＮＡＮＤバスインタフェース１９によって取り出さ
れ、それがセットされる。
【００４６】ＥＣＣデータレジスタ２０９〜２１４は、
６バイトのＥＣＣデータを保持するためのレジスタ群で
ある。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへのデー
タ転送時は、２５６バイトのライトデータに対応する６
バイトのＥＣＣデータがＥＣＣ演算回路２１によって生
成され、その生成されたＥＣＣデータがＥＣＣデータレ
ジスタ２０９〜２１４にセットされる。フラッシュＥＥ
ＰＲＯＭからＲＡＭ１３へのデータ転送時は、ＥＣＣ演
算回路２１によって実行されるＥＣＣチェック演算の結
果がレジスタ２０９〜２１４にセットされる。このＥＣ
Ｃチェック演算は、エラー検出を行うために実行され
る。このＥＣＣチェック演算においては、２５６バイト
のリードデータに対応する６バイトのＥＣＣデータが再
度生成され、その６バイトのＥＣＣデータとフラッシュ
ＥＥＰＲＯＭから実際に読み出された６バイトのＥＣＣ
データとの比較がバイト単位で行われる。一致すれば
“０”、不一致であれば“１”が対応するレジスタのビ
ット０にセットされる。したがって、エラーが発生して
なければ、ＥＣＣデータレジスタ２０９〜２１４のビッ
ト０にセットされる値は全て“０”となる。
６バイトのＥＣＣデータを保持するためのレジスタ群で
ある。ＲＡＭ１３からフラッシュＥＥＰＲＯＭへのデー
タ転送時は、２５６バイトのライトデータに対応する６
バイトのＥＣＣデータがＥＣＣ演算回路２１によって生
成され、その生成されたＥＣＣデータがＥＣＣデータレ
ジスタ２０９〜２１４にセットされる。フラッシュＥＥ
ＰＲＯＭからＲＡＭ１３へのデータ転送時は、ＥＣＣ演
算回路２１によって実行されるＥＣＣチェック演算の結
果がレジスタ２０９〜２１４にセットされる。このＥＣ
Ｃチェック演算は、エラー検出を行うために実行され
る。このＥＣＣチェック演算においては、２５６バイト
のリードデータに対応する６バイトのＥＣＣデータが再
度生成され、その６バイトのＥＣＣデータとフラッシュ
ＥＥＰＲＯＭから実際に読み出された６バイトのＥＣＣ
データとの比較がバイト単位で行われる。一致すれば
“０”、不一致であれば“１”が対応するレジスタのビ
ット０にセットされる。したがって、エラーが発生して
なければ、ＥＣＣデータレジスタ２０９〜２１４のビッ
ト０にセットされる値は全て“０”となる。
【００４７】ＮＡＮＤチップレディー／ビジーステータ
スレジスタ２１５−１〜２１５−１６は、１６個のフラ
ッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれのレ
ディー／ビジーステータスを保持するレジスタ群であ
り、各レジスタのビット０には対応するフラッシュＥＥ
ＰＲＯＭがレディー状態であるかビジー状態であるかを
示すフラグがＮＡＮＤバスインタフェース１９によって
セットされる。レディー状態ならばフラグ“１”が、ビ
ジー状態であれはフラグ“０”がセットされる。
スレジスタ２１５−１〜２１５−１６は、１６個のフラ
ッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれのレ
ディー／ビジーステータスを保持するレジスタ群であ
り、各レジスタのビット０には対応するフラッシュＥＥ
ＰＲＯＭがレディー状態であるかビジー状態であるかを
示すフラグがＮＡＮＤバスインタフェース１９によって
セットされる。レディー状態ならばフラグ“１”が、ビ
ジー状態であれはフラグ“０”がセットされる。
【００４８】レディー状態であるかビジー状態であるか
は、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６から
それぞれ独立して入力されるレディー／ビジー信号（Ｒ
／Ｂ１〜Ｒ／Ｂ１６）の論理レベルによってチップ毎に
判定される。
は、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６から
それぞれ独立して入力されるレディー／ビジー信号（Ｒ
／Ｂ１〜Ｒ／Ｂ１６）の論理レベルによってチップ毎に
判定される。
【００４９】図１のＲＡＭ１３はダイナミックＲＡＭか
ら構成されており、その記憶領域の一部はパーソナルコ
ンピュータのＣＰＵ１から転送されるライトデータ、お
よびフラッシュＥＥＰＲＯＭ１１−１〜１１−１６から
読み出されるリードデータを保持するデータバッファ１
３１として使用される。また、ＲＡＭ１３は、マイクロ
プロセッサ１４の作業領域として使用され、ここには、
ホストアドレスをメモリアドレスに変換するためのアド
レス変換テーブル１３２、フラッシュＥＥＰＲＯＭに書
き込むべき１ブロック分のブロックデータの格納位置を
管理するヘッダテーブル１３３、フラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６の書換回数をブロック単位で管
理するための書換回数管理テーブル１３４などが格納さ
れる。
ら構成されており、その記憶領域の一部はパーソナルコ
ンピュータのＣＰＵ１から転送されるライトデータ、お
よびフラッシュＥＥＰＲＯＭ１１−１〜１１−１６から
読み出されるリードデータを保持するデータバッファ１
３１として使用される。また、ＲＡＭ１３は、マイクロ
プロセッサ１４の作業領域として使用され、ここには、
ホストアドレスをメモリアドレスに変換するためのアド
レス変換テーブル１３２、フラッシュＥＥＰＲＯＭに書
き込むべき１ブロック分のブロックデータの格納位置を
管理するヘッダテーブル１３３、フラッシュＥＥＰＲＯ
Ｍ１１−１〜１１−１６の書換回数をブロック単位で管
理するための書換回数管理テーブル１３４などが格納さ
れる。
【００５０】次に、図４を参照して、マイクロプロセッ
サ１４によって管理される半導体ディスク装置１０内の
メモリマップについて説明する。
サ１４によって管理される半導体ディスク装置１０内の
メモリマップについて説明する。
【００５１】マイクロプロセッサ１４が管理するメモリ
アドレス空間には、図示のように、ＲＡＭ領域、ＮＡＮ
Ｄメモリデータ領域、アプリケーションＲＯＭ（ＡＰＬ
−ＲＯＭ）領域、およびファームウェアＲＯＭ（ＦＷ−
ＲＯＭ）領域がマッピングされている。
アドレス空間には、図示のように、ＲＡＭ領域、ＮＡＮ
Ｄメモリデータ領域、アプリケーションＲＯＭ（ＡＰＬ
−ＲＯＭ）領域、およびファームウェアＲＯＭ（ＦＷ−
ＲＯＭ）領域がマッピングされている。
【００５２】ＲＡＭ領域はＲＡＭ１３をアクセスするた
めのメモリアドレス空間であり、ここにはデータバッフ
ァ１３１などが割り当てられている。
めのメモリアドレス空間であり、ここにはデータバッフ
ァ１３１などが割り当てられている。
【００５３】ＮＡＮＤメモリデータ領域は、フラッシュ
ＥＥＰＲＯＭ１１−１〜１１−１６をアクセスするため
の２５６バイトのアドレス空間である。フラッシュＥＥ
ＰＲＯＭ１１−１〜１１−１６に対するデータのリード
／ライトアクセスにおいては、マイクロプロセッサ１４
のムーブストリング命令によって２５６バイトのデータ
転送が行われる。このため、この２５６バイトのデータ
転送のために、２５６バイトのアドレス空間がＮＡＮＤ
メモリデータ領域として確保されている。このＮＡＮＤ
メモリデータ領域を使用する事により、データバッファ
１３１とフラッシュＥＥＰＲＯＭ１１−１〜１１−１６
との間のデータ転送は全てファームウェアの処理として
行う事ができる。
ＥＥＰＲＯＭ１１−１〜１１−１６をアクセスするため
の２５６バイトのアドレス空間である。フラッシュＥＥ
ＰＲＯＭ１１−１〜１１−１６に対するデータのリード
／ライトアクセスにおいては、マイクロプロセッサ１４
のムーブストリング命令によって２５６バイトのデータ
転送が行われる。このため、この２５６バイトのデータ
転送のために、２５６バイトのアドレス空間がＮＡＮＤ
メモリデータ領域として確保されている。このＮＡＮＤ
メモリデータ領域を使用する事により、データバッファ
１３１とフラッシュＥＥＰＲＯＭ１１−１〜１１−１６
との間のデータ転送は全てファームウェアの処理として
行う事ができる。
【００５４】次に、図５を参照して、フラッシュＥＥＰ
ＲＯＭ１１−１〜１１−１６それぞれのブロックの利用
形態について説明する。
ＲＯＭ１１−１〜１１−１６それぞれのブロックの利用
形態について説明する。
【００５５】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６のブロックはユーザデータの格納だけでなく、これ
らフラッシュＥＥＰＲＯＭを制御するための各種管理情
報の格納にも利用されている。フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６に対するユーザデータと管理情報
の割り当ては以下の通りである。
１６のブロックはユーザデータの格納だけでなく、これ
らフラッシュＥＥＰＲＯＭを制御するための各種管理情
報の格納にも利用されている。フラッシュＥＥＰＲＯＭ
１１−１〜１１−１６に対するユーザデータと管理情報
の割り当ては以下の通りである。
【００５６】すなわち、チップ番号＃０のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭ１１−１においては、図示のよう
に、５１２個のブロックの中でブロック０〜ブロック５
０３の５０４個のブロックは、ユーザデータを格納する
ためのメモリブロックとして利用される。また、ブロッ
ク５０４は、チップ内の５１２個のブロックのアドレス
や書換回数などを管理するための管理情報を記憶するＭ
ＢＩ（ＭｅｍｏｒｙＢｌｏｃｋ Ｉｎｆｏｍａｔｉｏ
ｎ）テーブルブロックとしてを利用される。また、ブロ
ック５０５〜５０９は、メモリブロックおよびＭＢＩテ
ーブルブロックに不良が発生した時にその代替用の予備
ブロックとして使用される。ブロック５１１は半導体デ
ィスク装置１０の構成情報を記憶するコンフィグブロッ
クとして使用され、ブロック５１０はコンフィグブロッ
クの代替用の予備ブロックとして使用される。
ラッシュＥＥＰＲＯＭ１１−１においては、図示のよう
に、５１２個のブロックの中でブロック０〜ブロック５
０３の５０４個のブロックは、ユーザデータを格納する
ためのメモリブロックとして利用される。また、ブロッ
ク５０４は、チップ内の５１２個のブロックのアドレス
や書換回数などを管理するための管理情報を記憶するＭ
ＢＩ（ＭｅｍｏｒｙＢｌｏｃｋ Ｉｎｆｏｍａｔｉｏ
ｎ）テーブルブロックとしてを利用される。また、ブロ
ック５０５〜５０９は、メモリブロックおよびＭＢＩテ
ーブルブロックに不良が発生した時にその代替用の予備
ブロックとして使用される。ブロック５１１は半導体デ
ィスク装置１０の構成情報を記憶するコンフィグブロッ
クとして使用され、ブロック５１０はコンフィグブロッ
クの代替用の予備ブロックとして使用される。
【００５７】コンフィグブロックは装置１０全体で１個
だけ存在し、ここには、半導体ディスク装置１０に搭載
されているフラッシュＥＥＰＲＯＭのチップ数や、各フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の存在位置などを示す情報などが管理されている。
だけ存在し、ここには、半導体ディスク装置１０に搭載
されているフラッシュＥＥＰＲＯＭのチップ数や、各フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の存在位置などを示す情報などが管理されている。
【００５８】チップ番号＃１〜＃１６のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭ１１−２〜１１−１６においては、
図示のように、ブロック０〜ブロック５０３の５０４個
のブロックは、ユーザデータを格納するためのメモリブ
ロックとして利用され、ブロック５０４は、チップ内の
５１２個のブロックのアドレスや書換回数を管理するた
めの管理情報を記憶するＭＢＩ（Ｍｅｍｏｒｙ Ｂｌｏ
ｃｋ Ｉｎｆｏｍａｔｉｏｎ）テーブルブロックとして
利用される。また、ブロック５０５〜５１１は、メモリ
ブロックおよびＭＢＩテーブルブロックの代替用のブロ
ックとして使用される。
ッシュＥＥＰＲＯＭ１１−２〜１１−１６においては、
図示のように、ブロック０〜ブロック５０３の５０４個
のブロックは、ユーザデータを格納するためのメモリブ
ロックとして利用され、ブロック５０４は、チップ内の
５１２個のブロックのアドレスや書換回数を管理するた
めの管理情報を記憶するＭＢＩ（Ｍｅｍｏｒｙ Ｂｌｏ
ｃｋ Ｉｎｆｏｍａｔｉｏｎ）テーブルブロックとして
利用される。また、ブロック５０５〜５１１は、メモリ
ブロックおよびＭＢＩテーブルブロックの代替用のブロ
ックとして使用される。
【００５９】メモリブロック、ＭＢＩテーブルブロッ
ク、代替ブロック、コンヒィグブロックそれぞれの物理
的なブロック構造は図２で説明した通りであるが、以
下、それらブロック内のデータ格納形式について説明す
る。
ク、代替ブロック、コンヒィグブロックそれぞれの物理
的なブロック構造は図２で説明した通りであるが、以
下、それらブロック内のデータ格納形式について説明す
る。
【００６０】図６には、ユーザデータを格納するための
メモリブロックのデータ格納形式が示されている。
メモリブロックのデータ格納形式が示されている。
【００６１】図２で説明したように、この半導体ディス
ク装置１０で使用されるＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭは１６Ｍビットのチップであり、各ブロックは、ペ
ージ０からページ１５までの１６ページから構成されて
いる。各ページは、２５６バイトのデータ領域と８バイ
トの冗長領域とから構成されている。
ク装置１０で使用されるＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭは１６Ｍビットのチップであり、各ブロックは、ペ
ージ０からページ１５までの１６ページから構成されて
いる。各ページは、２５６バイトのデータ領域と８バイ
トの冗長領域とから構成されている。
【００６２】一般に、ホストシステムによるディスクア
クセスは５１２バイトのセクタ単位で行われる。この場
合、各ページのデータ領域に格納される２５６バイトの
ユーザデータのサイズは、１セクタ分のユーザデータサ
イズの半分となる。この半導体ディスク装置１０におい
ては、ユーザデータの格納には２５６バイトのデータ領
域だけが使用され、８バイトの冗長領域はユーザデータ
の格納には利用されない。したがって、この半導体ディ
スク装置１０においては、５１２バイトのユーザデータ
は、ブロック内の連続する２ページに亙って格納され
る。このため、１ブロックに格納されるユーザデータ
は、８セクタ分のデータ、例えば、セクタ０からセクタ
７までのデータとなる。
クセスは５１２バイトのセクタ単位で行われる。この場
合、各ページのデータ領域に格納される２５６バイトの
ユーザデータのサイズは、１セクタ分のユーザデータサ
イズの半分となる。この半導体ディスク装置１０におい
ては、ユーザデータの格納には２５６バイトのデータ領
域だけが使用され、８バイトの冗長領域はユーザデータ
の格納には利用されない。したがって、この半導体ディ
スク装置１０においては、５１２バイトのユーザデータ
は、ブロック内の連続する２ページに亙って格納され
る。このため、１ブロックに格納されるユーザデータ
は、８セクタ分のデータ、例えば、セクタ０からセクタ
７までのデータとなる。
【００６３】すなわち、図５に示されているように、ペ
ージ０にはセクタ０の前半の２５６バイト、ページ１に
はセクタ０の後半の２５６バイト、ページ２にはセクタ
１の前半の２５６バイト、ページ３にはセクタ１の後半
の２５６バイトが格納され、以下同様にして、１／２セ
クタ単位でユーザデータが格納される。
ージ０にはセクタ０の前半の２５６バイト、ページ１に
はセクタ０の後半の２５６バイト、ページ２にはセクタ
１の前半の２５６バイト、ページ３にはセクタ１の後半
の２５６バイトが格納され、以下同様にして、１／２セ
クタ単位でユーザデータが格納される。
【００６４】ページ０〜１５それぞれの８バイトの冗長
領域は、２バイトの領域と６バイトの領域に分割されて
おり、その６バイトの領域にはＥＣＣが格納される。こ
のＥＣＣは、同一ページのデータ領域に格納されている
２５６バイトのユーザデータに対応するものである。
領域は、２バイトの領域と６バイトの領域に分割されて
おり、その６バイトの領域にはＥＣＣが格納される。こ
のＥＣＣは、同一ページのデータ領域に格納されている
２５６バイトのユーザデータに対応するものである。
【００６５】すなわち、ページ０の冗長領域に格納され
ているＥＣＣは、ページ０のデータ領域に格納されてい
る２５６バイトのユーザデータから生成されたものであ
り、同様に、ページ１の冗長領域に格納されているＥＣ
Ｃは、ページ１のデータ領域に格納されている２５６バ
イトのユーザデータから生成されたものである。
ているＥＣＣは、ページ０のデータ領域に格納されてい
る２５６バイトのユーザデータから生成されたものであ
り、同様に、ページ１の冗長領域に格納されているＥＣ
Ｃは、ページ１のデータ領域に格納されている２５６バ
イトのユーザデータから生成されたものである。
【００６６】このように、この半導体ディスク装置１０
においては、５１２バイトのセクタ単位ではなく２５６
バイトのページ単位でＥＣＣが生成され、演算対象のデ
ータ列とＥＣＣとが同一ページに格納される。このた
め、たとえ、図示のようにフラッシュＥＥＰＲＯＭの複
数ページそれぞれの同一ビット位置に不良セルが発生す
るというエラーが発生しても、ＥＣＣの演算対象となる
データ列に含まれる不良セルは１つだけとなる。したが
って、データ回復能力の高い複雑なＥＣＣ演算式を利用
することなく通常の簡単なＥＣＣ演算によってエラー検
出および訂正を行うことが可能となる。
においては、５１２バイトのセクタ単位ではなく２５６
バイトのページ単位でＥＣＣが生成され、演算対象のデ
ータ列とＥＣＣとが同一ページに格納される。このた
め、たとえ、図示のようにフラッシュＥＥＰＲＯＭの複
数ページそれぞれの同一ビット位置に不良セルが発生す
るというエラーが発生しても、ＥＣＣの演算対象となる
データ列に含まれる不良セルは１つだけとなる。したが
って、データ回復能力の高い複雑なＥＣＣ演算式を利用
することなく通常の簡単なＥＣＣ演算によってエラー検
出および訂正を行うことが可能となる。
【００６７】また、ページ０の冗長領域の残りの２バイ
トには、ブロック０のブロックステータス情報として、
ＬＷＣデータが格納されている。このＬＷＣデータは、
ブロック０の書換回数を示す書換回数データの下位ビッ
ト部、例えば２６ビット幅の書換回数データの下位１０
ビットのデータから構成される。
トには、ブロック０のブロックステータス情報として、
ＬＷＣデータが格納されている。このＬＷＣデータは、
ブロック０の書換回数を示す書換回数データの下位ビッ
ト部、例えば２６ビット幅の書換回数データの下位１０
ビットのデータから構成される。
【００６８】ＬＷＣデータはブロック毎に１つ格納さ
れ、ブロック１〜ブロック５０３それぞれの先頭ページ
の冗長領域の先頭の２バイトにも、同様にして、そのブ
ロックステータス情報としてＬＷＣデータが格納されて
いる。
れ、ブロック１〜ブロック５０３それぞれの先頭ページ
の冗長領域の先頭の２バイトにも、同様にして、そのブ
ロックステータス情報としてＬＷＣデータが格納されて
いる。
【００６９】さらに、ページ１の冗長領域の残りの２バ
イトには、セクタ０のセクタステータス情報として、Ｂ
ＡＤセクタ情報、およびＥＣＣエラー情報が格納されて
いる。
イトには、セクタ０のセクタステータス情報として、Ｂ
ＡＤセクタ情報、およびＥＣＣエラー情報が格納されて
いる。
【００７０】ＢＡＤセクタ情報は、そのセクタ０が不良
セクタか否かを示すステータス情報である。同様に、ペ
ージ３、ページ５、……ページ１５それぞれの冗長領域
の残りの２バイトにも、セクタ１、セクタ２、……セク
タ７それぞれに対応するＢＡＤセクタ情報が格納されて
いる。これらＢＡＤセクタ情報は、半導体ディスク装置
１０のホストシステムであるパーソナルコンピュータ
が、半導体ディスク装置１０をフォーマッティングする
ためのフォーマットコマンドを実行する時に、そのパー
ソナルコンピュータのＣＰＵ１によって与えられる。
セクタか否かを示すステータス情報である。同様に、ペ
ージ３、ページ５、……ページ１５それぞれの冗長領域
の残りの２バイトにも、セクタ１、セクタ２、……セク
タ７それぞれに対応するＢＡＤセクタ情報が格納されて
いる。これらＢＡＤセクタ情報は、半導体ディスク装置
１０のホストシステムであるパーソナルコンピュータ
が、半導体ディスク装置１０をフォーマッティングする
ためのフォーマットコマンドを実行する時に、そのパー
ソナルコンピュータのＣＰＵ１によって与えられる。
【００７１】ＥＣＣエラー情報は、そのセクタに対する
ＥＣＣエラー発生の有無を示すステータス情報である。
このＥＣＣエラー情報は、例えば、パーソナルコンピュ
ータがＷＲＩＴＥ ＬＯＮＧコマンドによるデータ書込
みを行った場合においてＥＣＣエラーとなるバーストエ
ラーなどのエラーが発生した時に、パーソナルコンピュ
ータのＣＰＵ１によって与えられる。
ＥＣＣエラー発生の有無を示すステータス情報である。
このＥＣＣエラー情報は、例えば、パーソナルコンピュ
ータがＷＲＩＴＥ ＬＯＮＧコマンドによるデータ書込
みを行った場合においてＥＣＣエラーとなるバーストエ
ラーなどのエラーが発生した時に、パーソナルコンピュ
ータのＣＰＵ１によって与えられる。
【００７２】次に、図７を参照して、ＭＢＩテーブルブ
ロックのデータ格納形式を説明する。
ロックのデータ格納形式を説明する。
【００７３】ＭＢＩテーブルブロックは、ページ０から
ページ１５までの１６ページを含む１個のブロックから
構成されている。各ページは、２５６バイトのデータ領
域と８バイトの冗長領域とから構成されている。８バイ
トの冗長領域のうちの後の６バイトには、そのページの
データ領域に格納されている２５６バイトのデータに対
応するＥＣＣが格納されている。また、冗長領域の先頭
の２バイトは未使用である。
ページ１５までの１６ページを含む１個のブロックから
構成されている。各ページは、２５６バイトのデータ領
域と８バイトの冗長領域とから構成されている。８バイ
トの冗長領域のうちの後の６バイトには、そのページの
データ領域に格納されている２５６バイトのデータに対
応するＥＣＣが格納されている。また、冗長領域の先頭
の２バイトは未使用である。
【００７４】ＭＢＩテーブルブロックのデータ領域に
は、図示のように、アドレス変換テーブル、ＵＷＣテー
ブル、およびスワップオーダーテーブルが格納されてい
る。
は、図示のように、アドレス変換テーブル、ＵＷＣテー
ブル、およびスワップオーダーテーブルが格納されてい
る。
【００７５】ＭＢＩテーブルブロックにおけるアドレス
変換テーブルは、チップ内のブロック０〜５１１の物理
ブロックアドレス０〜５１１を、シリンダ番号、ヘッド
番号およびセクタ番号によって規定されるホストアドレ
スに変換するためのアドレス変換情報を保持する。この
アドレス変換テーブルにおいては、物理ブロックアドレ
ス順に各ブロックに対応するホストアドレスの値が格納
されている。
変換テーブルは、チップ内のブロック０〜５１１の物理
ブロックアドレス０〜５１１を、シリンダ番号、ヘッド
番号およびセクタ番号によって規定されるホストアドレ
スに変換するためのアドレス変換情報を保持する。この
アドレス変換テーブルにおいては、物理ブロックアドレ
ス順に各ブロックに対応するホストアドレスの値が格納
されている。
【００７６】ここで、ＭＢＩテーブルブロックにおける
ホストアドレスの値としては、ホストシステムから与え
られるシリンダ番号、ヘッド番号およびセクタ番号その
ものではなく、それらシリンダ番号、ヘッド番号および
セクタ番号から計算されたホスト論理アドレスが使用さ
れる。
ホストアドレスの値としては、ホストシステムから与え
られるシリンダ番号、ヘッド番号およびセクタ番号その
ものではなく、それらシリンダ番号、ヘッド番号および
セクタ番号から計算されたホスト論理アドレスが使用さ
れる。
【００７７】このホスト論理アドレスは、フラッシュＥ
ＥＰＲＯＭ１１−１〜１１−１６に割り当てられる全セ
クタ（＝８×５１２×１６セクタ）に対して“０”から
順に連続するセクタ番号を割り当てた場合のセクタの通
し番号である。したがって、ホスト論理アドレスのビッ
ト幅は、１６ビットとなる。しかし、このＭＢＩテーブ
ルブロックのアドレス変換テーブルで管理されるアドレ
ス変換情報は、１セクタ単位では無く、１ブロックに含
まれるセクタ数である８セクタ単位でアドレス変換を行
うためのものであるので、実際には、１６ビットのホス
ト論理アドレスのなかの上位１３ビットだけがテーブル
上に格納されている。
ＥＰＲＯＭ１１−１〜１１−１６に割り当てられる全セ
クタ（＝８×５１２×１６セクタ）に対して“０”から
順に連続するセクタ番号を割り当てた場合のセクタの通
し番号である。したがって、ホスト論理アドレスのビッ
ト幅は、１６ビットとなる。しかし、このＭＢＩテーブ
ルブロックのアドレス変換テーブルで管理されるアドレ
ス変換情報は、１セクタ単位では無く、１ブロックに含
まれるセクタ数である８セクタ単位でアドレス変換を行
うためのものであるので、実際には、１６ビットのホス
ト論理アドレスのなかの上位１３ビットだけがテーブル
上に格納されている。
【００７８】ＵＷＣテーブルは、チップ内の５１２個の
ブロックそれぞれの書換回数を示す書換回数データの上
位ビット部から構成されるＵＷＣ（ＵＰＰＥＲ ＷＲＩ
ＴＥＣＯＵＮＴ）データを保持する。ＵＷＣデータは１
６ビット幅を有しており、このＵＷＣデータと前述の１
０ビット幅のＬＷＣとを合わせると、最大で６４００万
回数の書換までカウントする事ができる。ＵＷＣデータ
の値は、対応するＬＷＣデータに桁上がりが発生する
度、つまり１０２４回の書換が発生する度に、＋１カウ
ントアップされる。
ブロックそれぞれの書換回数を示す書換回数データの上
位ビット部から構成されるＵＷＣ（ＵＰＰＥＲ ＷＲＩ
ＴＥＣＯＵＮＴ）データを保持する。ＵＷＣデータは１
６ビット幅を有しており、このＵＷＣデータと前述の１
０ビット幅のＬＷＣとを合わせると、最大で６４００万
回数の書換までカウントする事ができる。ＵＷＣデータ
の値は、対応するＬＷＣデータに桁上がりが発生する
度、つまり１０２４回の書換が発生する度に、＋１カウ
ントアップされる。
【００７９】これらアドレス変換テーブルおよびＵＷＣ
テーブルは、図示のように、ＭＢＩテーブルブロックの
ページ５からページ１２のデータ領域に格納されてい
る。アドレス変換テーブルおよびＵＷＣテーブルは、装
置起動時、つまり半導体ディスク装置１０のパワーオン
時に、ＲＡＭ１３に転送されて、それぞれアドレス変換
テーブル１３２および書換回数管理テーブル１３４とし
て常駐される。
テーブルは、図示のように、ＭＢＩテーブルブロックの
ページ５からページ１２のデータ領域に格納されてい
る。アドレス変換テーブルおよびＵＷＣテーブルは、装
置起動時、つまり半導体ディスク装置１０のパワーオン
時に、ＲＡＭ１３に転送されて、それぞれアドレス変換
テーブル１３２および書換回数管理テーブル１３４とし
て常駐される。
【００８０】スワップオーダーテーブルは、ブロック入
れ替えのためのスワッピング操作の際にマイクロプロセ
ッサ１４によって参照されるテーブルであり、スワッピ
ング先のブロック（被スワップブロック）を示すブロッ
クアドレスを、優先度順（ＵＷＣデータの値が小さい
順）に保持している。スワップオーダーテーブルは、図
示のように、ＭＢＩテーブルブロックのページ１３から
ページ１５のデータ領域に格納されている。スワップオ
ーダーテーブルは、ＲＡＭ１３には常駐されず、ブロッ
ク入れ替えの検討時、つまりＬＷＣデータからＵＷＣデ
ータへの桁上がり発生時に、ＲＡＭ１３に転送されてマ
イクロプロセッサ１４によって参照される。
れ替えのためのスワッピング操作の際にマイクロプロセ
ッサ１４によって参照されるテーブルであり、スワッピ
ング先のブロック（被スワップブロック）を示すブロッ
クアドレスを、優先度順（ＵＷＣデータの値が小さい
順）に保持している。スワップオーダーテーブルは、図
示のように、ＭＢＩテーブルブロックのページ１３から
ページ１５のデータ領域に格納されている。スワップオ
ーダーテーブルは、ＲＡＭ１３には常駐されず、ブロッ
ク入れ替えの検討時、つまりＬＷＣデータからＵＷＣデ
ータへの桁上がり発生時に、ＲＡＭ１３に転送されてマ
イクロプロセッサ１４によって参照される。
【００８１】図８には、アドレス変換テーブルとＵＷＣ
テーブルの構成が示されている。
テーブルの構成が示されている。
【００８２】図示のように、ホストアドレスとＵＷＣデ
ータの格納領域はそれぞれ２バイトのデータサイズを有
している。ここで、ホストアドレスは前述したように１
３ビットであるので、２バイトの格納領域の上位３ビッ
ト（ビット１５〜ビット１３）は使用されない。ホスト
アドレスとＵＷＣデータは、物理ブロックアドレス順に
交互に配置されている。
ータの格納領域はそれぞれ２バイトのデータサイズを有
している。ここで、ホストアドレスは前述したように１
３ビットであるので、２バイトの格納領域の上位３ビッ
ト（ビット１５〜ビット１３）は使用されない。ホスト
アドレスとＵＷＣデータは、物理ブロックアドレス順に
交互に配置されている。
【００８３】すなわち、ＭＢＩテーブルブロックにおけ
るページ５の２５６バイトのデータ領域には、その先頭
から順に、物理ブロックアドレス０に対応するホストア
ドレス、物理ブロックアドレス０に対応するＵＷＣデー
タ、物理ブロックアドレス１に対応するホストアドレ
ス、物理ブロックアドレス１に対応するＵＷＣデータと
いった順番で、ホストアドレスとＵＷＣデータが６４個
のブロック（ブロック０〜ブロック６３）分格納されて
いる。
るページ５の２５６バイトのデータ領域には、その先頭
から順に、物理ブロックアドレス０に対応するホストア
ドレス、物理ブロックアドレス０に対応するＵＷＣデー
タ、物理ブロックアドレス１に対応するホストアドレ
ス、物理ブロックアドレス１に対応するＵＷＣデータと
いった順番で、ホストアドレスとＵＷＣデータが６４個
のブロック（ブロック０〜ブロック６３）分格納されて
いる。
【００８４】同様にして、ページ１２の２５６バイトの
データ領域には、その先頭から順に、物理ブロックアド
レス４４８に対応するホストアドレス、物理ブロックア
ドレス４４８に対応するＵＷＣデータ、物理ブロックア
ドレス４４９に対応するホストアドレス、物理ブロック
アドレス４４９に対応するＵＷＣデータといった順番
で、ホストアドレスとＵＷＣデータが６４個のブロック
（ブロック４４８〜ブロック５１１）分格納されてい
る。
データ領域には、その先頭から順に、物理ブロックアド
レス４４８に対応するホストアドレス、物理ブロックア
ドレス４４８に対応するＵＷＣデータ、物理ブロックア
ドレス４４９に対応するホストアドレス、物理ブロック
アドレス４４９に対応するＵＷＣデータといった順番
で、ホストアドレスとＵＷＣデータが６４個のブロック
（ブロック４４８〜ブロック５１１）分格納されてい
る。
【００８５】次に、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６に対するホスト論理アドレスの割り当ての一
例を説明する。
１１−１６に対するホスト論理アドレスの割り当ての一
例を説明する。
【００８６】図９に示されているように、フラッシュＥ
ＥＰＲＯＭ１１−１〜１１−１６それぞれのブロックに
は、連続する８個のセクタ番号が割り付けられる。そし
て、フラッシュＥＥＰＲＯＭ１１−１〜１１−１５それ
ぞれの物理ブロックアドレス０の１６個のブロックに
は、セクタ番号０から１２７までの１２８個のセクタ番
号が連続的に割り当てられる。
ＥＰＲＯＭ１１−１〜１１−１６それぞれのブロックに
は、連続する８個のセクタ番号が割り付けられる。そし
て、フラッシュＥＥＰＲＯＭ１１−１〜１１−１５それ
ぞれの物理ブロックアドレス０の１６個のブロックに
は、セクタ番号０から１２７までの１２８個のセクタ番
号が連続的に割り当てられる。
【００８７】すなわち、フラッシュＥＥＰＲＯＭ１１−
１の先頭ブロックにはセクタ番号０〜セクタ番号７が割
り付けられ、フラッシュＥＥＰＲＯＭ１１−１の先頭ブ
ロックにはセクタ番号８〜セクタ番号１５が割り付けら
れ、そしてフラッシュＥＥＰＲＯＭ１１−１５の先頭ブ
ロックにはセクタ番号１２０〜セクタ番号１２７が割り
付けられる。さらに、フラッシュＥＥＰＲＯＭ１１−１
の第２番目のブロックにはセクタ番号１２８〜セクタ番
号１３５が割り付けられる。
１の先頭ブロックにはセクタ番号０〜セクタ番号７が割
り付けられ、フラッシュＥＥＰＲＯＭ１１−１の先頭ブ
ロックにはセクタ番号８〜セクタ番号１５が割り付けら
れ、そしてフラッシュＥＥＰＲＯＭ１１−１５の先頭ブ
ロックにはセクタ番号１２０〜セクタ番号１２７が割り
付けられる。さらに、フラッシュＥＥＰＲＯＭ１１−１
の第２番目のブロックにはセクタ番号１２８〜セクタ番
号１３５が割り付けられる。
【００８８】このように、フラッシュＥＥＰＲＯＭ１１
−１〜１１−１６には、連続するセクタ番号がチップを
横切る形式で割り当てられている。このようなアドレス
割り当てはユーザデータを格納するためのメモリブロッ
クについてのみ行われる。
−１〜１１−１６には、連続するセクタ番号がチップを
横切る形式で割り当てられている。このようなアドレス
割り当てはユーザデータを格納するためのメモリブロッ
クについてのみ行われる。
【００８９】図１０には、このようなアドレス割り当て
を行った場合の各チップのＭＢＩチッブルブロックにお
けるアドレス変換およびＵＷＣテーブルの内容が示され
ている。図１０の内容は、総チップ数がＮ、１チップ当
たりのメモリブロック数が５０４、ＵＷＣ＝０の場合を
想定したものである。
を行った場合の各チップのＭＢＩチッブルブロックにお
けるアドレス変換およびＵＷＣテーブルの内容が示され
ている。図１０の内容は、総チップ数がＮ、１チップ当
たりのメモリブロック数が５０４、ＵＷＣ＝０の場合を
想定したものである。
【００９０】図１１には、スワップオーダーテーブルの
構成が示されている。
構成が示されている。
【００９１】スワップオーダーテーブルは、ブロック０
からブロック２５５までの前半の２５６個のブロックに
対応する第１オ−ダーテーブルと、ブロック２５６から
ブロック５１１までの後半の２５６個のブロックに対応
する第２オ−ダーテーブルとに分割されている。
からブロック２５５までの前半の２５６個のブロックに
対応する第１オ−ダーテーブルと、ブロック２５６から
ブロック５１１までの後半の２５６個のブロックに対応
する第２オ−ダーテーブルとに分割されている。
【００９２】第１オーダーテーブルにおいて、その先頭
の２バイトの領域（アドレス８００ｈ，８０１ｈ）に
は、ブロック０からブロック２５５の中の最小のＵＷＣ
の値が格納されている。
の２バイトの領域（アドレス８００ｈ，８０１ｈ）に
は、ブロック０からブロック２５５の中の最小のＵＷＣ
の値が格納されている。
【００９３】次の１バイト（アドレス８０２ｈ）には、
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。
【００９４】さらに、次の１バイト（アドレス８０３
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。ここで、“最小ＵＷＣ＋１”と
は、あくまでも最小ＵＷＣに１を加えた値を示してお
り、最小ＵＷＣの次に小さなＵＷＣを示すものではな
い。最小ＵＷＣ＋１の値を持つブロック総数がゼロとな
る場合もある。
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。ここで、“最小ＵＷＣ＋１”と
は、あくまでも最小ＵＷＣに１を加えた値を示してお
り、最小ＵＷＣの次に小さなＵＷＣを示すものではな
い。最小ＵＷＣ＋１の値を持つブロック総数がゼロとな
る場合もある。
【００９５】以降、アドレス８０４ｈ〜８７Ａｈには、
最小ＵＷＣ＋２の値を持つブロック総数を示すデータか
ら最小ＵＷＣ＋１２０の値を持つブロック総数を示すデ
ータが順次格納される。
最小ＵＷＣ＋２の値を持つブロック総数を示すデータか
ら最小ＵＷＣ＋１２０の値を持つブロック総数を示すデ
ータが順次格納される。
【００９６】アドレス８７Ｃｈ〜８７Ｆｈには、ＭＢＩ
テーブルブロック自体の書換回数を示すデータなどが格
納される。
テーブルブロック自体の書換回数を示すデータなどが格
納される。
【００９７】アドレス８８０ｈ〜９７Ｆｈには、本来の
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレス８８０ｈには、ブロック０〜ブ
ロック２５５の中で最優先度の被スワップ対象のブロッ
クを示す値として、最小ＵＷＣの値を有するブロックの
物理ブロックアドレスが格納されている。最小ＵＷＣの
値を有するブロックが複数存在する場合には、物理ブロ
ックアドレスが最も後ろのブロックから順に優先順位が
高くなる。以下、同様にして、アドレス８８１ｈから９
７Ｆｈに、優先度順にスワップ対象ブロックのブロック
アドレスが格納される。
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレス８８０ｈには、ブロック０〜ブ
ロック２５５の中で最優先度の被スワップ対象のブロッ
クを示す値として、最小ＵＷＣの値を有するブロックの
物理ブロックアドレスが格納されている。最小ＵＷＣの
値を有するブロックが複数存在する場合には、物理ブロ
ックアドレスが最も後ろのブロックから順に優先順位が
高くなる。以下、同様にして、アドレス８８１ｈから９
７Ｆｈに、優先度順にスワップ対象ブロックのブロック
アドレスが格納される。
【００９８】次に、第２オーダーテーブルについて説明
する。
する。
【００９９】第２オーダーテーブルおいて、その先頭の
２バイトの領域（アドレス９８０ｈ，９８１ｈ）には、
ＭＢＩテーブルブロック、代替ブロック、コンヒィグブ
ロックを除き、ブロック２５６からブロック５１１の中
の最小のＵＷＣの値が格納されている。すなわち、代替
ブロック等は書換回数が全く進行していないので、それ
らブロックの書き替え回数は無視される。また、実際に
代替が発生した場合は、その代替ブロックのＵＷＣデー
タの値は、その代替ブロックの実際の書換回数ではな
く、代替元、つまり欠陥ブロックのＵＷＣを譲り受ける
こととする。これは、スワッピング操作の多発による性
能低下を防止するためである。もし、代替ブロックの実
際のＵＷＣデータの値をそのまま採用すると、書換回数
の値が突出して小さなブロックがいきなり登場すること
になり、その代替ブロックをスワッピング被対象とする
スワッピング操作が何度も発生されてしまうことにな
る。
２バイトの領域（アドレス９８０ｈ，９８１ｈ）には、
ＭＢＩテーブルブロック、代替ブロック、コンヒィグブ
ロックを除き、ブロック２５６からブロック５１１の中
の最小のＵＷＣの値が格納されている。すなわち、代替
ブロック等は書換回数が全く進行していないので、それ
らブロックの書き替え回数は無視される。また、実際に
代替が発生した場合は、その代替ブロックのＵＷＣデー
タの値は、その代替ブロックの実際の書換回数ではな
く、代替元、つまり欠陥ブロックのＵＷＣを譲り受ける
こととする。これは、スワッピング操作の多発による性
能低下を防止するためである。もし、代替ブロックの実
際のＵＷＣデータの値をそのまま採用すると、書換回数
の値が突出して小さなブロックがいきなり登場すること
になり、その代替ブロックをスワッピング被対象とする
スワッピング操作が何度も発生されてしまうことにな
る。
【０１００】次の１バイト（アドレス９８２ｈ）には、
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。
最小ＵＷＣの値を持つブロックの総数を示す値が格納さ
れる。
【０１０１】さらに、次の１バイト（アドレス９８３
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。以降、アドレス９８４ｈ〜９ＦＡ
ｈには、最小ＵＷＣ＋２の値を持つブロック総数を示す
データから最小ＵＷＣ＋１２０の値を持つブロック総数
を示すデータが順次格納される。
ｈ）には、最小ＵＷＣ＋１の値を持つブロックの総数を
示す値が格納される。以降、アドレス９８４ｈ〜９ＦＡ
ｈには、最小ＵＷＣ＋２の値を持つブロック総数を示す
データから最小ＵＷＣ＋１２０の値を持つブロック総数
を示すデータが順次格納される。
【０１０２】アドレスＡ００ｈ〜ＡＦＦｈには、本来の
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレスＡ００ｈには、ブロック２５６
〜ブロック５１１の中で最優先度の被スワップ対象のブ
ロックを示す値として、最小ＵＷＣの値を有するブロッ
クの物理ブロックアドレスが格納されている。最小ＵＷ
Ｃの値を有するブロックが複数存在する場合には、物理
ブロックアドレスが最も後ろのブロックから順に優先順
位が高くなる。以下、同様にして、アドレスＡ０１ｈか
らＡＦＦｈに、優先度順にスワップ対象ブロックのブロ
ックアドレスが格納される。
スワップオーダーテーブルとしての情報が格納されてい
る。すなわち、アドレスＡ００ｈには、ブロック２５６
〜ブロック５１１の中で最優先度の被スワップ対象のブ
ロックを示す値として、最小ＵＷＣの値を有するブロッ
クの物理ブロックアドレスが格納されている。最小ＵＷ
Ｃの値を有するブロックが複数存在する場合には、物理
ブロックアドレスが最も後ろのブロックから順に優先順
位が高くなる。以下、同様にして、アドレスＡ０１ｈか
らＡＦＦｈに、優先度順にスワップ対象ブロックのブロ
ックアドレスが格納される。
【０１０３】このように、スワップオーダーテーブルに
おいては、スワッピング先となるブロックがその優先度
順に格納されている。このため、このスワップオーダー
テーブルを参照する事により、マイクロプロセッサ１４
は、ＵＷＣデータのソーティングを行うことなく、スワ
ッピング先を特定する事が可能となる。
おいては、スワッピング先となるブロックがその優先度
順に格納されている。このため、このスワップオーダー
テーブルを参照する事により、マイクロプロセッサ１４
は、ＵＷＣデータのソーティングを行うことなく、スワ
ッピング先を特定する事が可能となる。
【０１０４】図１０には、コンフィグブロックのデータ
格納形式が示されている。
格納形式が示されている。
【０１０５】コンヒィグブロックは、ページ０からペー
ジ１５までの１６ページを含む１個のブロックから構成
されている。各ページは、２５６バイトのデータ領域と
８バイトの冗長領域とから構成されている。８バイトの
冗長領域のうちの６バイトには、そのページのデータ領
域に格納されている２５６バイトのデータに対応するＥ
ＣＣが格納されている。また、冗長領域の残りの２バイ
トは未使用である。
ジ１５までの１６ページを含む１個のブロックから構成
されている。各ページは、２５６バイトのデータ領域と
８バイトの冗長領域とから構成されている。８バイトの
冗長領域のうちの６バイトには、そのページのデータ領
域に格納されている２５６バイトのデータに対応するＥ
ＣＣが格納されている。また、冗長領域の残りの２バイ
トは未使用である。
【０１０６】コンヒィグブロックのデータ領域には、図
示のように、コンヒィグ情報、ＣＩＳ情報、ドライブＩ
Ｄ情報が格納されている。
示のように、コンヒィグ情報、ＣＩＳ情報、ドライブＩ
Ｄ情報が格納されている。
【０１０７】コンヒィグ情報は、この半導体ディスク装
置１０に搭載されているフラッシュＥＥＰＲＯＭのチッ
プ数、同時書込み可能な最大チップ数、各チップにおけ
るＭＢＩテーブルブロックの存在位置を示す物理ブロッ
クアドレスなどを定義する。このコンヒィグ情報は半導
体ディスク装置１０のパワーオン時にマイクロプロセッ
サ１４によって参照され、そのコンヒィグ情報に従った
初期設定処理が行われる。
置１０に搭載されているフラッシュＥＥＰＲＯＭのチッ
プ数、同時書込み可能な最大チップ数、各チップにおけ
るＭＢＩテーブルブロックの存在位置を示す物理ブロッ
クアドレスなどを定義する。このコンヒィグ情報は半導
体ディスク装置１０のパワーオン時にマイクロプロセッ
サ１４によって参照され、そのコンヒィグ情報に従った
初期設定処理が行われる。
【０１０８】ＣＩＳ情報は、半導体ディスク装置１０を
ＰＣＭＣＩＡ仕様のカードとして使用する場合に、ホス
トシステムに通知されるカード属性情報である。このカ
ード属性情報には、メモリチップの種類、容量、アクセ
スタイムなどの物理的仕様に関する情報と、このカード
がディスク装置であることなどを示す用途に関する情報
が定義されている。このＣＩＳ情報は、半導体ディスク
装置１０のパワーオン時に、マイクロプロセッサ１４に
よってＲＡＭ１３に転送される。ＲＡＭ１３に転送され
たＣＩＳ情報は、ホストシステムからの所定番地の読み
出し要求に応答してホストシステムに転送される。
ＰＣＭＣＩＡ仕様のカードとして使用する場合に、ホス
トシステムに通知されるカード属性情報である。このカ
ード属性情報には、メモリチップの種類、容量、アクセ
スタイムなどの物理的仕様に関する情報と、このカード
がディスク装置であることなどを示す用途に関する情報
が定義されている。このＣＩＳ情報は、半導体ディスク
装置１０のパワーオン時に、マイクロプロセッサ１４に
よってＲＡＭ１３に転送される。ＲＡＭ１３に転送され
たＣＩＳ情報は、ホストシステムからの所定番地の読み
出し要求に応答してホストシステムに転送される。
【０１０９】ドライブＩＤ情報は、半導体ディスク装置
１０のドライブ構成を示す情報であり、ここには、内蔵
フラッシュＥＥＰＲＯＭに論理的に割り当てられる総セ
クタ数、シリンダ数、ヘッド数、１トラック当たりのセ
クタ数などが定義されている。このドライブＩＤ情報
は、ホストシステムからのドライブ識別コマンドに応答
して、マイクロプロセッサ１４によってホストシステム
に転送される。
１０のドライブ構成を示す情報であり、ここには、内蔵
フラッシュＥＥＰＲＯＭに論理的に割り当てられる総セ
クタ数、シリンダ数、ヘッド数、１トラック当たりのセ
クタ数などが定義されている。このドライブＩＤ情報
は、ホストシステムからのドライブ識別コマンドに応答
して、マイクロプロセッサ１４によってホストシステム
に転送される。
【０１１０】このように、この実施例においては、ユー
ザデータを格納するためのメモリブロックだけでなく、
管理情報格納のために使用されるＭＢＩテーブルブロッ
クやコンヒィグブロックにおいても、各ページの冗長領
域には、そのページのデータ領域に格納されるデータに
対応したＥＣＣが格納されている。したがって、これら
ＭＢＩテーブルブロックおよびコンヒィグブロックにお
いても、データ回復能力の高い複雑なＥＣＣ演算式を利
用することなく通常の簡単なＥＣＣ演算によってエラー
検出および訂正を行うことが可能となる。
ザデータを格納するためのメモリブロックだけでなく、
管理情報格納のために使用されるＭＢＩテーブルブロッ
クやコンヒィグブロックにおいても、各ページの冗長領
域には、そのページのデータ領域に格納されるデータに
対応したＥＣＣが格納されている。したがって、これら
ＭＢＩテーブルブロックおよびコンヒィグブロックにお
いても、データ回復能力の高い複雑なＥＣＣ演算式を利
用することなく通常の簡単なＥＣＣ演算によってエラー
検出および訂正を行うことが可能となる。
【０１１１】次に、図１３を参照して、ＲＡＭ１３に設
けられるアドレス変換テーブル１３２の構成について説
明する。
けられるアドレス変換テーブル１３２の構成について説
明する。
【０１１２】このアドレス変換テーブル１３２は、シリ
ンダ番号、ヘッド番号およびセクタ番号によって規定さ
れるホストアドレスを、フラッシュＥＥＰＲＯＭ１１−
１〜１１−１１６をアクセスするための物理メモリアド
レスに変換するためのものであり、このアドレス変換テ
ーブル１３２はフラッシュＥＥＰＲＯＭ１１−１〜１１
−１１６それぞれのＭＢＩテーブルブロックのアドレス
変換情報に基づいて生成される。
ンダ番号、ヘッド番号およびセクタ番号によって規定さ
れるホストアドレスを、フラッシュＥＥＰＲＯＭ１１−
１〜１１−１１６をアクセスするための物理メモリアド
レスに変換するためのものであり、このアドレス変換テ
ーブル１３２はフラッシュＥＥＰＲＯＭ１１−１〜１１
−１１６それぞれのＭＢＩテーブルブロックのアドレス
変換情報に基づいて生成される。
【０１１３】このアドレス変換テーブル１３２において
は、ホストアドレスとしては１３ビットのブロックセク
タアドレスが使用される。このブロックセクタアドレス
は、前述したように、シリンダ番号、ヘッド番号および
セクタ番号から計算されたセクタの通し番号を示すホス
ト論理アドレス（１６ビット）の中の上位１３ビットか
ら構成される。また、物理メモリアドレスは、４ビット
のチップ番号アドレスと、９ビットのチップ内物理ブロ
ックアドレスから構成される。４ビットのチップ番号ア
ドレスは、チップ番号＃０のフラッシュＥＥＰＲＯＭ１
１−１からチップ番号＃１５のフラッシュＥＥＰＲＯＭ
１１−６までの１６個のチップのうちの１つを指定す
る。９ビットのチップ内物理ブロックアドレスは、チッ
プ番号アドレスによって指定されたチップ内のブロック
０〜ブロック５１１の５１２個のブロックの中の１つを
指定する。物理メモリアドレス（チップ番号アドレス、
チップ内物理ブロックアドレス）は、ホストアドレス順
に格納されている。
は、ホストアドレスとしては１３ビットのブロックセク
タアドレスが使用される。このブロックセクタアドレス
は、前述したように、シリンダ番号、ヘッド番号および
セクタ番号から計算されたセクタの通し番号を示すホス
ト論理アドレス（１６ビット）の中の上位１３ビットか
ら構成される。また、物理メモリアドレスは、４ビット
のチップ番号アドレスと、９ビットのチップ内物理ブロ
ックアドレスから構成される。４ビットのチップ番号ア
ドレスは、チップ番号＃０のフラッシュＥＥＰＲＯＭ１
１−１からチップ番号＃１５のフラッシュＥＥＰＲＯＭ
１１−６までの１６個のチップのうちの１つを指定す
る。９ビットのチップ内物理ブロックアドレスは、チッ
プ番号アドレスによって指定されたチップ内のブロック
０〜ブロック５１１の５１２個のブロックの中の１つを
指定する。物理メモリアドレス（チップ番号アドレス、
チップ内物理ブロックアドレス）は、ホストアドレス順
に格納されている。
【０１１４】次に、図１４を参照して、アドレス変換テ
ーブル１３２を利用したアドレス変換動作の原理を説明
する。
ーブル１３２を利用したアドレス変換動作の原理を説明
する。
【０１１５】まず、ホストシステムから指定されたシリ
ンダ番号、ヘッド番号およびセクタ番号は、マイクロプ
ロセッサ１４によって実行されるファームウェアによっ
て１６ビット幅のホスト論理アドレスに変換される。次
いで、その１６ビット幅のホスト論理アドレスの上位１
３ビットから成るブロックセクタアドレスをインデック
スとしてアドレス変換テーブル１３２が検索され、ブロ
ックセクタアドレスに対応する４ビット幅のチップ番号
アドレス、および９ビット幅の物理ブロックアドレスが
決定される。
ンダ番号、ヘッド番号およびセクタ番号は、マイクロプ
ロセッサ１４によって実行されるファームウェアによっ
て１６ビット幅のホスト論理アドレスに変換される。次
いで、その１６ビット幅のホスト論理アドレスの上位１
３ビットから成るブロックセクタアドレスをインデック
スとしてアドレス変換テーブル１３２が検索され、ブロ
ックセクタアドレスに対応する４ビット幅のチップ番号
アドレス、および９ビット幅の物理ブロックアドレスが
決定される。
【０１１６】チップ番号アドレスは、チップ選択のため
に、ファームウェアによってＮＡＮＤバスインタフェー
ス１９のＮＡＮＤチップナンバレジスタ２０１にセット
される。また、９ビットの物理ブロックアドレスには、
１６ビット幅のホスト論理アドレスの下位３ビットから
成るブロック内セクタアドレスと、１ビット幅の偶数／
奇数ページ指定アドレスと、８ビット幅のカラムアドレ
スがＮＡＮＤバイインタフェース１９内で付加されて、
２０ビット幅のメモリアドレス（Ａ２０−Ａ０）が生成
される。このメモリアドレス（Ａ２０−Ａ０）は、アド
レス指定のために、ＮＡＮＤバスインタフェース１９の
ＮＡＮＤデータリード／ライトレジスタ２０２にセット
される。ユーザデータをリード／ライトするためにホス
トシステムによって実行される半導体ディスク装置１０
のアクセスはセクタ単位で行われるので、通常、１ビッ
ト幅の偶数／奇数ページ指定アドレス（Ａ８）と、８ビ
ット幅のカラムアドレス（Ａ７−Ａ０）はどちらもオー
ル“０”である。
に、ファームウェアによってＮＡＮＤバスインタフェー
ス１９のＮＡＮＤチップナンバレジスタ２０１にセット
される。また、９ビットの物理ブロックアドレスには、
１６ビット幅のホスト論理アドレスの下位３ビットから
成るブロック内セクタアドレスと、１ビット幅の偶数／
奇数ページ指定アドレスと、８ビット幅のカラムアドレ
スがＮＡＮＤバイインタフェース１９内で付加されて、
２０ビット幅のメモリアドレス（Ａ２０−Ａ０）が生成
される。このメモリアドレス（Ａ２０−Ａ０）は、アド
レス指定のために、ＮＡＮＤバスインタフェース１９の
ＮＡＮＤデータリード／ライトレジスタ２０２にセット
される。ユーザデータをリード／ライトするためにホス
トシステムによって実行される半導体ディスク装置１０
のアクセスはセクタ単位で行われるので、通常、１ビッ
ト幅の偶数／奇数ページ指定アドレス（Ａ８）と、８ビ
ット幅のカラムアドレス（Ａ７−Ａ０）はどちらもオー
ル“０”である。
【０１１７】次に、図１５を参照して、ＮＡＮＤバスイ
ンタフェース１９のＥＣＣ演算回路２１のＥＣＣ生成／
チェック動作を説明する。
ンタフェース１９のＥＣＣ演算回路２１のＥＣＣ生成／
チェック動作を説明する。
【０１１８】まず、図１５（ａ）を参照して、ＥＣＣの
生成動作を説明する。
生成動作を説明する。
【０１１９】ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１１−
１〜１１−１６に対するデータ書込み時においては、Ｒ
ＡＭ１３のデータバッファ１３１に格納されているユー
ザデータは、マイクロプロセッサ１４によって２５６バ
イト単位で読み出されて、ＮＡＮＤバスインタフェース
１９を介してフラッシュＥＥＰＲＯＭのデータレジスタ
に転送される。
１〜１１−１６に対するデータ書込み時においては、Ｒ
ＡＭ１３のデータバッファ１３１に格納されているユー
ザデータは、マイクロプロセッサ１４によって２５６バ
イト単位で読み出されて、ＮＡＮＤバスインタフェース
１９を介してフラッシュＥＥＰＲＯＭのデータレジスタ
に転送される。
【０１２０】ＮＡＮＤバスインタフェース１９において
は、２５６バイトのユーザデータはＥＣＣ演算回路２１
に送られ、そこでＥＣＣを生成するための演算が実行さ
れる。ここで、ＥＣＣとしては例えばハミングコードな
どが利用される。
は、２５６バイトのユーザデータはＥＣＣ演算回路２１
に送られ、そこでＥＣＣを生成するための演算が実行さ
れる。ここで、ＥＣＣとしては例えばハミングコードな
どが利用される。
【０１２１】ＥＣＣ演算は、２５６バイトのユーザデー
タだけでなく、実際には、その２５６バイトのユーザデ
ータと冗長領域の最初の２バイトに格納すべきデータと
から構成される２５８バイトのデータを対象として行わ
れる。
タだけでなく、実際には、その２５６バイトのユーザデ
ータと冗長領域の最初の２バイトに格納すべきデータと
から構成される２５８バイトのデータを対象として行わ
れる。
【０１２２】例えば、各ブロックの先頭ページに対する
データ書込みの場合には、２５６バイトのユーザデータ
と２バイトのＬＷＣデータとから構成される２５８バイ
トのデータがＥＣＣ演算の対象となる。この２バイトの
ＬＷＣデータは、２５６バイトのユーザデータの転送に
先立って、マイクロプロセッサ１４によってＬＷＣレジ
スタ２０８にセットされている。
データ書込みの場合には、２５６バイトのユーザデータ
と２バイトのＬＷＣデータとから構成される２５８バイ
トのデータがＥＣＣ演算の対象となる。この２バイトの
ＬＷＣデータは、２５６バイトのユーザデータの転送に
先立って、マイクロプロセッサ１４によってＬＷＣレジ
スタ２０８にセットされている。
【０１２３】ＥＣＣ演算回路２１は、２５６バイトのユ
ーザデータとＬＷＣレジスタ２０８にセットされている
２バイトのＬＷＣデータとから構成される２５８バイト
のデータを所定のデータ列単位で演算して、６バイトの
ハミングコードＥＣＣを順次生成する。これらハミング
コードＥＣＣはＥＣＣデータレジスタ２０９〜２１４に
一時的に保持される。
ーザデータとＬＷＣレジスタ２０８にセットされている
２バイトのＬＷＣデータとから構成される２５８バイト
のデータを所定のデータ列単位で演算して、６バイトの
ハミングコードＥＣＣを順次生成する。これらハミング
コードＥＣＣはＥＣＣデータレジスタ２０９〜２１４に
一時的に保持される。
【０１２４】ＥＣＣの生成処理が完了すると、ＥＣＣ演
算回路２１は、２５６バイトのユーザデータに後続させ
て、２バイトのＬＷＣデータと６バイトのＥＣＣデータ
を、フラッシュＥＥＰＲＯＭのデータレジスタに転送す
る。これにより、フラッシュＥＥＰＲＯＭのデータレジ
スタには、２５６バイトのユーザデータ、２バイトのＬ
ＷＣデータ、および６バイトのＥＣＣデータから構成さ
れる１ページ分のデータがセットされる。
算回路２１は、２５６バイトのユーザデータに後続させ
て、２バイトのＬＷＣデータと６バイトのＥＣＣデータ
を、フラッシュＥＥＰＲＯＭのデータレジスタに転送す
る。これにより、フラッシュＥＥＰＲＯＭのデータレジ
スタには、２５６バイトのユーザデータ、２バイトのＬ
ＷＣデータ、および６バイトのＥＣＣデータから構成さ
れる１ページ分のデータがセットされる。
【０１２５】次に、図１５（ｂ）を参照して、ＥＣＣの
チェック動作を説明する。
チェック動作を説明する。
【０１２６】ＮＡＮＤ型フラッシュＥＥＰＲＯＭ１１−
１〜１１−１６からのデータ読み出し時においては、フ
ラッシュＥＥＰＲＯＭから読み出される１ページ分のデ
ータがＮＡＮＤバスインタフェース１９に送られる。
１〜１１−１６からのデータ読み出し時においては、フ
ラッシュＥＥＰＲＯＭから読み出される１ページ分のデ
ータがＮＡＮＤバスインタフェース１９に送られる。
【０１２７】ＮＡＮＤバスインタフェース１９において
は、１ページ分のデータから２５６バイトのユーザデー
タが取り出され、それがＲＡＭ１３のデータバッファ１
３１に送られる。また、その１ページ分のデータはＥＣ
Ｃ演算回路２１に送られる。
は、１ページ分のデータから２５６バイトのユーザデー
タが取り出され、それがＲＡＭ１３のデータバッファ１
３１に送られる。また、その１ページ分のデータはＥＣ
Ｃ演算回路２１に送られる。
【０１２８】ＥＣＣ演算回路２１は、まず、１ページ分
のデータからＬＷＣデータを取り出して、それをＬＷＣ
レジスタ２０８にセットし、その後、エラー検出のため
のＥＣＣチェック演算を実行する。
のデータからＬＷＣデータを取り出して、それをＬＷＣ
レジスタ２０８にセットし、その後、エラー検出のため
のＥＣＣチェック演算を実行する。
【０１２９】このＥＣＣチェック演算においては、ＥＣ
Ｃ演算回路２１は、２５６バイトのユーザデータと２バ
イトのＬＷＣデータとから構成される２５８バイトのデ
ータをＥＣＣ生成処理の場合と同じデータ列単位で演算
して、６バイトのハミングコードＥＣＣを順次生成す
る。そして、その生成したハミングコードＥＣＣと、フ
ラッシュＥＥＰＲＯＭから読み出された１ページ分のデ
ータに含まれているハミングコードＥＣＣとをバイト単
位で比較し、一致／不一致を示す比較結果をＥＣＣデー
タレジスタ２０９〜２１５にセットする。エラ−発生が
ない場合には、ＥＣＣデータレジスタ２０９〜２１５に
は全て、一致を示すデータ“０”がセットされる。ＥＣ
Ｃデータレジスタ２０９〜２１５の内容はマイクロプロ
セッサ１４によって参照され、エラーが発生していれ
ば、マイクロプロセッサ１４によってデータバッファ１
３１上のデータのエラー訂正が行われる。
Ｃ演算回路２１は、２５６バイトのユーザデータと２バ
イトのＬＷＣデータとから構成される２５８バイトのデ
ータをＥＣＣ生成処理の場合と同じデータ列単位で演算
して、６バイトのハミングコードＥＣＣを順次生成す
る。そして、その生成したハミングコードＥＣＣと、フ
ラッシュＥＥＰＲＯＭから読み出された１ページ分のデ
ータに含まれているハミングコードＥＣＣとをバイト単
位で比較し、一致／不一致を示す比較結果をＥＣＣデー
タレジスタ２０９〜２１５にセットする。エラ−発生が
ない場合には、ＥＣＣデータレジスタ２０９〜２１５に
は全て、一致を示すデータ“０”がセットされる。ＥＣ
Ｃデータレジスタ２０９〜２１５の内容はマイクロプロ
セッサ１４によって参照され、エラーが発生していれ
ば、マイクロプロセッサ１４によってデータバッファ１
３１上のデータのエラー訂正が行われる。
【０１３０】次に、マイクロプセッサ１４によって実行
されるファームウェアとＮＡＮＤバスインタフェース１
９の機能分担を明瞭にするために、フラッシュＥＥＰＲ
ＯＭに対するアクセス制御動作を説明する。
されるファームウェアとＮＡＮＤバスインタフェース１
９の機能分担を明瞭にするために、フラッシュＥＥＰＲ
ＯＭに対するアクセス制御動作を説明する。
【０１３１】まず、図１６および図１７を参照して、フ
ラッシュＥＥＰＲＯＭのプログラムサイクルの制御に必
要なファームウェアの処理とＮＡＮＤバスインタフェー
ス１９の動作について説明する。
ラッシュＥＥＰＲＯＭのプログラムサイクルの制御に必
要なファームウェアの処理とＮＡＮＤバスインタフェー
ス１９の動作について説明する。
【０１３２】図１６はプログラムサイクルにおけるファ
ームウェアの処理とＮＡＮＤバスインタフェース１９の
動作を説明するフローチャートであり、図１７はプログ
ラムサイクルにおけるフラッシュＥＥＰＲＯＭの動作を
示すタイミングチャートである。
ームウェアの処理とＮＡＮＤバスインタフェース１９の
動作を説明するフローチャートであり、図１７はプログ
ラムサイクルにおけるフラッシュＥＥＰＲＯＭの動作を
示すタイミングチャートである。
【０１３３】ここでは、あるブロックの先頭ページに、
２５６バイトのユーザデータ、２バイトのＬＷＣデー
タ、および６バイトのＥＣＣデータをライトする場合を
例にとって説明する。
２５６バイトのユーザデータ、２バイトのＬＷＣデー
タ、および６バイトのＥＣＣデータをライトする場合を
例にとって説明する。
【０１３４】マイクロプロッセ１４によって実行される
ファームウェアは、まず、ライト対象のフラッシュＥＥ
ＰＲＯＭチップに対応するＮＡＮＤチップレディー／ビ
ジーレジスタ２１５−１〜２１５−１６の１つを参照し
て、そのライト対象のフラッシュＥＥＰＲＯＭチップが
レディーステート（待機中）か否かを確認する（ステッ
プＡ１１）。レディーステートであることを確認する
と、ファームウェアは、ＮＡＮＤチップナンバレジスタ
２０１をＩ／Ｏライトして、そこにライト対象フラッシ
ュＥＥＰＲＯＭチップに対応するチップ番号をセットす
る（ステップＡ１２）。
ファームウェアは、まず、ライト対象のフラッシュＥＥ
ＰＲＯＭチップに対応するＮＡＮＤチップレディー／ビ
ジーレジスタ２１５−１〜２１５−１６の１つを参照し
て、そのライト対象のフラッシュＥＥＰＲＯＭチップが
レディーステート（待機中）か否かを確認する（ステッ
プＡ１１）。レディーステートであることを確認する
と、ファームウェアは、ＮＡＮＤチップナンバレジスタ
２０１をＩ／Ｏライトして、そこにライト対象フラッシ
ュＥＥＰＲＯＭチップに対応するチップ番号をセットす
る（ステップＡ１２）。
【０１３５】次いで、ファームウェアは、ＮＡＮＤチッ
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ１３）。
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ１３）。
【０１３６】この時、ＮＡＮＤバスインタフェース１９
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ１１）。
このチップセレクト信号はライト対象チップのチップイ
ネーブル入力ＣＥ￣に供給され、これによってライト対
象チップがイネーブル状態に設定される。
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ１１）。
このチップセレクト信号はライト対象チップのチップイ
ネーブル入力ＣＥ￣に供給され、これによってライト対
象チップがイネーブル状態に設定される。
【０１３７】次に、ファームウェアは、ＮＡＮＤコマン
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ１４）。
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ１４）。
【０１３８】ＮＡＮＤバスインタフェース１９は、ＣＬ
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ１２）。
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ１２）。
【０１３９】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにシリアルデータ入力コマンド“８０ｈ”をセット
する（ステップＡ１５）。ＮＡＮＤバスインタフェース
１９は、シリアルデータ入力コマンド“８０ｈ”のセッ
トに応答して、ライトイネーブル信号ＷＥ￣をアクティ
ブ状態、つまり“Ｌ”レベルに設定し、且つシリアルデ
ータ入力コマンド“８０ｈ”を入出力端子Ｉ／Ｏに転送
する（ステップＢ１３）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにシリアルデータ入力コマンド“８０ｈ”をセット
する（ステップＡ１５）。ＮＡＮＤバスインタフェース
１９は、シリアルデータ入力コマンド“８０ｈ”のセッ
トに応答して、ライトイネーブル信号ＷＥ￣をアクティ
ブ状態、つまり“Ｌ”レベルに設定し、且つシリアルデ
ータ入力コマンド“８０ｈ”を入出力端子Ｉ／Ｏに転送
する（ステップＢ１３）。
【０１４０】ファームウェアは、ＮＡＮＤアドレスラッ
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ１
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ１４）。
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ１
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ１４）。
【０１４１】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（カラムアドレスＡ７−Ａ０、お
よびページアドレスＡ２０−Ａ８）をセットする（ステ
ップＡ１７）。ＮＡＮＤバスインタフェース１９は、ア
ドレスのセットに応答して、ライトイネーブル信号ＷＥ
￣をアクティブ状態、つまり“Ｌ”レベルに設定し、且
つセットされたメモリアドレスを入出力端子Ｉ／Ｏに転
送する（ステップＢ１５）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（カラムアドレスＡ７−Ａ０、お
よびページアドレスＡ２０−Ａ８）をセットする（ステ
ップＡ１７）。ＮＡＮＤバスインタフェース１９は、ア
ドレスのセットに応答して、ライトイネーブル信号ＷＥ
￣をアクティブ状態、つまり“Ｌ”レベルに設定し、且
つセットされたメモリアドレスを入出力端子Ｉ／Ｏに転
送する（ステップＢ１５）。
【０１４２】ファームウェアは、このプログラムサイク
ル実行前に予めライト対象ブロックから読み出して＋１
カウントアップしておいたＬＷＣデータをＬＷＣレジス
タ２０８にセットする（ステップＡ１８）。そして、フ
ァームウェアは、ＥＣＣ開始コマンドをＥＣＣスタート
制御レジスタ２０６にセットし（ステップＡ１９）、そ
の後、ムーブストリング命令の実行によって、データバ
ッファ１３１からフラッシュＥＥＰＲＯＭに２５６バイ
トのユーザデータを転送する（ステップＡ２０）。
ル実行前に予めライト対象ブロックから読み出して＋１
カウントアップしておいたＬＷＣデータをＬＷＣレジス
タ２０８にセットする（ステップＡ１８）。そして、フ
ァームウェアは、ＥＣＣ開始コマンドをＥＣＣスタート
制御レジスタ２０６にセットし（ステップＡ１９）、そ
の後、ムーブストリング命令の実行によって、データバ
ッファ１３１からフラッシュＥＥＰＲＯＭに２５６バイ
トのユーザデータを転送する（ステップＡ２０）。
【０１４３】ＮＡＮＤバスインタフェース１９は、ＥＣ
Ｃ開始コマンドに応答してＥＣＣ生成のための演算を開
始し、２５６バイトのユーザデータおよびＬＷＣデータ
に対応する６バイトのＥＣＣデータを生成する（ステッ
プＢ１６）。そして、ＮＡＮＤバスインタフェース１９
は、２５６バイトのユーザデータに後続して、２バイト
のＬＷＣデータおよび６バイトのＥＣＣデータの転送を
開始する（ステップＢ１７）。これにより、ライト対象
フラッシュＥＥＰＲＯＭのデータレジスタには、図１７
に示されているように、２５６バイトのユーザデータ、
２バイトのＬＷＣデータおよび６バイトのＥＣＣデータ
が、１ページ分のシリアル入力データ（ＤＩＮ）として
転送される。
Ｃ開始コマンドに応答してＥＣＣ生成のための演算を開
始し、２５６バイトのユーザデータおよびＬＷＣデータ
に対応する６バイトのＥＣＣデータを生成する（ステッ
プＢ１６）。そして、ＮＡＮＤバスインタフェース１９
は、２５６バイトのユーザデータに後続して、２バイト
のＬＷＣデータおよび６バイトのＥＣＣデータの転送を
開始する（ステップＢ１７）。これにより、ライト対象
フラッシュＥＥＰＲＯＭのデータレジスタには、図１７
に示されているように、２５６バイトのユーザデータ、
２バイトのＬＷＣデータおよび６バイトのＥＣＣデータ
が、１ページ分のシリアル入力データ（ＤＩＮ）として
転送される。
【０１４４】この後、ファームウェアは、ＣＬＥオンコ
マンドを発行した後に、ＮＡＮＤデータリード／ライト
レジスタ２０２をＩ／Ｏライトして、そこにプログラム
コマンド“１０ｈ”をセットする（ステップＡ２１）。
ＮＡＮＤバスインタフェース１９は、まず、コマンドラ
ッチイネーブル信号ＣＬＥをアクティブ状態に設定して
からライトイネーブル信号ＷＥ￣をアクティブ状態に設
定し、且つプログラムコマンド“１０ｈ”を入出力端子
Ｉ／Ｏに転送する（ステップＢ１８）。
マンドを発行した後に、ＮＡＮＤデータリード／ライト
レジスタ２０２をＩ／Ｏライトして、そこにプログラム
コマンド“１０ｈ”をセットする（ステップＡ２１）。
ＮＡＮＤバスインタフェース１９は、まず、コマンドラ
ッチイネーブル信号ＣＬＥをアクティブ状態に設定して
からライトイネーブル信号ＷＥ￣をアクティブ状態に設
定し、且つプログラムコマンド“１０ｈ”を入出力端子
Ｉ／Ｏに転送する（ステップＢ１８）。
【０１４５】このプログラムコマンド“１０ｈ”が転送
されると、ライト対象のフラッシュＥＥＰＲＯＭにおい
ては、ページライト動作が自動実行される。
されると、ライト対象のフラッシュＥＥＰＲＯＭにおい
ては、ページライト動作が自動実行される。
【０１４６】ページライト動作では、データレジスタか
らメモリセルアレイへの１ページ分のページデータ転送
が行われて、データレジスタの２５６バイトのユーザデ
ータがそのページのデータ領域に書き込まれ、且つデー
タレジスタの２バイトのＬＷＣデータおよび６バイトの
ＥＣＣデータがそのページの冗長領域に書き込まれる。
この後、ページライト動作が正常に実行されたことを検
証するためのベリファイ動作が行われる。ベリファイ動
作では、ページライトされたページの内容が読み出さ
れ、それがデータレジスタに保持されていてる内容と比
較される。不一致ならば、ページライトが再試行され
る。ページライトが成功するか、所定回数だけページラ
イトを再試行してもページライトが成功しなかった場合
には、ページライト動作が終了される。
らメモリセルアレイへの１ページ分のページデータ転送
が行われて、データレジスタの２５６バイトのユーザデ
ータがそのページのデータ領域に書き込まれ、且つデー
タレジスタの２バイトのＬＷＣデータおよび６バイトの
ＥＣＣデータがそのページの冗長領域に書き込まれる。
この後、ページライト動作が正常に実行されたことを検
証するためのベリファイ動作が行われる。ベリファイ動
作では、ページライトされたページの内容が読み出さ
れ、それがデータレジスタに保持されていてる内容と比
較される。不一致ならば、ページライトが再試行され
る。ページライトが成功するか、所定回数だけページラ
イトを再試行してもページライトが成功しなかった場合
には、ページライト動作が終了される。
【０１４７】ページライト動作期間中そのチップからの
レディー／ビジー信号（ＲＤＹ／ＢＳＹ）はビジー状態
を示し、ページライト動作が完了するとビジー状態から
レディー状態に戻る。
レディー／ビジー信号（ＲＤＹ／ＢＳＹ）はビジー状態
を示し、ページライト動作が完了するとビジー状態から
レディー状態に戻る。
【０１４８】複数のチップに対する書き込み動作を同時
実行させる場合には、あるチップのページライト動作実
行中（ビジーステート）の期間を利用して、他のチップ
に対するライトアクセスが実行される。
実行させる場合には、あるチップのページライト動作実
行中（ビジーステート）の期間を利用して、他のチップ
に対するライトアクセスが実行される。
【０１４９】この後、ファームウェアは、ライトアクセ
スしたチップに対応するＮＡＮＤチップレディー／ビジ
ーレジスタの内容によってページライト動作の完了を確
認すると（ステップＡ２２）、ＮＡＮＤデータリード／
ライトレジスタ２０２をＩ／Ｏライトして、そこにステ
ータスリードコマンド“７０ｈ”をセットする（ステッ
プＡ２３）。ＮＡＮＤバスインタフェース１９は、ステ
ータスリードコマンド“７０ｈ”のセットに応答して、
ライトイネーブル信号ＷＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定し、且つステータスリードコマンド
“７０ｈ”を入出力端子Ｉ／Ｏに転送し、その後、リー
ドイネーブル信号ＲＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定する（ステップＢ１９）。
スしたチップに対応するＮＡＮＤチップレディー／ビジ
ーレジスタの内容によってページライト動作の完了を確
認すると（ステップＡ２２）、ＮＡＮＤデータリード／
ライトレジスタ２０２をＩ／Ｏライトして、そこにステ
ータスリードコマンド“７０ｈ”をセットする（ステッ
プＡ２３）。ＮＡＮＤバスインタフェース１９は、ステ
ータスリードコマンド“７０ｈ”のセットに応答して、
ライトイネーブル信号ＷＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定し、且つステータスリードコマンド
“７０ｈ”を入出力端子Ｉ／Ｏに転送し、その後、リー
ドイネーブル信号ＲＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定する（ステップＢ１９）。
【０１５０】ステータスリードコマンド“７０ｈ”が転
送されると、フラッシュＥＥＰＲＯＭからはページライ
ト動作が成功したか否かを示すステータスデータが読み
出され、それがＮＡＮＤデータリード／ライトレジスタ
２０２にセットされる。
送されると、フラッシュＥＥＰＲＯＭからはページライ
ト動作が成功したか否かを示すステータスデータが読み
出され、それがＮＡＮＤデータリード／ライトレジスタ
２０２にセットされる。
【０１５１】ファームウェアは、ＮＡＮＤデータリード
／ライトレジスタ２０２のステータスデータを参照して
ページライト動作が成功したか否かを確認し、成功して
いればライト動作を終了する（ステップＡ２４）。もし
失敗した場合には、代替ブロックとの代替処理などを行
う。
／ライトレジスタ２０２のステータスデータを参照して
ページライト動作が成功したか否かを確認し、成功して
いればライト動作を終了する（ステップＡ２４）。もし
失敗した場合には、代替ブロックとの代替処理などを行
う。
【０１５２】次に、図１８および図１９を参照して、フ
ラッシュＥＥＰＲＯＭのリードサイクルの制御に必要な
ファームウェアの処理とＮＡＮＤバスインタフェース１
９の動作について説明する。
ラッシュＥＥＰＲＯＭのリードサイクルの制御に必要な
ファームウェアの処理とＮＡＮＤバスインタフェース１
９の動作について説明する。
【０１５３】図１８はリードサイクルにおけるファーム
ウェアの処理とＮＡＮＤバスインタフェース１９の動作
を説明するフローチャートであり、図１９はリードサイ
クルにおけるフラッシュＥＥＰＲＯＭの動作を示すタイ
ミングチャートである。
ウェアの処理とＮＡＮＤバスインタフェース１９の動作
を説明するフローチャートであり、図１９はリードサイ
クルにおけるフラッシュＥＥＰＲＯＭの動作を示すタイ
ミングチャートである。
【０１５４】フラッシュＥＥＰＲＯＭ１１−１〜１１−
１６のリードサイクルには、ページ単位でデータを読み
出す第１リードサイクルと、各ページの冗長領域のデー
タでけを読み出す第２リードサイクルとがある。
１６のリードサイクルには、ページ単位でデータを読み
出す第１リードサイクルと、各ページの冗長領域のデー
タでけを読み出す第２リードサイクルとがある。
【０１５５】ここでは、第１リードサイクルで、あるブ
ロックの先頭ページを読み出す場合を説明する。
ロックの先頭ページを読み出す場合を説明する。
【０１５６】マイクロプロッセ１４によって実行される
ファームウェアは、まず、リード対象のフラッシュＥＥ
ＰＲＯＭチップに対応するＮＡＮＤチップレディー／ビ
ジーレジスタ２１５−１〜２１５−１６の１つを参照し
て、そのリード対象のフラッシュＥＥＰＲＯＭチップが
レディーステート（待機中）か否かを確認する（ステッ
プＡ３１）。レディーステートであることを確認する
と、ファームウェアは、ＮＡＮＤチップナンバレジスタ
２０１をＩ／Ｏライトして、そこにリード対象フラッシ
ュＥＥＰＲＯＭチップに対応するチップ番号をセットす
る（ステップＡ３２）。
ファームウェアは、まず、リード対象のフラッシュＥＥ
ＰＲＯＭチップに対応するＮＡＮＤチップレディー／ビ
ジーレジスタ２１５−１〜２１５−１６の１つを参照し
て、そのリード対象のフラッシュＥＥＰＲＯＭチップが
レディーステート（待機中）か否かを確認する（ステッ
プＡ３１）。レディーステートであることを確認する
と、ファームウェアは、ＮＡＮＤチップナンバレジスタ
２０１をＩ／Ｏライトして、そこにリード対象フラッシ
ュＥＥＰＲＯＭチップに対応するチップ番号をセットす
る（ステップＡ３２）。
【０１５７】次いで、ファームウェアは、ＮＡＮＤチッ
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ３３）。
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ３３）。
【０１５８】この時、ＮＡＮＤバスインタフェース１９
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ３１）。
このチップセレクト信号はリード対象チップのチップイ
ネーブル入力ＣＥ￣に供給され、これによってリード対
象チップがイネーブル状態に設定される。
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ３１）。
このチップセレクト信号はリード対象チップのチップイ
ネーブル入力ＣＥ￣に供給され、これによってリード対
象チップがイネーブル状態に設定される。
【０１５９】次に、ファームウェアは、ＮＡＮＤコマン
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ３４）。
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ３４）。
【０１６０】ＮＡＮＤバスインタフェース１９は、ＣＬ
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ３２）。
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ３２）。
【０１６１】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにリードコマンド“００ｈ”をセットする（ステッ
プＡ３５）。ＮＡＮＤバスインタフェース１９は、リー
ドコマンド“００ｈ”のセットに応答して、ライトイネ
ーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”レベ
ルに設定し、且つリードコマンド“００ｈ”を入出力端
子Ｉ／Ｏに転送する（ステップＢ３３）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにリードコマンド“００ｈ”をセットする（ステッ
プＡ３５）。ＮＡＮＤバスインタフェース１９は、リー
ドコマンド“００ｈ”のセットに応答して、ライトイネ
ーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”レベ
ルに設定し、且つリードコマンド“００ｈ”を入出力端
子Ｉ／Ｏに転送する（ステップＢ３３）。
【０１６２】ファームウェアは、ＮＡＮＤアドレスラッ
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ３
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ３４）。
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ３
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ３４）。
【０１６３】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（カラムアドレスＡ７−Ａ０、お
よびページアドレスＡ２０−Ａ８）をセットする（ステ
ップＡ３７）。ＮＡＮＤバスインタフェース１９は、ア
ドレスのセットに応答して、ライトイネーブル信号ＷＥ
￣をアクティブ状態、つまり“Ｌ”レベルに設定し、且
つセットされたメモリアドレスを入出力端子Ｉ／Ｏに転
送する（ステップＢ３５）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（カラムアドレスＡ７−Ａ０、お
よびページアドレスＡ２０−Ａ８）をセットする（ステ
ップＡ３７）。ＮＡＮＤバスインタフェース１９は、ア
ドレスのセットに応答して、ライトイネーブル信号ＷＥ
￣をアクティブ状態、つまり“Ｌ”レベルに設定し、且
つセットされたメモリアドレスを入出力端子Ｉ／Ｏに転
送する（ステップＢ３５）。
【０１６４】このメモリアドレスが転送されると、リー
ド対象のフラッシュＥＥＰＲＯＭにおいてはページリー
ド動作が実行される。ページリード動作では、メモリア
ドレスで指定されたページに格納されている２５６バイ
トのユーザデータ、２バイトのＬＷＣデータ、および６
バイトのＥＣＣデータが読み出され、それがデータレジ
スタに転送される。このページリード動作期間中は、そ
のチップからのレディー／ビジー信号（ＲＤＹ／ＢＳ
Ｙ）はビジー状態を示し、ページリード動作が完了する
とビジー状態からレディー状態に戻る。
ド対象のフラッシュＥＥＰＲＯＭにおいてはページリー
ド動作が実行される。ページリード動作では、メモリア
ドレスで指定されたページに格納されている２５６バイ
トのユーザデータ、２バイトのＬＷＣデータ、および６
バイトのＥＣＣデータが読み出され、それがデータレジ
スタに転送される。このページリード動作期間中は、そ
のチップからのレディー／ビジー信号（ＲＤＹ／ＢＳ
Ｙ）はビジー状態を示し、ページリード動作が完了する
とビジー状態からレディー状態に戻る。
【０１６５】ファームウェアは、リードアクセスしたチ
ップに対応するＮＡＮＤチップレディー／ビジーレジス
タの内容によってページリード動作の完了を確認すると
（ステップＡ３８）、ＥＣＣチェック開始コマンドをＥ
ＣＣスタート制御レジスタ２０６にセットし（ステップ
Ａ３９）、その後、ムーブストリング命令を実行して、
データバッファ１３１からデータバッファ１３１への２
５６バイトのユーザデータ転送を開始する（ステップＡ
４０）。
ップに対応するＮＡＮＤチップレディー／ビジーレジス
タの内容によってページリード動作の完了を確認すると
（ステップＡ３８）、ＥＣＣチェック開始コマンドをＥ
ＣＣスタート制御レジスタ２０６にセットし（ステップ
Ａ３９）、その後、ムーブストリング命令を実行して、
データバッファ１３１からデータバッファ１３１への２
５６バイトのユーザデータ転送を開始する（ステップＡ
４０）。
【０１６６】このデータ転送においては、ＮＡＮＤバス
インタフェース１９から出力されるリードイネーブル信
号ＲＥ￣に同期して、フラッシュＥＥＰＲＯＭのデータ
レジスタに保持されている２５６＋８バイトのデータが
１バイト単位でシリアルに読み出される。
インタフェース１９から出力されるリードイネーブル信
号ＲＥ￣に同期して、フラッシュＥＥＰＲＯＭのデータ
レジスタに保持されている２５６＋８バイトのデータが
１バイト単位でシリアルに読み出される。
【０１６７】ＮＡＮＤバスインタフェース１９は、フラ
ッシュＥＥＰＲＯＭから読み出されるデータに対して誤
り検出のためのチェック演算を行い（ステップＢ３
６）、そのチェック結果をＥＣＣデ−タレジスタ２０９
〜２１４にセットする（ステップＢ３７）。
ッシュＥＥＰＲＯＭから読み出されるデータに対して誤
り検出のためのチェック演算を行い（ステップＢ３
６）、そのチェック結果をＥＣＣデ−タレジスタ２０９
〜２１４にセットする（ステップＢ３７）。
【０１６８】ファームウェアは、ＥＣＣチェック演算の
終了を確認すると、ＥＣＣデ−タレジスタ２０９〜２１
４の内容を参照して正常なデータをリードできたか否か
を調べる（ステップＡ４１）。もしリードデータにエラ
ーが発生していることが検出された場合は、ファームウ
ェアは、ＥＣＣデ−タレジスタ２０９〜２１４にセット
されているＥＣＣチェック演算結果を用いて、データバ
ッファ１３１に転送されている２５６バイトのユーザデ
ータの誤り訂正をデータバッファ１３１上で実行する。
終了を確認すると、ＥＣＣデ−タレジスタ２０９〜２１
４の内容を参照して正常なデータをリードできたか否か
を調べる（ステップＡ４１）。もしリードデータにエラ
ーが発生していることが検出された場合は、ファームウ
ェアは、ＥＣＣデ−タレジスタ２０９〜２１４にセット
されているＥＣＣチェック演算結果を用いて、データバ
ッファ１３１に転送されている２５６バイトのユーザデ
ータの誤り訂正をデータバッファ１３１上で実行する。
【０１６９】このように、リードサイクルにおいては、
フラッシュＥＥＰＲＯＭからデータバッファ１３１への
データ転送時にＥＣＣチェックがＮＡＮＤバスインタフ
ェース１９によって自動的に実行される。
フラッシュＥＥＰＲＯＭからデータバッファ１３１への
データ転送時にＥＣＣチェックがＮＡＮＤバスインタフ
ェース１９によって自動的に実行される。
【０１７０】ところで、フラッシュＥＥＰＲＯＭ１１−
１〜１１−１６の各々は、ページインクリメント機能を
有している。このページインクリメント機能は、データ
レジスタからの１ページ分のデータ読み出しが終了した
時に、自動的に次ぺージのページリードを開始する機能
である。このため、前述した先頭ページのシリアルデー
タ読み出しが終了すると、フラッシュＥＥＰＲＯＭは再
びビジー状態となって、２ぺージ目のページリードを開
始する。
１〜１１−１６の各々は、ページインクリメント機能を
有している。このページインクリメント機能は、データ
レジスタからの１ページ分のデータ読み出しが終了した
時に、自動的に次ぺージのページリードを開始する機能
である。このため、前述した先頭ページのシリアルデー
タ読み出しが終了すると、フラッシュＥＥＰＲＯＭは再
びビジー状態となって、２ぺージ目のページリードを開
始する。
【０１７１】したがって、２ページ目以降のデータ読み
出しについては、ファームウェアおよびＮＡＮＤバスイ
ンタフェース１９は、前述のステップＡ３１〜Ａ３７、
Ｂ３１〜Ｂ３５のアドレスサイクルを実行する必要はな
く、それぞれ前述のステップＡ３８〜Ａ４１、Ｂ３６，
Ｂ３７を繰り返すだけで、連続する複数ページを効率よ
く読み出すことができる。
出しについては、ファームウェアおよびＮＡＮＤバスイ
ンタフェース１９は、前述のステップＡ３１〜Ａ３７、
Ｂ３１〜Ｂ３５のアドレスサイクルを実行する必要はな
く、それぞれ前述のステップＡ３８〜Ａ４１、Ｂ３６，
Ｂ３７を繰り返すだけで、連続する複数ページを効率よ
く読み出すことができる。
【０１７２】次に、第２リードサイクルによって、冗長
領域のデータだけを読み出す場合の動作について説明す
る。
領域のデータだけを読み出す場合の動作について説明す
る。
【０１７３】この第２リードサイクルを実行する場合に
必要なファームウェアおよびＮＡＮＤバスインタフェー
ス１９の動作は、第１リードサイクルの場合とほとんど
同じであり、違いは次の２点である。
必要なファームウェアおよびＮＡＮＤバスインタフェー
ス１９の動作は、第１リードサイクルの場合とほとんど
同じであり、違いは次の２点である。
【０１７４】（１）図１８のステップＡ３５において、
ファームウェアは、コマンド“００ｈ”の代わりにコマ
ンド“５０ｈ”を発行する。
ファームウェアは、コマンド“００ｈ”の代わりにコマ
ンド“５０ｈ”を発行する。
【０１７５】（２）データレジスタからの２バイトのデ
ータ読み出しでリードサイクルのシーケンスが終了す
る。
ータ読み出しでリードサイクルのシーケンスが終了す
る。
【０１７６】このため、ＬＷＣデータは第２リードサイ
クルを１回行うだけで読みだすことができるが、ＥＣＣ
データを読み出す場合には、第２リードサイクルを３回
繰り返すことが必要となる。
クルを１回行うだけで読みだすことができるが、ＥＣＣ
データを読み出す場合には、第２リードサイクルを３回
繰り返すことが必要となる。
【０１７７】なお、第２リードサイクルにおいて、デー
タレジスタのどの位置からデータを読み出すかは、アド
レスサイクルで設定するカラムアドレスの値によって決
定する事ができる。
タレジスタのどの位置からデータを読み出すかは、アド
レスサイクルで設定するカラムアドレスの値によって決
定する事ができる。
【０１７８】次に、図２０および図２１を参照して、フ
ラッシュＥＥＰＲＯＭのブロックイレーズサイクルの制
御に必要なファームウェアの処理とＮＡＮＤバスインタ
フェース１９の動作について説明する。
ラッシュＥＥＰＲＯＭのブロックイレーズサイクルの制
御に必要なファームウェアの処理とＮＡＮＤバスインタ
フェース１９の動作について説明する。
【０１７９】図２０はブロックイレーズサイクルにおけ
るファームウェアの処理とＮＡＮＤバスインタフェース
１９の動作を説明するフローチャートであり、図２１は
ブロックイレーズサイクルにおけるフラッシュＥＥＰＲ
ＯＭの動作を示すタイミングチャートである。
るファームウェアの処理とＮＡＮＤバスインタフェース
１９の動作を説明するフローチャートであり、図２１は
ブロックイレーズサイクルにおけるフラッシュＥＥＰＲ
ＯＭの動作を示すタイミングチャートである。
【０１８０】ここでは、ある特定の１ブロックの記憶内
容を消去する場合を例にとって説明する。
容を消去する場合を例にとって説明する。
【０１８１】マイクロプロッセ１４によって実行される
ファームウェアは、まず、イレーズ対象ブロックを含む
フラッシュＥＥＰＲＯＭチップに対応するＮＡＮＤチッ
プレディー／ビジーレジスタ２１５−１〜２１５−１６
の１つを参照して、そのイレーズ対象のフラッシュＥＥ
ＰＲＯＭチップがレディーステート（待機中）か否かを
確認する（ステップＡ５１）。レディーステートである
ことを確認すると、ファームウェアは、ＮＡＮＤチップ
ナンバレジスタ２０１をＩ／Ｏライトして、そこにイレ
ーズ対象フラッシュＥＥＰＲＯＭチップに対応するチッ
プ番号をセットする（ステップＡ５２）。
ファームウェアは、まず、イレーズ対象ブロックを含む
フラッシュＥＥＰＲＯＭチップに対応するＮＡＮＤチッ
プレディー／ビジーレジスタ２１５−１〜２１５−１６
の１つを参照して、そのイレーズ対象のフラッシュＥＥ
ＰＲＯＭチップがレディーステート（待機中）か否かを
確認する（ステップＡ５１）。レディーステートである
ことを確認すると、ファームウェアは、ＮＡＮＤチップ
ナンバレジスタ２０１をＩ／Ｏライトして、そこにイレ
ーズ対象フラッシュＥＥＰＲＯＭチップに対応するチッ
プ番号をセットする（ステップＡ５２）。
【０１８２】次いで、ファームウェアは、ＮＡＮＤチッ
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ５３）。
プイネーブル制御レジスタ２０３をＩ／Ｏライトして、
そこにチップイネーブル入力（ＣＥ）をアクティブにす
ることを指定するＣＥオンコマンドをセットする（ステ
ップＡ５３）。
【０１８３】この時、ＮＡＮＤバスインタフェース１９
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ５１）。
このチップセレクト信号はイレーズ対象チップのチップ
イネーブル入力ＣＥ￣に供給され、これによってイレー
ズ対象チップがイネーブル状態に設定される。
は、ＮＡＮＤチップナンバレジスタ２０１にセットされ
たチップ番号に対応するチップセレクト信号ＣＳ１〜Ｃ
Ｓ１６の１つをアクティブにする（ステップＢ５１）。
このチップセレクト信号はイレーズ対象チップのチップ
イネーブル入力ＣＥ￣に供給され、これによってイレー
ズ対象チップがイネーブル状態に設定される。
【０１８４】次に、ファームウェアは、ＮＡＮＤコマン
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ５４）。
ドラッチイネーブル制御レジスタ２０４をＩ／Ｏライト
して、そこにコマンドラッチイネーブル（ＣＬＥ）信号
をアクティブにすることを指定するＣＬＥオンコマンド
をセットする（ステップＡ５４）。
【０１８５】ＮＡＮＤバスインタフェース１９は、ＣＬ
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ５２）。
Ｅオンコマンドのセットに応答して、コマンドラッチイ
ネーブル信号ＣＬＥをアクティブ状態、つまり“Ｈ”レ
ベルに設定する（ステップＢ５２）。
【０１８６】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにイレーズコマンド“６０ｈ”をセットする（ステ
ップＡ５５）。ＮＡＮＤバスインタフェース１９は、イ
レーズコマンド“６０ｈ”のセットに応答して、ライト
イネーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”
レベルに設定し、且つイレーズコマンド“６０ｈ”を入
出力端子Ｉ／Ｏに転送する（ステップＢ５３）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにイレーズコマンド“６０ｈ”をセットする（ステ
ップＡ５５）。ＮＡＮＤバスインタフェース１９は、イ
レーズコマンド“６０ｈ”のセットに応答して、ライト
イネーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”
レベルに設定し、且つイレーズコマンド“６０ｈ”を入
出力端子Ｉ／Ｏに転送する（ステップＢ５３）。
【０１８７】ファームウェアは、ＮＡＮＤアドレスラッ
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ５
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ５４）。
チイネーブル制御レジスタ２０５をＩ／Ｏライトして、
そこにＡＬＥオンコマンドをセットする（ステップＡ５
６）。ＮＡＮＤバスインタフェース１９は、ＡＬＥオン
コマンドのセットに応答して、アドレスラッチイネーブ
ル信号ＡＬＥをアクティブ状態、つまり“Ｈ”レベルに
設定する（ステップＢ５４）。
【０１８８】次いで、ファームウェアは、ＮＡＮＤデー
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（ブロックアドレスＡ２０−Ａ１
２）をセットする（ステップＡ５７）。ＮＡＮＤバスイ
ンタフェース１９は、アドレスのセットに応答して、ラ
イトイネーブル信号ＷＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定し、且つセットされたメモリアドレ
スを入出力端子Ｉ／Ｏに転送する（ステップＢ５５）。
タリード／ライトレジスタ２０２をＩ／Ｏライトして、
そこにメモリアドレス（ブロックアドレスＡ２０−Ａ１
２）をセットする（ステップＡ５７）。ＮＡＮＤバスイ
ンタフェース１９は、アドレスのセットに応答して、ラ
イトイネーブル信号ＷＥ￣をアクティブ状態、つまり
“Ｌ”レベルに設定し、且つセットされたメモリアドレ
スを入出力端子Ｉ／Ｏに転送する（ステップＢ５５）。
【０１８９】この後、ファームウェアは、ＣＬＥオンコ
マンドを発行した後に、ＮＡＮＤデータリード／ライト
レジスタ２０２をＩ／Ｏライトして、そこにイレーズ開
始コマンド“Ｄ０ｈ”をセットする（ステップＡ５
８）。ＮＡＮＤバスインタフェース１９は、まず、コマ
ンドラッチイネーブル信号ＣＬＥをアクティブ状態に設
定してからライトイネーブル信号ＷＥ￣をアクティブ状
態に設定し、且つイレーズ開始コマンド“Ｄ０ｈ”を入
出力端子Ｉ／Ｏに転送する（ステップＢ５６）。
マンドを発行した後に、ＮＡＮＤデータリード／ライト
レジスタ２０２をＩ／Ｏライトして、そこにイレーズ開
始コマンド“Ｄ０ｈ”をセットする（ステップＡ５
８）。ＮＡＮＤバスインタフェース１９は、まず、コマ
ンドラッチイネーブル信号ＣＬＥをアクティブ状態に設
定してからライトイネーブル信号ＷＥ￣をアクティブ状
態に設定し、且つイレーズ開始コマンド“Ｄ０ｈ”を入
出力端子Ｉ／Ｏに転送する（ステップＢ５６）。
【０１９０】このイレーズ開始コマンド“Ｄ０ｈ”が転
送されると、イレーズ対象のフラッシュＥＥＰＲＯＭに
おいてブロックイレーズ動作およびそのベリファイ動作
が自動実行される。
送されると、イレーズ対象のフラッシュＥＥＰＲＯＭに
おいてブロックイレーズ動作およびそのベリファイ動作
が自動実行される。
【０１９１】ブロックイレーズ動作では、ブロックアド
レスで指定されたブロックの記憶内容だけが消去され
る。このブロックイレーズ動作期間中そのチップからの
レディー／ビジー信号（ＲＤＹ／ＢＳＹ）はビジー状態
を示し、ブロックイレーズ動作が完了するとビジー状態
からレディー状態に戻る。
レスで指定されたブロックの記憶内容だけが消去され
る。このブロックイレーズ動作期間中そのチップからの
レディー／ビジー信号（ＲＤＹ／ＢＳＹ）はビジー状態
を示し、ブロックイレーズ動作が完了するとビジー状態
からレディー状態に戻る。
【０１９２】ファームウェアは、イレーズしたチップに
対応するＮＡＮＤチップレディー／ビジーレジスタの内
容によってブロックイレーズ動作の完了を確認すると
（ステップＡ５９）、ＮＡＮＤデータリード／ライトレ
ジスタ２０２をＩ／Ｏライトして、そこにステータスリ
ードコマンド“７０ｈ”をセットする（ステップＡ６
０）。ＮＡＮＤバスインタフェース１９は、ステータス
リードコマンド“７０ｈ”のセットに応答して、ライト
イネーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”
レベルに設定し、且つステータスリードコマンド“７０
ｈ”を入出力端子Ｉ／Ｏに転送し、その後、リードイネ
ーブル信号ＲＥ￣をアクティブ状態、つまり“Ｌ”レベ
ルに設定する（ステップＢ５７）。
対応するＮＡＮＤチップレディー／ビジーレジスタの内
容によってブロックイレーズ動作の完了を確認すると
（ステップＡ５９）、ＮＡＮＤデータリード／ライトレ
ジスタ２０２をＩ／Ｏライトして、そこにステータスリ
ードコマンド“７０ｈ”をセットする（ステップＡ６
０）。ＮＡＮＤバスインタフェース１９は、ステータス
リードコマンド“７０ｈ”のセットに応答して、ライト
イネーブル信号ＷＥ￣をアクティブ状態、つまり“Ｌ”
レベルに設定し、且つステータスリードコマンド“７０
ｈ”を入出力端子Ｉ／Ｏに転送し、その後、リードイネ
ーブル信号ＲＥ￣をアクティブ状態、つまり“Ｌ”レベ
ルに設定する（ステップＢ５７）。
【０１９３】ステータスリードコマンド“７０ｈ”が転
送されると、フラッシュＥＥＰＲＯＭからはブロックイ
レーズ動作が成功したか否かを示すステータスデータが
読み出され、それがＮＡＮＤデータリード／ライトレジ
スタ２０２にセットされる。
送されると、フラッシュＥＥＰＲＯＭからはブロックイ
レーズ動作が成功したか否かを示すステータスデータが
読み出され、それがＮＡＮＤデータリード／ライトレジ
スタ２０２にセットされる。
【０１９４】ファームウェアは、ＮＡＮＤデータリード
／ライトレジスタ２０２のステータスデータを参照して
ブロックイレーズ動作が成功したか否かを確認し、成功
していればイレーズサイクルを終了する（ステップＡ６
１）。もし失敗した場合には、代替ブロックとの代替処
理などを行う。
／ライトレジスタ２０２のステータスデータを参照して
ブロックイレーズ動作が成功したか否かを確認し、成功
していればイレーズサイクルを終了する（ステップＡ６
１）。もし失敗した場合には、代替ブロックとの代替処
理などを行う。
【０１９５】なお、ブロックイレーズ開始コマンド“Ｄ
０ｈ”の発行前にステップＡ５４〜Ａ５７を繰り返し実
行して複数のブロックアドレスを設定すれば、複数ブロ
ックのイレーズを順次行うマルチブロック動作を実行す
ることもできる。
０ｈ”の発行前にステップＡ５４〜Ａ５７を繰り返し実
行して複数のブロックアドレスを設定すれば、複数ブロ
ックのイレーズを順次行うマルチブロック動作を実行す
ることもできる。
【０１９６】次に、図２２のフローチャートを参照し
て、ホストシステムからライトコマンドが発行された際
に実行される図１の半導体ディスク装置１０全体のライ
ト制御動作を説明する。このライト制御動作は、前述し
た各種の管理情報テーブルを利用する事によって行われ
る。
て、ホストシステムからライトコマンドが発行された際
に実行される図１の半導体ディスク装置１０全体のライ
ト制御動作を説明する。このライト制御動作は、前述し
た各種の管理情報テーブルを利用する事によって行われ
る。
【０１９７】ホストシステムが外部バスインタフェース
１７のコマンドレジスタ１７６にライトコマンドをセッ
トすると、マイクロプロセッサ１４によって実行される
ファームウェアは、まず、そのライトコマンドを受け付
ける（ステップＡ７１）。次いで、ファームウェアは、
ホストシステムからデータバッファ１３１へのライトデ
ータの転送を開始する（ステップＡ７２）。このデータ
転送は、外部バスインタフェース１７のデータレジスタ
１７３を介して実行される。
１７のコマンドレジスタ１７６にライトコマンドをセッ
トすると、マイクロプロセッサ１４によって実行される
ファームウェアは、まず、そのライトコマンドを受け付
ける（ステップＡ７１）。次いで、ファームウェアは、
ホストシステムからデータバッファ１３１へのライトデ
ータの転送を開始する（ステップＡ７２）。このデータ
転送は、外部バスインタフェース１７のデータレジスタ
１７３を介して実行される。
【０１９８】ホストシステムによる半導体ディスク装置
１０のアクセスはセクタ単位で行われるので、データバ
ッファ１３１には少なくとも１セクタ分のライトデータ
が格納される。
１０のアクセスはセクタ単位で行われるので、データバ
ッファ１３１には少なくとも１セクタ分のライトデータ
が格納される。
【０１９９】次いで、ファームウェアは、ホストシステ
ムによって指定されたディスクアクセスのためのホスト
アドレス、つまり、セクタ番号、シリンダ番号、および
ヘッド番号をセクタナンバレジスタ１７１、シリンダレ
ジスタ１７４、およびドライブ／ヘッドレジスタ１７５
からそれぞれ読取り、それをフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６をアクセスするためのアドレスに変
換する（ステップＡ７３）。このアドレス変換処理にお
いては、図１２で説明したように、アドレス変換テーブ
ル１３２が利用される。このアドレス変換テーブル１３
２のアドレス変換情報は、装置１０の起動時において、
フラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれ
からリードしたアドレス変換テーブルのアドレス変換情
報に基づいて構築されたものである。
ムによって指定されたディスクアクセスのためのホスト
アドレス、つまり、セクタ番号、シリンダ番号、および
ヘッド番号をセクタナンバレジスタ１７１、シリンダレ
ジスタ１７４、およびドライブ／ヘッドレジスタ１７５
からそれぞれ読取り、それをフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６をアクセスするためのアドレスに変
換する（ステップＡ７３）。このアドレス変換処理にお
いては、図１２で説明したように、アドレス変換テーブ
ル１３２が利用される。このアドレス変換テーブル１３
２のアドレス変換情報は、装置１０の起動時において、
フラッシュＥＥＰＲＯＭ１１−１〜１１−１６それぞれ
からリードしたアドレス変換テーブルのアドレス変換情
報に基づいて構築されたものである。
【０２００】アドレス変換処理の結果、ライトアクセス
対象のチップ番号、およびライトアクセス対象チップ内
のメモリアドレス（Ａ２０−Ａ０）が求められる。
対象のチップ番号、およびライトアクセス対象チップ内
のメモリアドレス（Ａ２０−Ａ０）が求められる。
【０２０１】次に、ファームウェアは、メモリアドレス
（Ａ２０−Ａ０）の上位９ビット（Ａ２０−Ａ１２）で
指定されるライトアクセス対象のブロック（以下、ライ
トブロックと称する）に対する１ブロック分のライトデ
ータを作成するための処理（ステップＡ７４〜Ａ７８）
に進む。
（Ａ２０−Ａ０）の上位９ビット（Ａ２０−Ａ１２）で
指定されるライトアクセス対象のブロック（以下、ライ
トブロックと称する）に対する１ブロック分のライトデ
ータを作成するための処理（ステップＡ７４〜Ａ７８）
に進む。
【０２０２】ここでは、ファームウェアは、まず、ライ
トブロック用のヘッダテーブルエリアをＲＡＭ１３上に
確保する（ステップＡ７４）。次に、ファームウェア
は、ライトブロックの先頭ページからＬＷＣデータをリ
ードする（ステップＡ７５）。このＬＷＣデータのリー
ド処理では、前述したコマンド“５０ｈ”を用いた第２
リードサイクルが実行され、これによってライトブロッ
クの先頭ページからＬＷＣデータだけが読み出される。
このＬＷＣデータは、ＲＡＭ１３の空きエリアまたはデ
ータバッファ１３１に格納される。
トブロック用のヘッダテーブルエリアをＲＡＭ１３上に
確保する（ステップＡ７４）。次に、ファームウェア
は、ライトブロックの先頭ページからＬＷＣデータをリ
ードする（ステップＡ７５）。このＬＷＣデータのリー
ド処理では、前述したコマンド“５０ｈ”を用いた第２
リードサイクルが実行され、これによってライトブロッ
クの先頭ページからＬＷＣデータだけが読み出される。
このＬＷＣデータは、ＲＡＭ１３の空きエリアまたはデ
ータバッファ１３１に格納される。
【０２０３】この後、ファームウェアは、ライトブロッ
クに“巻き添え消去”データが存在するか否かを調べる
（ステップＡ７６）。ここで、“巻き添え消去”データ
とはライトブロックに存在するデータの中でホストシス
テムによって書換が要求されてないデータを意味する。
このため、ライトブロック内の全てのページに対する書
込みが要求された場合には“巻き添え消去”データは存
在しないが、ライトブロック内の途中のぺージから書込
みが開始される場合や、ライトデータのデータレングス
が１ブロック（８セクタ）よりも少ない場合などには
“巻き添え消去”データが存在する事になる。
クに“巻き添え消去”データが存在するか否かを調べる
（ステップＡ７６）。ここで、“巻き添え消去”データ
とはライトブロックに存在するデータの中でホストシス
テムによって書換が要求されてないデータを意味する。
このため、ライトブロック内の全てのページに対する書
込みが要求された場合には“巻き添え消去”データは存
在しないが、ライトブロック内の途中のぺージから書込
みが開始される場合や、ライトデータのデータレングス
が１ブロック（８セクタ）よりも少ない場合などには
“巻き添え消去”データが存在する事になる。
【０２０４】“巻き添え消去”データが存在する場合に
は、ファームウェアは、コマンド“００ｈ”を用いた第
１リードサイクルを実行することによって、ライトブロ
ックから“巻き添え消去”データを含むページをリード
する（ステップＡ７７）。この“巻き添え消去”データ
を含むページは、ＲＡＭ１３の空きエリアやデータバッ
ファ１３１に格納される。
は、ファームウェアは、コマンド“００ｈ”を用いた第
１リードサイクルを実行することによって、ライトブロ
ックから“巻き添え消去”データを含むページをリード
する（ステップＡ７７）。この“巻き添え消去”データ
を含むページは、ＲＡＭ１３の空きエリアやデータバッ
ファ１３１に格納される。
【０２０５】次いで、ファームウェアは、リードした
“巻き添え消去”データのＲＡＭ１３上の格納位置を示
すＲＡＭアドレスと、ホストシステムからのライトデー
タが格納されているＲＡＭ１３上の格納位置を示すＲＡ
Ｍアドレスとに基づいて、ライトブロックに書き込むべ
き１ブロック分のブロックデータに対応するヘッダテー
ブルを作成する。
“巻き添え消去”データのＲＡＭ１３上の格納位置を示
すＲＡＭアドレスと、ホストシステムからのライトデー
タが格納されているＲＡＭ１３上の格納位置を示すＲＡ
Ｍアドレスとに基づいて、ライトブロックに書き込むべ
き１ブロック分のブロックデータに対応するヘッダテー
ブルを作成する。
【０２０６】すなわち、ファームウェアは、実際にデー
タを結合して１ブロック分のブロックデータを生成する
のではなく、“巻き添え消去”データのＲＡＭ１３上の
アドレスとライトデータのデータバッファ１３１上のア
ドレスとをページ番号順に整列して保持するヘッダテー
ブル１３３を作成し、これによって仮想的なブロックデ
ータを構築する（ステップＡ７８）。
タを結合して１ブロック分のブロックデータを生成する
のではなく、“巻き添え消去”データのＲＡＭ１３上の
アドレスとライトデータのデータバッファ１３１上のア
ドレスとをページ番号順に整列して保持するヘッダテー
ブル１３３を作成し、これによって仮想的なブロックデ
ータを構築する（ステップＡ７８）。
【０２０７】次いで、ファームウェアは、ライトブロッ
クからリードしたＬＷＣデータの値を＋１カウントアッ
プすることにより、そのＬＷＣデータの値を更新する
（ステップＡ７９）。この時、もしＬＷＣデータの値に
桁上り（キャリー）が発生しなければ、ファームウェア
は、ライトブロックに対するライトアクセス処理を実行
する（ステップＡ８０，Ａ８１）。
クからリードしたＬＷＣデータの値を＋１カウントアッ
プすることにより、そのＬＷＣデータの値を更新する
（ステップＡ７９）。この時、もしＬＷＣデータの値に
桁上り（キャリー）が発生しなければ、ファームウェア
は、ライトブロックに対するライトアクセス処理を実行
する（ステップＡ８０，Ａ８１）。
【０２０８】このライトアクセス処理では、まず、ライ
トブロックに対して図１８で説明したブロックイレーズ
サイクルが実行されて、ライトブロックの内容が全て消
去される。次いで、ライトブロックの全ページに対して
図１４で説明したプログラムサイクルが実行される。こ
のプログラムサイクルでは、ファームウェアは、まず、
更新したＬＷＣデータをＮＡＮＤバスインタフェース１
９のＬＷＣレジスタ２０８にセットし、次いで、ヘッダ
テーブル１３３に保持されているアドレス順にＲＡＭ１
３から２５６バイト単位で１ブロック分のデータを読み
出し、それをフラッシュＥＥＰＲＯＭに転送する。この
ように、ヘッダテーブル１３３を利用することにより、
ファームウェアはライトデータと“巻き添え消去”デー
タとを区別することなくデータ転送を行う事ができる。
トブロックに対して図１８で説明したブロックイレーズ
サイクルが実行されて、ライトブロックの内容が全て消
去される。次いで、ライトブロックの全ページに対して
図１４で説明したプログラムサイクルが実行される。こ
のプログラムサイクルでは、ファームウェアは、まず、
更新したＬＷＣデータをＮＡＮＤバスインタフェース１
９のＬＷＣレジスタ２０８にセットし、次いで、ヘッダ
テーブル１３３に保持されているアドレス順にＲＡＭ１
３から２５６バイト単位で１ブロック分のデータを読み
出し、それをフラッシュＥＥＰＲＯＭに転送する。この
ように、ヘッダテーブル１３３を利用することにより、
ファームウェアはライトデータと“巻き添え消去”デー
タとを区別することなくデータ転送を行う事ができる。
【０２０９】転送される各２５６バイトのデータにはＮ
ＡＮＤバスインタフェース１９によって自動的にＥＣＣ
データが付加され、それがライト対象フラッシュＥＥＰ
ＲＯＭのライトブロックの対応するページに書き込まれ
る。
ＡＮＤバスインタフェース１９によって自動的にＥＣＣ
データが付加され、それがライト対象フラッシュＥＥＰ
ＲＯＭのライトブロックの対応するページに書き込まれ
る。
【０２１０】一方、ＬＷＣデータの値に桁上りが発生し
た場合には、ファームウェアは、スワッピング操作を実
行するか否かを検討するために、以下の処理を行う。
た場合には、ファームウェアは、スワッピング操作を実
行するか否かを検討するために、以下の処理を行う。
【０２１１】すなわち、ファームウェアは、まず、第１
リードサイクルを実行することによって、ライト対象の
フラッシュＥＥＰＲＯＭからＭＢＩテーブルブロックを
リードする（ステップＡ８２）。リードされたＭＢＩテ
ーブルブロックの内容は、ＲＡＭ１３の空きエリアに格
納される。
リードサイクルを実行することによって、ライト対象の
フラッシュＥＥＰＲＯＭからＭＢＩテーブルブロックを
リードする（ステップＡ８２）。リードされたＭＢＩテ
ーブルブロックの内容は、ＲＡＭ１３の空きエリアに格
納される。
【０２１２】次いで、ファームウェアは、リードしたＭ
ＢＩテーブルブロックを検索してライトブロックに対応
するＵＷＣデータを検出し、そのＵＷＣデータの値を更
新、つまり＋１カウントアップする（ステップＡ８
３）。ＭＢＩテーブルブロックにおいては、図８で説明
したように、ＵＷＣデータは物理ブロックアドレス順に
整列されて保持されている。このため、ファームウェア
は、ライトブロックを示す物理ブロックアドレスをイン
デックスとして利用する事により、ライトブロックに対
応するＵＷＣデータを容易に見つける事ができる。
ＢＩテーブルブロックを検索してライトブロックに対応
するＵＷＣデータを検出し、そのＵＷＣデータの値を更
新、つまり＋１カウントアップする（ステップＡ８
３）。ＭＢＩテーブルブロックにおいては、図８で説明
したように、ＵＷＣデータは物理ブロックアドレス順に
整列されて保持されている。このため、ファームウェア
は、ライトブロックを示す物理ブロックアドレスをイン
デックスとして利用する事により、ライトブロックに対
応するＵＷＣデータを容易に見つける事ができる。
【０２１３】更新されたＵＷＣデータの値は、ＭＢＩテ
ーブルブロックと書換回数管理テーブル１３４双方に反
映される。
ーブルブロックと書換回数管理テーブル１３４双方に反
映される。
【０２１４】この後、ファームウェアは、更新されたラ
イトブロックのＵＷＣデータの値をライト対象チップの
最小ＵＷＣデータの値、および他の各チップの最小ＵＷ
Ｃデータの値と、順次比較する（ステップＡ８４）。
イトブロックのＵＷＣデータの値をライト対象チップの
最小ＵＷＣデータの値、および他の各チップの最小ＵＷ
Ｃデータの値と、順次比較する（ステップＡ８４）。
【０２１５】ライト対象チップの最小ＵＷＣデータの値
としては、ライト対象チップからリードしたＭＢＩテー
ブルブロック内のスワップオーダテーブルに保持されて
いる最小ＵＷＣデータの値が利用される。これにより、
ＲＡＭ１３上の書換回数管理テーブル１３４をＵＷＣデ
ータの小さい順にソーティングするといった処理を行う
ことなく、ライト対象チップの最小ＵＷＣデータの値を
容易に知るができる。
としては、ライト対象チップからリードしたＭＢＩテー
ブルブロック内のスワップオーダテーブルに保持されて
いる最小ＵＷＣデータの値が利用される。これにより、
ＲＡＭ１３上の書換回数管理テーブル１３４をＵＷＣデ
ータの小さい順にソーティングするといった処理を行う
ことなく、ライト対象チップの最小ＵＷＣデータの値を
容易に知るができる。
【０２１６】また、他の各チップの最小ＵＷＣデータの
値としては、ＲＡＭ１３上の書換回数管理テーブル１３
４の値が利用される。この書換回数管理テーブル１３４
の値を利用することにより、ライト対象チップ以外の他
の全てのチップそれぞれからＭＢＩテーブルブロックを
順次リードする必要が無くなり、効率の良いスワッピン
グ検討処理が実現される。
値としては、ＲＡＭ１３上の書換回数管理テーブル１３
４の値が利用される。この書換回数管理テーブル１３４
の値を利用することにより、ライト対象チップ以外の他
の全てのチップそれぞれからＭＢＩテーブルブロックを
順次リードする必要が無くなり、効率の良いスワッピン
グ検討処理が実現される。
【０２１７】次いで、ステップＡ８４の比較結果に基づ
き、ファームウェアは、ライトブロックの更新されたＵ
ＷＣデータとライト対象チップの最小ＵＷＣデータとの
値の差が予め決められたしきい値（α）以上であるか否
かを調べ（ステップＡ８５）、その差がα以上であれ
ば、ライト対象チップ内でのスワッピング操作を行う
（ステップＡ８６）。
き、ファームウェアは、ライトブロックの更新されたＵ
ＷＣデータとライト対象チップの最小ＵＷＣデータとの
値の差が予め決められたしきい値（α）以上であるか否
かを調べ（ステップＡ８５）、その差がα以上であれ
ば、ライト対象チップ内でのスワッピング操作を行う
（ステップＡ８６）。
【０２１８】このチップ内スワッピング操作において
は、ファームウェアは、まず、ライト対象チップから被
スワッピング対象のブロックをリードする。この場合、
被スワッピング対象のブロックは最小ＵＷＣの値を持つ
ブロックであり、このブロックの物理ブロックアドレス
は、ステップＡ８２でリードしたＭＢＩテーブルブロッ
クに含まれているスワップオーダーテーブル上の被スワ
ッピング優先度ＮＯ．１ブロック番号によって指定され
る。したがって、ファームウェアは、ＵＷＣデータのソ
ーティングを行うこと無く、被スワッピング対象のブロ
ックを簡単に決定でき、またその被スワッピング対象の
ブロックの物理ブロックアドレスを認識する事ができ
る。
は、ファームウェアは、まず、ライト対象チップから被
スワッピング対象のブロックをリードする。この場合、
被スワッピング対象のブロックは最小ＵＷＣの値を持つ
ブロックであり、このブロックの物理ブロックアドレス
は、ステップＡ８２でリードしたＭＢＩテーブルブロッ
クに含まれているスワップオーダーテーブル上の被スワ
ッピング優先度ＮＯ．１ブロック番号によって指定され
る。したがって、ファームウェアは、ＵＷＣデータのソ
ーティングを行うこと無く、被スワッピング対象のブロ
ックを簡単に決定でき、またその被スワッピング対象の
ブロックの物理ブロックアドレスを認識する事ができ
る。
【０２１９】次に、ファームウェアは、ライトブロック
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２とライト対象チップからリードしたＭ
ＢＩテーブルブロック双方ののアドレス変換情報が更新
される。
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２とライト対象チップからリードしたＭ
ＢＩテーブルブロック双方ののアドレス変換情報が更新
される。
【０２２０】次に、ファームウェアは、ライト対象フラ
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象ブロック間の記憶内容の入れ替えのために、
ＲＡＭ１３上に吸い上げた被スワッピングブロックの内
容をライト対象フラッシュＥＥＰＲＯＭのライトブロッ
クに書き込むためのライトアクセスと、フラッシュＥＥ
ＰＲＯＭの被スワッピングブロックにＲＡＭ１３上の１
ブロック分のライトデータを書き込むためのライトアク
セスを行う。この後、ファームウェアは、ライト対象フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の更新のために、ライト対象フラッシュＥＥＰＲＯＭに
おけるＭＢＩテーブルブロックにＲＡＭ１３上の更新さ
れたＭＢＩテーブルブロックの内容を書き込むためのラ
イトアクセスを行う。これら３回のライトアクセスは、
それぞれステップＡ８１で説明した場合と同様の形態で
実行される。
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象ブロック間の記憶内容の入れ替えのために、
ＲＡＭ１３上に吸い上げた被スワッピングブロックの内
容をライト対象フラッシュＥＥＰＲＯＭのライトブロッ
クに書き込むためのライトアクセスと、フラッシュＥＥ
ＰＲＯＭの被スワッピングブロックにＲＡＭ１３上の１
ブロック分のライトデータを書き込むためのライトアク
セスを行う。この後、ファームウェアは、ライト対象フ
ラッシュＥＥＰＲＯＭにおけるＭＢＩテーブルブロック
の更新のために、ライト対象フラッシュＥＥＰＲＯＭに
おけるＭＢＩテーブルブロックにＲＡＭ１３上の更新さ
れたＭＢＩテーブルブロックの内容を書き込むためのラ
イトアクセスを行う。これら３回のライトアクセスは、
それぞれステップＡ８１で説明した場合と同様の形態で
実行される。
【０２２１】次に、ステップＡ８６においてライトブロ
ックの更新されたＵＷＣデータとライト対象チップの最
小ＵＷＣデータとの値の差がα未満であった場合の処理
について説明する。
ックの更新されたＵＷＣデータとライト対象チップの最
小ＵＷＣデータとの値の差がα未満であった場合の処理
について説明する。
【０２２２】この場合、ファームウェアは、ライトブロ
ックの更新されたＵＷＣデータと他のいずれかのチップ
の最小ＵＷＣデータとの値の差が予め決められたしきい
値（α＋β）以上であるか否かを調べ（ステップＡ８
７）、その差がα＋β以上であれば、ライト対象チップ
とその最小ＵＷＣデータの値を持つチップとの間でのス
ワッピング操作を行う（ステップＡ８８）。
ックの更新されたＵＷＣデータと他のいずれかのチップ
の最小ＵＷＣデータとの値の差が予め決められたしきい
値（α＋β）以上であるか否かを調べ（ステップＡ８
７）、その差がα＋β以上であれば、ライト対象チップ
とその最小ＵＷＣデータの値を持つチップとの間でのス
ワッピング操作を行う（ステップＡ８８）。
【０２２３】このチップ間に亙るスワッピング操作にお
いては、ファームウェアは、まず、被スワッピング対象
のブロックを持つチップからＭＢＩテーブルブロックを
ＲＡＭ１３上にリードし、そのＭＢＩテーブルブロック
に含まれているスワップオーダーテーブル上の被スワッ
ピング優先度ＮＯ．１ブロック番号を認識する。
いては、ファームウェアは、まず、被スワッピング対象
のブロックを持つチップからＭＢＩテーブルブロックを
ＲＡＭ１３上にリードし、そのＭＢＩテーブルブロック
に含まれているスワップオーダーテーブル上の被スワッ
ピング優先度ＮＯ．１ブロック番号を認識する。
【０２２４】次いで、ファームウェアは、被スワッピン
グ優先度ＮＯ．１ブロック番号が示す物理ブロックアド
レスを用いて、その被スワッピング対象チップから被ス
ワッピング対象ブロックをリードする。
グ優先度ＮＯ．１ブロック番号が示す物理ブロックアド
レスを用いて、その被スワッピング対象チップから被ス
ワッピング対象ブロックをリードする。
【０２２５】次に、ファームウェアは、ライトブロック
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２と、ライト対象チップからリードした
ＭＢＩテーブルブロックと、被スワッピング対象チップ
からリードしたＭＢＩテーブルブロックのそれぞれのア
ドレス変換情報が更新される。
と被スワッピング対象ブロック間でホストアドレスの入
れ替えを行う。この場合、ＲＡＭ１３２上のアドレス変
換テーブル１３２と、ライト対象チップからリードした
ＭＢＩテーブルブロックと、被スワッピング対象チップ
からリードしたＭＢＩテーブルブロックのそれぞれのア
ドレス変換情報が更新される。
【０２２６】次に、ファームウェアは、ライト対象フラ
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象チップの被スワッピング対象ブロック間の記
憶内容の入れ替えのために、ＲＡＭ１３上に吸い上げた
被スワッピングブロックの内容をライト対象フラッシュ
ＥＥＰＲＯＭのライトブロックに書き込むためのライト
アクセスと、被スワッピング対象フラッシュＥＥＰＲＯ
Ｍの被スワッピングブロックにＲＡＭ１３上の１ブロッ
ク分のライトデータを書き込むためのライトアクセスを
行う。この後、ファームウェアは、ライト対象フラッシ
ュＥＥＰＲＯＭ被スワッピング対象フラッシュＥＥＰＲ
ＯＭそれぞれのＭＢＩテーブルブロックを更新するため
に、ライト対象フラッシュＥＥＰＲＯＭにおけるＭＢＩ
テーブルブロックにＲＡＭ１３上の更新されたＭＢＩテ
ーブルブロックの内容を書き込むためのライトアクセス
と、被スワッピング対象フラッシュＥＥＰＲＯＭにおけ
るＭＢＩテーブルブロックにＲＡＭ１３上の更新された
ＭＢＩテーブルブロックの内容を書き込むためのライト
アクセスとを行う。これら４回のライトアクセスは、そ
れぞれステップＡ８１で説明した場合と同様の形態で実
行される。
ッシュＥＥＰＲＯＭにおけるライトブロックと被スワッ
ピング対象チップの被スワッピング対象ブロック間の記
憶内容の入れ替えのために、ＲＡＭ１３上に吸い上げた
被スワッピングブロックの内容をライト対象フラッシュ
ＥＥＰＲＯＭのライトブロックに書き込むためのライト
アクセスと、被スワッピング対象フラッシュＥＥＰＲＯ
Ｍの被スワッピングブロックにＲＡＭ１３上の１ブロッ
ク分のライトデータを書き込むためのライトアクセスを
行う。この後、ファームウェアは、ライト対象フラッシ
ュＥＥＰＲＯＭ被スワッピング対象フラッシュＥＥＰＲ
ＯＭそれぞれのＭＢＩテーブルブロックを更新するため
に、ライト対象フラッシュＥＥＰＲＯＭにおけるＭＢＩ
テーブルブロックにＲＡＭ１３上の更新されたＭＢＩテ
ーブルブロックの内容を書き込むためのライトアクセス
と、被スワッピング対象フラッシュＥＥＰＲＯＭにおけ
るＭＢＩテーブルブロックにＲＡＭ１３上の更新された
ＭＢＩテーブルブロックの内容を書き込むためのライト
アクセスとを行う。これら４回のライトアクセスは、そ
れぞれステップＡ８１で説明した場合と同様の形態で実
行される。
【０２２７】このように、スワッビング操作はチップ
内、又はチップ間で実行され、チップ間スワッピングの
場合はチップ内スワッピングの場合よりも、リードアク
セス操作およびライトアクセス操作がそれぞれ１回ずつ
多く必要となる。
内、又はチップ間で実行され、チップ間スワッピングの
場合はチップ内スワッピングの場合よりも、リードアク
セス操作およびライトアクセス操作がそれぞれ１回ずつ
多く必要となる。
【０２２８】しかしながら、この実施例では、スワッピ
ングを行うか否かを決定するためのしきい値（α＋β）
は、チップ内のスワッピング操作を行う場合のしきい値
（α）よりも大きな値に設定されているので、チップ内
スワッピングに比べチップ間スワッピングの発生頻度を
抑制する事ができる。よって、チップ間スワッピング操
作の多発による性能低下を防止する事ができる。
ングを行うか否かを決定するためのしきい値（α＋β）
は、チップ内のスワッピング操作を行う場合のしきい値
（α）よりも大きな値に設定されているので、チップ内
スワッピングに比べチップ間スワッピングの発生頻度を
抑制する事ができる。よって、チップ間スワッピング操
作の多発による性能低下を防止する事ができる。
【０２２９】ステップＡ８５，およひＡ８７で共に置き
換え回数の差が所定のしきい値よりも小さい場合には、
ファームウェアは、ステップＡ８３で更新されたＵＷＣ
データを含むＭＢＩテーブルブロックをライト対象のフ
ラッシュＥＥＰＲＯＭに書き込むためのライトアクセス
を行い（ステップＡ８９）、次いで、ライトブロックに
対するライトアクセス処理を実行する。これらライトア
クセスは、それぞれステップＡ８１で説明した場合と同
様の形態で実行される。
換え回数の差が所定のしきい値よりも小さい場合には、
ファームウェアは、ステップＡ８３で更新されたＵＷＣ
データを含むＭＢＩテーブルブロックをライト対象のフ
ラッシュＥＥＰＲＯＭに書き込むためのライトアクセス
を行い（ステップＡ８９）、次いで、ライトブロックに
対するライトアクセス処理を実行する。これらライトア
クセスは、それぞれステップＡ８１で説明した場合と同
様の形態で実行される。
【０２３０】以上のように、ＬＷＣデータの桁上がりが
発生しない場合にはスワッピング処理の検討がなされず
に直ぐにライトアクセスが行われるので、桁上がりが発
生した場合よりもデータ書込みに要する全体の時間を短
縮する事ができる。
発生しない場合にはスワッピング処理の検討がなされず
に直ぐにライトアクセスが行われるので、桁上がりが発
生した場合よりもデータ書込みに要する全体の時間を短
縮する事ができる。
【０２３１】ＬＷＣデータの値はライトアクセスの度に
その初期値から＋１ずつカウントアップされ、そして１
Ｋ回に達した時に桁上がりが発生する。このため、ディ
スク製造時や出荷時においてフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６に含まれる全てのブロックに書き込
むＬＷＣデータの初期値としては、同一の値ではなく、
それぞれ異なる離散的な値を利用することが好ましい。
この場合、連続ブロックに対するライトアクセスが継続
的に発生したとしても桁上がりが発生する時期がブロッ
ク毎にずれるので、桁上りに起因するスワッピングの検
討処理およびスワッピング処理が集中して発生するとい
う事態を防止する事ができる。
その初期値から＋１ずつカウントアップされ、そして１
Ｋ回に達した時に桁上がりが発生する。このため、ディ
スク製造時や出荷時においてフラッシュＥＥＰＲＯＭ１
１−１〜１１−１６に含まれる全てのブロックに書き込
むＬＷＣデータの初期値としては、同一の値ではなく、
それぞれ異なる離散的な値を利用することが好ましい。
この場合、連続ブロックに対するライトアクセスが継続
的に発生したとしても桁上がりが発生する時期がブロッ
ク毎にずれるので、桁上りに起因するスワッピングの検
討処理およびスワッピング処理が集中して発生するとい
う事態を防止する事ができる。
【０２３２】なお、ここでは、１つのライトブロックに
対する書き込みについて説明したが、ライトデータの格
納位置が連続する複数のライトブロックに亘る場合に
は、それら複数のブロックに対するライトアクセス処理
は並行して実行される。この並行処理は、ライトチャネ
ルと称するこの発明の特徴とするライトアクセス制御処
理を利用することによって実現される。
対する書き込みについて説明したが、ライトデータの格
納位置が連続する複数のライトブロックに亘る場合に
は、それら複数のブロックに対するライトアクセス処理
は並行して実行される。この並行処理は、ライトチャネ
ルと称するこの発明の特徴とするライトアクセス制御処
理を利用することによって実現される。
【０２３３】以下、図２３を参照して、ライトチャネル
を利用したライトアクセス制御処理の原理を説明する。
を利用したライトアクセス制御処理の原理を説明する。
【０２３４】ホストシステムから要求されたライトデー
タの書き込み先が複数のライトブロックに亘る場合に
は、それらライトブロック毎に図２２のステップＡ７５
〜Ａ７８の処理が実行されて、複数個のブロックデータ
（ヘッダテーブル）が順次生成される。前述したように
フラッシュＥＥＰＲＯＭ１１−１〜１１−１６には、８
セクタ毎にアクセス対象のチップが切り替えられるよう
にセクタ番号がそれらチップを横断して割り当てられて
いるので、複数のブロックデータの書き込み先はそれぞ
れ異なるチップとなる。
タの書き込み先が複数のライトブロックに亘る場合に
は、それらライトブロック毎に図２２のステップＡ７５
〜Ａ７８の処理が実行されて、複数個のブロックデータ
（ヘッダテーブル）が順次生成される。前述したように
フラッシュＥＥＰＲＯＭ１１−１〜１１−１６には、８
セクタ毎にアクセス対象のチップが切り替えられるよう
にセクタ番号がそれらチップを横断して割り当てられて
いるので、複数のブロックデータの書き込み先はそれぞ
れ異なるチップとなる。
【０２３５】生成されたブロックデータは、３つのライ
トチャネル（Ａ，Ｂ，Ｃ）に順次割り当てられる。ライ
トチャネルＡ，Ｂ，Ｃの各々は、ブロックデータとフラ
ッシュＥＥＰＲＯＭとを対応付けるための論理的な書込
み制御経路であり、これらライトチャネルＡ，Ｂ，Ｃは
図示のようなライトチャネル管理テーブルＴａ，Ｔｂ，
Ｔｃによってそれぞれ実現されている。
トチャネル（Ａ，Ｂ，Ｃ）に順次割り当てられる。ライ
トチャネルＡ，Ｂ，Ｃの各々は、ブロックデータとフラ
ッシュＥＥＰＲＯＭとを対応付けるための論理的な書込
み制御経路であり、これらライトチャネルＡ，Ｂ，Ｃは
図示のようなライトチャネル管理テーブルＴａ，Ｔｂ，
Ｔｃによってそれぞれ実現されている。
【０２３６】ライトチャネル管理テーブルＴａ，Ｔｂ，
Ｔｃにおいては、それぞれ対応するライトチャネルの使
用の有無を示す情報と、ライトアクセス対象のフラッシ
ュＥＥＰＲＯＭを示すチップ番号アドレスと、書き込む
べきブロックデータに対応するヘッダテーブル番号が登
録される。
Ｔｃにおいては、それぞれ対応するライトチャネルの使
用の有無を示す情報と、ライトアクセス対象のフラッシ
ュＥＥＰＲＯＭを示すチップ番号アドレスと、書き込む
べきブロックデータに対応するヘッダテーブル番号が登
録される。
【０２３７】ここでは、ブロックデータ１〜６が順次生
成され、それらブロックデータ１〜６の書込み先がフラ
ッシュＥＥＰＲＯＭ１１−１〜１１−６である場合を想
定する。
成され、それらブロックデータ１〜６の書込み先がフラ
ッシュＥＥＰＲＯＭ１１−１〜１１−６である場合を想
定する。
【０２３８】作成されたブロックデータ１〜６は、その
作成された順にその時未使用のライトチャネルに登録さ
れる。ライトチャネルＡ，Ｂ，Ｃがそれぞれ未使用であ
った場合には、ブロックデータ１がライトチャネルＡに
登録され、ブロックデータ２がライトチャネルＢに登録
され、そしてブロックデータ３がライトチャネルＣに登
録される。
作成された順にその時未使用のライトチャネルに登録さ
れる。ライトチャネルＡ，Ｂ，Ｃがそれぞれ未使用であ
った場合には、ブロックデータ１がライトチャネルＡに
登録され、ブロックデータ２がライトチャネルＢに登録
され、そしてブロックデータ３がライトチャネルＣに登
録される。
【０２３９】この場合、ライトチャネルＡに対応するラ
イトチャネル管理テーブルＴａにおいては、使用中を示
す情報がセットされる共に、フラッシュＥＥＰＲＯＭ１
１−１を示すチップ番号アドレスと、ブロックデータ１
に対応するヘッダテーブル１を示すヘッダテーブル番号
が格納される。同様にして、ライトチャネルＢに対応す
るライトチャネル管理テーブルＴｂにおいては、使用中
を示す情報がセットされる共に、フラッシュＥＥＰＲＯ
Ｍ１１−２を示すチップ番号アドレスと、ブロックデー
タ２に対応するヘッダテーブル２を示すヘッダテーブル
番号が格納され、ライトチャネルＣに対応するライトチ
ャネル管理テーブルＴｃにおいては、使用中を示す情報
がセットされる共に、フラッシュＥＥＰＲＯＭ１１−３
を示すチップ番号アドレスと、ブロックデータ３に対応
するヘッダテーブル３を示すヘッダテーブル番号が格納
される。
イトチャネル管理テーブルＴａにおいては、使用中を示
す情報がセットされる共に、フラッシュＥＥＰＲＯＭ１
１−１を示すチップ番号アドレスと、ブロックデータ１
に対応するヘッダテーブル１を示すヘッダテーブル番号
が格納される。同様にして、ライトチャネルＢに対応す
るライトチャネル管理テーブルＴｂにおいては、使用中
を示す情報がセットされる共に、フラッシュＥＥＰＲＯ
Ｍ１１−２を示すチップ番号アドレスと、ブロックデー
タ２に対応するヘッダテーブル２を示すヘッダテーブル
番号が格納され、ライトチャネルＣに対応するライトチ
ャネル管理テーブルＴｃにおいては、使用中を示す情報
がセットされる共に、フラッシュＥＥＰＲＯＭ１１−３
を示すチップ番号アドレスと、ブロックデータ３に対応
するヘッダテーブル３を示すヘッダテーブル番号が格納
される。
【０２４０】このようにしてライトチャネルテーブルＴ
ａ，Ｔｂ，Ｔｃを作成すると、ファームウェアは、これ
らテーブルＴａ，Ｔｂ，Ｔｃの内容にしたがって次のよ
うなライトアクセス制御を実行する。
ａ，Ｔｂ，Ｔｃを作成すると、ファームウェアは、これ
らテーブルＴａ，Ｔｂ，Ｔｃの内容にしたがって次のよ
うなライトアクセス制御を実行する。
【０２４１】すなわち、ファームウェアは、まず、ライ
トチャネルＡを介したライトアクセス処理を行う。この
ライトアクセス処理においては、まず、テーブルＴａの
チップ番号アドレスによって指定されるフラッシュＥＥ
ＰＲＯＭ１１−１がレディー状態であるか否かが、ＮＡ
ＮＤチップレディー／ビジーステータスレジスタ２１５
−１を参照する事によって調べられる。
トチャネルＡを介したライトアクセス処理を行う。この
ライトアクセス処理においては、まず、テーブルＴａの
チップ番号アドレスによって指定されるフラッシュＥＥ
ＰＲＯＭ１１−１がレディー状態であるか否かが、ＮＡ
ＮＤチップレディー／ビジーステータスレジスタ２１５
−１を参照する事によって調べられる。
【０２４２】レディー状態であれば、テーブルＴａによ
って指定されたヘッダテーブル１が参照され、そのヘッ
ダテーブル１の内容に従ってデータバッファ１３１から
フラッシュＥＥＰＲＯＭ１１−１への１ページ分のデー
タ転送、およびフラッシュＥＥＰＲＯＭ１１−１に対す
るライトコマンドの発行が行われる。これにより、フラ
ッシュＥＥＰＲＯＭ１１−１はレディー状態からビジー
状態に切り替わり、ページライト動作を実行する。
って指定されたヘッダテーブル１が参照され、そのヘッ
ダテーブル１の内容に従ってデータバッファ１３１から
フラッシュＥＥＰＲＯＭ１１−１への１ページ分のデー
タ転送、およびフラッシュＥＥＰＲＯＭ１１−１に対す
るライトコマンドの発行が行われる。これにより、フラ
ッシュＥＥＰＲＯＭ１１−１はレディー状態からビジー
状態に切り替わり、ページライト動作を実行する。
【０２４３】フラッシュＥＥＰＲＯＭ１１−１がレディ
ー状態からビジー状態に切り替わると、ファームウェア
は、ライトチャネルＢを介したライトアクセス処理に移
行する。
ー状態からビジー状態に切り替わると、ファームウェア
は、ライトチャネルＢを介したライトアクセス処理に移
行する。
【０２４４】このライトアクセス処理においては、ま
ず、そのテーブルＴｂのチップ番号アドレスによって指
定されるフラッシュＥＥＰＲＯＭ１１−２がレディー状
態か否かが、ＮＡＮＤチップレディー／ビジーステータ
スレジスタ２１５−２を参照する事によって調べられ
る。レディー状態であれば、テーブルＴｂによって指定
されたヘッダテーブル２が参照され、そのヘッダテーブ
ル２の内容に従ってデータバッファ１３１からフラッシ
ュＥＥＰＲＯＭ１１−２への１ページ分のデータ転送、
およびフラッシュＥＥＰＲＯＭ１１−２に対するライト
コマンドの発行が行われる。これにより、フラッシュＥ
ＥＰＲＯＭ１１−２はレディー状態からビジー状態に切
り替わり、ページライト動作を実行する。
ず、そのテーブルＴｂのチップ番号アドレスによって指
定されるフラッシュＥＥＰＲＯＭ１１−２がレディー状
態か否かが、ＮＡＮＤチップレディー／ビジーステータ
スレジスタ２１５−２を参照する事によって調べられ
る。レディー状態であれば、テーブルＴｂによって指定
されたヘッダテーブル２が参照され、そのヘッダテーブ
ル２の内容に従ってデータバッファ１３１からフラッシ
ュＥＥＰＲＯＭ１１−２への１ページ分のデータ転送、
およびフラッシュＥＥＰＲＯＭ１１−２に対するライト
コマンドの発行が行われる。これにより、フラッシュＥ
ＥＰＲＯＭ１１−２はレディー状態からビジー状態に切
り替わり、ページライト動作を実行する。
【０２４５】フラッシュＥＥＰＲＯＭ１１−２がレディ
ー状態からビジー状態に切り替わると、ファームウェア
は、今度は、ライトチャネルＣを介したライトアクセス
処理に移行する。このライトアクセス処理では、まず、
そのテーブルＴｃのチップ番号アドレスによって指定さ
れるフラッシュＥＥＰＲＯＭ１１−３がレディー状態か
否かが、ＮＡＮＤチップレディー／ビジーステータスレ
ジスタ２１５−３を参照する事によって調べられる。
ー状態からビジー状態に切り替わると、ファームウェア
は、今度は、ライトチャネルＣを介したライトアクセス
処理に移行する。このライトアクセス処理では、まず、
そのテーブルＴｃのチップ番号アドレスによって指定さ
れるフラッシュＥＥＰＲＯＭ１１−３がレディー状態か
否かが、ＮＡＮＤチップレディー／ビジーステータスレ
ジスタ２１５−３を参照する事によって調べられる。
【０２４６】レディー状態であれば、テーブルＴｃによ
って指定されたヘッダテーブル３が参照され、そのヘッ
ダテーブル３の内容に従ってデータバッファ１３１から
フラッシュＥＥＰＲＯＭ１１−３への１ページ分のデー
タ転送、およびフラッシュＥＥＰＲＯＭ１１−３に対す
るライトコマンドの発行が行われる。これにより、フラ
ッシュＥＥＰＲＯＭ１１−３はレディー状態からビジー
状態に切り替わり、ページライト動作を実行する。
って指定されたヘッダテーブル３が参照され、そのヘッ
ダテーブル３の内容に従ってデータバッファ１３１から
フラッシュＥＥＰＲＯＭ１１−３への１ページ分のデー
タ転送、およびフラッシュＥＥＰＲＯＭ１１−３に対す
るライトコマンドの発行が行われる。これにより、フラ
ッシュＥＥＰＲＯＭ１１−３はレディー状態からビジー
状態に切り替わり、ページライト動作を実行する。
【０２４７】フラッシュＥＥＰＲＯＭ１１−３がレディ
ー状態からビジー状態に切り替わると、ファームウェア
は、再びライトチャネルＡの制御に戻り、そのライトチ
ャネルＡを介したライトアクセス処理を行う。このライ
トアクセス処理においても、そのテーブルＴａのチップ
番号アドレスによって指定されるフラッシュＥＥＰＲＯ
Ｍ１１−１がレディー状態か否か、つまりページライト
動作が終了しているか否かがが調べられる。もしページ
ライト動作が終了していれば、テーブルＴａによって指
定されたヘッダテーブル１が参照され、そのヘッダテー
ブル１の内容に従ってデータバッファ１３１からフラッ
シュＥＥＰＲＯＭ１１−１への次の１ページ分のデータ
転送、およびフラッシュＥＥＰＲＯＭ１１−１に対する
ライトコマンドの発行が行われる。
ー状態からビジー状態に切り替わると、ファームウェア
は、再びライトチャネルＡの制御に戻り、そのライトチ
ャネルＡを介したライトアクセス処理を行う。このライ
トアクセス処理においても、そのテーブルＴａのチップ
番号アドレスによって指定されるフラッシュＥＥＰＲＯ
Ｍ１１−１がレディー状態か否か、つまりページライト
動作が終了しているか否かがが調べられる。もしページ
ライト動作が終了していれば、テーブルＴａによって指
定されたヘッダテーブル１が参照され、そのヘッダテー
ブル１の内容に従ってデータバッファ１３１からフラッ
シュＥＥＰＲＯＭ１１−１への次の１ページ分のデータ
転送、およびフラッシュＥＥＰＲＯＭ１１−１に対する
ライトコマンドの発行が行われる。
【０２４８】一方、フラッシュＥＥＰＲＯＭ１１−１が
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＡからライトチャネルＢの制御
に移行し、ライトチャネルＢを介したライトアクセス処
理を開始する。このライトアクセス処理においては、テ
ーブルＴｂのチップ番号アドレスによって指定されるフ
ラッシュＥＥＰＲＯＭ１１−２がレディー状態か否か、
つまりページライト動作が終了しているか否かがが調べ
られる。もしページライト動作が終了していれば、テー
ブルＴｂによって指定されたヘッダテーブル２が参照さ
れ、そのヘッダテーブル２の内容に従ってデータバッフ
ァ１３１からフラッシュＥＥＰＲＯＭ１１−２への次の
１ページ分のデータ転送、およびフラッシュＥＥＰＲＯ
Ｍ１１−２に対するライトコマンドの発行が行われる。
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＡからライトチャネルＢの制御
に移行し、ライトチャネルＢを介したライトアクセス処
理を開始する。このライトアクセス処理においては、テ
ーブルＴｂのチップ番号アドレスによって指定されるフ
ラッシュＥＥＰＲＯＭ１１−２がレディー状態か否か、
つまりページライト動作が終了しているか否かがが調べ
られる。もしページライト動作が終了していれば、テー
ブルＴｂによって指定されたヘッダテーブル２が参照さ
れ、そのヘッダテーブル２の内容に従ってデータバッフ
ァ１３１からフラッシュＥＥＰＲＯＭ１１−２への次の
１ページ分のデータ転送、およびフラッシュＥＥＰＲＯ
Ｍ１１−２に対するライトコマンドの発行が行われる。
【０２４９】一方、フラッシュＥＥＰＲＯＭ１１−２が
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＢからライトチャネルＣの制御
に移行し、ライトチャネルＣを介したライトアクセス処
理を開始する。このライトアクセス処理においては、テ
ーブルＴｃのチップ番号アドレスによって指定されるフ
ラッシュＥＥＰＲＯＭ１１−３がレディー状態か否か、
つまりページライト動作が終了しているか否かがが調べ
られる。もしページライト動作が終了していれば、テー
ブルＴｃによって指定されたヘッダテーブル３が参照さ
れ、そのヘッダテーブル３の内容に従ってデータバッフ
ァ１３１からフラッシュＥＥＰＲＯＭ１１−２への次の
１ページ分のデータ転送、およびフラッシュＥＥＰＲＯ
Ｍ１１−３に対するライトコマンドの発行が行われる。
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＢからライトチャネルＣの制御
に移行し、ライトチャネルＣを介したライトアクセス処
理を開始する。このライトアクセス処理においては、テ
ーブルＴｃのチップ番号アドレスによって指定されるフ
ラッシュＥＥＰＲＯＭ１１−３がレディー状態か否か、
つまりページライト動作が終了しているか否かがが調べ
られる。もしページライト動作が終了していれば、テー
ブルＴｃによって指定されたヘッダテーブル３が参照さ
れ、そのヘッダテーブル３の内容に従ってデータバッフ
ァ１３１からフラッシュＥＥＰＲＯＭ１１−２への次の
１ページ分のデータ転送、およびフラッシュＥＥＰＲＯ
Ｍ１１−３に対するライトコマンドの発行が行われる。
【０２５０】もし、フラッシュＥＥＰＲＯＭ１１−３が
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＣから再びライトチャネルＡの
制御に移行し、ライトチャネルＡを介したライトアクセ
ス処理を開始する。
ページライト実行中でビジー状態であれば、ファームウ
ェアは、ライトチャネルＣから再びライトチャネルＡの
制御に移行し、ライトチャネルＡを介したライトアクセ
ス処理を開始する。
【０２５１】このように、ファームウェアは、ライトチ
ャネルテーブルＴａ，Ｔｂ，Ｔｃを順番にサーチし、ペ
ージライトが終了したチップから順に、次のページライ
ト動作を実行する。
ャネルテーブルＴａ，Ｔｂ，Ｔｃを順番にサーチし、ペ
ージライトが終了したチップから順に、次のページライ
ト動作を実行する。
【０２５２】したがって、フラッシュＥＥＰＲＯＭの性
能そのものの差やページライトベリファイによって再試
行されるページライト動作の回数の差などによって、ラ
イトアクセス対象のチップ間でページライトに要する時
間に違いが生じる場合においても、各チップの書込み性
能を最大限引き出す事ができ、ライトアクセスを高速実
行する事ができる。
能そのものの差やページライトベリファイによって再試
行されるページライト動作の回数の差などによって、ラ
イトアクセス対象のチップ間でページライトに要する時
間に違いが生じる場合においても、各チップの書込み性
能を最大限引き出す事ができ、ライトアクセスを高速実
行する事ができる。
【０２５３】そして、あるブロックデータの全ページの
ライクアクセスが終了すると、そのブロックデータが登
録されていたライトチャネルが空きとなり、次のライト
ブロック（ここでは、ブロックデータ４）がその空きチ
ャネルに登録される。
ライクアクセスが終了すると、そのブロックデータが登
録されていたライトチャネルが空きとなり、次のライト
ブロック（ここでは、ブロックデータ４）がその空きチ
ャネルに登録される。
【０２５４】たとえば、チャネルＣを介したブロックデ
ータ３の書込みが一番先に終了すると、そのチャネルＣ
にブロックデータ４が登録される。この場合、ライトチ
ャネルテーブルＴｃのチップ番号アドレスは、フラッシ
ュＥＥＰＲＯＭ１１−３を示すアドレスからフラッシュ
ＥＥＰＲＯＭ１１−４を示すアドレスに変更され、また
ヘッダテーブル番号も３から４に変更される。そして、
ライトチャネルＣを介したフラッシュＥＥＰＲＯＭ１１
−４に対するライトアクセス処理が、ライトチャネル
Ａ，Ｂを介したフラッシュＥＥＰＲＯＭ１１−１，１１
−２に対するライトアクセス処理と並行して行われる。
ータ３の書込みが一番先に終了すると、そのチャネルＣ
にブロックデータ４が登録される。この場合、ライトチ
ャネルテーブルＴｃのチップ番号アドレスは、フラッシ
ュＥＥＰＲＯＭ１１−３を示すアドレスからフラッシュ
ＥＥＰＲＯＭ１１−４を示すアドレスに変更され、また
ヘッダテーブル番号も３から４に変更される。そして、
ライトチャネルＣを介したフラッシュＥＥＰＲＯＭ１１
−４に対するライトアクセス処理が、ライトチャネル
Ａ，Ｂを介したフラッシュＥＥＰＲＯＭ１１−１，１１
−２に対するライトアクセス処理と並行して行われる。
【０２５５】なお、ライトチャネルＡ，Ｂ，Ｃには、ユ
ーザデータを含むブロックだけでなく、ＭＢＩブロック
も同様にして登録される。このため、スワッピング検討
処理やスワッピング処理によってＭＢＩテーブルブロッ
クなどの書込みを行う必要が生じた場合でも、その書込
みをユーザデータの書込みと並行して高速に行うことが
可能となる。
ーザデータを含むブロックだけでなく、ＭＢＩブロック
も同様にして登録される。このため、スワッピング検討
処理やスワッピング処理によってＭＢＩテーブルブロッ
クなどの書込みを行う必要が生じた場合でも、その書込
みをユーザデータの書込みと並行して高速に行うことが
可能となる。
【０２５６】また、ここでは、３つのライトチャネルを
利用する場合を説明したが、ライトチャネルの数は、同
時動作可能な最大チップ数によって決定される。同時動
作可能な最大チップ数は半導体ディスク装置１０の最大
消費電力の値を制限するためにコンヒィグ情報によって
予め規定されている。もちろん、ホストシステムからの
要求に応じてコンヒィグ情報を書換え、同時動作可能な
最大チップ数を動的に変更する事も可能である。
利用する場合を説明したが、ライトチャネルの数は、同
時動作可能な最大チップ数によって決定される。同時動
作可能な最大チップ数は半導体ディスク装置１０の最大
消費電力の値を制限するためにコンヒィグ情報によって
予め規定されている。もちろん、ホストシステムからの
要求に応じてコンヒィグ情報を書換え、同時動作可能な
最大チップ数を動的に変更する事も可能である。
【０２５７】以上説明したように、この実施例において
は、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６それ
ぞれからの１６本のレディー／ビジー信号が独立して受
信される事により、フラッシュＥＥＰＲＯＭ毎に動作状
態を管理することができる。このため、全てのフラッシ
ュＥＥＰＲＯＭ１１−１〜１１−１６の動作完了を待つ
ことなく、ライトアクセス対象のフラッシュＥＥＰＲＯ
Ｍがレディー状態になりさえすれば、そのライトアクセ
ス対象のフラッシュＥＥＰＲＯＭに対するライトアクセ
スを開始する事ができる。また、この半導体ディスク装
置１０で使用されているフラッシュＥＥＰＲＯＭは、ラ
イト動作を自動実行可能なコマンド制御タイプのもので
ある。このため、フォームウェアは、フラッシュＥＥＰ
ＲＯＭにライトコマンドを発行しさえすれば、その後は
そのライト制御動作から解放される。したがって、ある
フラッシュＥＥＰＲＯＭのデータ書き込み動作期間中に
別のフラッシュＥＥＰＲＯＭに対するライトアクセスを
行うことが可能になり、複数のフラッシュＥＥＰＲＯＭ
を並行して動作させる事ができる。よって、データ書込
み速度の向上を図る事ができる。
は、フラッシュＥＥＰＲＯＭ１１−１〜１１−１６それ
ぞれからの１６本のレディー／ビジー信号が独立して受
信される事により、フラッシュＥＥＰＲＯＭ毎に動作状
態を管理することができる。このため、全てのフラッシ
ュＥＥＰＲＯＭ１１−１〜１１−１６の動作完了を待つ
ことなく、ライトアクセス対象のフラッシュＥＥＰＲＯ
Ｍがレディー状態になりさえすれば、そのライトアクセ
ス対象のフラッシュＥＥＰＲＯＭに対するライトアクセ
スを開始する事ができる。また、この半導体ディスク装
置１０で使用されているフラッシュＥＥＰＲＯＭは、ラ
イト動作を自動実行可能なコマンド制御タイプのもので
ある。このため、フォームウェアは、フラッシュＥＥＰ
ＲＯＭにライトコマンドを発行しさえすれば、その後は
そのライト制御動作から解放される。したがって、ある
フラッシュＥＥＰＲＯＭのデータ書き込み動作期間中に
別のフラッシュＥＥＰＲＯＭに対するライトアクセスを
行うことが可能になり、複数のフラッシュＥＥＰＲＯＭ
を並行して動作させる事ができる。よって、データ書込
み速度の向上を図る事ができる。
【０２５８】また、フラッシュＥＥＰＲＯＭ１１−１〜
１１−１６に対しては連続するセクタ番号が横断して割
り当てられているので、ホストシステムから連続セクタ
に跨がるライトデータの書込みが要求された場合には、
そのライトデータの書込みを複数のフラッシュＥＥＰＲ
ＯＭに分散させて実行させることが可能となり、書込み
動作をより効率的に行う事が可能になる。
１１−１６に対しては連続するセクタ番号が横断して割
り当てられているので、ホストシステムから連続セクタ
に跨がるライトデータの書込みが要求された場合には、
そのライトデータの書込みを複数のフラッシュＥＥＰＲ
ＯＭに分散させて実行させることが可能となり、書込み
動作をより効率的に行う事が可能になる。
【０２５９】さらに、ライトチャネルＡ，Ｂ，Ｃを利用
することによってページライト動作が終了したチップか
ら順に次のページライト動作が開始させる事ができるよ
うになり、チップ間でページライトに要する時間に違い
が生じる場合においても、内蔵チップの書込み性能を最
大限引き出す事が可能となる。
することによってページライト動作が終了したチップか
ら順に次のページライト動作が開始させる事ができるよ
うになり、チップ間でページライトに要する時間に違い
が生じる場合においても、内蔵チップの書込み性能を最
大限引き出す事が可能となる。
【０２６０】
【発明の効果】以上説明したように、この発明によれ
ば、フラッシュＥＥＰＲＯＭ毎に独立してその動作状態
（レディ−／ビジ−）を検出できるようになり、複数の
フラッシュＥＥＰＲＯＭに書込み動作を同時実行させる
ことができる。
ば、フラッシュＥＥＰＲＯＭ毎に独立してその動作状態
（レディ−／ビジ−）を検出できるようになり、複数の
フラッシュＥＥＰＲＯＭに書込み動作を同時実行させる
ことができる。
【図１】この発明の一実施例に係る半導体ディスク装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】図１の半導体ディスク装置において使用される
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を示す図。
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を示す図。
【図３】図１の半導体ディスク装置に設けられているＩ
／Ｏレジスタ群を示す図。
／Ｏレジスタ群を示す図。
【図４】図１の半導体ディスク装置におけるメモリマッ
プの一例を示す図。
プの一例を示す図。
【図５】図１の半導体ディスク装置に設けられたフラッ
シュＥＥＰＲＯＭ内の複数ブロックそれぞれの利用形態
を示す図。
シュＥＥＰＲＯＭ内の複数ブロックそれぞれの利用形態
を示す図。
【図６】図５に示したブロックの中でユーザデータの格
納に使用されるメモリブロックのデータ格納形式を示す
図。
納に使用されるメモリブロックのデータ格納形式を示す
図。
【図７】図５に示したブロックの中でメモリブロック管
理情報の格納に使用されるＭＢＩテーブルブロックのデ
ータ格納形式を示す図。
理情報の格納に使用されるＭＢＩテーブルブロックのデ
ータ格納形式を示す図。
【図８】図７のＭＢＩテーブルブロックに格納されるア
ドレス変換およびＵＷＣテーブルの内容を示す図。
ドレス変換およびＵＷＣテーブルの内容を示す図。
【図９】図１の半導体ディスク装置に設けられた複数の
フラッシュＥＥＰＲＯＭに対するホストアドレス割り当
ての一例を示す図。
フラッシュＥＥＰＲＯＭに対するホストアドレス割り当
ての一例を示す図。
【図１０】図８のアドレス変換テーブルに保持されるア
ドレス変換情報の一例を示す図。
ドレス変換情報の一例を示す図。
【図１１】図７のＭＢＩテーブルブロックに格納される
スワップオーダーテーブルの内容を示す図。
スワップオーダーテーブルの内容を示す図。
【図１２】図５に示したブロックの中で図１の半導体デ
ィスク装置のコンヒィグ情報の格納に使用されるコンヒ
ィグブロックのデータ格納形式を示す図。
ィスク装置のコンヒィグ情報の格納に使用されるコンヒ
ィグブロックのデータ格納形式を示す図。
【図１３】図１の半導体ディスク装置のＲＡＭ上に設け
られるアドレス変換テーブルの構成を示す図。
られるアドレス変換テーブルの構成を示す図。
【図１４】図１３のアドレス変換テーブルを利用したホ
ストアドレスからメモリアドレスへの変換処理の原理を
説明するための図。
ストアドレスからメモリアドレスへの変換処理の原理を
説明するための図。
【図１５】図１の半導体ディスク装置に設けられたＥＣ
Ｃ演算回路の動作を説明するための図。
Ｃ演算回路の動作を説明するための図。
【図１６】図１の半導体ディスク装置においてフラッシ
ュＥＥＰＲＯＭにデータを書き込む場合のファームウェ
アの処理とハードウェアの動作を説明するフローチャー
ト。
ュＥＥＰＲＯＭにデータを書き込む場合のファームウェ
アの処理とハードウェアの動作を説明するフローチャー
ト。
【図１７】図１の半導体ディスク装置に設けられたフラ
ッシュＥＥＰＲＯＭのプログラムサイクルを説明するタ
イミングチャート。
ッシュＥＥＰＲＯＭのプログラムサイクルを説明するタ
イミングチャート。
【図１８】図１の半導体ディスク装置においてフラッシ
ュＥＥＰＲＯＭからデータを読み出す場合のファームウ
ェアの処理とハードウェアの動作を説明するフローチャ
ート。
ュＥＥＰＲＯＭからデータを読み出す場合のファームウ
ェアの処理とハードウェアの動作を説明するフローチャ
ート。
【図１９】図１の半導体ディスク装置に設けられたフラ
ッシュＥＥＰＲＯＭのシーケンシャルリードサイクルを
説明するタイミングチャート。
ッシュＥＥＰＲＯＭのシーケンシャルリードサイクルを
説明するタイミングチャート。
【図２０】図１の半導体ディスク装置においてフラッシ
ュＥＥＰＲＯＭに格納されたデータを消去する場合のフ
ァームウェアの処理とハードウェアの動作を説明するフ
ローチャート。
ュＥＥＰＲＯＭに格納されたデータを消去する場合のフ
ァームウェアの処理とハードウェアの動作を説明するフ
ローチャート。
【図２１】図１の半導体ディスク装置に設けられたフラ
ッシュＥＥＰＲＯＭのブロックイレーズサイクルを説明
するタイミングチャート。
ッシュＥＥＰＲＯＭのブロックイレーズサイクルを説明
するタイミングチャート。
【図２２】図１の半導体ディスク装置においてホストシ
ステムからのライト要求を受信してからフラッシュＥＥ
ＰＲＯＭをライトアクセスするまでに実行されるファー
ムウェアの処理を説明するフローチャート。
ステムからのライト要求を受信してからフラッシュＥＥ
ＰＲＯＭをライトアクセスするまでに実行されるファー
ムウェアの処理を説明するフローチャート。
【図２３】図１の半導体ディスク装置において複数のフ
ラッシュＥＥＰＲＯＭを同時にライトアクセスするため
に実行されるライトチャネルを利用したライトアクセス
制御処理の動作原理を説明するための図。
ラッシュＥＥＰＲＯＭを同時にライトアクセスするため
に実行されるライトチャネルを利用したライトアクセス
制御処理の動作原理を説明するための図。
１０…半導体ディスク装置、１１−１〜１１−１６…Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭ、１２…コントロー
ラ、１３…ＲＡＭ、１４…マイクロプロセッサ、１６…
ＲＯＭ、１７…外部バスインタフェース、１９…ＮＡＮ
Ｄバスインタフェ−ス、２１…ＥＣＣ演算回路、１３１
…データバッファ、１３２…アドレス変換テーブル、１
３３…ヘッダテーブル、１３４…書換回数管理テーブ
ル、Ｔａ，Ｔｂ，Ｔｃ…ライトチャネルテーブル。
ＡＮＤ型フラッシュＥＥＰＲＯＭ、１２…コントロー
ラ、１３…ＲＡＭ、１４…マイクロプロセッサ、１６…
ＲＯＭ、１７…外部バスインタフェース、１９…ＮＡＮ
Ｄバスインタフェ−ス、２１…ＥＣＣ演算回路、１３１
…データバッファ、１３２…アドレス変換テーブル、１
３３…ヘッダテーブル、１３４…書換回数管理テーブ
ル、Ｔａ，Ｔｂ，Ｔｃ…ライトチャネルテーブル。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06
Claims (5)
- 【請求項１】 外部からのライトコマンドに応じてデー
タ書込み動作を自動実行し、そのデータ書込み動作期間
中にはビジーステートのレディー／ビジー信号を発生す
る複数のフラッシュＥＥＰＲＯＭを内蔵し、ホスト装置
からのディスクアクセス要求に応じてそれら複数のフラ
ッシュＥＥＰＲＯＭをアクセスする半導体ディスク装置
において、 前記ホスト装置から転送されるライトデータを格納する
データバッファと、 前記複数のフラッシュＥＥＰＲＯＭから出力される複数
のレディー／ビジー信号をそれぞれ受信する複数の入力
ポートを有し、それらレディー／ビジー信号に応じて前
記複数のフラッシュＥＥＰＲＯＭそれぞれのレディー／
ビジー状態を示す複数のステータスデータを保持するレ
ディー／ビジー管理手段と、 前記ホスト装置からのライトアクセス要求に応じて、前
記複数のフラッシュＥＥＰＲＯＭをライトアクセスする
ライトアクセス手段とを具備し、 このライトアクセス手段は、 前記ディスクアクセス要求によって指定されたライトア
クセス対象のフラッシュＥＥＰＲＯＭに対応するステー
タスデータを参照して、前記ライトアクセス対象フラッ
シュＥＥＰＲＯＭがレディー状態か否かを決定する手段
と、 前記ライトアクセス対象フラッシュＥＥＰＲＯＭがレデ
ィー状態であることが決定された際、前記ライトアクセ
ス対象フラッシュＥＥＰＲＯＭにライトコマンドを発行
してデータ書込み動作を実行させる手段とを具備するこ
とを特徴とする半導体ディスク装置。 - 【請求項２】 前記各フラッシュＥＥＰＲＯＭは、複数
のページからそれぞれ構成される複数の消去ブロックを
有するメモリセルアレイと、外部から転送される１ペー
ジ分のデータを保持するデータレジスタとを有し、外部
からのライトコマンドに応答して、データレジスタに転
送されたデータをメモリセルアレイに書き込むページラ
イト動作を自動実行するように構成されていることを特
徴とする請求項１記載の半導体ディスク装置。 - 【請求項３】 前記ライトアクセス手段は、前記ライト
アクセス対象フラッシュＥＥＰＲＯＭがレディー状態で
あることが決定された際、前記データバッファのライト
データから１ページ分のデータを読み出して前記ライト
アクセス対象フラッシュＥＥＰＲＯＭのデータレジスタ
に転送する手段を含むことを特徴とする請求項２記載の
半導体ディスク装置。 - 【請求項４】 シリンダ番号、ヘッド番号およびセクタ
番号によって指定される前記ホスト装置からの論理アド
レスを、前記複数のフラッシュＥＥＰＲＯＭの１つを選
択するためのチップ番号アドレスおよび選択されたチッ
プ内のブロックおよびページを指定するためのメモリア
ドレスを含む物理アドレスに変換するアドレス変換手段
をさらに具備し、 このアドレス変換手段により、前記複数のフラッシュＥ
ＥＰＲＯＭには連続した論理アドレス値がそれらチップ
を横断するように割り当てられることを特徴とする請求
項１記載の半導体ディスク装置。 - 【請求項５】 複数のページからそれぞれ構成される複
数の消去ブロックを有するメモリセルアレイと、外部か
ら転送される１ページ分のデータを保持するデータレジ
スタとをそれぞれ有し、外部からのライトコマンドに応
じて、データレジスタに転送されたデータをメモリセル
アレイに書き込むページライト動作を自動実行し、その
ページライト動作期間中にはビジーステートのレディー
／ビジー信号を発生する複数のフラッシュＥＥＰＲＯＭ
を内蔵し、ホスト装置からのディスクアクセス要求に応
じてそれら複数のフラッシュＥＥＰＲＯＭをアクセスす
る半導体ディスク装置において、 前記ホスト装置から転送されるライトデータを格納する
データバッファと、 前記複数のフラッシュＥＥＰＲＯＭから出力される複数
のレディー／ビジー信号をそれぞれ受信する複数の入力
ポートを有し、それらレディー／ビジー信号に応じて前
記複数のフラッシュＥＥＰＲＯＭそれぞれのレディー／
ビジー状態を示す複数のステータスデータを保持するレ
ディー／ビジー管理手段と、 前記ホスト装置からのライトアクセス要求に応じて、前
記複数のフラッシュＥＥＰＲＯＭをライトアクセスする
ライトアクセス手段とを具備し、 このライトアクセス手段は、 前記ライト要求によって指定されたライトアクセス対象
の複数のフラッシュＥＥＰＲＭそれぞれに対応する複数
ブロック分のブロックライトデータを生成する手段と、 前記ライトアクセス対象の複数のフラッシュＥＥＰＲＭ
に対して順番にブロックライトデータの１ページ分のデ
ータ転送およびライトコマンドの発行を実行し、それら
ライトアクセス対象の複数のフラッシュＥＥＰＲＭそれ
ぞれにページライト動作を実行させる手段と、 前記複数のライトアクセス対象フラッシュＥＥＰＲＯＭ
にそれぞれ対応するステータスデータを参照して、ライ
トアクセス対象フラッシュＥＥＰＲＯＭ毎にページライ
ト動作の終了の有無を検出する手段と、 この検出手段の検出結果に基づいて、次ページのページ
ライト動作を実行させるためのデータ転送およびライト
コマンドの発行を、ページライト動作が終了したフラッ
シュＥＥＰＲＯＭから順次実行する手段とを具備するこ
とを特徴とする半導体ディスク装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9512694A JPH07302176A (ja) | 1994-05-09 | 1994-05-09 | 半導体ディスク装置 |
| US08/435,854 US5603001A (en) | 1994-05-09 | 1995-05-05 | Semiconductor disk system having a plurality of flash memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9512694A JPH07302176A (ja) | 1994-05-09 | 1994-05-09 | 半導体ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302176A true JPH07302176A (ja) | 1995-11-14 |
Family
ID=14129140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9512694A Pending JPH07302176A (ja) | 1994-05-09 | 1994-05-09 | 半導体ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302176A (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998003915A3 (en) * | 1996-07-19 | 1998-03-12 | Tokyo Electron Ltd | Flash memory card |
| JPH10124381A (ja) * | 1996-10-21 | 1998-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO1998047065A1 (fr) * | 1997-04-16 | 1998-10-22 | Sony Corporation | Dispositif et procede de commande de support d'enregistrement |
| US6188879B1 (en) | 1998-01-14 | 2001-02-13 | Nec Corporation | System and method of testing overall and individual antennas of a switched space diversity receiver |
| US6253259B1 (en) | 1997-06-04 | 2001-06-26 | Sony Corporation | System for controlling operation of an external storage utilizing reduced number of status signals for determining ready or busy state based on status signal level |
| JP2002082829A (ja) * | 2000-09-06 | 2002-03-22 | Nec Kofu Ltd | 消費電力制御装置及び消費電力制御方法 |
| US6412023B1 (en) | 1998-05-21 | 2002-06-25 | Sony Corporation | System for communicating status via first signal line in a period of time in which control signal via second line is not transmitted |
| JP2003036205A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| JP2004516536A (ja) * | 2000-11-22 | 2004-06-03 | サンディスク コーポレイション | メモリのページサイズおよび／またはブロックサイズとは異なるサイズを有するデータセクタを備えた不揮発性メモリシステムの処理技法 |
| JP2005182983A (ja) * | 2003-12-15 | 2005-07-07 | Samsung Electronics Co Ltd | バッファメモリを内蔵したフラッシュメモリ装置及びフラッシュメモリシステム |
| WO2006098212A1 (ja) * | 2005-03-15 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd. | メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法 |
| JP2007048307A (ja) * | 2001-09-28 | 2007-02-22 | Lexar Media Inc | 不揮発性メモリ制御 |
| WO2008016170A1 (en) * | 2006-07-31 | 2008-02-07 | Kabushiki Kaisha Toshiba | Nonvolatile memory system, and data read/write method for nonvolatile memory system |
| JP2008152788A (ja) * | 2006-12-18 | 2008-07-03 | Samsung Electronics Co Ltd | 不揮発性データ保存装置に備わった仮想ファイルシステムの作業スケジューリング方法及び装置 |
| JP2009211719A (ja) * | 2009-06-15 | 2009-09-17 | Toshiba Memory Systems Co Ltd | 情報処理システム |
| US7725706B2 (en) | 2004-03-24 | 2010-05-25 | Kabushiki Kaisha Toshiba | Microprocessor boot-up controller, nonvolatile memory controller, and information processing system |
| JP2010152913A (ja) * | 1999-09-03 | 2010-07-08 | Lexar Media Inc | セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成 |
| JP2010277678A (ja) * | 2009-04-30 | 2010-12-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011198409A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Information Systems (Japan) Corp | 不揮発性メモリ |
| JP2012532400A (ja) * | 2009-06-30 | 2012-12-13 | サンディスク テクノロジィース インコーポレイテッド | マルチレベル状態伝達機能を備えるメモリシステムおよびその操作方法 |
| US8341338B2 (en) | 2009-05-06 | 2012-12-25 | Samsung Electronics Co., Ltd. | Data storage device and related method of operation |
| US8423714B2 (en) | 1997-08-07 | 2013-04-16 | Mobilemedia Ideas Llc | Storage and reproduction apparatus |
| JP2013515979A (ja) * | 2010-04-12 | 2013-05-09 | 株式会社日立製作所 | ストレージ装置 |
| US8611154B2 (en) | 2008-06-04 | 2013-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2014063511A (ja) * | 2008-10-13 | 2014-04-10 | Micron Technology Inc | ソリッドステート記憶装置におけるトランスレーションレイヤ |
| US9710375B2 (en) | 2014-05-29 | 2017-07-18 | International Business Machines Corporation | Writing an address conversion table for nonvolatile memory wear leveling |
| US9720772B2 (en) | 2015-03-04 | 2017-08-01 | Kabushiki Kaisha Toshiba | Memory system, method for controlling magnetic memory, and device for controlling magnetic memory |
| CN109543476A (zh) * | 2018-11-14 | 2019-03-29 | 捷德（中国）信息科技有限公司 | 数据处理方法、装置及存储介质 |
| JP2021152933A (ja) * | 2017-06-23 | 2021-09-30 | 華為技術有限公司Huawei Technologies Co., Ltd. | メモリアクセス技術およびコンピュータシステム |
-
1994
- 1994-05-09 JP JP9512694A patent/JPH07302176A/ja active Pending
Cited By (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998003915A3 (en) * | 1996-07-19 | 1998-03-12 | Tokyo Electron Ltd | Flash memory card |
| JPH10124381A (ja) * | 1996-10-21 | 1998-05-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO1998047065A1 (fr) * | 1997-04-16 | 1998-10-22 | Sony Corporation | Dispositif et procede de commande de support d'enregistrement |
| US6523105B1 (en) | 1997-04-16 | 2003-02-18 | Sony Corporation | Recording medium control device and method |
| US6496879B2 (en) | 1997-06-04 | 2002-12-17 | Sony Corporation | Data processing apparatus, external storage apparatus, data processing system and data transmitting method |
| US6253259B1 (en) | 1997-06-04 | 2001-06-26 | Sony Corporation | System for controlling operation of an external storage utilizing reduced number of status signals for determining ready or busy state based on status signal level |
| US6681269B2 (en) | 1997-06-04 | 2004-01-20 | Sony Corporation | Data processing apparatus, external storage apparatus, data processing system and data transmitting method |
| US8423714B2 (en) | 1997-08-07 | 2013-04-16 | Mobilemedia Ideas Llc | Storage and reproduction apparatus |
| US9223539B2 (en) | 1997-08-07 | 2015-12-29 | Mobilemedia Ideas Llc | Storage and reproduction apparatus |
| US6188879B1 (en) | 1998-01-14 | 2001-02-13 | Nec Corporation | System and method of testing overall and individual antennas of a switched space diversity receiver |
| US6412023B1 (en) | 1998-05-21 | 2002-06-25 | Sony Corporation | System for communicating status via first signal line in a period of time in which control signal via second line is not transmitted |
| JP2010152913A (ja) * | 1999-09-03 | 2010-07-08 | Lexar Media Inc | セクタ書き込み操作時間を効果的に減少させるための不揮発性メモリユニット内のブロックの構成 |
| JP2002082829A (ja) * | 2000-09-06 | 2002-03-22 | Nec Kofu Ltd | 消費電力制御装置及び消費電力制御方法 |
| JP2004516536A (ja) * | 2000-11-22 | 2004-06-03 | サンディスク コーポレイション | メモリのページサイズおよび／またはブロックサイズとは異なるサイズを有するデータセクタを備えた不揮発性メモリシステムの処理技法 |
| US7032065B2 (en) | 2000-11-22 | 2006-04-18 | Sandisk Corporation | Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory |
| US7171513B2 (en) | 2000-11-22 | 2007-01-30 | Sandisk Corporation | Techniques for operating non-volatile memory systems with data sectors having different sizes than the sizes of the pages and/or blocks of the memory |
| JP2003036205A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| JP2007048307A (ja) * | 2001-09-28 | 2007-02-22 | Lexar Media Inc | 不揮発性メモリ制御 |
| US8301829B2 (en) | 2003-12-15 | 2012-10-30 | Samsung Electronics Co., Ltd. | Flash memory device and flash memory system including buffer memory |
| JP2005182983A (ja) * | 2003-12-15 | 2005-07-07 | Samsung Electronics Co Ltd | バッファメモリを内蔵したフラッシュメモリ装置及びフラッシュメモリシステム |
| US7725706B2 (en) | 2004-03-24 | 2010-05-25 | Kabushiki Kaisha Toshiba | Microprocessor boot-up controller, nonvolatile memory controller, and information processing system |
| US8171281B2 (en) | 2004-03-24 | 2012-05-01 | Kabushiki Kaisha Toshiba | Microprocessor boot-up controller connected to a processor and NAND flash memory for controlling the boot-up of a computer device |
| US7702846B2 (en) | 2005-03-15 | 2010-04-20 | Panasonic Corporation | Memory controller, nonvolatile storage device, nonvolatile storage system, and data writing method |
| WO2006098212A1 (ja) * | 2005-03-15 | 2006-09-21 | Matsushita Electric Industrial Co., Ltd. | メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法 |
| US7836245B2 (en) | 2006-07-31 | 2010-11-16 | Kabushiki Kaisha Toshiba | Nonvolatile memory system, and data read/write method for nonvolatile memory system |
| WO2008016170A1 (en) * | 2006-07-31 | 2008-02-07 | Kabushiki Kaisha Toshiba | Nonvolatile memory system, and data read/write method for nonvolatile memory system |
| JP2008152788A (ja) * | 2006-12-18 | 2008-07-03 | Samsung Electronics Co Ltd | 不揮発性データ保存装置に備わった仮想ファイルシステムの作業スケジューリング方法及び装置 |
| KR101354152B1 (ko) * | 2006-12-18 | 2014-01-27 | 삼성전자주식회사 | 비휘발성 데이터 저장장치에 구비된 가상 파일 시스템의작업 스케줄링 방법 및 장치 |
| US9324653B2 (en) * | 2008-06-04 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8611154B2 (en) | 2008-06-04 | 2013-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9176868B2 (en) | 2008-10-13 | 2015-11-03 | Micron Technology, Inc. | Translation layer in a solid state storage device |
| JP2014063511A (ja) * | 2008-10-13 | 2014-04-10 | Micron Technology Inc | ソリッドステート記憶装置におけるトランスレーションレイヤ |
| US9405679B2 (en) | 2008-10-13 | 2016-08-02 | Micron Technology, Inc. | Determining a location of a memory device in a solid state device |
| JP2010277678A (ja) * | 2009-04-30 | 2010-12-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8773889B2 (en) | 2009-04-30 | 2014-07-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8341338B2 (en) | 2009-05-06 | 2012-12-25 | Samsung Electronics Co., Ltd. | Data storage device and related method of operation |
| JP4719290B2 (ja) * | 2009-06-15 | 2011-07-06 | 東芝メモリシステムズ株式会社 | 情報処理システム |
| JP2009211719A (ja) * | 2009-06-15 | 2009-09-17 | Toshiba Memory Systems Co Ltd | 情報処理システム |
| JP2012532400A (ja) * | 2009-06-30 | 2012-12-13 | サンディスク テクノロジィース インコーポレイテッド | マルチレベル状態伝達機能を備えるメモリシステムおよびその操作方法 |
| JP2011198409A (ja) * | 2010-03-19 | 2011-10-06 | Toshiba Information Systems (Japan) Corp | 不揮発性メモリ |
| US8924659B2 (en) | 2010-04-12 | 2014-12-30 | Hitachi, Ltd. | Performance improvement in flash memory accesses |
| JP2013515979A (ja) * | 2010-04-12 | 2013-05-09 | 株式会社日立製作所 | ストレージ装置 |
| US9710375B2 (en) | 2014-05-29 | 2017-07-18 | International Business Machines Corporation | Writing an address conversion table for nonvolatile memory wear leveling |
| US9710378B2 (en) | 2014-05-29 | 2017-07-18 | International Business Machines Corporation | Writing an address conversion table for nonvolatile memory wear leveling |
| US9720772B2 (en) | 2015-03-04 | 2017-08-01 | Kabushiki Kaisha Toshiba | Memory system, method for controlling magnetic memory, and device for controlling magnetic memory |
| JP2021152933A (ja) * | 2017-06-23 | 2021-09-30 | 華為技術有限公司Huawei Technologies Co., Ltd. | メモリアクセス技術およびコンピュータシステム |
| US11681452B2 (en) | 2017-06-23 | 2023-06-20 | Huawei Technologies Co., Ltd. | Memory access technology and computer system |
| CN109543476A (zh) * | 2018-11-14 | 2019-03-29 | 捷德（中国）信息科技有限公司 | 数据处理方法、装置及存储介质 |
| CN109543476B (zh) * | 2018-11-14 | 2022-02-22 | 捷德(中国)科技有限公司 | 数据处理方法、装置及存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5603001A (en) | Semiconductor disk system having a plurality of flash memories | |
| JPH07302176A (ja) | 半導体ディスク装置 | |
| JP4357304B2 (ja) | 外部記憶装置 | |
| EP2306321B1 (en) | Increasing memory performance in flash memory devices by performing simultaneous write operation to multiple devices | |
| US6757800B1 (en) | Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices | |
| US7944762B2 (en) | Non-volatile memory control | |
| US7379334B2 (en) | Memory card, semiconductor device, and method of controlling memory card | |
| US9342371B2 (en) | Boot partitions in memory devices and systems | |
| US11288019B2 (en) | Memory management method and storage controller | |
| US20080082737A1 (en) | Memory card and semiconductor device | |
| US7136986B2 (en) | Apparatus and method for controlling flash memories | |
| US7245539B2 (en) | Memory card, semiconductor device, and method of controlling semiconductor memory | |
| KR20030011230A (ko) | 비휘발성 기억 장치 및 그의 재기입 제어 방법 | |
| JPH07302175A (ja) | 半導体ディスク装置 | |
| US7657697B2 (en) | Method of controlling a semiconductor memory device applied to a memory card | |
| JP2000011677A (ja) | フラッシュメモリシステム | |
| JP2000285001A (ja) | 半導体フラッシュメモリ装置及びその制御方法 | |
| JP2000285688A (ja) | 不揮発性半導体記憶装置 | |
| JP2012068764A (ja) | メモリコントローラ及びメモリコントローラを備える不揮発性メモリシステム、並びに不揮発性メモリの制御方法 | |
| JPH09198201A (ja) | 半導体ディスク装置およびその書換回数管理方法 | |
| CN117632040B (zh) | 数据写入方法、存储器存储装置以及存储器控制电路单元 | |
| CN117573208B (zh) | 指令信息分配方法及存储器存储装置 | |
| CN102236612A (zh) | 动态切换分割区方法、记忆卡控制器与记忆卡储存系统 | |
| CN117766004A (zh) | 数据写入方法、存储器存储装置及存储器控制电路单元 | |
| CN118151859A (zh) | 存储器控制方法、存储器存储装置及存储器控制器 |