CN117573208B - 指令信息分配方法及存储器存储装置 - Google Patents
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Abstract
本发明提供一种指令信息分配方法及存储器存储装置。所述方法包括：配置多个第一指令队列，其用以平行缓存来自快闪转换层的指令信息；配置多个第二指令队列，其用以平行缓存待传送至可复写式非易失性存储器模块的指令信息；根据第一指令队列所对应的权重信息，从第一指令队列中的第一目标队列提取第一指令信息；对第一指令信息执行信息格式处理，以产生第二指令信息；以及将第二指令信息分配至第二指令队列中的第二目标队列。由此，可简化快闪转换层的设计并提高存储器存储装置的整体效能。
Description
技术领域
本发明涉及一种指令信息管理技术，尤其涉及一种指令信息分配方法及存储器存储装置。
背景技术
智能手机、平板计算机及笔记本计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，存储器控制器会通过固件中的快闪转换层(Flash TranslationLayer, FTL)执行逻辑地址与实体地址之间的映射与转换，以管理并存取可复写式非易失性存储器模块。然而，在常见的快闪转换层的应用中，快闪转换层会根据存取指令提供符合可复写式非易失性存储器模块所支持的信息格式的指令信息给可复写式非易失性存储器模块，使可复写式非易失性存储器模块可根据此指令信息执行对应于所述存取指令的操作。但是，实务上，这种将快闪转换层与可复写式非易失性存储器模块的指令信息格式统一的配置方式，会增加快闪转换层的设计难度。此外，当可复写式非易失性存储器模块的类型改变时，快闪转换层的内部逻辑也需要进行对应调整，进而增加维运成本。
发明内容
本发明提供一种指令信息分配方法、存储器存储装置及存储器控制电路单元，可简化快闪转换层的设计并可提高存储器存储装置的整体效能。
本发明的范例实施例提供一种指令信息分配方法，其用于可复写式非易失性存储器模块，所述指令信息分配方法包括：配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息；配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息；根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息；对所述第一指令信息执行信息格式处理，以产生第二指令信息；以及将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息；配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息；根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息；对所述第一指令信息执行信息格式处理，以产生第二指令信息；以及将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息；配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息；根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息；对所述第一指令信息执行信息格式处理，以产生第二指令信息；以及将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
基于上述，通过双层配置的指令队列搭配采用指令队列的权重信息来对指令队列进行管理及对来自快闪转换层的指令信息执行信息格式处理，可有效简化快闪转换层的设计并可提高存储器存储装置的整体效能。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的采用双层指令队列的系统架构的示意图；
图8是根据本发明的范例实施例所示出的分配指令信息的示意图；
图9是根据本发明的范例实施例所示出的指令信息分配方法的流程图；
图10是根据本发明的范例实施例所示出的指令信息分配方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory, RAM)112、只读存储器(read only memory, ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive, SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication, NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System, GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital, SD)卡32、小型快闪(Compact Flash, CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card, eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package, eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连(Peripheral Component Interconnect Express, PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(SerialAdvanced Technology Attachment, SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment, PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers, IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I, UHS-I)接口标准、超高速二代(Ultra High Speed-II, UHS-II)接口标准、存储棒(Memory Stick, MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage, UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated DeviceElectronics, IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell, SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell, MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell, TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell, QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit, LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit, MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte, B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52、存储器接口53及错误检查与校正电路54。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路(亦称为解码电路)54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(error correcting code, ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元42还包括缓冲存储器55与电源管理电路56。缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)~610(B)逻辑地分组至存储区601与闲置(spare)区602。
在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。
存储区601中的实体单元610(0)~610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)~610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)~610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)~612(C)以映射存储区601中的实体单元610(0)~610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address, LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。
图7是根据本发明的范例实施例所示出的采用双层指令队列的系统架构的示意图。请参照图7，在一范例实施例中，存储器管理电路51可配置多个指令队列(commandqueue)(亦称为第一指令队列)701(1)~701(n)。n可为大于1的正整数。指令队列701(1)~701(n)可用以平行缓存来自快闪转换层(Flash Translation Layer, FTL)71的指令信息。例如，快闪转换层71可用以执行逻辑单元与实体单元之间的映射与转换。本领域技术人员应可清楚知晓快闪转换层71的具体功能，在此不多加赘述。
在一范例实施例中，存储器管理电路51还可配置多个指令队列(亦称为第二指令队列)702(1)~702(m)。m可为大于1的正整数。指令队列702(1)~702(m)用以平行缓存待传送至可复写式非易失性存储器模块43的指令信息。需注意的是，指令队列701(1)~701(n)的总数可小于或等于指令队列702(1)~702(m)的总数。
在一范例实施例中，指令队列702(1)~702(m)的总数可与可复写式非易失性存储器模块43中的存储器芯片(例如die)的总数有关。例如，假设可复写式非易失性存储器模块43包含4个存储器芯片(例如4个die)，则指令队列702(1)~702(m)的总数可为4。因此，指令队列702(1)~702(m)中的每一个指令队列可用以缓存欲提供给特定的存储器芯片的指令信息。
在一范例实施例中，指令队列702(1)~702(m)的总数还可与可复写式非易失性存储器模块43中的存储器平面(plane)的总数有关。例如，假设可复写式非易失性存储器模块43包含4个存储器芯片(例如4个die)且每一个存储器芯片包括4个存储器平面，则指令队列702(1)~702(m)的总数可为16(即4×4=16)。因此，指令队列702(1)~702(m)中的每一个指令队列可用以缓存欲提供给特定的存储器平面的指令信息。
在一范例实施例中，指令队列701(1)~701(n)中的每一个指令队列对应于(例如绑定于或关连于)指令队列702(1)~702(m)的其中之一。例如，假设指令队列701(i)对应于指令队列702(j)，则指令队列701(i)与702(j)皆对应于可复写式非易失性存储器模块43中的同一个存储器芯片。
在一范例实施例中，存储器管理电路51还可配置并运行调度器72。例如，调度器72可实作为由存储器管理电路51运行的软件、固件或硬件。在以下范例实施例中，由调度器72执行的操作亦可视为是由存储器管理电路51执行。
在一范例实施例中，调度器72可根据指令队列701(1)~701(n)所对应的权重信息，从指令队列701(1)~701(n)的其中之一(亦称为第一目标队列)提取至少一指令信息(亦称为第一指令信息)。调度器72可对第一指令信息执行信息格式处理(例如信息格式转换)，以产生相对应的指令信息(亦称为第二指令信息)。在产生第二指令信息后，调度器72可将第二指令信息分配至指令队列702(1)~702(m)的其中之一(亦称为第二目标队列)中，以等待被可复写式非易失性存储器模块43执行。须注意的是，第一目标队列与第二目标队列可对应于可复写式非易失性存储器模块43中的同一个存储器芯片。
在一范例实施例中，快闪转换层71所输出的一笔指令信息可带有指令类型信息、数据长度信息及实体地址信息等与此指令信息有关的必要信息。指令类型信息反映此指令信息所指示的存取操作的类型。数据长度信息反映此指令信息所指示存取的数据长度。实体地址信息表示此指令信息指示存取的实体地址。
以一个读取指令所对应的指令信息为例，假设此读取指令用以指示从实体地址A读取数据长度为16KB的数据。快闪转换层71根据此读取指令所输出的指令信息可包括{读取(read), 16KB, 实体地址A}等与此读取指令有关的必要信息。然后，此指令信息可被推送至指令队列701(1)~701(n)的其中之一中进行缓存，以等待调度器72的提取。例如，假设实体地址A属于可复写式非易失性存储器模块43中的某一存储器芯片，且指令队列701(i)与702(j)皆对应于此存储器芯片，则快闪转换层71可将此指令信息推送至指令队列701(i)中。
在一范例实施例中，调度器72可根据可复写式非易失性存储器模块43所支持的指令信息格式，对从第一目标队列(例如指令队列701(i))提取的第一指令信息进行信息格式处理(例如信息格式转换)，以产生符合可复写式非易失性存储器模块43所支持的指令信息格式的第二指令信息。例如，第二指令信息可包括原先夹带于第一指令信息中且与特定存取操作有关的必要信息(例如指令类型信息、数据长度信息及实体地址信息等)。
在一范例实施例中，第一指令信息是通过简单的信息格式来携带必要信息。因此，第一指令信息的信息格式可能不符合可复写式非易失性存储器模块43所支持的指令信息格式。然而，在调度器72将第一指令信息传换为符合可复写式非易失性存储器模块43所支持的指令信息格式的第二指令信息后，调度器72可将第二指令信息分配(例如加入)至第二目标队列(例如指令队列702(j))中，以等待被可复写式非易失性存储器模块43执行。
在一范例实施例中，平行配置在调度器72前端(即快闪转换层71与调度器72之间)的指令队列701(1)~701(n)(即第一指令队列)以及平行配置在调度器72后端(即调度器72与可复写式非易失性存储器模块43之间)的指令队列702(1)~702(m)(即第二指令队列)可彼此独立运作而不相互干涉。由此，可提高快闪转换层71、调度器72及可复写式非易失性存储器模块43三方的运作效率，进而提高存储器存储装置10的整体效能。
在一范例实施例中，通过简化快闪转换层71输出的第一指令信息的数据格式并由调度器72根据第一指令信息产生符合可复写式非易失性存储器模块43所支持的指令信息格式的第二指令信息，可降低快闪转换层71与可复写式非易失性存储器模块43之间的耦合复杂度。此外，在更换不同类型的可复写式非易失性存储器模块43时，亦可在尽可能减少修改甚至不修改快闪转换层71的前提下，只需要适度修改调度器72的逻辑，即可通过调度器72产生符合新的可复写式非易失性存储器模块43的操作需求的第二指令信息。
图8是根据本发明的范例实施例所示出的分配指令信息的示意图。请参照图8，在一范例实施例中，调度器72可将指令队列701(i)与702(j)分别设定为第一目标队列与第二目标队列。调度器72可从指令队列701(i)(即第一目标队列)提取指令信息81(即第一指令信息)。调度器72可对指令信息81进行信息格式处理(例如信息格式转换)并产生指令信息82(即第二指令信息)。最后，调度器72可将指令信息82分配(例如加入)至指令队列702(j)(即第二目标队列)，以等待被可复写式非易失性存储器模块43执行。
在一范例实施例中，调度器72可根据分别缓存于指令队列701(1)~701(n)中的指令信息的数量，来设定指令队列701(1)~701(n)各别对应的权重值。以指令队列701(i)为例，指令队列701(i)所对应的权重值可正相关于当前缓存于指令队列701(i)中的指令信息的总数。例如，假设当前有3笔指令信息缓存于指令队列701(i)中，则调度器72可将指令队列701(i)所对应的权重值设定为“3”，依此类推。
在一范例实施例中，调度器72可根据指令队列701(1)~701(n)所对应的权重信息，从指令队列701(1)~701(n)中决定第一目标队列。例如，调度器72可根据所述权重信息执行一个队列选择操作，以决定第一目标队列。在此队列选择操作中，调度器72可比较指令队列701(1)~701(n)所各别对应的权重值。然后，调度器72可根据比较结果将指令队列701(1)~701(n)的其中之一(例如指令队列701(i))选定为第一目标队列。例如，第一目标队列可为指令队列701(1)~701(n)中对应于最大或相对较大的权重值的指令队列。
在一范例实施例中，在选定第一目标队列后，调度器72可持续从第一目标队列提取第一指令信息，并对第一目标队列执行指令归并。关于指令归并的细节容后详述。
在一范例实施例中，响应于指令队列701(1)~701(n)中的某一指令队列(亦称为第一候选队列)在连续执行的多个队列选择操作中连续多次被选定为第一目标队列，调度器72可更新第一候选队列所对应的一个计数值。例如，假设在连续执行的3个队列选择操作中，指令队列701(i)连续3次被选定为第一目标队列，则调度器72可将对应于指令队列701(i)的计数值更新为“3”。由此，此计数值可反映第一候选队列(例如指令队列701(i))连续多次被选定为第一目标队列的总次数。
在一范例实施例中，响应于第一候选队列所对应的计数值符合预设条件，调度器72可对第一候选队列进行标记(例如标记为无效)，以使第一候选队列在下一次的队列选择操作中被排除。也就是说，在对第一候选队列进行标记后，经标记的第一候选队列将不会参与下一次的队列选择操作。由此，可避免指令队列701(1)~701(n)中的特定指令队列持续抢占执行权，进而导致其余指令队列长时间被忽略。
在一范例实施例中，调度器72可判断第一候选队列所对应的计数值是否大于门槛值。响应于第一候选队列所对应的计数值大于此门槛值，调度器72可判定第一候选队列所对应的计数值符合预设条件。然而，若第一候选队列所对应的计数值不大于此门槛值，调度器72可判定第一候选队列所对应的计数值不符合预设条件。
在一范例实施例中，响应于第一候选队列未连续多次被选定为第一目标队列，调度器72可重置第一候选队列所对应的计数值。例如，假设第一候选队列连续2次被选定为第一目标队列，但在下一次的队列选择操作中，改为指令队列701(1)~701(n)中的另一指令队列(亦称为第二候选队列)被选定为第一目标队列。此时，响应于第一候选队列未连续多次被选定为第一目标队列，调度器72可重置第一候选队列所对应的计数值，例如将第一候选队列所对应的计数值归零。
在一范例实施例中，在选定第一目标队列后，调度器72可对第一目标队列执行指令归并。在指令归并中，调度器72可选定第一目标队列中排序在第一个位置的指令信息(亦称为第一目标指令信息)。然后，调度器72可基于此第一目标指令信息来遍历第一目标队列中排序在第一目标指令信息之后的其余指令信息。
在一范例实施例中，在指令归并中，调度器72可判断第一目标指令信息是否与第一目标队列中的任一指令信息符合特定条件(亦称为第一条件)。响应于第一目标指令信息与第一目标队列中的至少一指令信息(亦称为第二目标指令信息)符合第一条件，调度器72可合并第一目标指令信息与此第二目标指令信息。例如，响应于第一目标指令信息与第二目标指令信息符合第一条件，调度器72可将第二目标指令信息并入至第一目标队列中的第一个位置。
在一范例实施例中，在指令归并中，调度器72还可判断第一目标指令信息是否与第一目标队列中的任一指令信息符合另一条件(亦称为第二条件)。响应于第一目标指令信息与第一目标队列中的至少一指令信息(亦称为第三目标指令信息)符合第二条件，调度器72可对第三目标指令信息进行排序调整。例如，响应于第一目标指令信息与第三目标指令信息符合第一条件，调度器72可将第三目标指令信息调整为接续排序在第一目标指令信息之后。
在一范例实施例中，在检测到第一目标队列中的最后一个指令信息或带有屏障标志的指令信息后，调度器72可结束针对第一目标队列的指令归并。然后，调度器72可再次执行前述队列选择操作。
在一范例实施例中，在指令归并中，在选定第一目标指令信息后，调度器72可判断第一目标指令信息是否与第一目标队列中的任一指令信息属于相同类型的指令。例如，假设第一目标指令信息与第一目标队列中的某一指令信息皆属于写入指令、读取指令或抹除指令，则调度器72可判定第一目标指令信息与此指令信息属于相同类型的指令，依此类推。
在一范例实施例中，若第一目标指令信息与第一目标队列中的某一指令信息(亦称为候选指令信息)属于相同类型的指令，调度器72可判断第一目标指令信息与此候选指令信息是否对应于可复写式非易失性存储器模块43中的同一存储器页面或不同存储器平面。
在一范例实施例中，响应于第一目标指令信息与此候选指令信息对应于同一存储器页面或不同存储器平面，调度器72可判定第一目标指令信息与此候选指令信息(即第二目标指令信息)符合所述第一条件。然而，若第一目标指令信息与此候选指令信息非对应于同一存储器页面或不同存储器平面，则调度器72可判定第一目标指令信息与此候选指令信息不符合所述第一条件。
在一范例实施例中，调度器72还可判断第一目标指令信息与此候选指令信息是否对应于可复写式非易失性存储器模块43中连续的多个存储器页面。在一范例实施例中，响应于第一目标指令信息与此候选指令信息对应于可复写式非易失性存储器模块43中连续的多个存储器页面，调度器72可判定第一目标指令信息与此候选指令信息(即第三目标指令信息)符合所述第二条件。然而，若第一目标指令信息与此候选指令信息非对应于可复写式非易失性存储器模块43中连续的多个存储器页面，则调度器72可判定第一目标指令信息与此候选指令信息不符合所述第二条件。
在一范例实施例中，通过将第一目标队列中符合第一条件的多个指令信息集中整并至第一目标队列中的第一个位置，后续当可复写式非易失性存储器模块43执行对应于此第一个位置的指令信息时，可复写式非易失性存储器模块43可通过存取单一存储器页面或平行存取多个存储器平面，来完成原先的多个指令信息所分别指示的操作。由此，有助于提高可复写式非易失性存储器模块43的效能。另一方面，通过连续排序第一目标队列中符合第二条件的指令信息，后续可复写式非易失性存储器模块43可根据这些连续排序的指令信息来连续存取连续的多个存储器页面。由此，亦有助于提高可复写式非易失性存储器模块43的效能。
图9是根据本发明的范例实施例所示出的指令信息分配方法的流程图。请参照图9，在步骤S901中，配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息。在步骤S902中，配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息。在步骤S903中，根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息。在步骤S904中，对所述第一指令信息执行信息格式处理，以产生第二指令信息。在步骤S905中，将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
图10是根据本发明的范例实施例所示出的指令信息分配方法的流程图。请参照图10，在启动对第一目标队列的指令归并后，在步骤S1001中，选定第一目标队列中的第一目标指令信息。例如，第一目标指令信息是指第一目标队列中排序在第一个位置的指令信息。在步骤S1002中，选定第一目标队列中的另一指令信息。在步骤S1003中，判断第一目标指令信息是否与所述另一指令信息属于相同类型的指令。若第一目标指令信息与所述另一指令信息属于相同类型的指令，在步骤S1004中，判断第一目标指令信息与所述另一指令信息是否符合第一条件。若第一目标指令信息与所述另一指令信息符合第一条件，在步骤S1005中，合并第一目标指令信息与所述另一指令信息。
若第一目标指令信息与所述另一指令信息不符合第一条件，在步骤S1006中，判断第一目标指令信息与所述另一指令信息是否符合第二条件。若第一目标指令信息与所述另一指令信息符合第二条件，在步骤S1007中，将所述另一指令信息调整为排序在第一目标指令信息之后。
此外，若步骤S1003或步骤S1006的判断结果为否，可进入步骤S1008。在步骤S1008中，判断是否检测到第一目标队列中的最后一个指令信息或第一目标队列中带有屏障标志的指令信息。若检测到第一目标队列中的最后一个指令信息或第一目标队列中带有屏障标志的指令信息，在步骤S1009中，结束对第一目标队列的指令归并。然而，若未检测到第一目标队列中的最后一个指令信息或第一目标队列中带有屏障标志的指令信息，则可回到步骤S1002，再次选定第一目标队列中的另一指令信息并执行后续步骤。
然而，图9与图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9与图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9与图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明所提出的范例实施例可通过双层配置的指令队列(第一层为多个第一指令队列，第二层为多个第二指令队列)搭配第一指令队列的权重信息及第二指令信息本身的特性，来对指令队列的选用及指令信息的合并、排序及分配进行管理。由此，可有效简化快闪转换层的设计并可提高存储器存储装置的整体效能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (16)
1.一种指令信息分配方法，其特征在于，用于可复写式非易失性存储器模块，所述指令信息分配方法包括：
配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息；
配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息；
根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息；
根据所述可复写式非易失性存储器模块所支持的指令信息格式，对从所述第一目标队列提取的所述第一指令信息进行信息格式处理，以产生符合所述可复写式非易失性存储器模块所支持的所述指令信息格式的第二指令信息；以及
将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
2.根据权利要求1所述的指令信息分配方法，还包括：
根据分别缓存于所述多个第一指令队列中的指令信息的数量，设定所述多个第一指令队列各别对应的权重值。
3.根据权利要求1所述的指令信息分配方法，其中根据所述多个第一指令队列所对应的所述权重信息，从所述多个第一指令队列中的所述第一目标队列提取所述第一指令信息的步骤包括：
在队列选择操作中，比较所述多个第一指令队列所各别对应的权重值；以及
根据比较结果将所述多个第一指令队列的其中之一选定为所述第一目标队列。
4.根据权利要求3所述的指令信息分配方法，还包括：
响应于所述多个第一指令队列中的第一候选队列连续多次被选定为所述第一目标队列，更新所述第一候选队列所对应的计数值；以及
响应于所述计数值符合预设条件，标记所述第一候选队列，以使所述第一候选队列在下一次的队列选择操作中被排除。
5.根据权利要求4所述的指令信息分配方法，还包括：
响应于所述第一候选队列未连续多次被选定为所述第一目标队列，重置所述第一候选队列所对应的所述计数值。
6.根据权利要求1所述的指令信息分配方法，还包括：
对所述第一目标队列执行指令归并；
在所述指令归并中，选定所述第一目标队列中的第一目标指令信息并基于所述第一目标指令信息遍历所述第一目标队列中的其余指令信息；
响应于所述第一目标指令信息与所述第一目标队列中的至少一第二目标指令信息符合第一条件，合并所述第一目标指令信息与所述至少一第二目标指令信息；
响应于所述第一目标指令信息与所述第一目标队列中的至少一第三目标指令信息符合第二条件，将该至少一第三目标指令信息调整为排序在该第一目标指令信息之后；以及
在检测到所述第一目标队列中的最后一个指令信息或带有屏障标志的指令信息后，结束所述指令归并。
7.根据权利要求6所述的指令信息分配方法，还包括：
响应于所述第一目标指令信息与所述至少一第二目标指令信息属于相同类型的指令且所述第一目标指令信息与所述至少一第二目标指令信息对应于同一存储器页面或不同存储器平面，判定所述第一目标指令信息与所述至少一第二目标指令信息符合所述第一条件；以及
响应于所述第一目标指令信息与所述至少一第三目标指令信息属于相同类型的指令且所述第一目标指令信息与所述至少一第三目标指令信息对应于连续的多个存储器页面，判定所述第一目标指令信息与所述至少一第三目标指令信息符合所述第二条件。
8.根据权利要求1所述的指令信息分配方法，其中所述可复写式非易失性存储器模块包括多个存储器芯片，所述第一目标队列与所述第二目标队列对应于所述多个存储器芯片中的同一个存储器芯片。
9.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
配置多个第一指令队列，其中所述多个第一指令队列用以平行缓存来自快闪转换层的指令信息；
配置多个第二指令队列，其中所述多个第二指令队列用以平行缓存待传送至所述可复写式非易失性存储器模块的指令信息；
根据所述多个第一指令队列所对应的权重信息，从所述多个第一指令队列中的第一目标队列提取第一指令信息；
根据所述可复写式非易失性存储器模块所支持的指令信息格式，对从所述第一目标队列提取的所述第一指令信息进行信息格式处理，以产生符合所述可复写式非易失性存储器模块所支持的所述指令信息格式的第二指令信息；以及
将所述第二指令信息分配至所述多个第二指令队列中的第二目标队列中，以等待被所述可复写式非易失性存储器模块执行。
10.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
根据分别缓存于所述多个第一指令队列中的指令信息的数量，设定所述多个第一指令队列各别对应的权重值。
11.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元根据所述多个第一指令队列所对应的所述权重信息，从所述多个第一指令队列中的所述第一目标队列提取所述第一指令信息的操作包括：
在队列选择操作中，比较所述多个第一指令队列所各别对应的权重值；以及
根据比较结果将所述多个第一指令队列的其中之一选定为所述第一目标队列。
12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元还用以：
响应于所述多个第一指令队列中的第一候选队列连续多次被选定为所述第一目标队列，更新所述第一候选队列所对应的计数值；以及
响应于所述计数值符合预设条件，标记所述第一候选队列，以使所述第一候选队列在下一次的队列选择操作中被排除。
13.根据权利要求12所述的存储器存储装置，其中所述存储器控制电路单元还用以：
响应于所述第一候选队列未连续多次被选定为所述第一目标队列，重置所述第一候选队列所对应的所述计数值。
14.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以：
对所述第一目标队列执行指令归并；
在所述指令归并中，选定所述第一目标队列中的第一目标指令信息并基于所述第一目标指令信息遍历所述第一目标队列中的其余指令信息；
响应于所述第一目标指令信息与所述第一目标队列中的至少一第二目标指令信息符合第一条件，合并所述第一目标指令信息与所述至少一第二目标指令信息；
响应于所述第一目标指令信息与所述第一目标队列中的至少一第三目标指令信息符合第二条件，将该至少一第三目标指令信息调整为排序在该第一目标指令信息之后；以及
在检测到所述第一目标队列中的最后一个指令信息或带有屏障标志的指令信息后，结束所述指令归并。
15.根据权利要求14所述的存储器存储装置，其中所述存储器控制电路单元还用以：
响应于所述第一目标指令信息与所述至少一第二目标指令信息属于相同类型的指令且所述第一目标指令信息与所述至少一第二目标指令信息对应于同一存储器页面或不同存储器平面，判定所述第一目标指令信息与所述至少一第二目标指令信息符合所述第一条件；以及
响应于所述第一目标指令信息与所述至少一第三目标指令信息属于相同类型的指令且所述第一目标指令信息与所述至少一第三目标指令信息对应于连续的多个存储器页面，判定所述第一目标指令信息与所述至少一第三目标指令信息符合所述第二条件。
16.根据权利要求9所述的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个存储器芯片，所述第一目标队列与所述第二目标队列对应于所述多个存储器芯片中的同一个存储器芯片。
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