CN113220213B - 数据写入方法、存储器控制电路单元以及存储器存储装置 - Google Patents

数据写入方法、存储器控制电路单元以及存储器存储装置 Download PDF

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Abstract

本发明提供一种数据写入方法、存储器控制电路单元以及存储器存储装置。所述方法包括：接收一数据；判断此数据是否可以被压缩；当此数据可以被压缩时，将此数据写入至第一类实体抹除单元；以及当此数据无法被压缩时，将此数据写入至第二类实体抹除单元。

Description

数据写入方法、存储器控制电路单元以及存储器存储装置
技术领域
本发明涉及一种数据写入方法、存储器控制电路单元以及存储器存储装置。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，闪存)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，可复写式非易失性存储器模块会包括多个实体抹除单元。在将数据写入至可复写式非易失性存储器模块时，通常可以根据数据的特性而将数据写入(或存储至)对应的实体抹除单元中，此过程又可以称为“数据分流(data diversion)”。然而，如何有效地判断数据的特性以执行数据分流，进而提升数据分流的效率与准确率，是本领域技术人员所欲解决的问题之一。
发明内容
本发明提供一种数据写入方法、存储器控制电路单元以及存储器存储装置，可以提升数据分流的效率与准确率。
本发明提出一种数据写入方法，用于一可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述数据写入方法包括：接收一数据；判断所述数据是否可以被压缩；当所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；以及当所述数据无法被压缩时，将所述数据写入至所述多个实体抹除单元中的一第二类实体抹除单元。
在本发明的一实施例中，判断所述数据是否可以被压缩的步骤包括：压缩所述数据以获得一压缩后数据；根据所述数据以及所述压缩后数据获得对应于所述数据的一压缩率；以及根据所述压缩率判断所述数据是否可以被压缩。
在本发明的一实施例中，根据所述压缩率判断所述数据是否可以被压缩的步骤包括：判断所述压缩率是否大于一门槛值；当所述压缩率大于所述门槛值时，判断所述数据可以被压缩；以及当所述压缩率非大于所述门槛值时，判断所述数据无法被压缩。
在本发明的一实施例中，所述方法还包括：判断所述数据的一长度是否大于一门槛值；当所述数据的所述长度大于所述门槛值且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元；以及当所述数据的所述长度非大于所述门槛值且所述数据可以被压缩时，将所述数据写入至所述第一类实体抹除单元。
在本发明的一实施例中，所述方法还包括：判断所述数据的一逻辑地址是否位于一特定区域；当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述第三类实体抹除单元；以及当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元。
在本发明的一实施例中，判断所述数据是否可以被压缩的步骤之前，所述方法还包括：仅当所述数据的逻辑地址非位于一特定区域且所述数据的一长度大于一门槛值时，执行判断所述数据是否可以被压缩的步骤。
在本发明的一实施例中，所述方法还包括：当所述数据的逻辑地址位于所述特定区域或所述数据的所述长度非大于所述门槛值时，执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的步骤。
本发明提出一种存储器控制电路单元，用于一可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，所述存储器控制电路单元包括：主机接口、存储器接口以及存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口以及所述存储器接口，并用以执行下述运作：接收一数据；判断所述数据是否可以被压缩；当所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；以及当所述数据无法被压缩时，将所述数据写入至所述多个实体抹除单元中的一第二类实体抹除单元。
在本发明的一实施例中，在判断所述数据是否可以被压缩的运作中，所述存储器管理电路还用以执行下述运作：压缩所述数据以获得一压缩后数据；根据所述数据以及所述压缩后数据获得对应于所述数据的一压缩率；以及根据所述压缩率判断所述数据是否可以被压缩。
在本发明的一实施例中，在根据所述压缩率判断所述数据是否可以被压缩的运作中，所述存储器管理电路还用以执行下述运作：判断所述压缩率是否大于一门槛值；当所述压缩率大于所述门槛值时，判断所述数据可以被压缩；以及当所述压缩率非大于所述门槛值时，判断所述数据无法被压缩。
在本发明的一实施例中，所述存储器管理电路还用以执行下述运作：判断所述数据的一长度是否大于一门槛值；当所述数据的所述长度大于所述门槛值且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元；以及当所述数据的所述长度非大于所述门槛值且所述数据可以被压缩时，将所述数据写入至所述第一类实体抹除单元。
在本发明的一实施例中，所述存储器管理电路还用以执行下述运作：判断所述数据的一逻辑地址是否位于一特定区域；当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述第三类实体抹除单元；以及当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元。
在本发明的一实施例中，在判断所述数据是否可以被压缩的运作之前，仅当所述数据的逻辑地址非位于一特定区域且所述数据的一长度大于一门槛值时，所述存储器管理电路还用以执行判断所述数据是否可以被压缩的运作。
在本发明的一实施例中，当所述数据的逻辑地址位于所述特定区域或所述数据的所述长度非大于所述门槛值时，所述存储器管理电路还用以执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的运作。
本发明提出一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块与存储器控制电路单元。连接接口单元用以电性连接至一主机系统。可复写式非易失性存储器模块具有多个实体抹除单元。存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，并用以执行下述运作：接收一数据；判断所述数据是否可以被压缩；当所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；以及当所述数据无法被压缩时，将所述数据写入至所述多个实体抹除单元中的一第二类实体抹除单元。
在本发明的一实施例中，在判断所述数据是否可以被压缩的运作中，所述存储器控制电路单元还用以执行下述运作：压缩所述数据以获得一压缩后数据；根据所述数据以及所述压缩后数据获得对应于所述数据的一压缩率；以及根据所述压缩率判断所述数据是否可以被压缩。
在本发明的一实施例中，在根据所述压缩率判断所述数据是否可以被压缩的运作中，所述存储器控制电路单元还用以执行下述运作：判断所述压缩率是否大于一门槛值；当所述压缩率大于所述门槛值时，判断所述数据可以被压缩；以及当所述压缩率非大于所述门槛值时，判断所述数据无法被压缩。
在本发明的一实施例中，所述存储器控制电路单元还用以执行下述运作：判断所述数据的一长度是否大于一门槛值；当所述数据的所述长度大于所述门槛值且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元；以及当所述数据的所述长度非大于所述门槛值且所述数据可以被压缩时，将所述数据写入至所述第一类实体抹除单元。
在本发明的一实施例中，所述存储器控制电路单元还用以执行下述运作：判断所述数据的一逻辑地址是否位于一特定区域；当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的一第一类实体抹除单元；当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述第三类实体抹除单元；以及当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，将所述数据写入至所述第二类实体抹除单元。
在本发明的一实施例中，在判断所述数据是否可以被压缩的运作之前，仅当所述数据的逻辑地址非位于一特定区域且所述数据的一长度大于一门槛值时，执行判断所述数据是否可以被压缩的步骤。
在本发明的一实施例中，当所述数据的逻辑地址位于所述特定区域或所述数据的所述长度非大于所述门槛值时，所述存储器控制电路单元还用以执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的运作。
基于上述，本发明的数据写入方法、存储器控制电路单元以及存储器存储装置可以根据数据是否可以被压缩来执行数据分流，藉此提升数据分流的效率与准确率。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图；
图8是根据一范例实施例所示出的数据分流的方法的流程图；
图9是根据一范例实施例所示出的判断数据是否可以被压缩的方法的流程图；
图10是根据一范例实施例所示出的整合的数据分流方法的流程图；
图11是根据另一范例实施例所示出的整合的数据分流方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络适配器206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10电性连接至主机系统11。在本范例实施例中，连接接口单元402是符合高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准，且兼容于快速非易失性存储器(NVM express)接口标准。具体而言，快速非易失性存储器接口标准为一种主机系统与存储器装置之间通讯的协议，其定义了存储器存储装置的控制器与主机系统的操作系统之间的缓存器接口、指令集与功能集，并藉由对存储器存储装置的接口标准优化，来促进以PCIe接口为主的存储器存储装置的数据访问速度与数据传输速率。然而，在另一范例实施例中，连接接口单元402亦可以是符合其他适合的标准。此外，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型闪存模块(即，一个存储单元中可存储1个位的闪存模块)、多阶存储单元(Multi Level Cell,MLC)NAND型闪存模块(即，一个存储单元中可存储2个位的闪存模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型闪存模块(即，一个存储单元中可存储3个位的闪存模块)、其他闪存模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位。
在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位，则同一条字线的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型闪存中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位区与冗余(redundancy)位区。数据位区包含多个实体扇，用以存储用户数据，而冗余位区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被刻录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
图6与图7是根据一范例实施例所示出的管理实体抹除单元的范例示意图。
必须了解的是，在此描述可复写式非易失性存储器模块406的实体抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的实体抹除单元进行操作。
请参照图6，存储器管理电路502会将实体抹除单元410(0)～410(N)逻辑地分组为数据区602、闲置区604、系统区606与取代区608。
逻辑上属于数据区602与闲置区604的实体抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区602的实体抹除单元是被视为已存储数据的实体抹除单元，而闲置区604的实体抹除单元是用以替换数据区602的实体抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会使用从闲置区604中提取实体抹除单元来写入数据，以替换数据区602的实体抹除单元。在本实施例中，可复写式非易失性存储器模块406可以包括多个类型的实体抹除单元。而实体抹除单元410(0)～410(N)中的每一个实体抹除单元可以是上述多种类型的其中之一。例如，以闲置区604为例，实体抹除单元410(S)～410(T)属于第一类实体抹除单元T1，实体抹除单元410(T+1)～410(U)属于第二类实体抹除单元且实体抹除单元410(U+1)～410(R-1)属于第三类实体抹除单元。在本实施例中，第一类实体抹除单元例如是单阶存储单元(SLC)所组成的实体抹除单元。第二类实体抹除单元与第三类实体抹除单元例如是多阶存储单元(MLC)或复数阶存储单元(TLC)所组成的实体抹除单元。然而本发明并不用于限定上述的实体抹除单元的类型。在其他实施例中，第一类实体抹除单元、第二类实体抹除单元以及第三类实体抹除单元也可以指的是分别使用不同的程序化模式(例如，单页程序化模式或多页程序化模式)进行写入的实体抹除单元。此外，本发明并不用于限定可复写式非易失性存储器模块406中的实体抹除单元的类型的数量。
逻辑上属于系统区606的实体抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的实体抹除单元数、每一实体抹除单元的实体程序化单元数等。
逻辑上属于取代区608中的实体抹除单元是用于坏实体抹除单元取代程序，以取代损坏的实体抹除单元。具体来说，倘若取代区608中仍存有正常的实体抹除单元并且数据区602的实体抹除单元损坏时，存储器管理电路502会从取代区608中提取正常的实体抹除单元来更换损坏的实体抹除单元。
特别是，数据区602、闲置区604、系统区606与取代区608的实体抹除单元的数量会根据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，实体抹除单元关联至数据区602、闲置区604、系统区606与取代区608的分组关系会动态地变动。例如，当闲置区604中的实体抹除单元损坏而被取代区608的实体抹除单元取代时，则原本取代区608的实体抹除单元会被关联至闲置区604。
请参照图7，存储器管理电路502会配置逻辑地址LBA(0)～LBA(H)以映射数据区602的实体抹除单元，其中每一逻辑地址具有多个逻辑单元以映射对应的实体抹除单元的实体程序化单元。并且，当主机系统11欲写入数据至逻辑地址或更新存储于逻辑地址中的数据时，存储器管理电路502会从闲置区604中提取一个实体抹除单元作为作动实体抹除单元来写入数据，以轮替数据区602的实体抹除单元。并且，当此作为作动实体抹除单元的实体抹除单元被写满时，存储器控制电路单元404(或存储器管理电路502)会再从闲置区604中提取空的实体抹除单元作为作动实体抹除单元，以继续写入对应来自于主机系统11的写入指令的更新数据。此外，当闲置区604中可用的实体抹除单元的数目小于默认值时，存储器控制电路单元404(或存储器管理电路502)会执行有效数据合并操作(亦称为，垃圾搜集(garbage collection)操作)来整理数据区602中的有效数据，以将数据区602中无存储有效数据的实体抹除单元重新关联至闲置区604。
为了识别每个逻辑地址的数据被存储在哪个实体抹除单元，在本范例实施例中，存储器管理电路502会记录逻辑地址与实体抹除单元之间的映射。例如，在本范例实施例中，存储器管理电路502会在可复写式非易失性存储器模块406中存储逻辑-实体映射表来记录每一逻辑地址所映射的实体抹除单元。当欲存取数据时存储器管理电路502会将逻辑-实体映射表加载至缓冲存储器508来维护，并且依据逻辑-实体映射表来写入或读取数据。
值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑地址的映射关系的映射表，因此，在本范例实施例中，存储器管理电路502会将逻辑地址LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑-实体映射表。特别是，当存储器管理电路502欲更新某个逻辑地址的映射时，对应此逻辑地址所属的逻辑区域的逻辑-实体映射表会被加载至缓冲存储器508来被更新。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序代码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令加载至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序代码或脚本并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
请再次参照图5，主机接口504是电性连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是兼容于PCIExpress标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是兼容于PATA标准、IEEE 1394标准、SATA标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括脚本或程序代码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。
错误检查与校正电路508是电性连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
缓冲存储器510是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
图8是根据一范例实施例所示出的数据分流的方法的流程图。
请参照图8，在步骤S801中，存储器管理电路502可以接收来自主机系统11的一数据。之后，存储器管理电路502可以根据数据的压缩率、长度或逻辑地址来执行数据分流。
以压缩率为例，在步骤S803中，存储器管理电路502会判断此数据是否可以被压缩，而判断数据是否可以被压缩的方法请容后详述。当数据可以被压缩时，在步骤S805中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第一类实体抹除单元中。当数据无法被压缩时，在步骤S807中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第二类实体抹除单元中。
在此需说明的是，无法被压缩的数据例如是多媒体的串流数据(streamingdata)，可以被压缩的数据例如是非串流数据。然而，本发明并不用于限定无法被压缩的数据以及可以被压缩的数据的类型。此外，可复写式非易失性存储器模块406中的实体抹除单元例如可以被分类为多种类别。第一类实体抹除单元例如是可复写式非易失性存储器模块406中专门用以存储可以被压缩的数据的实体抹除单元。第二类实体抹除单元例如是可复写式非易失性存储器模块406中专门用以存储无法被压缩的数据的实体抹除单元。然而，本发明并不用于限定第一类实体抹除单元与第二类实体抹除单元的所属类别。在其他实施例中，第一类实体抹除单元与第二类实体抹除单元可以分别是用以存储不同属性的数据的实体抹除单元。
图9是根据一范例实施例所示出的判断数据是否可以被压缩的方法的流程图。
请参照图9，前述步骤S803的详细流程可以如图9所示。详细来说，假设数据DATA_1为步骤S801中所接收的来自主机系统11的数据。存储器管理电路502可以对数据DATA_1中的部份数据或全部数据进行压缩以计算数据DATA_1的压缩率。在图9的范例中，假设存储器管理电路502可以取样数据DATA_1中的数据D1～D3。之后，在步骤S901中，存储器管理电路502会压缩数据D1～D3以获得一压缩后数据。在步骤S903中，存储器管理电路502会根据前述数据D1～D3以及前述压缩后数据获得对应于数据D1～D3的压缩率。例如，存储器管理电路502会将数据D1～D3的大小的总和除以压缩后数据的大小以获得前述的压缩率。之后，存储器管理电路502会根据压缩率判断数据DATA_1是否可以被压缩。
更详细来说，在步骤S905中，存储器管理电路502会判断压缩率是否大于一门槛值。本发明并不用于限定此门槛值的数值。当压缩率大于门槛值时，在步骤S907中，存储器管理电路502会判断数据DATA_1可以被压缩。当压缩率非大于门槛值时，在步骤S909中，存储器管理电路502会判断数据DATA_1无法被压缩。
请再次参照图9，存储器管理电路502也可以根据数据的长度来执行数据分流。详细来说，在步骤S809中，存储器管理电路502会判断步骤S801所接收的数据的长度是否大于一门槛值。本发明并不用于限定此门槛值的数值。当数据的长度非大于前述门槛值时，在步骤S811中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第一类实体抹除单元中。当数据的长度大于门槛值时，在步骤S813中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第二类实体抹除单元中。
此外，存储器管理电路502也可以根据数据的逻辑地址来执行数据分流。详细来说，在步骤S815中，存储器管理电路502会判断步骤S801所接收的数据的逻辑地址是否位于特定区域(例如，位于某一逻辑地址范围内)。本发明并不用于限定此特定区域的逻辑地址范围。当数据的逻辑地址位于特定区域时，在步骤S817中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第一类实体抹除单元中。当数据的逻辑地址非位于特定区域时，在步骤S819中，存储器管理电路502会将此数据写入至可复写式非易失性存储器模块406中的第二类实体抹除单元中。
需注意的是，在图8的范例中，存储器管理电路502是根据数据的压缩率、长度或逻辑地址来执行数据分流。也就是说，图8中的三种数据分流方法是彼此相互独立。然而在其他实施例中，也可以将图8的三种数据分流方法进行整合。例如，图10是根据一范例实施例所示出的整合的数据分流方法的流程图。
请参照图10，在步骤S1001中，存储器管理电路502从主机系统11接收一数据。在步骤S1003：判断此数据的逻辑地址是否位于前述的特定区域。当数据的逻辑地址位于特定区域内时，在步骤S1005中，存储器管理电路502会将此数据写入至第一类实体抹除单元。然而，当数据的逻辑地址非位于特定区域内时，在步骤S1007中，存储器管理电路502会判断此数据的长度是否大于门槛值。当数据的长度非大于门槛值时，存储器管理电路502会执行步骤S1005以将数据写入至第一类实体抹除单元。当数据的长度大于门槛值时，在步骤S1009中，存储器管理电路502会判断此数据是否可以被压缩。当数据可以被压缩时，存储器管理电路502会执行步骤S1005以将数据写入至第一类实体抹除单元。当数据无法被压缩时，在步骤S1011中，存储器管理电路502会将数据写入至第二类实体抹除单元。需注意的是，在其他实施例中，仅当数据的长度非大于所述门槛值且数据可以被压缩时，存储器管理电路502才会将数据写入至第一类实体抹除单元。
也就是说，在图10的流程中，仅当数据的逻辑地址非位于特定区域且数据的长度大于门槛值时，存储器管理电路502才会执行步骤S1009以判断数据是否可以被压缩。此外，当数据的逻辑地址位于特定区域或数据的长度非大于门槛值时，存储器管理电路502会执行步骤S1005以将数据写入至第一类实体抹除单元。
特别是，虽然在图10的流程中是先判断数据的逻辑地址是否位于特定区域再判断数据的长度是否大于门槛值。然而在其他实施例中，存储器管理电路502也可以先判断数据的长度是否大于门槛值再判断数据的逻辑地址是否位于特定区域。举例来说，在接收到来自主机系统11的数据时，存储器管理电路502会先判断此数据的长度是否大于门槛值。当数据的长度非大于门槛值时，存储器管理电路502会将数据写入至第一类实体抹除单元。当数据的长度大于门槛值时，存储器管理电路502会判断此数据的逻辑地址是否位于前述的特定区域。当数据的逻辑地址位于特定区域内时，存储器管理电路502会将此数据写入至第一类实体抹除单元。然而，当数据的逻辑地址非位于特定区域内时，存储器管理电路502才会判断数据是否可以被压缩。当数据可以被压缩时，存储器管理电路502会将数据写入至第一类实体抹除单元。当数据无法被压缩时，存储器管理电路502会将数据写入至第二类实体抹除单元。
图11是根据另一范例实施例所示出的整合的数据分流方法的流程图。
请参照图11，在步骤S1101接收一数据。在步骤S1103中，存储器管理电路502判断此数据的逻辑地址是否位于特定区域。当此数据的逻辑地址位于特定区域时，在步骤S1105中，存储器管理电路502会将此数据写入至第一类实体抹除单元。
然而，在前述的步骤S1103中，当数据的逻辑地址不位于特定区域时，在步骤S1107中，存储器管理电路502会判断此数据是否可以被压缩。若此数据无法被压缩时，则在步骤S1109中，存储器管理电路502将此数据写入至第二类实体抹除单元。若此数据可以被压缩，在步骤S1113中，存储器管理电路502会将此数据写入至第三类实体抹除单元。
综上所述，本发明的数据写入方法、存储器控制电路单元以及存储器存储装置可以根据数据是否可以被压缩来执行数据分流，藉此提升数据分流的效率与准确率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种数据写入方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，其特征在于，所述数据写入方法包括：
接收数据；
判断所述数据是否可以被压缩；
判断所述数据的逻辑地址是否位于特定区域；
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，将所述数据写入至所述多个实体抹除单元中的第一类实体抹除单元；
当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，将所述数据写入至第三类实体抹除单元；以及
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，将所述数据写入至所述多个实体抹除单元中的第二类实体抹除单元。
2.根据权利要求1所述的数据写入方法，其特征在于，判断所述数据是否可以被压缩的步骤包括：
压缩所述数据以获得压缩后数据；
根据所述数据以及所述压缩后数据获得对应于所述数据的压缩率；以及
根据所述压缩率判断所述数据是否可以被压缩。
3.根据权利要求2所述的数据写入方法，其特征在于，根据所述压缩率判断所述数据是否可以被压缩的步骤包括：
判断所述压缩率是否大于门槛值；
当所述压缩率大于所述门槛值时，判断所述数据可以被压缩；以及
当所述压缩率非大于所述门槛值时，判断所述数据无法被压缩。
4.根据权利要求1所述的数据写入方法，其特征在于，还包括：
判断所述数据的长度是否大于门槛值；
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩并且所述数据的所述长度大于所述门槛值时，执行将所述数据写入至所述多个实体抹除单元中的所述第二类实体抹除单元的步骤；以及
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩并且所述数据的所述长度非大于所述门槛值时，执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的步骤。
5.一种存储器控制电路单元，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体抹除单元，其特征在于，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，电性连接至所述主机接口以及所述存储器接口，
其中所述存储器管理电路用以接收数据，
其中所述存储器管理电路还用以判断所述数据是否可以被压缩，
其中所述存储器管理电路还用以判断所述数据的逻辑地址是否位于特定区域，
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，所述存储器管理电路还用以将所述数据写入至所述多个实体抹除单元中的第一类实体抹除单元，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，所述存储器管理电路还用以将所述数据写入至第三类实体抹除单元，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，所述存储器管理电路还用以将所述数据写入至所述多个实体抹除单元中的第二类实体抹除单元。
6.根据权利要求5所述的存储器控制电路单元，其特征在于，在判断所述数据是否可以被压缩的运作中，
所述存储器管理电路还用以压缩所述数据以获得压缩后数据，
所述存储器管理电路还用以根据所述数据以及所述压缩后数据获得对应于所述数据的压缩率，
所述存储器管理电路还用以根据所述压缩率判断所述数据是否可以被压缩。
7.根据权利要求6所述的存储器控制电路单元，其特征在于，在根据所述压缩率判断所述数据是否可以被压缩的运作中，
所述存储器管理电路还用以判断所述压缩率是否大于门槛值，
当所述压缩率大于所述门槛值时，所述存储器管理电路还用以判断所述数据可以被压缩，
当所述压缩率非大于所述门槛值时，所述存储器管理电路还用以判断所述数据无法被压缩。
8.根据权利要求5所述的存储器控制电路单元，其特征在于，
所述存储器管理电路还用以判断所述数据的长度是否大于门槛值，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩并且所述数据的所述长度大于所述门槛值时，所述存储器管理电路执行将所述数据写入至所述多个实体抹除单元中的所述第二类实体抹除单元的运作，
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩并且所述数据的所述长度非大于所述门槛值时，所述存储器管理电路执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的运作。
9.一种存储装置，其特征在于，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块，具有多个实体抹除单元；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以接收数据，
其中所述存储器控制电路单元还用以判断所述数据是否可以被压缩，
其中所述存储器控制电路单元还用以判断所述数据的逻辑地址是否位于特定区域，
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩时，所述存储器控制电路单元还用以将所述数据写入至所述多个实体抹除单元中的第一类实体抹除单元，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据可以被压缩时，所述存储器控制电路单元还用以将所述数据写入至第三类实体抹除单元，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩时，所述存储器控制电路单元还用以将所述数据写入至所述多个实体抹除单元中的第二类实体抹除单元。
10.根据权利要求9所述的存储装置，其特征在于，在判断所述数据是否可以被压缩的运作中，
所述存储器控制电路单元还用以压缩所述数据以获得压缩后数据，
所述存储器控制电路单元还用以根据所述数据以及所述压缩后数据获得对应于所述数据的压缩率，
所述存储器控制电路单元还用以根据所述压缩率判断所述数据是否可以被压缩。
11.根据权利要求10所述的存储装置，其特征在于，在根据所述压缩率判断所述数据是否可以被压缩的运作中，
所述存储器控制电路单元还用以判断所述压缩率是否大于门槛值，
当所述压缩率大于所述门槛值时，所述存储器控制电路单元还用以判断所述数据可以被压缩，
当所述压缩率非大于所述门槛值时，所述存储器控制电路单元还用以判断所述数据无法被压缩。
12.根据权利要求9所述的存储装置，其特征在于，
所述存储器控制电路单元还用以判断所述数据的长度是否大于门槛值，
当所述数据的所述逻辑地址非位于所述特定区域且所述数据无法被压缩并且所述数据的所述长度大于所述门槛值时，所述存储器控制电路单元执行将所述数据写入至所述多个实体抹除单元中的所述第二类实体抹除单元的运作，
当所述数据的所述逻辑地址位于所述特定区域且所述数据可以被压缩并且所述数据的所述长度非大于所述门槛值时，所述存储器控制电路单元执行将所述数据写入至所述多个实体抹除单元中的所述第一类实体抹除单元的运作。
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