TWI711048B

TWI711048B - 快閃記憶體之資料整理方法、控制電路單元與儲存裝置

Info

Publication number: TWI711048B
Application number: TW109103869A
Authority: TW
Inventors: 彭崇
Original assignee: 大陸商合肥兆芯電子有限公司
Priority date: 2020-02-07
Filing date: 2020-02-07
Publication date: 2020-11-21
Also published as: TW202131319A

Abstract

快閃記憶體之資料整理方法、快閃記憶體控制電路單元與快閃記憶體儲存裝置，本方法可應用於立體(3D)結構之快閃記憶體、嵌入式記憶體裝置或固態硬碟，包括：將至少一資料寫入至至少一第一實體抹除單元中的至少一第二實體抹除單元，並獲得多個實體抹除單元中的有效資料的一分布狀態；根據所述分布狀態調整一特定門檻值；以及當所述第一實體抹除單元的數量小於所述特定門檻值時，執行一有效資料合併操作。

Description

快閃記憶體之資料整理方法、控制電路單元與儲存裝置

本發明是有關於一種快閃記憶體之資料整理方法、快閃記憶體控制電路單元與快閃記憶體儲存裝置。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

一般來說，可複寫式非揮發性記憶體模組具有多個實體抹除單元，並且記憶體管理電路會邏輯地分割為多個區域。此些區域中通常會包括資料區與閒置區。當從主機系統接收到寫入指令與欲寫入之資料時，記憶體管理電路會從閒置區中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區的實體抹除單元。當可複寫式非揮發性記憶體模組的閒置區中閒置的實體抹除單元的個數為非大於一特定門檻值時，記憶體管理電路會執行一有效資料合併操作。例如，記憶體管理電路會從資料區中挑選有效資料最少的多個實體抹除單元(亦稱為，來源實體抹除單元)，並從此些來源實體抹除單元中複製有效資料至閒置區中的至少一實體抹除單元(亦稱為，目的實體抹除單元)。之後，記憶體管理電路會將前述的來源實體抹除單元執行抹除操作並重新將該些來源實體抹除單元關聯置閒置區中以增加閒置區中實體抹除單元的數量。此外，記憶體管理電路還會將前述的目的實體抹除單元關連至資料區。

然而，依據有效資料在可複寫式非揮發性記憶體模組中的分布的不同，在執行有效資料合併操作時也會有不同的執行效率。例如，假設有五個來源實體抹除單元，並且在使用此五個來源實體抹除單元執行有效資料合併操作後僅增加一個實體抹除單元至閒置區中。在另一例子中，假設有兩個來源實體抹除單元，並且在使用此兩個來源實體抹除單元執行有效資料合併操作後僅增加一個實體抹除單元至閒置區中。相較於第一個例子來說，第二個例子在執行有效資料合併操作時所需存取的實體抹除單元較少，故第二個例子具有較佳的執行效率。特別是，當有效資料合併操作的執行效率較差時，會連帶地影響到主機系統對可複寫式非揮發性記憶體模組進行寫入時的效能。

因此，如何避免讓有效資料合併操作影響主機系統對可複寫式非揮發性記憶體模組進行寫入時的效能，是本領域技術人員所欲解決的問題之一。

本發明提供一種快閃記憶體之資料整理方法、快閃記憶體控制電路單元與快閃記憶體儲存裝置，可以避免讓有效資料合併操作影響主機系統對可複寫式非揮發性記憶體模組進行寫入時的效能。

本發明提出一種快閃記憶體之資料整理方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區，所述方法包括：將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元；獲得所述多個實體抹除單元中的有效資料的一分布狀態；根據所述分布狀態調整一特定門檻值；以及當所述第一實體抹除單元的數量小於所述特定門檻值時，執行一有效資料合併操作。

在本發明的一實施例中，獲得所述多個實體抹除單元中的有效資料的所述分布狀態的步驟包括：獲得所述資料的一資料量；獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。

在本發明的一實施例中，根據所述分布狀態調整所述特定門檻值的步驟包括：根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值。

在本發明的一實施例中，根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的步驟包括：獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商；若所述第三實體抹除單元的數量不大於一第一門檻值且所述第一數值介於一第一範圍內時，調低所述特定門檻值。

在本發明的一實施例中，根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的步驟還包括：若所述第三實體抹除單元的數量大於一第二門檻值時，調高所述特定門檻值。

在本發明的一實施例中，所述第一門檻值為所述第一實體抹除單元的數量的百分之十且所述第二門檻值為所述第一實體抹除單元的數量的百分之三十。

在本發明的一實施例中，僅當所述資料的一資料量等於一特定資料量時，執行獲得所述多個實體抹除單元中的有效資料的所述分布狀態的步驟。

本發明提出一種快閃記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至一主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區。記憶體管理電路耦接至所述主機介面以及所述記憶體介面，並用以執行下述運作：將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元；獲得所述多個實體抹除單元中的有效資料的一分布狀態；根據所述分布狀態調整一特定門檻值；以及當所述第一實體抹除單元的數量小於所述特定門檻值時，執行一有效資料合併操作。

在本發明的一實施例中，在獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作中，記憶體管理電路更用以執行下述運作：獲得所述資料的一資料量；獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。

在本發明的一實施例中，在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，記憶體管理電路更用以執行下述運作：獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商；若所述第三實體抹除單元的數量不大於所述第一門檻值且所述第一數值介於一第一範圍內時，調低所述特定門檻值。

在本發明的一實施例中，在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，記憶體管理電路更用以執行下述運作：若所述第三實體抹除單元的數量大於一第二門檻值時，調高所述特定門檻值。

在本發明的一實施例中，僅當所述資料的一資料量等於一特定資料量時，執行獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作。

本發明提出一種快閃記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至一主機系統。所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，並用以執行下述運作：將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元；獲得所述多個實體抹除單元中的有效資料的一分布狀態；根據所述分布狀態調整一特定門檻值；以及當所述第一實體抹除單元的數量小於所述特定門檻值時，執行一有效資料合併操作。

在本發明的一實施例中，在獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作中，記憶體控制電路單元更用以執行下述運作：獲得所述資料的一資料量；獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。

在本發明的一實施例中，根據所述分布狀態調整所述特定門檻值的運作包括：根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值。

在本發明的一實施例中，在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，記憶體控制電路單元更用以執行下述運作：獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商；若所述第三實體抹除單元的數量不大於一第一門檻值且所述第一數值介於一第一範圍內時，調低所述特定門檻值。

在本發明的一實施例中，在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，記憶體控制電路單元更用以執行下述運作：若所述第三實體抹除單元的數量大於一第二門檻值時，調高所述特定門檻值。

基於上述，本發明的快閃記憶體之資料整理方法、快閃記憶體控制電路單元與快閃記憶體儲存裝置可以根據有效資料在可複寫式非揮發性記憶體模組中的分布狀態，動態地調整用於判斷是否執行有效資料合併操作的特定門檻值，藉此避免讓有效資料合併操作影響主機系統對可複寫式非揮發性記憶體模組進行寫入時的效能，且可以提升有效資料合併操作的效能。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統或快閃記憶體儲存裝置)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404(亦稱為，快閃記憶體控制電路單元)與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是符合高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準，且相容於快速非揮發性記憶體(NVM express)介面標準。具體而言，快速非揮發性記憶體介面標準為一種主機系統與記憶體裝置之間通訊的協議，其定義了記憶體儲存裝置之控制器與主機系統之作業系統之間的暫存器介面、指令集與功能集，並藉由對記憶體儲存裝置的介面標準最佳化，來促進以PCIe介面為主的記憶體儲存裝置之資料存取速度與資料傳輸速率。然而，在另一範例實施例中，連接介面單元402亦可以是符合其他適合的標準。此外，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。

請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。

記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。

在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。

必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。

請參照圖6，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。

邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會使用從閒置區604中提取實體抹除單元來寫入資料，以替換資料區602的實體抹除單元。

邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。

邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。

特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。

請參照圖7，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯位址LBA(0)~LBA(H)以映射資料區602的實體抹除單元，其中每一邏輯位址具有多個邏輯單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯位址或更新儲存於邏輯位址中的資料時，記憶體控制電路單元404（或記憶體管理電路502）會從閒置區604中提取一個實體抹除單元作為作動實體抹除單元來寫入資料，以輪替資料區602的實體抹除單元。並且，當此作為作動實體抹除單元的實體抹除單元被寫滿時，記憶體控制電路單元404(或記憶體管理電路502)會再從閒置區604中提取空的實體抹除單元作為作動實體抹除單元，以繼續寫入對應來自於主機系統11之寫入指令的更新資料。此外，當閒置區604中可用的實體抹除單元的數目小於預設值時，記憶體控制電路單元404(或記憶體管理電路502)會執行有效資料合併操作(亦稱為，垃圾蒐集(garbage collection)操作)來整理資料區602中的有效資料，以將資料區602中無儲存有效資料的實體抹除單元重新關聯至閒置區604。

為了識別每個邏輯位址的資料被儲存在哪個實體抹除單元，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會記錄邏輯位址與實體抹除單元之間的映射。例如，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會在可複寫式非揮發性記憶體模組406中儲存邏輯-實體映射表來記錄每一邏輯位址所映射的實體抹除單元。當欲存取資料時記憶體控制電路單元404（或記憶體管理電路502）會將邏輯-實體映射表載入至緩衝記憶體508來維護，並且依據邏輯-實體映射表來寫入或讀取資料。

值得一提的是，由於緩衝記憶體508的容量有限無法儲存記錄所有邏輯位址之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會將邏輯位址LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯-實體映射表。特別是，當記憶體控制電路單元404（或記憶體管理電路502）欲更新某個邏輯位址的映射時，對應此邏輯位址所屬之邏輯區域的邏輯-實體映射表會被載入至緩衝記憶體508來被更新。

在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

請再次參照圖5，主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、SATA標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。

錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。

圖8A與圖8B是根據一範例實施例所繪示之有效資料的分布與有效資料的變化量的統計圖。

請參圖8A，如統計圖701所示，假設在初始狀態，可複寫式非揮發性記憶體模組406具有10個實體抹除單元且此些實體抹除單元的有效資料量皆為一個實體抹除單元的容量的100%。當記憶體管理電路502將至少一資料寫入至閒置區604的中的至少一實體抹除單元後，假設前述的10個實體抹除單元的有效資料量皆變為一個實體抹除單元的容量的75%，如統計圖702所示。而統計圖703用於表示此10個實體抹除單元的每個實體抹除單元的有效資料量的變化量，而此變化量可以用以觀察實體抹除單元的有效資料的分布狀態。如統計圖703所示，可以看出在將資料寫入至閒置區604的中的至少一實體抹除單元後，每個實體抹除單元的有效資料量皆減少一個實體抹除單元的容量的25%。換句話說，在將資料寫入至閒置區604的中的至少一實體抹除單元後，有效資料量有變化的實體抹除單元的數量較多(即，10個)且有效資料量的變化程度較平均。

而由統計圖703可看出，有效資料是平均地分散在前述10個實體抹除單元中(即，有效資料的分布狀態較分散)。特別是，在有效資料的分布狀態較分散的情況下，在執行有效資料合併操作時需使用數量較多的來源實體抹除單元(例如，四個來源實體抹除單元) 才能增加一個實體抹除單元至閒置區604中，此情況會造成有效資料合併操作的效率低落。此時若記憶體管理電路502調高特定門檻值，可以在啟動有效資料合併操作時閒置區604中保留更多的實體抹除單元。藉由此方式，當有效資料合併操作與主機系統11的寫入操作交錯執行時，可以讓主機系統11的資料寫入閒置區604的實體抹除單元中而避免閒置區604中沒有足夠可以用於額外寫入的實體抹除單元，進而提升主機系統11的寫入效能。

在另一範例中，請參圖8B，如統計圖704所示，假設在初始狀態，可複寫式非揮發性記憶體模組406具有10個實體抹除單元且此些實體抹除單元的有效資料量皆為一個實體抹除單元的容量的100%。當記憶體管理電路502將至少一資料寫入至閒置區604的中的至少一實體抹除單元後，假設前述的10個實體抹除單元的有效資料量變為如統計圖705所示。而統計圖706用於表示此10個實體抹除單元的每個實體抹除單元的有效資料量的變化量，而此變化量可以用以觀察實體抹除單元的有效資料的分布狀態。如統計圖706所示，可以看出在將資料寫入至閒置區604的中的至少一實體抹除單元後，有效資料量的變化集中在第1至第6個實體抹除單元。在此情況下，代表有效資料在可複寫式非揮發性記憶體模組406中的分布狀態較不分散(即，較集中)。特別是，在有效資料的分布狀態較不分散的情況下，在執行有效資料合併操作時可以使用數量較少的來源實體抹除單元(例如，兩個來源實體抹除單元)來增加一個實體抹除單元至閒置區604中，此情況會有較佳的有效資料合併操作的效率。而此時記憶體管理電路502可以調低(或維持)特定門檻值。若記憶體管理電路502調低特定門檻值，可以較晚啟動有效資料合併操作以讓主機系統11執行更多的寫入，進而提升主機系統11的寫入效能。此外，由於有效資料較集中，可以使用較少的來源實體抹除單元來增加閒置區604中的實體抹除單元的數量，此情況也可以提升有效資料合併操作的執行效能。

圖9是根據一範例實施例所繪示之調整用於執行有效資料合併操作的特定門檻值的方法的流程圖。在圖9的範例中，記憶體管理電路502會獲得可複寫式非揮發性記憶體模組406的實體抹除單元中的有效資料的分布狀態，並根據此分布狀態來調整用於執行有效資料合併操作的特定門檻值。

更詳細來說，請參照圖9，首先，在步驟S801中，記憶體管理電路502將至少一資料寫入至閒置區604的實體抹除單元(亦稱為，第一實體抹除單元中)的至少一實體抹除單元(亦稱為，第二實體抹除單元)。特別是，在一實施例中，當前述所寫入的資料的資料量等於某一特定資料量(例如，10個實體抹除單元可以儲存的資料量)時，記憶體管理電路502才會啟動執行前述步驟S801以獲得第一實體抹除單元中的有效資料的分布狀態的運作。

接著，在步驟S803中，記憶體管理電路502會獲得前述所寫入的資料的資料量。在步驟S805中，記憶體管理電路502會獲得可複寫式非揮發性記憶體模組406中的至少一實體抹除單元(亦稱為，第三實體抹除單元)的數量。特別是，將前述資料寫入至第二實體抹除單元後，每一個第三實體抹除單元的有效資料量因而被改變。換句話說，第三實體抹除單元是代表在執行前述步驟S801的寫入操作後，有效資料量改變的實體抹除單元。而此些第三實體抹除單元可以是位於資料區602或其他區域，在此不作限制。

之後，記憶體管理電路502會根據前述的資料量以及第三實體抹除單元的數量調整特定門檻值。更詳細來說，在步驟S807中，記憶體管理電路502會獲得第一數值，而此第一數值是將前述的資料量除以第三實體抹除單元的數量所獲得的商。第一數值代表平均一個實體抹除單元減少的有效資料量。之後，在步驟S809中，記憶體管理電路502會判斷第三實體抹除單元的數量是否大於第一門檻值。第一門檻值例如為在執行步驟S801前閒置區中的實體抹除單元的數量(即，第一實體抹除單元的數量)的百分之十，然而本發明並不用以限制第一門檻值。當第三實體抹除單元的數量不大於第一門檻值時，在步驟S811中，記憶體管理電路502還會判斷第一數值是否介於第一範圍內。在本實施例中，記憶體管理電路502還會判斷第一數值是否介於一最小值(例如，80%)與一最大值(例如，120%)之間，然而本發明並不用以限制第一範圍。

當第一數值介於第一範圍內時，在步驟S813中，記憶體管理電路502會調低用於執行有效資料合併操作的特定門檻值。本發明並不用於限定此特定門檻值需被調低多少。舉例來說，假設在圖9的初始形況下特定門檻值是被設定為五，而在步驟S813中，特定門檻值最低可以被記憶體管理電路502調整為三(即，最多將特定門檻值減二)。特別是，當第三實體抹除單元的數量小於第一門檻值且第一數值介於第一範圍內時，代表有效資料在可複寫式非揮發性記憶體模組406中的分布狀態較不分散(即，較集中)，而調低特定門檻值可以較晚啟動有效資料合併操作以讓主機系統11執行更多的寫入，進而提升主機系統11的寫入效能。此外，由於有效資料較集中，可以使用較少的來源實體抹除單元來增加閒置區604中的實體抹除單元的數量，此方式也可以提升有效資料合併操作的執行效能。

然而，當第一數值不介於第一範圍內時，在步驟S814中，記憶體管理電路502不會調整用於執行有效資料合併操作的特定門檻值。

當第三實體抹除單元的數量大於第一門檻值時，在步驟S815中，記憶體管理電路502會判斷第三實體抹除單元的數量是否大於第二門檻值。第二門檻值例如為在執行步驟S801前閒置區中的實體抹除單元的數量(即，第一實體抹除單元的數量)的百分之三十，然而本發明並不用以限制第二門檻值。

當第三實體抹除單元的數量不大於第二門檻值時，在步驟S814中，記憶體管理電路502不會調整用於執行有效資料合併操作的特定門檻值。當第三實體抹除單元的數量大於第二門檻值時，在步驟S817中，記憶體管理電路502會調高用於執行有效資料合併操作的特定門檻值。本發明並不用於限定此特定門檻值需被調高多少。舉例來說，假設在圖9的初始形況下特定門檻值是被設定為五，而在步驟S817中，特定門檻值最高可以被記憶體管理電路502調整為八(即，最多將特定門檻值加三)。特別是，當第三實體抹除單元的數量大於第二門檻值時，代表有效資料在可複寫式非揮發性記憶體模組406中的分布狀態較分散，而調高特定門檻值可以在啟動有效資料合併操作時閒置區中保留更多的實體抹除單元。藉由此方式，當有效資料合併操作與主機系統11的寫入操作交錯執行時，可以讓主機系統11的資料寫入閒置區的實體抹除單元中而避免閒置區604中沒有足夠可以用於額外寫入的實體抹除單元，進而提升主機系統11的寫入效能。

之後，當閒置區的實體抹除單元的數量(即，第一實體抹除單元的數量)小於特定門檻值時，記憶體管理電路502會執行有效資料合併操作。

在此需說明的是，雖然圖9的範例是先執行步驟S809再執行S815，然而在其他實施例中，也可以先執行步驟S815再執行S809。

圖10是根據一範例實施例所繪示之資料整理方法的流程圖。

請參照圖10，在步驟S901中，記憶體管理電路502將至少一資料寫入至第一實體抹除單元中的至少一第二實體抹除單元，並獲得多個實體抹除單元中的有效資料的一分布狀態。在步驟S903中，記憶體管理電路502根據分布狀態調整特定門檻值。當第一實體抹除單元的數量小於特定門檻值時，在步驟S905中，記憶體管理電路502執行有效資料合併操作。

綜上所述，本發明的快閃記憶體之資料整理方法、快閃記憶體控制電路單元與快閃記憶體儲存裝置可以根據有效資料在可複寫式非揮發性記憶體模組中的分布狀態，動態地調整用於判斷是否執行有效資料合併操作的特定門檻值，藉此避免讓有效資料合併操作影響主機系統對可複寫式非揮發性記憶體模組進行寫入時的效能，且可以提升有效資料合併操作的效能。

30、10:記憶體儲存裝置 31、11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 602:資料區 604:閒置區 606:系統區 608:取代區 LBA(0)~LBA(H):邏輯位址 LZ(0)~LZ(M):邏輯區域 701~706:統計圖 S801:將至少一資料寫入至第一實體抹除單元中的至少一第二實體抹除單元的步驟 S803:獲得前述資料的資料量的步驟 S805:獲得至少一第三實體抹除單元的數量，其中將前述資料寫入至第二實體抹除單元後改變每一個第三實體抹除單元的有效資料量的步驟 S807:獲得一第一數值，其中第一數值為將前述資料量除以第三實體抹除單元的數量的商的步驟 S809:判斷第三實體抹除單元的數量是否大於第一門檻值的步驟 S814:不調整用於執行有效資料合併操作的特定門檻值的步驟 S811:判斷第一數值是否介於第一範圍內的步驟 S813:調低用於執行有效資料合併操作的特定門檻值的步驟 S815:判斷第三實體抹除單元的數量是否大於第二門檻值的步驟 S817:調高用於執行有效資料合併操作的特定門檻值的步驟 S901:將至少一資料寫入至第一實體抹除單元中的至少一第二實體抹除單元，並獲得多個實體抹除單元中的有效資料的一分布狀態的步驟 S903:根據分布狀態調整一特定門檻值的步驟 S905:當第一實體抹除單元的數量小於特定門檻值時，執行有效資料合併操作的步驟

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。圖8A與圖8B是根據一範例實施例所繪示之有效資料的分布與有效資料的變化量的統計圖。圖9是根據一範例實施例所繪示之調整用於執行有效資料合併操作的特定門檻值的方法的流程圖。圖10是根據一範例實施例所繪示之資料整理方法的流程圖。

S901:將至少一資料寫入至第一實體抹除單元中的至少一第二實體抹除單元，並獲得多個實體抹除單元中的有效資料的一分布狀態的步驟

S903:根據分布狀態調整一特定門檻值的步驟

S905:當第一實體抹除單元的數量小於特定門檻值時，執行有效資料合併操作的步驟

Claims

一種快閃記憶體之資料整理方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區，所述方法包括：將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元；獲得所述多個實體抹除單元中的有效資料的一分布狀態；根據所述分布狀態調整一特定門檻值；以及當所述第一實體抹除單元的數量小於所述特定門檻值時，執行一有效資料合併操作。
如申請專利範圍第1項所述的快閃記憶體之資料整理方法，其中獲得所述多個實體抹除單元中的有效資料的所述分布狀態的步驟包括：獲得所述資料的一資料量；獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。
如申請專利範圍第2項所述的快閃記憶體之資料整理方法，其中根據所述分布狀態調整所述特定門檻值的步驟包括：根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值。
如申請專利範圍第3項所述的快閃記憶體之資料整理方法，其中根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的步驟包括：獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商；若所述第三實體抹除單元的數量不大於一第一門檻值且所述第一數值介於一第一範圍內時，調低所述特定門檻值。
如申請專利範圍第4項所述的快閃記憶體之資料整理方法，其中根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的步驟還包括：若所述第三實體抹除單元的數量大於一第二門檻值時，調高所述特定門檻值。
如申請專利範圍第5項所述的快閃記憶體之資料整理方法，其中所述第一門檻值為所述第一實體抹除單元的數量的百分之十且所述第二門檻值為所述第一實體抹除單元的數量的百分之三十。
如申請專利範圍第1項所述的快閃記憶體之資料整理方法，其中僅當所述資料的一資料量等於一特定資料量時，執行獲得所述多個實體抹除單元中的有效資料的所述分布狀態的步驟。
一種快閃記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區；一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面，其中所述記憶體管理電路用以將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元，其中所述記憶體管理電路更用以獲得所述多個實體抹除單元中的有效資料的一分布狀態，其中所述記憶體管理電路更用以根據所述分布狀態調整一特定門檻值，當所述第一實體抹除單元的數量小於所述特定門檻值時，所述記憶體管理電路更用以執行一有效資料合併操作。
如申請專利範圍第8項所述的快閃記憶體控制電路單元，其中在獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作中，所述記憶體管理電路更用以獲得所述資料的一資料量，所述記憶體管理電路更用以獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。
如申請專利範圍第9項所述的快閃記憶體控制電路單元，其中在根據所述分布狀態調整所述特定門檻值的運作中，所述記憶體管理電路更用以根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值。
如申請專利範圍第10項所述的快閃記憶體控制電路單元，其中在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，所述記憶體管理電路更用以獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商，若所述第三實體抹除單元的數量不大於一第一門檻值且所述第一數值介於一第一範圍內時，所述記憶體管理電路更用以調低所述特定門檻值。
如申請專利範圍第11項所述的快閃記憶體控制電路單元，其中在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，若所述第三實體抹除單元的數量大於一第二門檻值時，所述記憶體管理電路更用以調高所述特定門檻值。
如申請專利範圍第12項所述的快閃記憶體控制電路單元，其中所述第一門檻值為所述第一實體抹除單元的數量的百分之十且所述第二門檻值為所述第一實體抹除單元的數量的百分之三十。
如申請專利範圍第8項所述的快閃記憶體控制電路單元，其中僅當所述資料的一資料量等於一特定資料量時，所述記憶體管理電路執行獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作。
一種快閃記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述可複寫式非揮發性記憶體模組包括一閒置區，所述多個實體抹除單元中的至少一第一實體抹除單元被關聯至所述閒置區；以及一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以將至少一資料寫入至所述第一實體抹除單元中的至少一第二實體抹除單元，其中所述記憶體控制電路單元更用以並獲得所述多個實體抹除單元中的有效資料的一分布狀態，其中所述記憶體控制電路單元更用以根據所述分布狀態調整一特定門檻值，當所述第一實體抹除單元的數量小於所述特定門檻值時，所述記憶體控制電路單元更用以執行一有效資料合併操作。
如申請專利範圍第15項所述的快閃記憶體儲存裝置，其中在獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作中，所述記憶體控制電路單元更用以獲得所述資料的一資料量，所述記憶體控制電路單元更用以獲得所述多個實體抹除單元中的至少一第三實體抹除單元的數量，其中將所述資料寫入至所述第二實體抹除單元後改變每一所述第三實體抹除單元的有效資料量。
如申請專利範圍第16項所述的快閃記憶體儲存裝置，其中在根據所述分布狀態調整所述特定門檻值的運作中，所述記憶體控制電路單元更用以根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值。
如申請專利範圍第17項所述的快閃記憶體儲存裝置，其中在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，所述記憶體控制電路單元更用以獲得一第一數值，其中所述第一數值為將所述資料量除以所述第三實體抹除單元的數量的商，若所述第三實體抹除單元的數量不大於一第一門檻值且所述第一數值介於一第一範圍內時，所述記憶體控制電路單元更用以調低所述特定門檻值。
如申請專利範圍第18項所述的快閃記憶體儲存裝置，其中在根據所述資料量以及所述第三實體抹除單元的數量調整所述特定門檻值的運作中，若所述第三實體抹除單元的數量大於一第二門檻值時，所述記憶體控制電路單元更用以調高所述特定門檻值。
如申請專利範圍第19項所述的快閃記憶體儲存裝置，其中所述第一門檻值為所述第一實體抹除單元的數量的百分之十且所述第二門檻值為所述第一實體抹除單元的數量的百分之三十。
如申請專利範圍第15項所述的快閃記憶體儲存裝置，其中僅當所述資料的一資料量等於一特定資料量時，所述記憶體控制電路單元執行獲得所述多個實體抹除單元中的有效資料的所述分布狀態的運作。