JP2000011677A

JP2000011677A - フラッシュメモリシステム

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Publication number: JP2000011677A
Application number: JP19497198A
Authority: JP
Inventors: Tsutomu Sugawara; 勉菅原; Shuichi Kikuchi; 修一菊地
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1998-06-25
Filing date: 1998-06-25
Publication date: 2000-01-14
Anticipated expiration: 2018-06-25
Also published as: JP3589033B2

Abstract

(57)【要約】［課題］フラッシュメモリについて少ない資源で効率
よく信頼性の高いブロック代替管理を行う。［解決手段］各フラッシュメモリ・チップＦＭi 内の
ブロックは通常領域のブロックとスペア領域のブロック
とに区画されている。ブロック代替管理テーブルＴＢi
では、各フラッシュメモリ・チップＦＭi についてその
スペア領域のブロック数またはアドレス数と同じ個数の
テーブルアドレス（物理アドレス）がブロック代替管理
テーブルＴＢi 内に設定され、各テーブルアドレスが１
対１の対応関係でいずれか１つのスペアブロックの物理
アドレスに対応づけられている。各テーブルアドレスで
指示されるテーブル記憶位置には、ブロック代替情報が
格納される。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、フラッシュメモリ
を含むメモリシステムに関する。

【００２０】

【従来の技術】近年、ハードディスクやフロッピーディ
スク等の磁気メモリに置き換わる半導体メモリとして、
フラッシュＥＥＰＲＯＭ（以下フラッシュメモリと称す
る。）が注目されている。フラッシュメモリは、消費電
力が少なく電気的に書き換え可能な不揮発性の半導体メ
モリであり、軽量小型で耐震性が良いため、携帯機器等
への用途が拡大している。

【００３０】フラッシュメモリは、チップ内のＥＥＰＲ
ＯＭセルアレイが複数個のブロックに分割され、各ブロ
ックはさらに１個または複数個のセクタに分割されてい
る。通常、プログラミング（書き込み）や読み出しはセ
クタ単位で行われ、消去はブロック単位で行われる。

【００４０】一般に、フラッシュメモリを外部記憶装置
に用いるコンピュータ・システムでは、フラッシュメモ
リ専用のコントローラがあてがわれる。ホストコンピュ
ータ（たとえばパソコン）はこのコントローラに対して
データの書き込みや読み出しを指示すればよい。コント
ローラは、ホストからの指示を受けてフラッシュメモリ
に対してデータの書き込みや読み出しを直接制御するほ
か、ブロック毎のデータ書き換えや一括消去等のメモリ
管理を行う。

【００５０】このようなメモリ管理の一環として、コン
トローラは、データの書き込みまたは読み出しを正常に
行えない不良（欠陥）ブロックを把握し、各不良ブロッ
クを正常な他のブロックに代替させる管理機能を要求さ
れる。

【００６０】一般のフラッシュメモリシステムは、その
ような不良ブロックの存在ないし発生がある程度の個数
まで許容されるよう、メモリ領域の一部に適当な個数の
スペアまたは予備のブロックを用意している。通常は、
これらのスペアブロックが代替ブロックに用いられる。

【００７０】従来のフラッシュメモリシステムでは、フ
ラッシュメモリの各ブロックの冗長部内に当該ブロック
が正常であるのか不良であるのかを示すフラグまたはス
テータス情報を格納し、さらには当該ブロックを不良ブ
ロックと認定したときはそれに置き換わるべき代替ブロ
ックの記憶位置を指示するアドレス情報（ポインタ）も
格納している。ホストよりメモリアクセスが行われる度
毎に、コントローラがアドレス指定されたブロックのブ
ロック良否フラグ情報を読み取り、そのブロックが「正
常」であればそのままそこにアクセスし、「不良」であ
ればポインタで指示される別のブロック（代替ブロッ
ク）にアクセスするようになっている。

【００８０】

【発明が解決しようとする課題】上記のように、従来の
方式では、フラッシュメモリ内の各ブロックの冗長部に
ブロック良否フラグ等のブロック関連情報を格納（保
存）し、コントローラがメモリアクセスの度毎に当該ブ
ロックのブロック関連情報を読み取って、ブロック代替
の要否を判断するようにしている。

【００９０】したがって、ホスト側からのアドレスが不
良ブロックを指定する場合は、その不良ブロックにアク
セスし、そこからブロック関連情報を読み取り、ブロッ
ク代替要否の判断を行ってから、代替ブロックへアクセ
スすることになる。つまり、２ブロック分のデータ読み
出し動作を行うことになる。

【０１００】このようなブロック代替管理方式は非効率
的であるばかりか、不良ブロックより読み出された信頼
性の低いデータ（ブロック関連情報）に基づいてブロッ
ク代替要否の判断を行わなくてはならないため、ブロッ
ク代替機能の信頼度も低いという問題がある。さらに
は、不良ブロックへのアクセスがフラッシュメモリに有
害なストレスを与え、メモリの劣化を早めるおそれがあ
る。

【０１１０】なお、電源投入直後やリセット解除直後の
初期化の中で、コントローラがフラッシュメモリ内の全
ブロックの冗長部を読みに行って、それぞれのブロック
関連情報を収集し、収集したブロック関連情報を基にた
とえばＳＲＡＭのような揮発性メモリ上にブロック代替
用のテーブルを形成する方式も考えられている。

【０１２０】この方式によれば、ホストからのメモリア
クセスに対して、先ずブロック代替用テーブルを参照
し、アドレス指定されたブロックが正常であるのか不良
であるのかを判別したうえで、つまりブロック代替の要
否を判断して、そのブロックもしくは代替ブロックにア
クセスすることになる。

【０１３０】しかし、この方式でも、初期化（テーブル
形成）時には不良ブロックにアクセスすることになり、
アクセス回数は少なくなるものの、基本的に上記の問題
は解決されない。また、フラッシュメモリ内の全ブロッ
ク分のブロック関連情報を収集する方法であるため、ブ
ロック代替用テーブルの形成に要する処理時間が長いう
え、テーブルメモリに要求される記憶容量が大きいとい
う問題もある。近年、フラッシュメモリは急速に大容量
化の一途を辿っており、この不利点はますます顕著にな
る。

【０１４０】本発明は、上記の問題点に鑑みてなされた
もので、少ない資源で効率よくブロック代替管理を行え
るようにしたフラッシュメモリシステムを提供すること
を目的とする。

【０１５０】また、本発明は、不良ブロックへの無駄な
アクセスを不要とし、信頼性および効率の高いブロック
代替管理を行えるようにしたフラッシュメモリシステム
を提供することを目的とする。

【０１６０】さらに、本発明は、不良ブロックに置き換
わる代替ブロックへ短時間で効率よくアクセスできるよ
うにしたフラッシュメモリシステムを提供することを目
的とする。

【０１７０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のフラッシュメモリシステムは、記
憶領域を複数のブロックに分割し、ブロック単位で記憶
データを一括消去するように構成されたフラッシュメモ
リと、前記フラッシュメモリ内で不良と判定されたブロ
ックに割り当てられていたアドレスを登録し、かつ前記
不良ブロックに替わって用いられるべき代替ブロックの
記憶位置を示す代替アドレスを与えるブロック代替情報
登録手段と、前記フラッシュメモリに対するメモリアク
セスのため与えられるアドレスを入力し、前記入力アド
レスが前記ブロック代替情報登録手段に登録されていな
いときは前記入力アドレスで指示される前記フラッシュ
メモリ内のブロックにアクセスし、前記入力アドレスが
前記ブロック代替情報登録手段に登録されているときは
前記入力アドレスに対応した前記代替アドレスで指示さ
れる前記フラッシュメモリ内のブロックにアクセスする
ブロック代替制御手段とを具備する構成とした。

【０１８０】また、本発明の第２のフラッシュメモリシ
ステムは、記憶領域を複数のブロックに分割し、ブロッ
ク単位で記憶データを一括消去するように構成されたフ
ラッシュメモリと、前記フラッシュメモリ内で不良と判
定されたブロックに割り当てられていた論理アドレスを
登録し、各不良ブロックに替わって用いられる代替ブロ
ックに割り当てられている物理アドレスを代替アドレス
として与えるブロック代替情報登録手段と、前記フラッ
シュメモリに対するメモリアクセスのため与えられるア
ドレスを入力し、前記入力アドレスをシステム内の論理
アドレスに変換し、前記論理アドレスが前記ブロック代
替情報登録手段に登録されていないときは前記論理アド
レスで指示される前記半導体メモリ内のブロックにアク
セスするブロック代替制御手段とを具備する構成とし
た。

【０１９０】本発明において、前記ブロック代替情報登
録手段は、前記フラッシュメモリ内に代替ブロック用と
して設定された複数個のスペアブロックと１対１で対応
する複数個の記憶位置を有し、いずれかのスペアブロッ
クが代替ブロックとして使用されているときはそれによ
って代替されている不良ブロックに割り当てられている
アドレスを示すアドレス情報を前記スペアブロックと対
応する前記記憶位置に格納する不揮発性の記憶手段を含
むものであってよい。

【０２００】また、各々の前記記憶位置には、各対応す
る前記スペアブロックが代替ブロックとして使用されて
いないときはその空き状態を示す第１のステータス情報
が格納されてよく、さらには各対応する前記スペアブロ
ックが正常であるのか不良であるのかを示す第２のステ
ータス情報も格納されてよい。

【０２１０】また、前記ブロック代替情報登録手段は、
各々の前記不良ブロックに替わる代替ブロックのアドレ
スをその不良ブロックに対応するアドレス情報が格納さ
れている前記記憶位置のアドレスに基づいて求めるアド
レス生成手段を含むものであってよい。

【０２２０】前記フラッシュメモリと前記不揮発性記憶
手段とは別個のデータ線を介して前記メモリ制御手段に
接続されている構成が好ましい。

【０２３０】前記不揮発性記憶手段は、好ましくはＮＯ
Ｒ型フラッシュメモリで構成されてよい。あるいは、前
記フラッシュメモリ内の所定の記憶領域を用いて構成さ
れてもよい。

【０２４０】

【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。

【０２５０】図１は、本発明の一実施例によるフラッシ
ュメモリシステムの構成を示す。このシステムにおい
て、コントローラ１０、テーブルメモリ１２およびフラ
ッシュメモリ１４の各チップは一枚のカードたとえばフ
ラッシュ・ディスク・カード１６上に搭載されている。
カード１６がホストコンピュータ１８のカード・スロッ
トに装着され、コントローラ１０はホストコンピュータ
１８に所定規格のインタフェースたとえばＰＣＭＣＩＡ
−ＡＴＡまたはＩＤＥインタフェース２０で接続され
る。

【０２６０】フラッシュメモリ１４は、ホスト１８側か
らコントローラ１０を介してデータの書き込み／読み出
しを行えるメモリであり、たとえば同一構成および機能
を有する１個または複数個（ｎ個）のＡＮＤ型フラッシ
ュＥＥＰＲＯＭチップからなり、バス２２および所要の
制御線２４を介してコントローラ１０に接続されてい
る。

【０２７０】テーブルメモリ１２は、ホスト１８とは独
立してコンローラ１０の管理下に置かれる不揮発性の半
導体メモリチップたとえばＮＯＲ型フラッシユメモリか
らなり、データ蓄積用のフラッシュメモリ１４とは別個
のバス２６および制御線２８を介してコントローラ１０
に接続されている。このテーブルメモリ１２内に後述す
るブロック代替管理テーブルが構築される。

【０２８０】図２に、本実施例におけるコントローラ１
０の内部の機能的構成をブロック図で示す。コントロー
ラ１０は、メインシーケンサ３０、フラッシュＩ／Ｆシ
ーケンサ３２、ホストインタフェース部３４、データバ
ッファ３６およびバッファ制御部３８を有している。

【０２９０】メインシーケンサ３０は、内蔵または外付
けのファームウェアにしたがって動作し、コントローラ
１０内の各部を制御してホスト１８およびフラッシュメ
モリ１４間のデータのやりとりを管理するだけでなく、
テーブルメモリ１２に対して直接アクセス可能で所要の
メモリ制御を行う機能を有している。

【０３００】フラッシュＩ／Ｆシーケンサ３２は、メイ
ンシーケンサ３０の管理下でフラッシュメモリ１４に対
して直接アクセスし所要のメモリ制御を行う。

【０３１０】ホストインタフェース部３４は、ＣＨＳレ
ジスタ４０、アドレス変換部４２、ロジック制御部４４
およびＩ／Ｏポート４６等を含んでいる。ＣＨＳレジス
タ４０は、ホスト１８より送られて来たＣＨＳ（シリン
ダ・ヘッド・セクタ）モードのアドレスを保持する。ア
ドレス変換部４２は、ホスト１８からのＣＨＳアドレス
をシステム内の論理アドレスに変換するための演算機能
を有するほか、論理アドレスの自動更新を行うための演
算機能も有している。

【０３２０】ロジック制御部４４は、ホスト１８側より
書き込み可能または読み取り可能な各種レジスタを内蔵
しており、書き込まれたコマンドを解読してアドレス変
換部４２やバッファ制御部３８等を制御する機能を有し
ている。

【０３３０】Ｉ／Ｏポート４６は、ホスト１８のバス２
０に所定規格のインタフェースたとえばＰＣＭＣＩＡ−
ＡＴＡまたはＩＤＥインタフェースで接続され、ホスト
１８より入力したデータおよび制御信号を各部へ転送す
るためのマルチプレクサ機能を有するほか、ホスト１８
より受信したアドレス信号をデコードするためのアドレ
スデコードを内蔵している。

【０３４０】データバッファ３６は、揮発性の半導体メ
モリたとえばＳＲＡＭからなる。バッファ制御部３８
は、メインシーケンサ３０、フラッシュＩ／Ｆシーケン
サ３２またはＩ／Ｏポート４６からのデータバッファ３
６に対するデータの書き込み／読み出しの要求を受け付
け、かつ調停を行って、データバッファ３６のデータ書
き込み／読み出し動作を制御する。

【０３５０】なお、メインシーケンサ３０とフラッシュ
Ｉ／Ｆシーケンサ３２、ホストインタフェース部３４、
バッファ制御部３８の各部との間はデータバスと制御線
とで接続されるが、これらのデータバスはハードウェア
的には共通のバスでよく、さらにはその共通バスにテー
ブルメモリ１２を接続することも可能である。

【０３６０】図３に、フラッシュメモリ１４における１
ブロック内の記憶領域フォーマットの一例を示す。フラ
ッシュメモリ１４の各チップＦＭi （ｉ＝１，２…，
ｎ）内のメモリ領域は所定数（Ｎ個）のブロックに分割
され、さらに各ブロック内の記憶領域が所定のフォーマ
ットで区分されている。

【０３７０】図３のフォーマット例では、１ブロック内
が５１２バイト（１セクタ分）のデータ格納部と、４バ
イトのＥＣＣ（Error Check and Correction) コード格
納部と、１２バイトの未使用領域（Reserve ）とに区分
されている。１ブロックが書き込み単位の１セクタに相
当するため、消去だけでなく書き込みも１ブロック単位
で行われる。

【０３８０】図４に、フラッシュメモリ・チップＦＭi
の記憶領域フォーマットの一例を示す。この例では、各
チップＦＭi 内の記憶領域が１６３８４個のブロックに
分割され、それぞれのブロックに配列順に物理アドレス
０，１，…，１６３８３が割り当てられる。

【０３９０】また、本実施例では、各フラッシュメモリ
・チップＦＭi 内でブロックの代替が行われていない場
所では論理アドレスと物理アドレスとが同じ値で対応
し、物理アドレスと同じ値の論理アドレスが割り当てら
れる。

【０４００】各フラッシュメモリ・チップＦＭi 内の１
６３８４個のブロックのうち、０〜１５３５９番目のブ
ロックは通常領域に属し、正常である限りデータ格納用
ブロックとして用いられる。残りのブロックつまり１５
３６０番目から１６３８３番目（最後）までの１０２４
個のブロックはスペア領域に属し、通常領域内に不良の
ブロックが存在するときにそれに替わる代替ブロックと
して用いられる。

【０４１０】図４には、テーブルメモリ１２内に構築さ
れるブロック代替管理テーブルの一例も示されている。
本実施例では、各フラッシュメモリ・チップＦＭi につ
いてそのスペア領域のブロック数またはアドレス数と同
じ個数（１０２４）のテーブルアドレス（物理アドレ
ス）がブロック代替管理テーブルＴＢi 内に設定され、
各テーブルアドレスが１対１の対応関係でいずれか１つ
のスペアブロックの物理アドレスに対応づけられてい
る。

【０４２０】この例では、それぞれスペア領域およびテ
ーブル領域内で同じ配列順位を有するテーブルアドレス
とスペアブロック物理アドレスとが互いに対応してお
り、各テーブルアドレスに一定のオフセット値ＡS （１
５３６０）を加算すると、そのテーブルアドレスに対応
するスペアブロック物理アドレスが得られるという関係
がある。

【０４３０】各テーブルアドレスで指示されるテーブル
記憶位置には、そのテーブルアドレスに対応するスペア
ブロックの状態に関する情報がブロック代替情報として
所定のデータ長たとえば１ワード（１６ビット）で格納
される。

【０４４０】図５に、本実施例におけるブロック代替情
報のデータフォーマット例を示す。この１ワードのブロ
ック代替情報Ｂ15-00 のうち、最上位２ビットＢ15-14
には当該（対応）スペアブロックの良否状態を示す情報
がセットされる。つまり、当該スペアブロックが「正
常」であるか「不良」であるかに応じてこの良否フラグ
ビットＢ15-14 に「１１」，「００」がセットされる。

【０４５０】なお、本実施例においてブロックが「正
常」であるとは、前回このスペアブロックにアクセスし
た際に正常であったことを意味し、必ずしも現時点の状
態が正常であるとは限らない。また、「不良」と判定さ
れたブロックには以後のアクセスを禁止するため、いっ
たん「００」にセットされた良否フラグビットＢ15-14
が「１１」に変わることはない。

【０４６０】下位１４ビットのフィールドＢ13-00 は、
最上位ビット（良否フラグビット）Ｂ15-14 が「１１」
のとき有意となり、当該スペアブロックが未使用状態つ
まり空き状態であるのか、それとも代替ブロックとして
使用中の状態であるのかを示す情報がセットされる。

【０４７０】すなわち、当該スペアブロックが空き状態
のときは、このフィールドＢ13-00の全ビットに１がセ
ットされる。したがって、ブロック代替情報Ｂ15-00 は
全ビットが１の値つまりＦＦＦＦh になる。

【０４８０】また、当該スペアブロックが代替ブロック
として使用されているときは、このフィールドＢ13-00
には当該スペアブロック（代替ブロック）によって代替
されている通常領域内の不良ブロックに割り当てられて
いた論理アドレスがセットされる。

【０４９０】図５には、フラッシュメモリ１４の全チッ
プＦＭ0 ，ＦＭ1 ，…，ＦＭn に対応するブロック代替
管理テーブルＴＢ0 ，ＴＢ1 ，…，ＴＢn のテーブルメ
モリ１２内の配置構造も示されている。本例では、テー
ブルメモリ１２の物理アドレスの最下位１０ビットの値
がチップ１個分の各ブロック代替管理テーブルＴＢiの
物理アドレスに相当する。そして、テーブル１個分のア
ドレスは［0000000000］〜［1111111111］で与えられる
から、テーブルの始端位置が３Ｃ００h のときは、３Ｆ
ＦＦh が終端位置となる。

【０５００】なお、図４の例では、ブロック代替管理テ
ーブルＴＢi の先頭位置（テーブルアドレス０）および
２番目の位置（テーブルアドレス１）に論理アドレス
４，５がそれぞれ格納（登録）されている場合を示して
いる。

【０５１０】このことは、フラッシュメモリ・チップＦ
Ｍi において論理アドレス４，５をそれぞれ割り当てら
れていた通常領域内のブロックつまり物理アドレス４，
５の両ブロックが不良と判定されており、物理アドレス
４の不良ブロックはテーブルアドレス０に対応するチッ
プＦＭi 内の物理アドレス１５３６０のスペアブロック
で代替され、物理アドレス５の不良ブロックはテーブル
アドレス１に対応するチップＦＭi 内の物理アドレス１
５３６１のスペアブロックで代替されていることを意味
する。これらのブロック代替に伴って、論理アドレス
４，５は実質的に不良ブロック（４，５）から代替ブロ
ック（１５３６０，１５３６１）にそれぞれ移行してい
る。

【０５２０】フラッシュメモリ内の不良ブロックは、チ
ップ出荷前のブロック良否検査によって検出できるのは
もちろん、実際のメモリアクセス動作の中でも公知の方
法で検出可能である。チップ出荷前の良否検査で検出さ
れる不良はいわゆる先天性不良であり、使用中に不良に
なるのはいわゆる後天性不良である。本発明では、いず
れの不良ブロックも検出された順にブロック代替管理テ
ーブルＴＢに登録される。その場合、図４に示すよう
に、テーブルの先頭位置から順に１テーブルアドレスに
つき１論理アドレスずつ登録されることになる。

【０５３０】なお、先天性不良のブロックが各フラッシ
ュメモリ・チップ内の所定の冗長部に記録またはリスト
される場合は、そのリストの情報を基に先天性不良ブロ
ックをブロック代替管理テーブルＴＢに一括登録するこ
とができる。そのようなリストが得られない場合は、シ
ステム構築時の初期化で全ブロックの良否を検査して先
天性不良ブロックを割り出してもよい。あるいは、先天
性不良ブロックも後天性不良ブロックと同じ扱いで実際
のメモリアクセスの中で個別的に検出し、その都度ブロ
ック代替管理テーブルＴＢに登録してもよい。

【０５４０】図６および図７に、本実施例においてアド
レス変換部４２により実行されるアドレス演算の例を示
す。

【０５５０】本実施例では、ホスト１８からのアドレス
がＣＨＳモードで与えられる。このＣＨＳモードのアド
レスには、アドレス指定の対象となる記憶場所のシリン
ダナンバー（Ｃ）、ヘッドナンバー（Ｈ）、セクタナン
バー（Ｓ）、シリンダあたりのヘッド数（ＨｐＣ）およ
びヘッドあたりのセクタ数（ＳｐＨ）の値（データ）が
含まれている。

【０５６０】図６に示すように、先ずアドレス変換部４
２は、入力したＣＨＳモードのアドレス情報（Ｃ，Ｈ，
Ｓ，ＨｐＣ，ＳｐＨ）を基に次式（１）を演算して、対
応する値の論理ブロックアドレス（ＬＢＡ）を求める。ＬＢＡ＝（Ｃ×ＨｐＣ＋Ｈ）ＳｐＨ＋Ｓ−１ ………（１）

【０５７０】次に、アドレス変換部４２は、上記のよう
にして算出した論理ブロックアドレス（ＬＢＡ）とフラ
ッシュメモリ１４に含まれるチッブＦＭの個数（Ｎｕｍ
ＣＨＩＰ）とから次式（２），（３）を演算して、論理
アドレスを規定するチップナンバー（ＣＨＩＰ_- ＮＵ
Ｍ）およびチップ内論理ブロックナンバー（ＬＡ_- ＢＬ
Ｋ）を求める。ＬＡ_- ＢＬＫ＝ＬＢＡ／ＮｕｍＣＨＩＰ ………（２）ＣＨＩＰ_- ＮＵＭ＝ＬＢＡｍｏｄＮｕｍＣＨＩＰ ………（３）

【０５８０】なお、上式（２），（３）は一例である。
フラッシュメモリ・チップＦＭi またはブロックの記憶
領域フォーマットが変われば、上式（２），（３）とは
違った演算式が用いられる。

【０５９０】次に、図８〜図１０につきホスト１８から
の読み出しのメモリアクセスに対する本システムの作用
を説明する。図８および図９はコントローラ１０内の処
理手順を示し、図１０はシステム内の各部の動作のタイ
ミングを示す。

【０６００】本フラッシュメモリシステムに対してデー
タの読み出しを行うとき、ホスト１８は上記したように
ＣＨＳモードのアドレス情報で読み出し位置（先頭位
置）を指定してくる。また、読み出しデータの量または
範囲をセクタカウント（ＳＣ）で指定し、読み出しコマ
ンドを送ってくる。

【０６１０】コントローラ１０では、ホストインタフェ
ース部３４においてＩ／Ｏポート４６で受信したホスト
１８からの読み出し指令情報（ＣＨＳ，ＳＣ，コマン
ド）をロジック制御部４４内のレジスタに格納する。以
後、メインシーケンサ３０が中心となって以下のような
処理を実行する。

【０６２０】先ず、ロジック制御部４４内に設けられて
いるホスト向けの内部ビジーフラグ（ＢＵＳＹ）をセッ
トする（ステップＡ1 ）。

【０６３０】次いで、ＣＨＳレジスタ４０に格納されて
いるＣＨＳモードの入力アドレスをアドレス変換部４２
において図６および図７に示すような演算によりフラッ
シュメモリ１４内の論理アドレスに変換する（ステップ
Ａ2 ）。このアドレス変換で得られる論理アドレスから
今回の読み出し動作の対象となるフラッシュメモリ・チ
ップＦＭi が判明する。

【０６４０】次に、メインシーケンサ３０が、該当フラ
ッシュメモリ・チップＦＭi に対応するブロック代替管
理テーブルＴＢi を検索し、ホスト１８より指定されて
いる論理アドレスが該テーブルＴＢi 内に登録されてい
るかどうかテーブル先頭位置からアドレス順に検索（サ
ーチ）する（ステップＡ3 〜Ａ9 ）。

【０６５０】このサーチは高速に行える。本実施例のよ
うにテーブルメモリ１２にＮＯＲ型フラッシュメモリを
用いた場合、テーブル１行の検索に要する時間を１００
ナノ秒以下に抑えることが可能である。

【０６６０】たとえば、ブロック代替管理テーブルＴＢ
i の内容が図４に示すような状態であり、アドレス変換
によって得られた論理アドレスの値が２であったとす
る。

【０６７０】この場合、ブロック代替管理テーブルＴＢ
i の検索で最初に（テーブル先頭位置より）読み出され
る情報は「Ｃ００４」であり、照合一致しない。そこ
で、次に２番目のテーブル記憶位置の情報を読み出す
と、「Ｃ００５」であり、これも照合一致しない。次
に、３番目のテーブル位置の情報を読み出すと、「ＦＦ
ＦＦh 」であり、これは対応スペアブロック（物理アド
レス１５３６１のブロック）が空き（未使用）の状態で
あることを示す。したがって、これ以降のテーブル記憶
位置にも全て空き状態を示す「ＦＦＦＦh 」が格納され
ていることもわかる。

【０６８０】この時点で、論理アドレス２はブロック代
替管理テーブルＴＢi に登録されていないこと、したが
って目的のフラッシュメモリ読み出し位置は物理アドレ
ス２のブロックであることが判明したので（ステップＡ
6 ）、テーブル検索を終了し（ステップＡ11）、この論
理アドレス２をそのままアクセス先の物理アドレス２に
置き換える（ステップＡ12）。

【０６９０】そして、フラッシュＩ／Ｆシーケンサ３２
を通じてこの物理アドレス２で指定される該当フラッシ
ュメモリ・チップＦＭi 内のブロックにアクセスし、そ
のアクセスしたブロックよりデータを読み出す（ステッ
プＡ14）。この際、フラッシュメモリ１４より読み出さ
れたデータはバス２２を介していったんデータバッファ
３６に格納される。

【０７００】別の例として、上記アドレス変換によって
得られた論理アドレスの値が５であったとする。この場
合は、上記のテーブル検索において２番目のテーブル記
憶位置から「Ｃ００５」が読み出され、このブロック代
替情報「Ｃ００５」に論理アドレス５が照合一致する
（ステップＡ5 ）。

【０７１０】この時点で、論理アドレス５を割り当てら
れていた通常領域内の物理アドレス５のブロックが不良
であること、そしてテーブルＴＢi の２番目の記憶位置
に対応するチップ内物理アドレスの位置に該不良ブロッ
クの替わりとなる該当の代替ブロックが配置されている
ことが判明する。そこで、テーブル検索を終了し（ステ
ップＡ11）、照合一致のあったテーブルアドレス（１）
に所定のオフセット値Ａs （１５３６０）を加算して、
アクセス先のチップ内物理アドレス（１５３６１）を求
める（ステップＡ13）。

【０７２０】そして、フラッシュＩ／Ｆシーケンサ３２
を通じてこの物理アドレス（１５３６１）で指定される
該当フラッシュメモリ・チップＦＭi のブロックにアク
セスし、そのブロックよりデータを読み出す（ステップ
Ａ14）。この場合も、フラッシュメモリ１４より読み出
されたデータはバス２２を介してデータバッファ３６に
格納される。

【０７３０】上記のようにしてフラッシュメモリ１４よ
り読み出されたデータにエラーがなければ、たとえばデ
ータ読み出し終了時にフラッシュメモリ１４より送られ
てくるステータス情報がエラーを示していなければ、正
常な読み取りが行われたものと判断し（ステップＡ2
6）、直ちにデータバッファ３６内の読み出しデータを
ホスト１８側へ転送可能とする。すなわち、内部ビジー
フラグ（ＢＳＹ）をクリアし、ホスト１８による読み出
しデータの取り込みを待つ（ステップＡ28）。

【０７４０】そして、ホスト１８へのデータ転送の終了
の後、今回のメモリアクセスでホスト１８より与えられ
ているセクタカウント（ＳＣ）が１のときは上記した１
ブロック（１セクタ）分の読み出しでもって今回の全読
み出し動作を終了する。しかし、セクタカウント（Ｓ
Ｃ）が２以上のときは、最初に戻り（ステップＡ30）、
上記と同様の手順で読み出し動作を実行する。ただし、
２回目以降の論理アドレスはアドレス変換部４２におい
て自動更新（インクリメント）した値となる。

【０７５０】図１０の（Ａ）には、フラッシュメモリ１
４より読み出された２セクタ分のデータにエラーが無い
場合の各部の動作のタイミングが示されている。

【０７６０】フラッシュメモリ１４より読み出されたデ
ータにエラーがある場合は、図９のステップＡ16〜Ａ25
の処理が行われる。このときの各部の動作のタイミング
は図１０の（Ｂ）に示されている。

【０７７０】各フラッシュメモリ・チップＦＭi 内には
チップ内のメモリアレイから読み出したデータにＥＣＣ
エラーが発生したか否かを検出できる機能が備わってい
る。エラーがあったときは、データ読み出し終了時にチ
ップＦＭi よりフラッシュＩ／Ｆシーケンサ３２に送ら
れてくるステータス情報でエラーが通知される。

【０７８０】ＥＣＣエラーを示すステータス情報が通知
されたときは、今回の読み出し対象となったブロックの
記憶内容を消去する（ステップＡ16）。このイレース処
理では、フラッシュＩ／Ｆシーケンサ３２よりバス２２
を介して該当のフラッシュメモリ・チップＦＭi に消去
対象のブロックを指定するアドレスや消去実行コマンド
等が与えられる。そうすると、該チップＦＭi 内でその
ブロックについてブロック消去動作が実行される。

【０７９０】本実施例では、上記のように読み出し時に
ＥＣＣエラーを起こしたブロックについては、これを不
良ブロックと認定する。この不良と認定されたブロック
は、フラッシュメモリ・チップＦＭi において通常領域
に属する通常ブロックであるときもあれば、スペア領域
に属するスペアブロック（代替ブロック）のときもあ
る。

【０８００】スペア領域内のブロックであるときは、ブ
ロック代替管理テーブルＴＢi においてそのスペアブロ
ックについての登録抹消処理を行う（ステップＡ18）。
この登録抹消処理では、そのスペアブロックに対応する
テーブル記憶位置に「００００h 」を書き込み、そのス
ペアブロックが「不良」であること、したがって代替ブ
ロックでも代替可能ブロックでもないことを明示し、以
後のアクセスを禁止する。こうして、「不良」と判定し
たスペアブロックをブロック代替管理テーブルＴＢi か
ら登録抹消する。

【０８１０】今回不良と認定されたブロックが通常領域
内のブロックであるときは、上記のようなブロック代替
管理テーブルＴＢi における登録抹消処理（ステップＡ
18）は不要であり、この処理をスキップして（ステップ
Ａ19）、空きブロックサーチ（ステップＡ20）を行う。

【０８２０】この空きブロックサーチでは、今回不良と
認定されたブロックに換わるべき空き状態のスペアブロ
ックを捜す。具体的には、ブロック代替管理テーブルＴ
Ｂiにおいてテーブル先頭位置から順にテーブル記憶位
置にアクセスし、空き情報「ＦＦＦＦh 」が格納されて
いる最先（先頭）の位置を捜し出す。そして、その捜し
出したテーブル位置を基に、上記したようなテーブルア
ドレスとスペアブロック物理アドレスとの対応関係か
ら、スペア領域内で未だ空き状態になっているスペアブ
ロックの中の先頭ブロックを割り出す。

【０８３０】本実施例では、上記のようなブロック代替
管理テーブルＴＢi におけるスペアブロック登録抹消お
よび空きブロックサーチの各処理（ステップＡ18，Ａ2
0）をフラッシュメモリ１４における不良ブロックのイ
レース処理（ステップＡ16）と並行して実行することが
可能である。

【０８４０】すなわち、ブロック代替管理テーブルＴＢ
i が位置するテーブルメモリ１２と不良ブロックが位置
するフラッシュメモリ１４とは別々のバス２６，２２に
接続されているので、コントローラ１０は両メモリ１
２，１４に対して並列的にアクセスし、両メモリ１２，
１４に所要のメモリ動作を並列的または同時的に行わせ
ることができる。

【０８５０】上記のようにして新規の代替ブロックとな
るべき空きのスペアブロックを割り出したなら、次に、
このスペアブロックをイレース（初期化）したうえで、
データバッファ３６に格納されているデータ（フラッシ
ュメモリ１４より今回読み出されたデータ）を該スペア
ブロックに書き込む（ステップＡ21）。

【０８６０】このデータ書き込み処理は、今回不良と認
定されたブロックにいままで蓄積されていたデータを新
規代替ブロックとなるべきスペアブロックに移し替える
処理にほかならない。

【０８７０】この初期化のイレース処理は上記不良ブロ
ックに対するイレース処理（ステップＡ16）と同様にし
て行われる。また、該スペアブロックへのデータの書き
込みに際しては、フラッシュＩ／Ｆシーケンサ３２から
は該スペアブロックを指定するアドレスと書き込みを指
示する所要のコマンドとが、データバッファ３６からは
書き込み対象のデータが、それぞれ所定のタイミングで
該当のフラッシュメモリ・チップＦＭi に送り込まれ
る。そうすると、そのフラッシュメモリ・チップＦＭi
内では、書き込みコマンドが実行され、該当スペアブロ
ックに該データが書き込まれる。

【０８８０】このスペアブロックにおける初期化および
データ書き込みは、首尾良く行われたかそれとも失敗し
たのか、上記と同様にフラッシュメモリ・チップＦＭi
からのステータス情報を基に確認をとる（ステップＡ1
2）。失敗したときは、当該スペアブロックを「不良」
と認定し、新規の代替ブロックとして使える正常なスペ
アブロックが得られるまで、スペアブロックに関する上
記一連の処理（Ａ18，Ａ20，Ａ21）を繰り返す（ステッ
プＡ23）。その際、ブロック代替管理テーブルＴＢi に
おいては、テーブルアドレスの上位位置から順に「００
００h 」の書き込み（登録抹消）が行われる。

【０８９０】そして、新規の代替ブロックとして使えた
正常なスペアブロックが決まったならば、次にそのスペ
アブロックに対応するブロック代替管理テーブルＴＢi
のテーブル記憶位置に今回のメモリアクセスに係る論理
アドレス（ステップＡ2 ）の値を格納（登録）する（ス
テップＡ24）。これで、この論理アドレスはこの新規代
替ブロックに割り付けられたことになる。

【０９００】次に、今回の読み出しデータエラーが訂正
不能であった場合は、この時点でロジック制御部４４内
のエラービットフラグをセットする（ステップＡ25）。
次いで、ビジーフラグ（ＢＳＹ）をクリアして（ステッ
プＡ27）、データバッファ３６内の読み出しデータをホ
スト１８へ転送可能とする（ステップＡ28）。

【０９１０】次に、図１１〜図１５につきホスト１８か
らの書き込みのメモリアクセスに対する本システムの作
用を説明する。図１１〜図１３はコントローラ１０内の
処理手順を示し、図１４〜図１５はシステム内の各部の
動作のタイミングを示す。

【０９２０】データの書き込みを行うとき、ホスト１８
はＣＨＳモードのアドレス情報で書き込み位置（先頭位
置）を指定し、セクタカウント（ＳＣ）で書き込みデー
タの量または長さを指定し、書き込みコマンドで指示し
てくる。

【０９３０】コントローラ１０では、ホストインタフェ
ース部３４においてＩ／Ｏポート４６で受信したホスト
１８からの書き込み指令情報（ＣＨＳ，ＳＣ，コマン
ド）をロジック制御部４４内のレジスタに格納する。以
後、メインシーケンサ３０が中心となって以下のような
処理を実行する。

【０９４０】先ず、ロジック制御部４４内の内部ビジー
フラグ（ＢＵＳＹ）をセットする（ステップＢ1 ）。

【０９５０】次いで、アドレス変換部４２においてＣＨ
Ｓモードのアドレスからフラッシュメモリ内論理アドレ
スへのアドレス変換（演算）が行われる（ステップＢ2
）。

【０９６０】次に、メインシーケンサ３０が、上記した
読み出し動作のときと同様に、該当フラッシュメモリ・
チップＦＭi に対応するブロック代替管理テーブルＴＢ
i を検索し、ホスト１８より指定されている論理アドレ
スがテーブルＴＢi 内に登録されているかどうかテーブ
ル先頭位置からアドレス順に検索し（ステップＢ3 〜Ｂ
9 ）、検索結果にしたがって該論理アドレスに対応する
ブロックの物理アドレスを割り出す。

【０９７０】すなわち、該論理アドレスがテーブルＴＢ
i 内に登録されているときは、その登録位置のテーブル
アドレスに対応する代替ブロックの物理アドレスが割り
出される（ステップＢ13）。また、該論理アドレスがテ
ーブルＴＢi 内に登録されていないときは、その論理ア
ドレスと同じ値の物理アドレスが割り出される（ステッ
プＢ12）。

【０９８０】次に、その割り出された物理アドレスで指
示される当該フラッシュメモリ・チップＦＭi 内のブロ
ックをイレース（初期化）する。この初期化のイレース
処理は、上記した読み出し動作における不良ブロックの
イレース（ステップＡ16）と同様の手順で行われる。

【０９９０】そして、ホスト１８からの書き込みデータ
の転送に応ずるため内部ビジーフラグ（ＢＳＹ）をクリ
アしておいて（ステップＢ15）、イレース処理（ステッ
プＢ14）が首尾良く完了したことを当該フラッシュメモ
リ・チップＦＭi からのステータス情報で確認する（ス
テップＢ16，Ｂ17）。さらに、ホスト１８からのデータ
が全てデータバッファ３６にロードされたことも確認す
る（ステップＢ28）。

【１０００】そして、内部ビジーフラグ（ＢＳＹ）をセ
ットしたうえで（ステップＢ29）、フラッシュメモリ１
４へのデータ書き込みを行う（ステップＢ30）。このデ
ータ書き込み処理は、上記した読み出し動作におけるデ
ータエラー発生時のデータ移し替えのための書き込み処
理（ステップＡ21）と同様の手順で行われる。

【１０１０】すなわち、フラッシュＩ／Ｆシーケンサ３
２からは該当の物理アドレスと書き込みコマンドとが、
データバッファ３６からはホスト１８より送られて来た
書き込み対象のデータが、それぞれ所定のタイミングで
該当のフラッシュメモリ・チップＦＭi に送り込まれ
る。フラッシュメモリ・チップＦＭi 内では、書き込み
コマンドが実行され、該当ブロックに該データが書き込
まれる。

【１０２０】そして、この書き込みが首尾良く行われた
ことを当該フラッシュメモリ・チップＦＭi からのステ
ータス情報で確認する（ステップＢ31）。ホスト１８よ
り与えられているセクタカウント（ＳＣ）が１のときは
これで全処理を終了し、セクタカウント（ＳＣ）が２以
上のときは最初に戻り（ステップＢ42）、上記と同様の
手順で読み出し動作を実行する。ただし、２回目以降の
論理アドレスはアドレス変換部４２において１つインク
リメントした値となる。

【１０３０】図１４の（Ａ）には、何のエラーや障害も
発生することなくホストからの２セクタ分のデータがフ
ラッシュメモリ１４に書き込まれた場合の各部の動作の
タイミングが示されている。

【１０４０】上記した該当ブロックに対するイレース処
理（ステップＢ14）が失敗したときは、図１２のステッ
プＢ20〜Ｂ26の処理が行われる。このときの各部の動作
のタイミングは図１４の（Ｂ）に示されている。

【１０５０】このイレース処理（ステップＢ14）でエラ
ーがあったときは、イレース動作終了後に当該フラッシ
ュメモリ・チップＦＭi よりフラッシュＩ／Ｆシーケン
サ３２に送られてくるステータス情報でエラーが通知さ
れる。

【１０６０】本実施例では、イレース・エラーが発生し
たブロックについては、これを不良ブロックと認定す
る。この不良と認定されたブロックは、フラッシュメモ
リ・チップＦＭi において通常領域に属する通常ブロッ
クであるときもあれば、スペア領域に属するスペアブロ
ック（代替ブロック）のときもある。

【１０７０】スペア領域内のブロックであるときは、ブ
ロック代替管理テーブルＴＢi においてそのスペアブロ
ックについての登録抹消処理を行う（ステップＢ19）。
この登録抹消処理は、上記した読み出し動作における登
録抹消処理（ステップＡ18）と同様の手順で行われる。

【１０８０】今回不良と認定されたブロックが通常領域
内のブロックであるときは、上記した読み出し動作のと
きと同様に、テーブル内登録抹消処理（ステップＢ19）
をスキップして（ステップＢ20）、空きブロックサーチ
（ステップＢ21）を行う。

【１０９０】この空きブロックサーチの処理も、上記し
た読み出し動作における空きブロックサーチ（ステップ
Ａ20）と同様の手順で行われ、空き状態のスペアブロッ
クの中で最も上位位置にあるブロックを割り出す。

【１１００】上記のようにして新規の代替ブロックとな
るべき空きのスペアブロックを割り出したなら、次に、
このスペアブロックに対し上記と同様の手順で初期化の
イレースを行う（ステップＢ22）。

【１１１０】このイレースが首尾良く行われたならその
スペアブロックを新規代替ブロックとして使える正常な
ブロックと認定し、イレースが失敗したならこのスペア
ブロックを不良ブロックと認定し、正常なスペアブロッ
クが見つかるまで上記の処理を繰り返す（ステップＢ2
4）。この点は、上記した読み出し動作において新規代
替ブロックを決定するときの処理（ステップＡ18〜Ａ2
3）と類似している。

【１１２０】そして、正常にイレースされたスペアブロ
ックに突き当たったときは、このスペアブロックを代替
ブロックとして登録するため、ブロック代替管理テーブ
ルＴＢi においてそのスペアブロックの物理アドレスに
対応するテーブルアドレスのテーブル位置に今回のメモ
リアクセスで指定された論理アドレス（ステップＢ2）
を格納しておく（ステップＢ25）。

【１１３０】また、今回のデータ書き込みのアクセス先
をこの登録された代替ブロックに変更しておく（ステッ
プＢ26）。

【１１４０】上記フラッシュメモリ１４へのデータ書き
込み処理（ステップＢ30）が失敗したときは、図１３の
ステップＢ32〜Ｂ38の処理が行われる。このときの各部
の動作のタイミングは図１５に示されている。

【１１５０】このデータ書き込み処理（ステップＢ30）
でエラーがあったときも、当該フラッシュメモリ・チッ
プＦＭi より書き込み動作終了後に送られてくるステー
タス情報でエラーが通知される。

【１１６０】本実施例では、データ書き込みの失敗した
ブロックについても、これを不良ブロックと認定する。
そして、この不良ブロックに替わるべき代替用のスペア
ブロックを決定し、そのスペアブロックにアクセスして
今回のホスト１８からのデータを書き込む。この一連の
代替処理（ステップＢ32〜Ｂ38）は、上記した読み出し
動作におけるデータエラー発生時の代替処理（ステップ
Ａ17〜Ａ24）と同様の手順で行われる。

【１１７０】その結果、上記のような所定の条件を満た
す新規の代替用スペアブロックに今回のメモリアクセス
でホスト１８より送られてきたデータが書き込まれる。
そして、このスペアブロックに対応するブロック代替管
理テーブルＴＢi のテーブル記憶位置に今回ホスト１８
より指定された論理アドレスの値が格納（登録）される
ことで（ステップＢ38）、次回にこの論理アドレスが指
定されたときはこの新規代替ブロックがアクセス先とな
る。

【１１８０】なお、図８、図９、図１１〜図１３のフロ
ーチャートに示す読み出し動作および書き込み動作の手
順は、説明の便宜上、図３に示すような１ブロック＝１
セクタのフォーマットに対応させている。１ブロックに
複数のセクタが含まれている場合は、１セクタの転送毎
に最初から処理を繰り返すことはせず、１ブロック分の
全データをデータバッファ３６に格納し、ホストインタ
フェース部３４とホスト１８との間だけで１セクタ単位
のデータ転送を繰り返す。

【１１９０】上記したように、本実施例のフラッシュメ
モリシステムでは、フラッシュメモリ１４の外部で、か
つ別個のバス２６上に好ましくはＮＯＲ型フラッシュメ
モリからなる不揮発性のテーブルメモリ１２を設け、こ
のテーブルメモリ１２内に上記したようなブロック代替
管理テーブルＴＢを構築する。

【１２００】ホスト１８からのメモリアクセス要求を受
ける度に、コントローラ１０（より詳細にはメインシー
ケンサ３０）が該テーブルＴＢを検索すると、テーブル
の内容とホストより指定された論理アドレスとの照合に
よりブロック代替の要否判断が自動的に行われ、アクセ
ス先となる該当ブロックが短時間で判明する。このアク
セス先のブロックは、少なくとも前回アクセスされた時
点では正常な記憶領域を有していたものであり、今回も
正常であることの蓋然性は高い。

【１２１０】本実施例によれば、最初から不良と分かっ
ているブロックにアクセスするようなことを回避するこ
とができる。これにより、不良のアレイ領域へのアクセ
スに起因してフラッシュメモリが受ける有害なストレス
を可及的に少なくすることができる。

【１２２０】そして、仮にアクセス先のブロックが不良
になっていた場合は、ブロック代替管理テーブルＴＢを
参照しつつ、その不良ブロックに替わるべき代替ブロッ
クを適確かつ迅速に決定し、同時にそのような新規のブ
ロック代替に追随してテーブルＴＢの内容も適宜更新
（書き換え）するようにしている。

【１２３０】上記したように、本フラッュメモリシステ
ムでは、ブロック代替管理テーブルＴＢ上でブロック代
替情報を一元管理しているため、効率の高いブロック代
替管理を実現できる。特に、テーブルＴＢ内には不良と
判定された通常ブロックに係わる論理アドレスのみ登録
すればよく、代替ブロックを指示するための特別なポイ
ンタを登録する必要もない。したがって、テーブル容量
は少なくて済み、フラッシュメモリの大容量化に十分対
応できる。

【１２４０】また、ブロック代替管理テーブルＴＢには
電源の入／切に関係なくブロック代替情報が保持される
ため、電源投入直後等で行われるシステム初期化の中で
テーブル形成のための処理も時間も一切不要である。

【１２５０】また、本実施例では、ブロック代替管理テ
ーブルＴＢを与えるテーブルメモリ１２とデータ格納用
のメモリ空間を与えるフラッシュメモリ１４とが別々の
バス２６，２２に接続されているので、ブロック代替管
理テーブルＴＢi 内の処理（検索・更新等）をフラッシ
ュメモリ１４側の動作と独立させて実行することが可能
であり、ブロック代替管理を効率よく展開できる。

【１２６０】もっとも、上記した実施例は一例であり、
本発明におけるブロック代替管理方式とりわけブロック
代替管理テーブルＴＢに関連する諸機能は種々の応用お
よび変形が可能である。

【１２７０】たとえば、上記した実施例では、ホスト１
８からのメモリアクセス要求を受けると、コントローラ
１０（メインシーケンサ３０）は即座に（無条件）でブ
ロック代替管理テーブルＴＢi を検索するようにした。
しかし、先ずはホストから指定された論理アドレスのブ
ロックにそのままアクセスし、そのブロックが不良であ
ることが冗長部のブロック関連情報等から確認された時
点で、ブロック代替管理テーブルＴＢを参照する方法も
可能である。この場合でも、ブロック代替管理テーブル
ＴＢを通して該当の代替ブロックへアクセスすることが
できる。

【１２８０】また、ブロック代替管理テーブルＴＢの更
新は常に論理アドレス、不良フラグ等のデータ書き込み
の形態で行われる。テーブルの初期化で全テーブル位置
に書き込まれる空き情報（ＦＦＦＦh ）を除き、いった
ん書き込まれたデータが消去されることはない。その意
味で、上記実施例のようにブロック代替管理テーブルＴ
Ｂに用いる不揮発性のメモリとして、ＡＮＤ型フラシュ
メモリは機能的にもコスト的にも有利である。

【１２９０】しかし、ＥＥＰＲＯＭやＦＲＡＭのような
他の種類の不揮発性メモリも使用可能である。なお、テ
ーブルメモリ１２に用いた不揮発性半導体メモリに他の
用途のテーブルや各種設定値、ファームウェア等も一緒
に格納できることはもちろんである。

【１３００】あるいは、個々のフラッシュメモリ・チッ
プＦＭi 内の冗長領域にブロック代替管理テーブルＴＢ
i を設けることも可能である。その場合、テーブル内の
処理とチップ内の本来のメモリ動作とは競合することに
なるため、特別の時分割制御が必要となる。

【１３１０】上記実施例では、ブロック代替管理テーブ
ルＴＢにおいて、フラッシュメモリ・チップ内スペア領
域のブロック数またはアドレス数と同じ個数のテーブル
アドレス（物理アドレス）が設定され、各テーブルアド
レスが１対１の対応関係でいずれか１つのスペアブロッ
クの物理アドレスに対応づけられていた。そして、それ
ぞれスペア領域およびテーブル領域内で同じ配列順位を
有するテーブルアドレスとスペアブロック物理アドレス
とが互いに対応しており、各テーブルアドレスに一定の
オフセット値ＡS を加算すると、そのテーブルアドレス
に対応するスペアブロック物理アドレスが得られるとい
う関係があった。

【１３２０】しかし、スペア領域のブロック数またはア
ドレス数とテーブルアドレスとは必ずしも同数である必
要はない。オフセットＡs は任意に設定可能であり、一
定値でなくてもよい。重要なのは両者の間に１対１の対
応関係があり、その対応関係が管理されるということで
ある。

【１３３０】また、ブロック代替管理テーブル内の検索
方向または検索順次も任意に取り決めることが可能であ
る。

【１３４０】上記実施例におけるフラッシュ・ディスク
・システムの構成、特にコントローラ内部の構成または
レイアウトは一例であり、種々の変形が可能である。上
記した実施例においてホストより与えられるアドレスの
形態（ＣＨＳモード）も一例であり、ホストが最初から
フラッシュメモリ内の論理アドレスを与えてきてもよ
く、他のモードのアドレスを与えてきてもよい。種々多
様な構成または機能を有するホストないしホストインタ
フェースが使用可能である。

【１３５０】

【発明の効果】以上説明したように、本発明のフラッシ
ュメモリシステムによれば、少ない資源で効率よく信頼
性の高いブロック代替管理を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるフラッシュメモリシス
テムの構成を示すブロック図である。

【図２】実施例におけるコントローラの内部の機能的構
成を示すブロック図である。

【図３】実施例のフラッシュメモリにおけるブロック内
記憶領域フォーマットの一例を示す図である。

【図４】実施例におけるフラッシュメモリチップ内記憶
領域フォーマットの一例とブロック代替管理テーブルの
構成例を示す図である。

【図５】実施例におけるブロック代替情報のデータフォ
ーマット例を示す図である。

【図６】実施例のアドレス演算部で実行されるアドレス
演算の例を示す図である。

【図７】実施例のアドレス演算部で実行されるアドレス
演算の例を示す図である。

【図８】実施例における読み出し動作の処理手順を示す
フローチャートである。

【図９】実施例における読み出し動作の処理手順を示す
フローチャートである。

【図１０】実施例の読み出し動作における各部の動作の
タイミングを示す図である。

【図１１】実施例における書き込み動作の処理手順を示
すフローチャートである。

【図１２】実施例における書き込み動作の処理手順を示
すフローチャートである。

【図１３】実施例における書き込み動作の処理手順を示
すフローチャートである。

【図１４】実施例の書き込み動作における各部の動作の
タイミングを示す図である。

【図１５】実施例の書き込み動作における各部の動作の
タイミングを示す図である。

【符号の説明】

１０コントローラ１２テーブルメモリ１４フラッシュメモリ１８ホストコンピュータ２２，２６バス３０メインシーケンサ３２フラッシュＩ／Ｆシーケンサ３４ホストインタフェース部３６データバッファ３８バッファ制御部４２アドレス変換部

Claims

【特許請求の範囲】

【請求項１】記憶領域を複数のブロックに分割し、ブ
ロック単位で記憶データを一括消去するように構成され
たフラッシュメモリと、前記フラッシュメモリ内で不良と判定されたブロックに
割り当てられていたアドレスを登録し、かつ前記不良ブ
ロックに替わって用いられるべき代替ブロックの記憶位
置を示す代替アドレスを与えるブロック代替情報登録手
段と、前記フラッシュメモリに対するメモリアクセスのため与
えられるアドレスを入力し、前記入力アドレスが前記ブ
ロック代替情報登録手段に登録されていないときは前記
入力アドレスで指示される前記フラッシュメモリ内のブ
ロックにアクセスし、前記入力アドレスが前記ブロック
代替情報登録手段に登録されているときは前記入力アド
レスに対応した前記代替アドレスで指示される前記フラ
ッシュメモリ内のブロックにアクセスするブロック代替
制御手段とを具備するメモリシステム。
【請求項２】記憶領域を複数のブロックに分割し、ブ
ロック単位で記憶データを一括消去するように構成され
たフラッシュメモリと、前記フラッシュメモリ内で不良と判定されたブロックに
割り当てられていた論理アドレスを登録し、各不良ブロ
ックに替わって用いられるべき代替ブロックに割り当て
られている物理アドレスを代替アドレスとして与えるブ
ロック代替情報登録手段と、前記フラッシュメモリに対するメモリアクセスのために
与えられるアドレスを入力し、前記入力アドレスを前記
フラッシュメモリにおける論理アドレスに変換し、前記
論理アドレスが前記ブロック代替情報登録手段に登録さ
れていないときは前記論理アドレスで指示される前記フ
ラッシュメモリ内のブロックにアクセスし、前記論理ア
ドレスが前記ブロック代替情報登録手段に登録されてい
るときは前記論理アドレスに対応した前記代替アドレス
で指示される前記フラッシュメモリ内のブロックにアク
セスするブロック代替制御手段とを具備するメモリシス
テム。
【請求項３】前記ブロック代替情報登録手段が、前記
フラッシュメモリ内に代替ブロック用として設定された
複数個のスペアブロックと１対１で対応する複数個の記
憶位置を有し、いずれかのスペアブロックが代替ブロッ
クとして使用されているときはそれによって代替されて
いる不良ブロックに割り当てられているアドレスを示す
アドレス情報を前記スペアブロックに対応する前記記憶
位置に格納する不揮発性の記憶手段を含む請求項１また
は２に記載のフラッシュメモリシステム。
【請求項４】各々の前記記憶位置には、それと対応す
る前記スペアブロックが代替ブロックとして使用されて
いないときはその空き状態を示す第１のステータス情報
が格納される請求項３に記載のメモリシステム。
【請求項５】各々の前記記憶位置には、それと対応す
る前記スペアブロックが正常であるのか不良であるのか
を示す第２のステータス情報が格納される請求項３また
は４に記載のメモリシステム。
【請求項６】前記ブロック代替情報登録手段が、各々
の前記不良ブロックに替わる代替ブロックのアドレスを
その不良ブロックに対応するアドレス情報が格納されて
いる前記記憶位置のアドレスに基づいて求めるアドレス
生成手段を含む請求項３に記載のメモリシステム。
【請求項７】前記フラッシュメモリと前記不揮発性半
導体記憶手段とは別個のデータ線を介して前記メモリ制
御手段に接続されている請求項１〜６のいずれかに記載
のメモリシステム。
【請求項８】前記不揮発性記憶手段がＮＯＲ型フラッ
シュメモリからなる請求項７に記載のメモリシステム。
【請求項９】前記不揮発性記憶手段が前記フラッシュ
メモリ内に設定された所定の記憶領域からなる請求項３
に記載のフラッシュメモリシステム。