JP2001337786A - 記憶装置用アダプタ - Google Patents
記憶装置用アダプタInfo
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Abstract
(57)【要約】
【課題】 従来の記憶装置用アダプタでは、ＬＢＡモー
ドのアドレスからＣＨＳモードのアドレスへの変換手段
として、乗算回路、除算回路、剰余算回路を用いる構成
を有しており、これは記憶装置用アダプタのコスト面や
処理時間面で課題を有していた。 【解決手段】 ＬＢＡアドレス記憶手段１１１と、ＣＨ
Ｓモードのアドレスのうちのシリンダ番号記憶手段１１
２とヘッド番号記憶手段１１３とセクタ番号記憶手段１
１４とからなるＣＨＳアドレス記憶手段１１０と、セレ
クタ１１８とを備え、前記記憶手段１１１〜１１４を同
時に更新した後、セレクタ１１８でＬＢＡアドレス記憶
手段１１１の値かＣＨＳアドレス記憶手段１１０の値か
を選択することで上記課題を解決することができる。
ドのアドレスからＣＨＳモードのアドレスへの変換手段
として、乗算回路、除算回路、剰余算回路を用いる構成
を有しており、これは記憶装置用アダプタのコスト面や
処理時間面で課題を有していた。 【解決手段】 ＬＢＡアドレス記憶手段１１１と、ＣＨ
Ｓモードのアドレスのうちのシリンダ番号記憶手段１１
２とヘッド番号記憶手段１１３とセクタ番号記憶手段１
１４とからなるＣＨＳアドレス記憶手段１１０と、セレ
クタ１１８とを備え、前記記憶手段１１１〜１１４を同
時に更新した後、セレクタ１１８でＬＢＡアドレス記憶
手段１１１の値かＣＨＳアドレス記憶手段１１０の値か
を選択することで上記課題を解決することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部記憶装置内の
情報をホストコンピュータで用いるための記憶装置用ア
ダプタの技術に関するものである。
情報をホストコンピュータで用いるための記憶装置用ア
ダプタの技術に関するものである。
【０００２】
【従来の技術】近年、様々な携帯機器が急速に浸透して
おり、それらの携帯機器には一般に他の機器とのデータ
のやりとりを可能にするために、何らかの着脱可能な外
部記憶装置が用いられている場合が大多数である。たと
えば、デジタルカメラでは、ＡＴＡ規格インタフェース
に準拠しないスマートメディア（登録商標）カードなど
の小型の記憶装置が画像データを保存するためによく利
用されている。この小型の記憶装置に保存された画像デ
ータをパソコンで読み書きできるようにＰＣカードＡＴ
Ａ規格インタフェースに接続するためによく利用されて
いるＰＣカードアダプタが、記憶装置用アダプタの代表
例であり、以下、従来例として、図７、８、９、１０を
用いて説明する。
おり、それらの携帯機器には一般に他の機器とのデータ
のやりとりを可能にするために、何らかの着脱可能な外
部記憶装置が用いられている場合が大多数である。たと
えば、デジタルカメラでは、ＡＴＡ規格インタフェース
に準拠しないスマートメディア（登録商標）カードなど
の小型の記憶装置が画像データを保存するためによく利
用されている。この小型の記憶装置に保存された画像デ
ータをパソコンで読み書きできるようにＰＣカードＡＴ
Ａ規格インタフェースに接続するためによく利用されて
いるＰＣカードアダプタが、記憶装置用アダプタの代表
例であり、以下、従来例として、図７、８、９、１０を
用いて説明する。
【０００３】図７は、従来の記憶装置用アダプタである
ＰＣカードアダプタの回路ブロック構成の一例を示す図
であり、図８は、ＬＢＡモードのアドレスとＣＨＳモー
ドのアドレスの相関関係を示す図であり、図９は、従来
の記憶装置用アダプタであるＰＣカードアダプタのアド
レス制御手段の回路ブロック構成の一例を示す図であ
り、図１０は、従来の記録装置用アダプタであるＰＣカ
ードアダプタの動作を示すフロー図である。ＰＣカード
のインタフェースとしては、ＰＣカードＡＴＡ規格イン
タフェースが用いられる。
ＰＣカードアダプタの回路ブロック構成の一例を示す図
であり、図８は、ＬＢＡモードのアドレスとＣＨＳモー
ドのアドレスの相関関係を示す図であり、図９は、従来
の記憶装置用アダプタであるＰＣカードアダプタのアド
レス制御手段の回路ブロック構成の一例を示す図であ
り、図１０は、従来の記録装置用アダプタであるＰＣカ
ードアダプタの動作を示すフロー図である。ＰＣカード
のインタフェースとしては、ＰＣカードＡＴＡ規格イン
タフェースが用いられる。
【０００４】従来、ＰＣカードアダプタは、図７に示す
ように、記憶装置をＰＣカードアダプタに接続する接続
手段１と、ホストコンピュータのＡＴＡ規格インタフェ
ースにＰＣカードアダプタを接続する接続手段２と、ホ
ストコンピュータのＡＴＡ規格インタフェースを通し
て、ホストコンピュータへデータの受け渡しを行うＡＴ
Ａ規格インタフェース制御手段３と、記憶装置中のメモ
リ領域に記憶されているデータを読み書きする記憶装置
アクセス手段４と、ＰＣカードアダプタ全体の動作を管
理するアダプタ管理部５とで構成されている。
ように、記憶装置をＰＣカードアダプタに接続する接続
手段１と、ホストコンピュータのＡＴＡ規格インタフェ
ースにＰＣカードアダプタを接続する接続手段２と、ホ
ストコンピュータのＡＴＡ規格インタフェースを通し
て、ホストコンピュータへデータの受け渡しを行うＡＴ
Ａ規格インタフェース制御手段３と、記憶装置中のメモ
リ領域に記憶されているデータを読み書きする記憶装置
アクセス手段４と、ＰＣカードアダプタ全体の動作を管
理するアダプタ管理部５とで構成されている。
【０００５】また、前記アダプタ管理部５は、記憶装置
中のメモリ領域に記憶されているデータから、メモリ領
域の容量やシリンダ数（指定できるシリンダ番号の最大
値）やヘッド数（指定できるヘッド番号の最大値）やト
ラックあたりのセクタ数（指定できるセクタ番号の最大
値）といった情報を算出するアドレスパラメータ検出手
段６と、ホストコンピュータから受けとったアドレス情
報を前記ＡＴＡ規格インタフェース制御手段３から読み
出し、そのアドレス情報と前記アドレスパラメータ検出
手段６から得た記憶装置中のメモリ領域の各種パラメー
タをもとに、アドレス全般の計算を行うアドレス制御手
段７とからなる。
中のメモリ領域に記憶されているデータから、メモリ領
域の容量やシリンダ数（指定できるシリンダ番号の最大
値）やヘッド数（指定できるヘッド番号の最大値）やト
ラックあたりのセクタ数（指定できるセクタ番号の最大
値）といった情報を算出するアドレスパラメータ検出手
段６と、ホストコンピュータから受けとったアドレス情
報を前記ＡＴＡ規格インタフェース制御手段３から読み
出し、そのアドレス情報と前記アドレスパラメータ検出
手段６から得た記憶装置中のメモリ領域の各種パラメー
タをもとに、アドレス全般の計算を行うアドレス制御手
段７とからなる。
【０００６】ＰＣカードＡＴＡ規格インタフェースにお
いては、ホストコンピュータは、記憶装置中のメモリ領
域の先頭からセクタ番号を割り当ててアクセスを行うＬ
ＢＡ（論理ブロックアドレス）モードと、シリンダ、ヘ
ッド、セクタの位置を指定してデータの読み書きを行う
ＣＨＳ（シリンダ・ヘッド・セクタ）モードの２つで記
憶装置中のメモリ領域のデータにアクセス可能である。
いては、ホストコンピュータは、記憶装置中のメモリ領
域の先頭からセクタ番号を割り当ててアクセスを行うＬ
ＢＡ（論理ブロックアドレス）モードと、シリンダ、ヘ
ッド、セクタの位置を指定してデータの読み書きを行う
ＣＨＳ（シリンダ・ヘッド・セクタ）モードの２つで記
憶装置中のメモリ領域のデータにアクセス可能である。
【０００７】ホストコンピュータが指定するアドレス値
のビット幅は２８ビットであり、アドレスがＬＢＡモー
ドのときは、この２８ビットがそのままアドレス値とな
り、ＣＨＳモードのときは、上位４ビットがヘッド番号
を、中位１６ビットがシリンダ番号を、下位８ビットが
セクタ番号をそれぞれ意味する。
のビット幅は２８ビットであり、アドレスがＬＢＡモー
ドのときは、この２８ビットがそのままアドレス値とな
り、ＣＨＳモードのときは、上位４ビットがヘッド番号
を、中位１６ビットがシリンダ番号を、下位８ビットが
セクタ番号をそれぞれ意味する。
【０００８】また、前記ＬＢＡモードとＣＨＳモードに
は、図８に示す相関関係があり、図８において「＊」は
乗算を示す記号、「／」は除算を示す記号、「ｍｏｄ」
は剰余算を示す記号である。
は、図８に示す相関関係があり、図８において「＊」は
乗算を示す記号、「／」は除算を示す記号、「ｍｏｄ」
は剰余算を示す記号である。
【０００９】記憶装置中のメモリ領域に実際に設定する
アドレスは、アダプタ内部でＬＢＡモードのアドレスか
ら生成するので、アダプタ内部ではホストコンピュータ
が指定するアドレスをＬＢＡモードで記憶している。し
たがって、ホストコンピュータが指定するアドレスがＣ
ＨＳモードのときは、図８に示す変換式を用いて、アダ
プタの内部で一旦ＣＨＳモードのアドレスをＬＢＡモー
ドのアドレスに変換する必要がある。
アドレスは、アダプタ内部でＬＢＡモードのアドレスか
ら生成するので、アダプタ内部ではホストコンピュータ
が指定するアドレスをＬＢＡモードで記憶している。し
たがって、ホストコンピュータが指定するアドレスがＣ
ＨＳモードのときは、図８に示す変換式を用いて、アダ
プタの内部で一旦ＣＨＳモードのアドレスをＬＢＡモー
ドのアドレスに変換する必要がある。
【００１０】また、記憶装置中のメモリ領域にアクセス
した後では、記憶装置用アダプタは、ホストコンピュー
タに対して、最後にアクセスした記憶装置中のメモリ領
域のアドレスをホストコンピュータが指定するアドレス
モードで返さなくてはならない。したがって、ホストコ
ンピュータの指定するアドレスがＣＨＳモードのとき
は、図８に示す変換式を用いて、アダプタ内部のＬＢＡ
モードのアドレスをＣＨＳモードのアドレスに変換する
必要がある。
した後では、記憶装置用アダプタは、ホストコンピュー
タに対して、最後にアクセスした記憶装置中のメモリ領
域のアドレスをホストコンピュータが指定するアドレス
モードで返さなくてはならない。したがって、ホストコ
ンピュータの指定するアドレスがＣＨＳモードのとき
は、図８に示す変換式を用いて、アダプタ内部のＬＢＡ
モードのアドレスをＣＨＳモードのアドレスに変換する
必要がある。
【００１１】このため、従来のＰＣカードアダプタのア
ドレス制御手段７は図９に示すように、アドレス記憶手
段４０と、記憶装置中のメモリ領域の容量とシリンダ数
とヘッド数とトラック当たりのセクタ数とを記憶するア
ドレスパラメータ記憶部４１と、アドレス変更部４２
と、アドレスモード判定手段４３とで構成され、アドレ
ス変更部４２内には、ＣＨＳモードのアドレスからＬＢ
Ａモードのアドレスへの変換手段６１と、ＬＢＡモード
のアドレスからＣＨＳモードのアドレスへの変換手段６
２と、アドレス更新手段６３とを有する構成となってい
る。
ドレス制御手段７は図９に示すように、アドレス記憶手
段４０と、記憶装置中のメモリ領域の容量とシリンダ数
とヘッド数とトラック当たりのセクタ数とを記憶するア
ドレスパラメータ記憶部４１と、アドレス変更部４２
と、アドレスモード判定手段４３とで構成され、アドレ
ス変更部４２内には、ＣＨＳモードのアドレスからＬＢ
Ａモードのアドレスへの変換手段６１と、ＬＢＡモード
のアドレスからＣＨＳモードのアドレスへの変換手段６
２と、アドレス更新手段６３とを有する構成となってい
る。
【００１２】以下、図１０を用いて、従来例であるＰＣ
カードアダプタの動作を説明する。まず、ＡＴＡ規格イ
ンタフェース制御手段３を介して読み込んだホストコン
ピュータが指定したアドレス値をアドレス記憶手段４０
に記憶させる（ステップ８０）。次に、ホストコンピュ
ータが指定するアドレスのモードをアドレスモード判定
手段４３で判定する（ステップ８１） ホストコンピュータが指定するアドレスがＣＨＳモード
であった場合、ＣＨＳモードのアドレスからＬＢＡモー
ドのアドレスへの変換手段６１を用いて、アドレス記憶
手段４０の値をＬＢＡモードのアドレスに変換する（ス
テップ８２）。
カードアダプタの動作を説明する。まず、ＡＴＡ規格イ
ンタフェース制御手段３を介して読み込んだホストコン
ピュータが指定したアドレス値をアドレス記憶手段４０
に記憶させる（ステップ８０）。次に、ホストコンピュ
ータが指定するアドレスのモードをアドレスモード判定
手段４３で判定する（ステップ８１） ホストコンピュータが指定するアドレスがＣＨＳモード
であった場合、ＣＨＳモードのアドレスからＬＢＡモー
ドのアドレスへの変換手段６１を用いて、アドレス記憶
手段４０の値をＬＢＡモードのアドレスに変換する（ス
テップ８２）。
【００１３】次に、記憶装置アクセス手段４により記憶
装置にアクセスしながら、必要に応じてアドレス更新手
段６３を用いてアドレス記憶手段４０の値を更新する
（ステップ８３）。次に、ホストコンピュータが指定す
るアドレスのモードをアドレスモード判定手段４３で判
定する（ステップ８４）。
装置にアクセスしながら、必要に応じてアドレス更新手
段６３を用いてアドレス記憶手段４０の値を更新する
（ステップ８３）。次に、ホストコンピュータが指定す
るアドレスのモードをアドレスモード判定手段４３で判
定する（ステップ８４）。
【００１４】ホストコンピュータが指定するアドレスが
ＣＨＳモードであった場合、ＬＢＡモードのアドレスか
らＣＨＳモードのアドレスへの変換手段６２を用いて、
アドレス記憶手段４０の値をＣＨＳモードのアドレスに
変換する（ステップ８５）。
ＣＨＳモードであった場合、ＬＢＡモードのアドレスか
らＣＨＳモードのアドレスへの変換手段６２を用いて、
アドレス記憶手段４０の値をＣＨＳモードのアドレスに
変換する（ステップ８５）。
【００１５】最後に、アドレス記憶手段４０の値を、Ａ
ＴＡ規格インタフェース制御手段３を介してホストコン
ピュータに返す（ステップ８６）。
ＴＡ規格インタフェース制御手段３を介してホストコン
ピュータに返す（ステップ８６）。
【００１６】
【発明が解決しようとする課題】しかしながら、ＬＢＡ
モードのアドレスからＣＨＳモードのアドレスへの変換
手段６２は、図８の変換式にあるとおり、２８ビットと
いう多ビットのアドレス値についての乗算、除算、剰余
算をしなければならない。しかも、乗算回路、除算回
路、剰余算回路は大規模であり処理時間もかかるため、
これらを多用する構成の記憶装置用アダプタはコストが
高くなり処理時間がかかるという課題を有していた。
モードのアドレスからＣＨＳモードのアドレスへの変換
手段６２は、図８の変換式にあるとおり、２８ビットと
いう多ビットのアドレス値についての乗算、除算、剰余
算をしなければならない。しかも、乗算回路、除算回
路、剰余算回路は大規模であり処理時間もかかるため、
これらを多用する構成の記憶装置用アダプタはコストが
高くなり処理時間がかかるという課題を有していた。
【００１７】本発明は、このような従来の課題を解決す
るものであり、処理回路が大規模で、処理時間がかかっ
ていたＬＢＡモードのアドレスからＣＨＳモードのアド
レスへの変換手段を導入しなくても、ＬＢＡモード及び
ＣＨＳモードのいずれであってもホストコンピュータか
らアクセス可能である、低コストで高速処理の記憶装置
用アダプタを提供することを目的とするものである。
るものであり、処理回路が大規模で、処理時間がかかっ
ていたＬＢＡモードのアドレスからＣＨＳモードのアド
レスへの変換手段を導入しなくても、ＬＢＡモード及び
ＣＨＳモードのいずれであってもホストコンピュータか
らアクセス可能である、低コストで高速処理の記憶装置
用アダプタを提供することを目的とするものである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１記載の記憶装置用アダプタは、メ
モリ領域を有する記憶装置をホストコンピュータに接続
する記憶装置用アダプタにおいて、ＬＢＡモードのアド
レスを記憶するＬＢＡアドレス記憶手段と、ＣＨＳモー
ドのアドレスのうちのシリンダ番号を記憶するシリンダ
番号記憶手段、ヘッド番号を記憶するヘッド番号記憶手
段、及びセクタ番号を記憶するセクタ番号記憶手段から
なるＣＨＳアドレス記憶手段と、前記ＬＢＡアドレス記
憶手段の値を更新すると同時に、前記ＣＨＳアドレス記
憶手段内の前記シリンダ番号記憶手段の値、前記ヘッド
番号記憶手段の値、及び前記セクタ番号記憶手段の値を
更新するアドレス更新手段と、前記アドレス更新手段に
よる更新後、前記ＬＢＡアドレス記憶手段の値と、前記
ＣＨＳアドレス記憶手段の3つの値の組とのいずれかを
選択し、前記ホストコンピュータに出力するセレクタと
を有することを特徴とする。このことにより、ＬＢＡモ
ードのアドレスからＣＨＳモードのアドレスへの変換手
段を導入する必要がなくなり、ＬＢＡモードでもＣＨＳ
モードでもホストコンピュータからアクセス可能であ
る、低コストで高速処理の記憶装置用アダプタを提供す
ることができる。
に、本発明の請求項１記載の記憶装置用アダプタは、メ
モリ領域を有する記憶装置をホストコンピュータに接続
する記憶装置用アダプタにおいて、ＬＢＡモードのアド
レスを記憶するＬＢＡアドレス記憶手段と、ＣＨＳモー
ドのアドレスのうちのシリンダ番号を記憶するシリンダ
番号記憶手段、ヘッド番号を記憶するヘッド番号記憶手
段、及びセクタ番号を記憶するセクタ番号記憶手段から
なるＣＨＳアドレス記憶手段と、前記ＬＢＡアドレス記
憶手段の値を更新すると同時に、前記ＣＨＳアドレス記
憶手段内の前記シリンダ番号記憶手段の値、前記ヘッド
番号記憶手段の値、及び前記セクタ番号記憶手段の値を
更新するアドレス更新手段と、前記アドレス更新手段に
よる更新後、前記ＬＢＡアドレス記憶手段の値と、前記
ＣＨＳアドレス記憶手段の3つの値の組とのいずれかを
選択し、前記ホストコンピュータに出力するセレクタと
を有することを特徴とする。このことにより、ＬＢＡモ
ードのアドレスからＣＨＳモードのアドレスへの変換手
段を導入する必要がなくなり、ＬＢＡモードでもＣＨＳ
モードでもホストコンピュータからアクセス可能であ
る、低コストで高速処理の記憶装置用アダプタを提供す
ることができる。
【００１９】また、本発明の請求項２記載の記憶装置用
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域のヘッド数を記憶するヘッ
ド数記憶手段、及びトラック当たりのセクタ数を記憶す
るトラック当りのセクタ数記憶手段をさらに有し、前記
アドレス更新手段は、前記ＣＨＳアドレス記憶手段の3
つの値に対してＬＢＡアドレス記憶手段の値を１増やす
のと等価な更新を行うアドレス加算更新手段を含むもの
であり、前記アドレス加算更新手段は、前記ＬＢＡアド
レス記憶手段の値を１増やすと同時に、前記ヘッド番号
記憶手段の値と前記ヘッド数記憶手段の値との比較と、
前記セクタ番号記憶手段の値と前記トラック当りのセク
タ数記憶手段の値との比較とを行い、それらの比較結果
に応じて、前記シリンダ番号記憶手段の値と、前記ヘッ
ド番号記憶手段の値と、前記セクタ番号記憶手段の値と
を変更するものであることを特徴とする。このことによ
り、回路が大規模で処理時間もかかっていたＬＢＡモー
ドからＣＨＳモードへのアドレス変換手段を持たなくて
もアドレス値の変換が可能な、低コストで高速処理の記
憶装置用アダプタを提供することができる。
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域のヘッド数を記憶するヘッ
ド数記憶手段、及びトラック当たりのセクタ数を記憶す
るトラック当りのセクタ数記憶手段をさらに有し、前記
アドレス更新手段は、前記ＣＨＳアドレス記憶手段の3
つの値に対してＬＢＡアドレス記憶手段の値を１増やす
のと等価な更新を行うアドレス加算更新手段を含むもの
であり、前記アドレス加算更新手段は、前記ＬＢＡアド
レス記憶手段の値を１増やすと同時に、前記ヘッド番号
記憶手段の値と前記ヘッド数記憶手段の値との比較と、
前記セクタ番号記憶手段の値と前記トラック当りのセク
タ数記憶手段の値との比較とを行い、それらの比較結果
に応じて、前記シリンダ番号記憶手段の値と、前記ヘッ
ド番号記憶手段の値と、前記セクタ番号記憶手段の値と
を変更するものであることを特徴とする。このことによ
り、回路が大規模で処理時間もかかっていたＬＢＡモー
ドからＣＨＳモードへのアドレス変換手段を持たなくて
もアドレス値の変換が可能な、低コストで高速処理の記
憶装置用アダプタを提供することができる。
【００２０】また、本発明の請求項３記載の記憶装置用
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域の容量を記憶するメモリ領
域容量記憶手段、及びシリンダ数を記憶するシリンダ数
記憶手段をさらに有し、前記アドレス更新手段は、前記
ＬＢＡアドレス記憶手段の値と、前記ＣＨＳアドレス記
憶手段の３つの値とを規定の値に更新するアドレス代入
更新手段を含むものであり、前記アドレス代入更新手段
は、前記ＬＢＡアドレス記憶手段の値を前記メモリ領域
容量記憶手段の値に変更すると同時に、前記シリンダ番
号記憶手段の値を前記シリンダ数記憶手段の値に変更
し、前記ヘッド番号記憶手段の値を０とし、前記セクタ
番号記憶手段の値を１とするものであることを特徴とす
る。このことにより、ホストコンピュータからのアクセ
スがＬＢＡモード及びＣＨＳモードのいずれであっても
記憶装置中のメモリ領域の容量を知ることができる低コ
ストで高速処理の記憶装置用アダプタを提供することが
できる。
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域の容量を記憶するメモリ領
域容量記憶手段、及びシリンダ数を記憶するシリンダ数
記憶手段をさらに有し、前記アドレス更新手段は、前記
ＬＢＡアドレス記憶手段の値と、前記ＣＨＳアドレス記
憶手段の３つの値とを規定の値に更新するアドレス代入
更新手段を含むものであり、前記アドレス代入更新手段
は、前記ＬＢＡアドレス記憶手段の値を前記メモリ領域
容量記憶手段の値に変更すると同時に、前記シリンダ番
号記憶手段の値を前記シリンダ数記憶手段の値に変更
し、前記ヘッド番号記憶手段の値を０とし、前記セクタ
番号記憶手段の値を１とするものであることを特徴とす
る。このことにより、ホストコンピュータからのアクセ
スがＬＢＡモード及びＣＨＳモードのいずれであっても
記憶装置中のメモリ領域の容量を知ることができる低コ
ストで高速処理の記憶装置用アダプタを提供することが
できる。
【００２１】また、本発明の請求項４記載の記憶装置用
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域のヘッド数を記憶するヘッ
ド数記憶手段、トラック当たりのセクタ数を記憶するト
ラック当りのセクタ数記憶手段、容量を記憶するメモリ
領域容量記憶手段、及びシリンダ数を記憶するシリンダ
数記憶手段をさらに有し、前記アドレス更新手段は、前
記ＣＨＳアドレス記憶手段の３つの値に対してＬＢＡア
ドレス記憶手段の値を１増やすのと等価な更新を行うア
ドレス加算更新手段と、前記ＬＢＡアドレス記憶手段の
値と、前記ＣＨＳアドレス記憶手段の３つの値とを規定
の値に更新するアドレス代入更新手段とを含むものであ
り、前記アドレス加算更新手段は、前記ＬＢＡアドレス
記憶手段の値を１増やすと同時に、前記ヘッド番号記憶
手段の値と前記ヘッド数記憶手段の値との比較と、前記
セクタ番号記憶手段の値と前記トラック当りのセクタ数
記憶手段の値との比較とを行い、それらの比較結果に応
じて、前記シリンダ番号記憶手段の値と、前記ヘッド番
号記憶手段の値と、前記セクタ番号記憶手段の値とを変
更するものであり、前記アドレス代入更新手段は、前記
ＬＢＡアドレス記憶手段の値を前記メモリ領域容量記憶
手段の値に変更すると同時に、前記シリンダ番号記憶手
段の値を前記シリンダ数記憶手段の値に変更し、前記ヘ
ッド番号記憶手段の値を０とし、前記セクタ番号記憶手
段の値を１とするものであることを特徴とする。このこ
とにより、ホストコンピュータからのアクセスがＬＢＡ
モード及びＣＨＳモードのいずれであっても、回路が大
規模で処理時間もかかっていたＬＢＡモードからＣＨＳ
モードへのアドレス変換手段を持たなくてもアドレス値
の変換が可能な、さらにホストコンピュータからのアク
セスがＬＢＡモード及びＣＨＳモードのいずれであって
も、記憶装置中のメモリ領域の容量を知ることができる
低コストで高速処理の記憶装置用アダプタを提供するこ
とができる。
アダプタは、請求項１記載の記憶装置用アダプタであっ
て、記憶装置中のメモリ領域のヘッド数を記憶するヘッ
ド数記憶手段、トラック当たりのセクタ数を記憶するト
ラック当りのセクタ数記憶手段、容量を記憶するメモリ
領域容量記憶手段、及びシリンダ数を記憶するシリンダ
数記憶手段をさらに有し、前記アドレス更新手段は、前
記ＣＨＳアドレス記憶手段の３つの値に対してＬＢＡア
ドレス記憶手段の値を１増やすのと等価な更新を行うア
ドレス加算更新手段と、前記ＬＢＡアドレス記憶手段の
値と、前記ＣＨＳアドレス記憶手段の３つの値とを規定
の値に更新するアドレス代入更新手段とを含むものであ
り、前記アドレス加算更新手段は、前記ＬＢＡアドレス
記憶手段の値を１増やすと同時に、前記ヘッド番号記憶
手段の値と前記ヘッド数記憶手段の値との比較と、前記
セクタ番号記憶手段の値と前記トラック当りのセクタ数
記憶手段の値との比較とを行い、それらの比較結果に応
じて、前記シリンダ番号記憶手段の値と、前記ヘッド番
号記憶手段の値と、前記セクタ番号記憶手段の値とを変
更するものであり、前記アドレス代入更新手段は、前記
ＬＢＡアドレス記憶手段の値を前記メモリ領域容量記憶
手段の値に変更すると同時に、前記シリンダ番号記憶手
段の値を前記シリンダ数記憶手段の値に変更し、前記ヘ
ッド番号記憶手段の値を０とし、前記セクタ番号記憶手
段の値を１とするものであることを特徴とする。このこ
とにより、ホストコンピュータからのアクセスがＬＢＡ
モード及びＣＨＳモードのいずれであっても、回路が大
規模で処理時間もかかっていたＬＢＡモードからＣＨＳ
モードへのアドレス変換手段を持たなくてもアドレス値
の変換が可能な、さらにホストコンピュータからのアク
セスがＬＢＡモード及びＣＨＳモードのいずれであって
も、記憶装置中のメモリ領域の容量を知ることができる
低コストで高速処理の記憶装置用アダプタを提供するこ
とができる。
【００２２】
【発明の実施の形態】（実施の形態１）本実施の形態１
においては、記憶装置用アダプタとして、ＰＣカードＡ
ＴＡ規格インタフェースに接続・着脱可能で、ノートパ
ソコン等のホストコンピュータと情報のやりとりをする
ＰＣカードアダプタを例に用いて、図１から図７を参照
しながら説明する。
においては、記憶装置用アダプタとして、ＰＣカードＡ
ＴＡ規格インタフェースに接続・着脱可能で、ノートパ
ソコン等のホストコンピュータと情報のやりとりをする
ＰＣカードアダプタを例に用いて、図１から図７を参照
しながら説明する。
【００２３】まず、図１、７を用いて、本実施の形態１
におけるＰＣカードアダプタの構成を説明する。図１
は、本発明の実施の形態１における、ＰＣカードアダプ
タ内のアドレス制御手段７の回路ブロックの一構成例を
示す図である。ＰＣカードアダプタは、従来例と同じく
図７の構成をとり、その中のアドレス制御手段７につい
てのみ、本発明を適用するものである。
におけるＰＣカードアダプタの構成を説明する。図１
は、本発明の実施の形態１における、ＰＣカードアダプ
タ内のアドレス制御手段７の回路ブロックの一構成例を
示す図である。ＰＣカードアダプタは、従来例と同じく
図７の構成をとり、その中のアドレス制御手段７につい
てのみ、本発明を適用するものである。
【００２４】図１において、本実施の形態１におけるア
ドレス制御手段７は、ＬＢＡモードのアドレスを記憶す
るＬＢＡアドレス記憶手段１１１と、ＣＨＳモードのア
ドレスを記憶するＣＨＳアドレス記憶手段１１０と、ア
ドレスパラメータ記憶部１１５と、アドレス変更部１１
６と、アドレスモード判定手段１１７と、前記アドレス
モード判定手段１１７の判定結果に応じて出力が変化す
るセレクタ１１８とで構成される。
ドレス制御手段７は、ＬＢＡモードのアドレスを記憶す
るＬＢＡアドレス記憶手段１１１と、ＣＨＳモードのア
ドレスを記憶するＣＨＳアドレス記憶手段１１０と、ア
ドレスパラメータ記憶部１１５と、アドレス変更部１１
６と、アドレスモード判定手段１１７と、前記アドレス
モード判定手段１１７の判定結果に応じて出力が変化す
るセレクタ１１８とで構成される。
【００２５】ＣＨＳアドレス記憶手段１１０は、ＣＨＳ
モードのアドレスのシリンダ番号を記憶するシリンダ番
号記憶手段１１２と、ヘッド番号を記憶するヘッド番号
記憶手段１１３と、セクタ番号を記憶するセクタ番号記
憶手段１１４とからなり、アドレスパラメータ記憶部１
１５は、記憶装置中のメモリ領域の容量を記憶するメモ
リ領域容量記憶手段１２１と、シリンダ数を記憶するシ
リンダ数記憶手段１２２と、ヘッド数を記憶するヘッド
数記憶手段１２３と、トラック当たりのセクタ数を記憶
するトラック当たりのセクタ数記憶手段１２４とからな
る。
モードのアドレスのシリンダ番号を記憶するシリンダ番
号記憶手段１１２と、ヘッド番号を記憶するヘッド番号
記憶手段１１３と、セクタ番号を記憶するセクタ番号記
憶手段１１４とからなり、アドレスパラメータ記憶部１
１５は、記憶装置中のメモリ領域の容量を記憶するメモ
リ領域容量記憶手段１２１と、シリンダ数を記憶するシ
リンダ数記憶手段１２２と、ヘッド数を記憶するヘッド
数記憶手段１２３と、トラック当たりのセクタ数を記憶
するトラック当たりのセクタ数記憶手段１２４とからな
る。
【００２６】アドレス変更部１１６は、ＣＨＳモードの
アドレスからＬＢＡモードのアドレスへの変換手段１３
１と、ＬＢＡアドレス記憶手段１１１の値を更新すると
同時に、ＣＨＳアドレス記憶手段１１０の３つの値（シ
リンダ番号記憶手段１１２の値，ヘッド番号記憶手段１
１３の値，セクタ番号記憶手段１１４の値）を更新する
アドレス更新手段１３２とを備え、前記アドレス更新手
段１３２は、ＬＢＡのアドレス記憶手段１１１の値を１
増やすと同時に、シリンダ番号記憶手段１１２の値とヘ
ッド番号記憶手段１１３の値とセクタ番号記憶手段１１
４の値も等価な更新を行うアドレス加算更新手段１３２
ａと、ＬＢＡアドレス記憶手段１１１の値とシリンダ番
号記憶手段１１２の値とヘッド番号記憶手段１１３の値
とセクタ番号記憶手段１１４の値とを規定の値に同時に
更新を行うアドレス代入更新手段１３２ｂとからなる。
アドレスからＬＢＡモードのアドレスへの変換手段１３
１と、ＬＢＡアドレス記憶手段１１１の値を更新すると
同時に、ＣＨＳアドレス記憶手段１１０の３つの値（シ
リンダ番号記憶手段１１２の値，ヘッド番号記憶手段１
１３の値，セクタ番号記憶手段１１４の値）を更新する
アドレス更新手段１３２とを備え、前記アドレス更新手
段１３２は、ＬＢＡのアドレス記憶手段１１１の値を１
増やすと同時に、シリンダ番号記憶手段１１２の値とヘ
ッド番号記憶手段１１３の値とセクタ番号記憶手段１１
４の値も等価な更新を行うアドレス加算更新手段１３２
ａと、ＬＢＡアドレス記憶手段１１１の値とシリンダ番
号記憶手段１１２の値とヘッド番号記憶手段１１３の値
とセクタ番号記憶手段１１４の値とを規定の値に同時に
更新を行うアドレス代入更新手段１３２ｂとからなる。
【００２７】ここで、図２、３を用いて、前記アドレス
加算更新手段１３２ａと前記アドレス代入更新手段１３
２ｂの回路について説明する。図２は、本実施の形態１
におけるアドレス加算更新手段１３２ａの回路ブロック
の一構成例であり、図３は、実施の形態１におけるアド
レス代入更新手段１３２ｂの回路ブロックの一構成例で
ある。
加算更新手段１３２ａと前記アドレス代入更新手段１３
２ｂの回路について説明する。図２は、本実施の形態１
におけるアドレス加算更新手段１３２ａの回路ブロック
の一構成例であり、図３は、実施の形態１におけるアド
レス代入更新手段１３２ｂの回路ブロックの一構成例で
ある。
【００２８】まず、図２において、アドレス加算更新手
段１３２ａは、２入力１出力の比較器１５１，１５２
と、入力を−１して出力する減算器１５３と、入力を＋
１して出力する加算器１５４〜１５７と、２つの入力の
どちらか一方を制御信号で選択して出力するセレクタ１
５８〜１６０と、前記比較器１５１，１５２の値によっ
て前記セレクタ１５８〜１６０の出力信号を制御する制
御信号を出力するデコード手段１６１とで構成される。
段１３２ａは、２入力１出力の比較器１５１，１５２
と、入力を−１して出力する減算器１５３と、入力を＋
１して出力する加算器１５４〜１５７と、２つの入力の
どちらか一方を制御信号で選択して出力するセレクタ１
５８〜１６０と、前記比較器１５１，１５２の値によっ
て前記セレクタ１５８〜１６０の出力信号を制御する制
御信号を出力するデコード手段１６１とで構成される。
【００２９】上記のように構成されたアドレス加算更新
手段１３２ａは、起動されるたびに以下の動作を行うこ
とにより、ＬＢＡアドレス記憶手段の値を１増やして更
新すると同時にＣＨＳアドレス記憶手段の３つの値も、
それと等価な更新を行う。
手段１３２ａは、起動されるたびに以下の動作を行うこ
とにより、ＬＢＡアドレス記憶手段の値を１増やして更
新すると同時にＣＨＳアドレス記憶手段の３つの値も、
それと等価な更新を行う。
【００３０】アドレス加算更新手段１３２ａが起動する
と、比較器１５１にてヘッド番号記憶手段１１３の値と
減算器１５３の出力値を比較し、前記２つの記憶手段の
値が等しければ「１」を出力し、そうでなければ「０」
を出力する。同時に、比較器１５２によってセクタ番号
記憶手段１１４の値とトラック当たりのセクタ数記憶手
段１２４の値を比較し、前記２つの記憶手段の値が等し
ければ「１」を出力し、そうでなければ「０」を出力す
る。
と、比較器１５１にてヘッド番号記憶手段１１３の値と
減算器１５３の出力値を比較し、前記２つの記憶手段の
値が等しければ「１」を出力し、そうでなければ「０」
を出力する。同時に、比較器１５２によってセクタ番号
記憶手段１１４の値とトラック当たりのセクタ数記憶手
段１２４の値を比較し、前記２つの記憶手段の値が等し
ければ「１」を出力し、そうでなければ「０」を出力す
る。
【００３１】次に、デコード手段１６１によって、比較
器１５１の出力と比較器１５２の出力とから、セレクタ
１５８〜１６０の動作をコントロールする。具体的に
は、比較器１５１と１５２の出力がともに「１」であれ
ば、セレクタ１５８の入力Ｃの値を「１」かつセレクタ
１５９，１６０の入力Ｃの値を「０」とし、比較器１５
１の出力が「０」で比較器１５２の出力が「１」であれ
ば、セレクタ１５９の入力Ｃの値を「１」かつセレクタ
１５８，１６０の入力Ｃの値を「０」とし、比較器１５
２の出力が「０」であればセレクタ１５８，１５９の入
力Ｃの値を「０」かつセレクタ１６０の入力Ｃの値を
「１」とする。
器１５１の出力と比較器１５２の出力とから、セレクタ
１５８〜１６０の動作をコントロールする。具体的に
は、比較器１５１と１５２の出力がともに「１」であれ
ば、セレクタ１５８の入力Ｃの値を「１」かつセレクタ
１５９，１６０の入力Ｃの値を「０」とし、比較器１５
１の出力が「０」で比較器１５２の出力が「１」であれ
ば、セレクタ１５９の入力Ｃの値を「１」かつセレクタ
１５８，１６０の入力Ｃの値を「０」とし、比較器１５
２の出力が「０」であればセレクタ１５８，１５９の入
力Ｃの値を「０」かつセレクタ１６０の入力Ｃの値を
「１」とする。
【００３２】セレクタ１５８〜１６０は、入力Ｃの値が
「０」であれば入力Ａを出力とし、入力Ｃの値が「１」
であれば入力Ｂを出力とするものである。したがって、
セレクタ１５８の入力Ｃの値が「０」であれば、シリン
ダ番号記憶手段１１２の値は更新せず、入力Ｃの値が
「１」であれば、シリンダ番号記憶手段１１２の値を加
算器１５５によって＋１した値をシリンダ番号記憶手段
１１２の新たな値とする。同様にして、ヘッド番号記憶
手段１１３、セクタ番号記憶手段１１４についても行
う。
「０」であれば入力Ａを出力とし、入力Ｃの値が「１」
であれば入力Ｂを出力とするものである。したがって、
セレクタ１５８の入力Ｃの値が「０」であれば、シリン
ダ番号記憶手段１１２の値は更新せず、入力Ｃの値が
「１」であれば、シリンダ番号記憶手段１１２の値を加
算器１５５によって＋１した値をシリンダ番号記憶手段
１１２の新たな値とする。同様にして、ヘッド番号記憶
手段１１３、セクタ番号記憶手段１１４についても行
う。
【００３３】つまり、前記アドレス加算更新手段１３２
ａは、ＬＢＡアドレス記憶手段１１１の値を１増やすご
とに、ＣＨＳアドレス記憶手段１１０内の記憶手段１１
２〜１１４について、次の〜を行うことにより、Ｌ
ＡＢモードのアドレスを更新すると同時にＣＨＳモード
のアドレスを変更する。 ヘッド番号記憶手段１１３の値と減算器１５３（ヘ
ッド数記憶手段１２３の値−１）の値が等しく、かつセ
クタ番号記憶手段１１４の値とトラック当たりのセクタ
数記憶手段１２４の値が等しい場合、シリンダ番号記憶
手段１１２の値を１増やし、ヘッド番号記憶手段１１３
の値を０とし、セクタ番号記憶手段１１４の値を１とす
る。 ヘッド番号記憶手段１１３の値と減算器１５３（ヘ
ッド数記憶手段１２３の値−１）の値が等しくなく、か
つセクタ番号記憶手段１１４の値とトラック当たりのセ
クタ数記憶手段１２４の値が等しい場合、シリンダ番号
記憶手段１１２の値はそのままにし、ヘッド番号の記憶
手段１１３の値を１増やし、セクタ番号記憶手段１１４
の値を１とする。 のどちらにも該当しない場合、シリンダ番号記
憶手段１１２の値とヘッド番号記憶手段１１３の値はそ
のままにし、セクタ番号記憶手段１１４の値を１増や
す。
ａは、ＬＢＡアドレス記憶手段１１１の値を１増やすご
とに、ＣＨＳアドレス記憶手段１１０内の記憶手段１１
２〜１１４について、次の〜を行うことにより、Ｌ
ＡＢモードのアドレスを更新すると同時にＣＨＳモード
のアドレスを変更する。 ヘッド番号記憶手段１１３の値と減算器１５３（ヘ
ッド数記憶手段１２３の値−１）の値が等しく、かつセ
クタ番号記憶手段１１４の値とトラック当たりのセクタ
数記憶手段１２４の値が等しい場合、シリンダ番号記憶
手段１１２の値を１増やし、ヘッド番号記憶手段１１３
の値を０とし、セクタ番号記憶手段１１４の値を１とす
る。 ヘッド番号記憶手段１１３の値と減算器１５３（ヘ
ッド数記憶手段１２３の値−１）の値が等しくなく、か
つセクタ番号記憶手段１１４の値とトラック当たりのセ
クタ数記憶手段１２４の値が等しい場合、シリンダ番号
記憶手段１１２の値はそのままにし、ヘッド番号の記憶
手段１１３の値を１増やし、セクタ番号記憶手段１１４
の値を１とする。 のどちらにも該当しない場合、シリンダ番号記
憶手段１１２の値とヘッド番号記憶手段１１３の値はそ
のままにし、セクタ番号記憶手段１１４の値を１増や
す。
【００３４】次に、図３を用いて、アドレス代入更新手
段１３２ｂについて説明する。図３において、アドレス
代入更新手段１３２ｂは、第一のスイッチ１７１と、第
二のスイッチ１７２と、第三のスイッチ１７３と、第四
のスイッチ１７４とで構成され、前記スイッチ１７１〜
１７４は通常ＯＦＦ（開放）されており、アドレス代入
更新手段１３２ｂが起動されるたびにＯＮ（接続）とな
ることにより、ホストコンピュータからのアドレス値を
規定の値に更新する。つまり、ＬＢＡアドレス記憶手段
１１１の値をメモリ領域容量記憶手段１２１の値に変更
すると同時に、シリンダ番号記憶手段１１２の値をシリ
ンダ数記憶手段１２２の値に変更し、ヘッド番号記憶手
段１１３の値を「０」とし、セクタ番号記憶手段１１４
の値を「１」とする。
段１３２ｂについて説明する。図３において、アドレス
代入更新手段１３２ｂは、第一のスイッチ１７１と、第
二のスイッチ１７２と、第三のスイッチ１７３と、第四
のスイッチ１７４とで構成され、前記スイッチ１７１〜
１７４は通常ＯＦＦ（開放）されており、アドレス代入
更新手段１３２ｂが起動されるたびにＯＮ（接続）とな
ることにより、ホストコンピュータからのアドレス値を
規定の値に更新する。つまり、ＬＢＡアドレス記憶手段
１１１の値をメモリ領域容量記憶手段１２１の値に変更
すると同時に、シリンダ番号記憶手段１１２の値をシリ
ンダ数記憶手段１２２の値に変更し、ヘッド番号記憶手
段１１３の値を「０」とし、セクタ番号記憶手段１１４
の値を「１」とする。
【００３５】次に、本実施の形態１の記憶装置用アダプ
タの動作を、２つの具体例（Ａ.ホストコンピュータが
指定したアドレスから３セクタのデータをリードする要
求を出した場合、Ｂ.ホストコンピュータがメモリ領域
の容量を返答値とする要求を出した場合）を挙げて説明
する。
タの動作を、２つの具体例（Ａ.ホストコンピュータが
指定したアドレスから３セクタのデータをリードする要
求を出した場合、Ｂ.ホストコンピュータがメモリ領域
の容量を返答値とする要求を出した場合）を挙げて説明
する。
【００３６】以下の説明では、前記記憶手段に記憶させ
る値は１６進数表記とし、末尾に「ｈ」をつける。ま
た、ＬＢＡアドレス記憶手段１１１のビット幅は２８ビ
ット、シリンダ番号記憶手段１１２のビット幅は１６ビ
ット、ヘッド番号記憶手段１１３のビット幅は４ビッ
ト、セクタ番号記憶手段１１４のビット幅は８ビットと
する。また、前記２つの具体例において、本実施の形態
１の記憶装置用アダプタが動作を行う前段階で、アドレ
スパラメータ検出手段６によりメモリ領域容量記憶手段
１２１に「００００１ＥＣ０ｈ」が、シリンダ数記憶手
段１２２に「００７Ｂｈ」が、ヘッド数記憶手段１２３
に「０２ｈ」が、トラック当たりのセクタ数記憶手段１
２４に「２０ｈ」がそれぞれ設定されているとする。ま
た、データの転送単位はセクタ単位であり、１セクタは
５１２バイトであるとする。
る値は１６進数表記とし、末尾に「ｈ」をつける。ま
た、ＬＢＡアドレス記憶手段１１１のビット幅は２８ビ
ット、シリンダ番号記憶手段１１２のビット幅は１６ビ
ット、ヘッド番号記憶手段１１３のビット幅は４ビッ
ト、セクタ番号記憶手段１１４のビット幅は８ビットと
する。また、前記２つの具体例において、本実施の形態
１の記憶装置用アダプタが動作を行う前段階で、アドレ
スパラメータ検出手段６によりメモリ領域容量記憶手段
１２１に「００００１ＥＣ０ｈ」が、シリンダ数記憶手
段１２２に「００７Ｂｈ」が、ヘッド数記憶手段１２３
に「０２ｈ」が、トラック当たりのセクタ数記憶手段１
２４に「２０ｈ」がそれぞれ設定されているとする。ま
た、データの転送単位はセクタ単位であり、１セクタは
５１２バイトであるとする。
【００３７】Ａ．ホストコンピュータが指定したメモリ
領域のアドレスから３セクタのデータをリードする要求
を出した場合図４、５を用いて、ホストコンピュータが
指定したメモリ領域のアドレスから３セクタのデータを
リードする要求を出した場合について説明する。図４は
本実施の形態１における記憶装置用アダプタの動作を示
すフロー図、図５は本実施の形態１におけるアドレス更
新の状態を示す図であり、このとき、ホストコンピュー
タが発行したアドレス値は「１０００１１Ｆｈ」で、ア
ドレッシングモードはＣＨＳモードであるとする。これ
は、ホストコンピュータが指定したアドレスはＣＨＳモ
ードであり、シリンダ番号＝０００１ｈ、ヘッド番号＝
１ｈ、セクタ番号＝１Ｆｈであることを意味する。
領域のアドレスから３セクタのデータをリードする要求
を出した場合図４、５を用いて、ホストコンピュータが
指定したメモリ領域のアドレスから３セクタのデータを
リードする要求を出した場合について説明する。図４は
本実施の形態１における記憶装置用アダプタの動作を示
すフロー図、図５は本実施の形態１におけるアドレス更
新の状態を示す図であり、このとき、ホストコンピュー
タが発行したアドレス値は「１０００１１Ｆｈ」で、ア
ドレッシングモードはＣＨＳモードであるとする。これ
は、ホストコンピュータが指定したアドレスはＣＨＳモ
ードであり、シリンダ番号＝０００１ｈ、ヘッド番号＝
１ｈ、セクタ番号＝１Ｆｈであることを意味する。
【００３８】まず、アドレス制御手段７は、ＡＴＡ規格
インタフェース制御手段３を介してホストコンピュータ
から読み込んだアドレスがＬＢＡモードであろうと、Ｃ
ＨＳモードであろうと、その値を記憶手段１１１〜１１
４に書き込む。具体的には、アドレス値「１０００１１
Ｆｈ」をＬＢＡアドレス記憶手段１１１に書き込むと同
時に、アドレス値の上位４ビット「１ｈ」をヘッド番号
記憶手段１１３に、アドレス値の中位１６ビット「００
０１ｈ」をシリンダ番号記憶手段１１２に、アドレス値
の下位８ビット「１Ｆｈ」をセクタ番号記憶手段１１４
にそれぞれ書き込む（ステップ２００）。
インタフェース制御手段３を介してホストコンピュータ
から読み込んだアドレスがＬＢＡモードであろうと、Ｃ
ＨＳモードであろうと、その値を記憶手段１１１〜１１
４に書き込む。具体的には、アドレス値「１０００１１
Ｆｈ」をＬＢＡアドレス記憶手段１１１に書き込むと同
時に、アドレス値の上位４ビット「１ｈ」をヘッド番号
記憶手段１１３に、アドレス値の中位１６ビット「００
０１ｈ」をシリンダ番号記憶手段１１２に、アドレス値
の下位８ビット「１Ｆｈ」をセクタ番号記憶手段１１４
にそれぞれ書き込む（ステップ２００）。
【００３９】次に、ホストコンピュータが指定している
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２０１）。今回の場合はＣＨＳ
モードであるので、ＣＨＳモードのアドレスからＬＢＡ
モードのアドレスへの変換手段１３１を用いてＬＢＡア
ドレス記憶手段１１１に記憶されている値をＬＢＡモー
ドのアドレスに変換する（ステップ２０２）。このと
き、ＬＢＡアドレス記憶手段１１１の値は「０００００
０７Ｅｈ」となる。
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２０１）。今回の場合はＣＨＳ
モードであるので、ＣＨＳモードのアドレスからＬＢＡ
モードのアドレスへの変換手段１３１を用いてＬＢＡア
ドレス記憶手段１１１に記憶されている値をＬＢＡモー
ドのアドレスに変換する（ステップ２０２）。このと
き、ＬＢＡアドレス記憶手段１１１の値は「０００００
０７Ｅｈ」となる。
【００４０】次に、記憶装置アクセス手段４を起動し、
ホストコンピュータが要求する３セクタ分だけ、記憶装
置のメモリ領域からデータをリードしホストコンピュー
タに転送する。このとき、１セクタ転送完了毎に（最終
セクタのデータ転送完了後は除く）、アドレス加算更新
手段１３２ａを起動して記憶手段１１１〜１１４の値を
更新する（ステップ２０３）。アドレス加算更新手段１
３２ａを起動するたびに、記憶手段１１１〜１１４の値
は図５に示すように更新される。ここでＬＢＡモードの
アドレスとＣＨＳモードのアドレスが同時に更新された
ことになる。図５に示すように、データ転送後のＬＢＡ
アドレス記憶手段１１１の値は「０００００８０ｈ」、
シリンダ番号の記憶手段１１２の値は「０００２ｈ」、
ヘッド番号の記憶手段１１３の値は「０ｈ」、セクタ番
号の記憶手段１１４の値は「０１ｈ」となる。
ホストコンピュータが要求する３セクタ分だけ、記憶装
置のメモリ領域からデータをリードしホストコンピュー
タに転送する。このとき、１セクタ転送完了毎に（最終
セクタのデータ転送完了後は除く）、アドレス加算更新
手段１３２ａを起動して記憶手段１１１〜１１４の値を
更新する（ステップ２０３）。アドレス加算更新手段１
３２ａを起動するたびに、記憶手段１１１〜１１４の値
は図５に示すように更新される。ここでＬＢＡモードの
アドレスとＣＨＳモードのアドレスが同時に更新された
ことになる。図５に示すように、データ転送後のＬＢＡ
アドレス記憶手段１１１の値は「０００００８０ｈ」、
シリンダ番号の記憶手段１１２の値は「０００２ｈ」、
ヘッド番号の記憶手段１１３の値は「０ｈ」、セクタ番
号の記憶手段１１４の値は「０１ｈ」となる。
【００４１】次に、ホストコンピュータが指定している
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２０４）。今回はＣＨＳモード
なので、シリンダ番号記憶手段１１２の値とヘッド番号
の記憶手段１１３の値とセクタ番号記憶手段１１４の値
からなるＣＨＳアドレス記憶手段の値をセレクタ１１８
の出力として、ＡＴＡ規格インタフェース制御手段３を
介してホストコンピュータに返す。（ステップ２０
５）。
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２０４）。今回はＣＨＳモード
なので、シリンダ番号記憶手段１１２の値とヘッド番号
の記憶手段１１３の値とセクタ番号記憶手段１１４の値
からなるＣＨＳアドレス記憶手段の値をセレクタ１１８
の出力として、ＡＴＡ規格インタフェース制御手段３を
介してホストコンピュータに返す。（ステップ２０
５）。
【００４２】今回の動作例にはあてはまらないが、ステ
ップ２０４の段階で、アドレスモード判定手段１１７で
ＬＢＡモードと判定した場合、ＬＢＡアドレス記憶手段
１１１の値をセレクタ１１８の出力として、ＡＴＡ規格
インタフェース制御手段３を介してホストコンピュータ
に返す（ステップ２０６）。
ップ２０４の段階で、アドレスモード判定手段１１７で
ＬＢＡモードと判定した場合、ＬＢＡアドレス記憶手段
１１１の値をセレクタ１１８の出力として、ＡＴＡ規格
インタフェース制御手段３を介してホストコンピュータ
に返す（ステップ２０６）。
【００４３】以上のステップによりホストコンピュータ
は、ＰＣカードアダプタが出力したアドレス値を読み込
むことで、メモリ領域を最後にアクセスした場所を認知
することができる。以上のように、ＬＢＡアドレス記憶
手段の値を１増やすと同時に、ヘッド番号記憶手段の値
とヘッド数記憶手段の値との比較と、セクタ番号記憶手
段の値とトラック当たりのセクタ数記憶手段の値との比
較とを行い、それらの比較結果に応じて、シリンダ番号
記憶手段の値、ヘッド番号記憶手段の値、及びセクタ番
号記憶手段の値とを変更する手段とを備えた構成をとる
ことで、ＬＢＡモードのアドレスからＣＨＳモードのア
ドレスへの変換手段を用いなくても、ＬＢＡモード及び
ＣＨＳモードのいずれであってもホストコンピュータか
らアクセス可能となる、低コストで高速処理の記憶装置
用アダプタを提供することができる。
は、ＰＣカードアダプタが出力したアドレス値を読み込
むことで、メモリ領域を最後にアクセスした場所を認知
することができる。以上のように、ＬＢＡアドレス記憶
手段の値を１増やすと同時に、ヘッド番号記憶手段の値
とヘッド数記憶手段の値との比較と、セクタ番号記憶手
段の値とトラック当たりのセクタ数記憶手段の値との比
較とを行い、それらの比較結果に応じて、シリンダ番号
記憶手段の値、ヘッド番号記憶手段の値、及びセクタ番
号記憶手段の値とを変更する手段とを備えた構成をとる
ことで、ＬＢＡモードのアドレスからＣＨＳモードのア
ドレスへの変換手段を用いなくても、ＬＢＡモード及び
ＣＨＳモードのいずれであってもホストコンピュータか
らアクセス可能となる、低コストで高速処理の記憶装置
用アダプタを提供することができる。
【００４４】Ｂ．ホストコンピュータが記憶装置のメモ
リ領域の容量を返答値とする要求を出した場合図６を用
いて、ホストコンピュータが、メモリ領域の容量（メモ
リ領域容量記憶手段１２１の値）をアドレスの返答値と
することを要求した場合について説明する。このときの
ホストコンピュータが指定するアドレスはＣＨＳモード
であるとする。
リ領域の容量を返答値とする要求を出した場合図６を用
いて、ホストコンピュータが、メモリ領域の容量（メモ
リ領域容量記憶手段１２１の値）をアドレスの返答値と
することを要求した場合について説明する。このときの
ホストコンピュータが指定するアドレスはＣＨＳモード
であるとする。
【００４５】まず、アドレス制御手段７は、そのアドレ
スがＬＢＡモードであろうと、ＣＨＳモードであろう
と、ホストコンピュータが設定したアドレス値を記憶手
段１１１〜１１４に書き込む。具体的には、ホストコン
ピュータが設定したアドレス値をＬＢＡモードのアドレ
ス記憶手段１１１に書き込むと同時に、アドレス値の上
位４ビットをヘッド番号記憶手段１１３に、アドレス値
の中位１６ビットをシリンダ番号記憶手段１１２に、ア
ドレス値の下位８ビットをセクタ番号記憶手段１１４に
それぞれ書き込む（ステップ２２０）。
スがＬＢＡモードであろうと、ＣＨＳモードであろう
と、ホストコンピュータが設定したアドレス値を記憶手
段１１１〜１１４に書き込む。具体的には、ホストコン
ピュータが設定したアドレス値をＬＢＡモードのアドレ
ス記憶手段１１１に書き込むと同時に、アドレス値の上
位４ビットをヘッド番号記憶手段１１３に、アドレス値
の中位１６ビットをシリンダ番号記憶手段１１２に、ア
ドレス値の下位８ビットをセクタ番号記憶手段１１４に
それぞれ書き込む（ステップ２２０）。
【００４６】次に、ホストコンピュータが指定している
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２２１）。今回の場合はＣＨＳ
モードであるので、ＣＨＳモードのアドレスからＬＢＡ
モードのアドレスへの変換手段１３１を用いてＬＢＡア
ドレス記憶手段１１１の値をＬＢＡモードのアドレスに
変換する（ステップ２２２）。
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２２１）。今回の場合はＣＨＳ
モードであるので、ＣＨＳモードのアドレスからＬＢＡ
モードのアドレスへの変換手段１３１を用いてＬＢＡア
ドレス記憶手段１１１の値をＬＢＡモードのアドレスに
変換する（ステップ２２２）。
【００４７】次に、アドレス代入更新手段１３２ｂを起
動して、ＬＢＡアドレス記憶手段１１１の値をメモリ領
域容量記憶手段１２１の値「００００１ＥＣ０ｈ」に変
更すると同時に、シリンダ番号記憶手段１１２の値をシ
リンダ数記憶手段１２２の値「００７Ｂｈ」に変更し、
ヘッド番号記憶手段１１３の値を「０ｈ」とし、セクタ
番号記憶手段１１４の値を「０１ｈ」とする操作を行う
（ステップ２２３）。ここでＬＢＡモードのアドレスと
ＣＨＳモードのアドレスが同時に更新される。
動して、ＬＢＡアドレス記憶手段１１１の値をメモリ領
域容量記憶手段１２１の値「００００１ＥＣ０ｈ」に変
更すると同時に、シリンダ番号記憶手段１１２の値をシ
リンダ数記憶手段１２２の値「００７Ｂｈ」に変更し、
ヘッド番号記憶手段１１３の値を「０ｈ」とし、セクタ
番号記憶手段１１４の値を「０１ｈ」とする操作を行う
（ステップ２２３）。ここでＬＢＡモードのアドレスと
ＣＨＳモードのアドレスが同時に更新される。
【００４８】次に、ホストコンピュータが指定している
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２２４）。今回はＣＨＳモード
なので、ＣＨＳアドレス記憶手段の３つの値（シリンダ
番号記憶手段１１２の値，ヘッド番号記憶手段１１３の
値，セクタ番号記憶手段１１４の値）をセレクタ１１８
の出力として、ＡＴＡ規格インタフェース制御手段３を
介してホストコンピュータに返す（ステップ２２５）。
アドレッシングモードを、アドレスモード判定手段１１
７で判定する（ステップ２２４）。今回はＣＨＳモード
なので、ＣＨＳアドレス記憶手段の３つの値（シリンダ
番号記憶手段１１２の値，ヘッド番号記憶手段１１３の
値，セクタ番号記憶手段１１４の値）をセレクタ１１８
の出力として、ＡＴＡ規格インタフェース制御手段３を
介してホストコンピュータに返す（ステップ２２５）。
【００４９】今回の動作例にはあてはまらないが、ステ
ップ２２４の段階で、もしアドレスモード判定手段１１
７でＬＢＡモードと判定したら、ＬＢＡアドレス記憶手
段１１１の値をセレクタ１１８の出力として、ＡＴＡ規
格インタフェース制御手段３を介してホストコンピュー
タに返す。（ステップ２２６）。
ップ２２４の段階で、もしアドレスモード判定手段１１
７でＬＢＡモードと判定したら、ＬＢＡアドレス記憶手
段１１１の値をセレクタ１１８の出力として、ＡＴＡ規
格インタフェース制御手段３を介してホストコンピュー
タに返す。（ステップ２２６）。
【００５０】以上のステップによりホストコンピュータ
は、ＰＣカードアダプタが出力したアドレス値を読み込
むことで、記憶装置中のメモリ領域の容量を認知するこ
とができる。以上のように、ＬＢＡアドレス記憶手段の
値をメモリ領域容量記憶手段の値に変更すると同時に、
シリンダ番号記憶手段の値をシリンダ数記憶手段の値に
変更し、ヘッド番号記憶手段の値を０とし、セクタ番号
記憶手段の値を１とする手段とを備えた構成をとること
で、ＬＢＡモードのアドレスからＣＨＳモードのアドレ
スへの変換手段を用いなくても、ホストコンピュータか
らのアクセスがＬＢＡモード及びＣＨＳモードのいずれ
であっても、記憶装置のメモリ領域容量を知ることが可
能である、低コストで高速処理の記憶装置用アダプタを
提供することができる。
は、ＰＣカードアダプタが出力したアドレス値を読み込
むことで、記憶装置中のメモリ領域の容量を認知するこ
とができる。以上のように、ＬＢＡアドレス記憶手段の
値をメモリ領域容量記憶手段の値に変更すると同時に、
シリンダ番号記憶手段の値をシリンダ数記憶手段の値に
変更し、ヘッド番号記憶手段の値を０とし、セクタ番号
記憶手段の値を１とする手段とを備えた構成をとること
で、ＬＢＡモードのアドレスからＣＨＳモードのアドレ
スへの変換手段を用いなくても、ホストコンピュータか
らのアクセスがＬＢＡモード及びＣＨＳモードのいずれ
であっても、記憶装置のメモリ領域容量を知ることが可
能である、低コストで高速処理の記憶装置用アダプタを
提供することができる。
【００５１】また、本実施の形態１においては、ホスト
コンピュータとのインタフェースとして、ＰＣカードＡ
ＴＡ規格インタフェースをイメージして記載している
が、ＩＤＥインタフェース等ほかの規格をインタフェー
スとする記憶装置用アダプタに本発明を適用しても同様
の効果が得られる。よって、本発明はＰＣカードアダプ
タのみに限定されるものではなく、記憶装置用アダプタ
全般に及ぶものである。さらに、本実施の形態１におい
ては、アドレスのモードを１回１回読み込んで判定して
いるが、記憶装置用アダプタの内部でこの情報を格納し
てもよい。
コンピュータとのインタフェースとして、ＰＣカードＡ
ＴＡ規格インタフェースをイメージして記載している
が、ＩＤＥインタフェース等ほかの規格をインタフェー
スとする記憶装置用アダプタに本発明を適用しても同様
の効果が得られる。よって、本発明はＰＣカードアダプ
タのみに限定されるものではなく、記憶装置用アダプタ
全般に及ぶものである。さらに、本実施の形態１におい
ては、アドレスのモードを１回１回読み込んで判定して
いるが、記憶装置用アダプタの内部でこの情報を格納し
てもよい。
【００５２】
【発明の効果】以上のように、本発明の記憶装置用アダ
プタは、ＬＢＡモードのアドレスを記憶するＬＢＡアド
レス記憶手段と、ＣＨＳモードのアドレスのうちシリン
ダ番号を記憶するシリンダ番号記憶手段、ヘッド番号を
記憶するヘッド番号記憶手段、及びセクタ番号を記憶す
るセクタ番号記憶手段からなるＣＨＳアドレス記憶手段
と、前記ＬＢＡアドレス記憶手段の値を更新すると同時
に、前記ＣＨＳアドレス記憶手段内の前記シリンダ番号
記憶手段の値、前記ヘッド番号記憶手段の値、及び前記
セクタ番号記憶手段の値を更新するアドレス更新手段
と、前記アドレス更新手段による更新後、前記ＬＢＡア
ドレス記憶手段の値と、前記ＣＨＳアドレス記憶手段の
３つの値の組とのいずれかを選択し、前記ホストコンピ
ュータに出力するセレクタとを備えた構成をとり、前記
アドレス更新手段は、前記ＬＢＡアドレス記憶手段の値
を１増やすと同時に、前記ヘッド番号記憶手段の値と前
記ヘッド数記憶手段の値との比較と、前記セクタ番号記
憶手段の値と前記トラック当りのセクタ数記憶手段の値
との比較とを行い、それらの比較結果に応じて、前記シ
リンダ番号記憶手段の値と、前記ヘッド番号記憶手段の
値と、前記セクタ番号記憶手段の値とを変更するアドレ
ス加算更新手段であることにより、ＬＢＡモードのアド
レスからＣＨＳモードのアドレスへの変換手段を導入し
なくても、ＬＢＡモード及びＣＨＳモードのいずれであ
ってもホストコンピュータからアクセス可能である、低
コストで高速処理の記憶装置用アダプタを提供すること
ができる。
プタは、ＬＢＡモードのアドレスを記憶するＬＢＡアド
レス記憶手段と、ＣＨＳモードのアドレスのうちシリン
ダ番号を記憶するシリンダ番号記憶手段、ヘッド番号を
記憶するヘッド番号記憶手段、及びセクタ番号を記憶す
るセクタ番号記憶手段からなるＣＨＳアドレス記憶手段
と、前記ＬＢＡアドレス記憶手段の値を更新すると同時
に、前記ＣＨＳアドレス記憶手段内の前記シリンダ番号
記憶手段の値、前記ヘッド番号記憶手段の値、及び前記
セクタ番号記憶手段の値を更新するアドレス更新手段
と、前記アドレス更新手段による更新後、前記ＬＢＡア
ドレス記憶手段の値と、前記ＣＨＳアドレス記憶手段の
３つの値の組とのいずれかを選択し、前記ホストコンピ
ュータに出力するセレクタとを備えた構成をとり、前記
アドレス更新手段は、前記ＬＢＡアドレス記憶手段の値
を１増やすと同時に、前記ヘッド番号記憶手段の値と前
記ヘッド数記憶手段の値との比較と、前記セクタ番号記
憶手段の値と前記トラック当りのセクタ数記憶手段の値
との比較とを行い、それらの比較結果に応じて、前記シ
リンダ番号記憶手段の値と、前記ヘッド番号記憶手段の
値と、前記セクタ番号記憶手段の値とを変更するアドレ
ス加算更新手段であることにより、ＬＢＡモードのアド
レスからＣＨＳモードのアドレスへの変換手段を導入し
なくても、ＬＢＡモード及びＣＨＳモードのいずれであ
ってもホストコンピュータからアクセス可能である、低
コストで高速処理の記憶装置用アダプタを提供すること
ができる。
【００５３】また、本発明の記憶装置用アダプタにおい
て前記アドレス更新手段は、前記ＬＢＡアドレス記憶手
段の値を前記メモリ領域容量記憶手段の値に変更すると
同時に、前記シリンダ番号記憶手段の値を前記シリンダ
数記憶手段の値に変更し、前記ヘッド番号記憶手段の値
を０とし、前記セクタ番号記憶手段の値を１とするアド
レス代入更手段であることにより、ＬＢＡモードのアド
レスからＣＨＳモードのアドレスへの変換手段を導入し
なくても、ホストコンピュータからのアクセスがＬＢＡ
モード及びＣＨＳモードのいずれであっても記憶装置の
メモリ領域容量を知ることができる、低コストで高速処
理の記憶装置用アダプタを提供することができる。
て前記アドレス更新手段は、前記ＬＢＡアドレス記憶手
段の値を前記メモリ領域容量記憶手段の値に変更すると
同時に、前記シリンダ番号記憶手段の値を前記シリンダ
数記憶手段の値に変更し、前記ヘッド番号記憶手段の値
を０とし、前記セクタ番号記憶手段の値を１とするアド
レス代入更手段であることにより、ＬＢＡモードのアド
レスからＣＨＳモードのアドレスへの変換手段を導入し
なくても、ホストコンピュータからのアクセスがＬＢＡ
モード及びＣＨＳモードのいずれであっても記憶装置の
メモリ領域容量を知ることができる、低コストで高速処
理の記憶装置用アダプタを提供することができる。
【図１】本実施の形態１におけるアドレス制御手段７の
回路のブロック構成の一例を示す図である。
回路のブロック構成の一例を示す図である。
【図２】本実施の形態１における、アドレス加算更新手
段１３２ａの回路のブロック構成の一例を示す図であ
る。
段１３２ａの回路のブロック構成の一例を示す図であ
る。
【図３】本実施の形態１における、アドレス代入更新手
段１３２ｂの回路のブロック構成の一例を示す図であ
る。
段１３２ｂの回路のブロック構成の一例を示す図であ
る。
【図４】本実施の形態１における、アドレス加算更新手
段１３２ａが起動したときの記憶装置用アダプタの動作
を示すフロー図である。
段１３２ａが起動したときの記憶装置用アダプタの動作
を示すフロー図である。
【図５】本実施の形態１における、アドレスの更新の状
態を示す図である。
態を示す図である。
【図６】本実施の形態１における、アドレス代入更新手
段１３２ｂが起動したときの記憶装置用アダプタの動作
を示すフロー図である。
段１３２ｂが起動したときの記憶装置用アダプタの動作
を示すフロー図である。
【図７】従来の記憶装置用アダプタの回路ブロック構成
の一例を示す図である。
の一例を示す図である。
【図８】ＬＢＡ⇔ＣＨＳ変換の式を示す図である。
【図９】従来の記憶装置用アダプタのアドレス制御手段
の回路ブロック構成を示す図である。
の回路ブロック構成を示す図である。
【図１０】従来の記憶装置用アダプタにおける動作を示
すフロー図である。
すフロー図である。
７ アドレス制御手段 １１０ ＣＨＳアドレス記憶手段 １１１ ＬＢＡアドレス記憶手段 １１２ シリンダ番号記憶手段 １１３ ヘッド番号記憶手段 １１４ セクタ番号記憶手段 １２１ メモリ領域容量記憶手段 １２２ シリンダ数記憶手段 １２３ ヘッド数記憶手段 １２４ トラック当たりのセクタ数記憶手段 １３２ アドレス更新手段 １３２ａ アドレス加算更新手段 １３２ｂ アドレス代入更新手段
Claims (4)
- 【請求項１】 メモリ領域を有する記憶装置をホストコ
ンピュータに接続する記憶装置用アダプタにおいて、 ＬＢＡモードのアドレスを記憶するＬＢＡアドレス記憶
手段と、 ＣＨＳモードのアドレスのうちのシリンダ番号を記憶す
るシリンダ番号記憶手段、ヘッド番号を記憶するヘッド
番号記憶手段、及びセクタ番号を記憶するセクタ番号記
憶手段からなるＣＨＳアドレス記憶手段と、 前記ＬＢＡアドレス記憶手段の値を更新すると同時に、
前記ＣＨＳアドレス記憶手段内の前記シリンダ番号記憶
手段の値、前記ヘッド番号記憶手段の値、及び前記セク
タ番号記憶手段の値を更新するアドレス更新手段と、 前記アドレス更新手段による更新後、前記ＬＢＡアドレ
ス記憶手段の値と、前記ＣＨＳアドレス記憶手段の３つ
の値の組とのいずれかを選択し、前記ホストコンピュー
タに出力するセレクタとを有する、 ことを特徴とする記憶装置用アダプタ。 - 【請求項２】 請求項１記載の記憶装置用アダプタであ
って、 記憶装置中のメモリ領域のヘッド数を記憶するヘッド数
記憶手段、及びトラック当たりのセクタ数を記憶するト
ラック当りのセクタ数記憶手段をさらに有し、 前記アドレス更新手段は、前記ＣＨＳアドレス記憶手段
の３つの値に対してＬＢＡアドレス記憶手段の値を１増
やすのと等価な更新を行うアドレス加算更新手段を含む
ものであり、 前記アドレス加算更新手段は、前記ＬＢＡアドレス記憶
手段の値を１増やすと同時に、前記ヘッド番号記憶手段
の値と前記ヘッド数記憶手段の値との比較と、前記セク
タ番号記憶手段の値と前記トラック当りのセクタ数記憶
手段の値との比較とを行い、それらの比較結果に応じ
て、前記シリンダ番号記憶手段の値と、前記ヘッド番号
記憶手段の値と、前記セクタ番号記憶手段の値とを変更
するものである、 ことを特徴とする記憶装置用アダプタ。 - 【請求項３】 請求項１記載の記憶装置用アダプタであ
って、 記憶装置中のメモリ領域の容量を記憶するメモリ領域容
量記憶手段、及びシリンダ数を記憶するシリンダ数記憶
手段をさらに有し、 前記アドレス更新手段は、前記ＬＢＡアドレス記憶手段
の値と、前記ＣＨＳアドレス記憶手段の３つの値とを規
定の値に更新するアドレス代入更新手段を含むものであ
り、 前記アドレス代入更新手段は、前記ＬＢＡアドレス記憶
手段の値を前記メモリ領域容量記憶手段の値に変更する
と同時に、前記シリンダ番号記憶手段の値を前記シリン
ダ数記憶手段の値に変更し、前記ヘッド番号記憶手段の
値を０とし、前記セクタ番号記憶手段の値を１とするも
のである、 ことを特徴とする記憶装置用アダプタ。 - 【請求項４】 請求項１記載の記憶装置用アダプタであ
って、 記憶装置中のメモリ領域のヘッド数を記憶するヘッド数
記憶手段、トラック当たりのセクタ数を記憶するトラッ
ク当りのセクタ数記憶手段、容量を記憶するメモリ領域
容量記憶手段、及びシリンダ数を記憶するシリンダ数記
憶手段をさらに有し、 前記アドレス更新手段は、 前記ＣＨＳアドレス記憶手段の３つの値に対してＬＢＡ
アドレス記憶手段の値を１増やすのと等価な更新を行う
アドレス加算更新手段と、 前記ＬＢＡアドレス記憶手段の値と、前記ＣＨＳアドレ
ス記憶手段の３つの値とを規定の値に更新するアドレス
代入更新手段とを含むものであり、 前記アドレス加算更新手段は、前記ＬＢＡアドレス記憶
手段の値を１増やすと同時に、前記ヘッド番号記憶手段
の値と前記ヘッド数記憶手段の値との比較と、前記セク
タ番号記憶手段の値と前記トラック当りのセクタ数記憶
手段の値との比較とを行い、それらの比較結果に応じ
て、前記シリンダ番号記憶手段の値と、前記ヘッド番号
記憶手段の値と、前記セクタ番号記憶手段の値とを変更
するものであり、 前記アドレス代入更新手段は、前記ＬＢＡアドレス記憶
手段の値を前記メモリ領域容量記憶手段の値に変更する
と同時に、前記シリンダ番号記憶手段の値を前記シリン
ダ数記憶手段の値に変更し、前記ヘッド番号記憶手段の
値を０とし、前記セクタ番号記憶手段の値を１とするも
のである、 ことを特徴とする記憶装置用アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155574A JP3407038B2 (ja) | 2000-05-26 | 2000-05-26 | 記憶装置用アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000155574A JP3407038B2 (ja) | 2000-05-26 | 2000-05-26 | 記憶装置用アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001337786A true JP2001337786A (ja) | 2001-12-07 |
| JP3407038B2 JP3407038B2 (ja) | 2003-05-19 |
Family
ID=18660502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000155574A Expired - Lifetime JP3407038B2 (ja) | 2000-05-26 | 2000-05-26 | 記憶装置用アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104866642B (zh) * | 2014-12-09 | 2018-04-27 | 北汽福田汽车股份有限公司 | 基于优质线束系统平台的整车线束图纸生成方法和装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128250U (ja) * | 1989-03-31 | 1990-10-23 | ||
| JPH06266506A (ja) * | 1993-03-11 | 1994-09-22 | Toshiba Corp | ディスク記憶システム |
| JPH07129333A (ja) * | 1993-10-28 | 1995-05-19 | Oki Electric Ind Co Ltd | 半導体ディスク装置 |
| JPH08137634A (ja) * | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | フラッシュディスクカード |
| JPH09212411A (ja) * | 1996-02-06 | 1997-08-15 | Tokyo Electron Ltd | メモリシステム |
| JP2000011677A (ja) * | 1998-06-25 | 2000-01-14 | Tokyo Electron Ltd | フラッシュメモリシステム |
-
2000
- 2000-05-26 JP JP2000155574A patent/JP3407038B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02128250U (ja) * | 1989-03-31 | 1990-10-23 | ||
| JPH06266506A (ja) * | 1993-03-11 | 1994-09-22 | Toshiba Corp | ディスク記憶システム |
| JPH07129333A (ja) * | 1993-10-28 | 1995-05-19 | Oki Electric Ind Co Ltd | 半導体ディスク装置 |
| JPH08137634A (ja) * | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | フラッシュディスクカード |
| JPH09212411A (ja) * | 1996-02-06 | 1997-08-15 | Tokyo Electron Ltd | メモリシステム |
| JP2000011677A (ja) * | 1998-06-25 | 2000-01-14 | Tokyo Electron Ltd | フラッシュメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3407038B2 (ja) | 2003-05-19 |
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