JPS6267650A - キヤツシユメモリ制御装置におけるストア処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御装置に関し、特にキャッ
シュメモリの更新データであるストアデータを一旦スド
アバッファに格納し、後の空き時間等を利用してストア
バッファのストアデータをキャッシュメモリへ掃き出す
ように構成されたキャッシュメモリ制御Ｗ　ｉＦＺの改
良に関する。

〔従来の技術〕

従来、この種のキャッシュメモリ制御装置は、第３図に
示すように、ストアオペレーションがオベレーションレ
ジスタ１１に受付けられると制御部５０がその内容をＭ
読し、アドレスレジスタ１０に選択回路１６を介してセ
ットされたストアアドレスをストアアドレスバッファ６
０に格納する。後に対応するストアデータが７ｊｉｉ算
部で準備され転送されるとストアデータバッファ６２に
格納され、この時点でストアデータの主メモリへの掃き
出しとアドレスアレイ（ＡＡＯ，Ａへ１）２０　、２１
およびデータアレイ（［ＩＡＯ。

０Ａ１）４０．４１から構成されるキャッシュメモリ、
の掃き出しとが制御部５０により起動される。

キャソンユメモリへの掃き出しにおいて、キヤノンユメ
モリは通常複数レベル（第３図では２レヘルの場合を示
している）より構成されるため、キヤノンユメモリへの
掃き出しが必要であるか否か即ちストアオペレーション
の対象アドレスがアドレスアレイ２０．２１に登録され
ているか否かを調べると同時に、どのレベルのアドレス
アレイに登録されているかを調べる必要がある。

そこで、制御部５０より掃き出しが起動されると、スト
アアドレスバッファ６０よりストアアドレスが読出され
て選択回路１６を通しアドレスレジスタ１〇−・格納さ
れ、次のタイミングでキャッシュメモリのレベル０とレ
ベル１のアドレスアレイ２０．２１が同時に参照され、
比較器３０．３１で各々前記ストアアドレスの登録の有
無が調べられ、登録されていることが検出されるとヒツ
ト信号３０１又はヒント信号３０２が出力される。

上記ヒツト信号３０１，３０２は制御部５０を経由して
キャッシュメモリのデータアレイ用の書込み許可レジス
タ１４へ格納される。同時にストアデータバッファ６２
から読出されたストアデータが書込みレジスタ１３へ格
納され、ストアアドレスバッファ６０から読出されたス
トアアドレスの内のデータアレイアドレス部が選択回路
１５を経てデータアレイアドレスレジスタ１２へ格納さ
れる。書込み許可レジスタ１４ハレヘル０．レベル１の
各々のヒツト信号を格納する２ビツトの書込み許可ビッ
トから成っており、もしキャッシュメモリのアドレスア
レイの何れにも前記ストアオペレーションの対象アドレ
スが登録されていない場合は上記書込み許可ビットがと
もに“０”となり、掃き出しく書込み）は実行されない
。反対に、キャッシュメモリの何れかのアドレスアレイ
にストアオペレーションの対象アドレスが登録されてい
ると、登録されたレベルに対応する書込み許可ビットが
“１”になり、そのレベルのデータアレイに書込みレジ
スタ１３のストアデータが掃き出される。このようにし
て、与えられたデータアレイアドレス、ストアデータ及
び書込み許可ビットに従ってキャッシュメモリへの掃き
出しが実行される。

〔発明が解決しようとする問題点〕

上述した従来のキャッシュメモリ制御装置は、ストアオ
ペレーションの対象アドレスを受付けた際にはアドレス
アレイ２０．２１の参照を行なわず、ストアデータがス
トアデータバッファ６２に準備された後のデータアレイ
４０．４１へのストアデータの掃き出しに際し、アドレ
スアレイ２０．２１の参照を行なっているので、一旦ス
ドアアドレスバッファ６０に格納したストアアドレスを
再びアドレスレジスタ１０にセットする必要が生じる。

しかし、アドレスレジスタ１０はストアアドレスのみを
格納するレジスタでなく、ロードオペレーション時のロ
ードアドレス等もセットされるから、ロードオペレーシ
ョンが受付けられている場合、ロードオペレーションの
実行を待たせるか又はストアデータの掃き出しを待たせ
るかの選択が強要される欠点がある。また、ストアデー
タの掃き出しにアドレスアレイの参照とデータアレイへ
のストアデータの登録との２マシンサイクルを必要とす
る欠点もある。

本発明はこのような従来の問題点を解決したもので、そ
の目的は、ストアデータのキャッシュメモリへの掃き出
しの際におけるストアアドレスのアドレスレジスタ１０
への再セットによるアドレスアレイの参照を不要とする
ことにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、複数のレベルから
構成され主メモリの写しを格納するキヤノンユメモリと
ストアオペレーションの対象アドレス及び対象データを
一時的に格納するストアバッファとを存するキャッシュ
メモリ制御装置におけるストア処理方式において、 ストアオペレーションの対象アドレスが前記キャッシュ
メモリに登録されているか否かをレベル毎に検出した結
果をストアオペレーションの受付時に格納しておくヒソ
トレベルハソファと、前記ストアオペレーションに応じ
て前記ストアバッファに格納されたストアデータの前記
キャッシュメモリへの登録実行の必要性を管理するフラ
グと、 前記ストアオペレーションの対象アドレスが前記キャッ
シュメモリ上から消去された場合に前記フラグを登録不
要に変更する手段とを儒え、前記ストアオペレーション
の対象データを前記ストアバッファから前記キャッシュ
メモリー、登録するタイミングにおいて前記フラグの内
容を参照して登録実行の必要性を判別すると共に前記ヒ
。

トレベルハソファの内容を参照して登録すべきキャッシ
ュメモリのレベルを得るように構成する。

〔作用〕

ストアオペレーションが受付けられると、アドレスレジ
スタにセットされたストアオペレーションの対象アドレ
スがキャッシュメモリに登録されているか否かがキャッ
シュメモリのレベル毎に調べられ、その結果がヒ、トレ
ベルハノファに格納される。また、そのストアオペレー
ションの対象アドレスがキャッシュメモリ上からその後
消去された場合には対応するストアデータの前記フラグ
が登録不要に変更される。後のストアデータのキャッシ
ュメモリへの掃き出しに際しては、前記フラグの内容か
らそのストアデータの登録実行の必要性が判別され、必
要性があればヒ、トレベルバノファの内容から登録すべ
きキャッシュメモリのレベルを得る。

［実施例］ 第１Ｍは本発明の実施例を示すブロック図であり、１】
はデータアレイアクセスステージに対するオペレーショ
ンヲ格納するオペレーションレジスタ、１０は上記オペ
レーションに対するアドレスを格納するアドレスレジス
タである。また、　１２は選択回路１５を経由してデー
タアレイ４０．４１　’必要とする上記オペレーション
のアドレスの解”部（データアレイアドレス）が格納さ
れるデータアレイアドレスレジスタである。オペレーシ
ョンＬ−・ジスタ１１にセントされたオペレーション情
報は制御部５０に送られ解読されてオペレーション実行
のための制御が各部に為される。

オペレーションレジスタ１１にストアオペレーションが
受付けられると、アドレスレジスタ１ｏにセットされた
ストアアドレスの七ノドアドレス部によってアドレスア
レイ２０．２１が同時にアクセスされる。本実施例はキ
ャッシュメモリが２レベルの場合であり、レベル０のア
ドレスアレ・イ２０とレベル１のアドレスアレイ２１が
用意されている。同様にレベル０のデータアレイ４０と
レベルｌのデータアレイ４１とがある。比較器３０はレ
ベル０のアドレス７レイ２０から読出されたキーアドレ
スとアドレスレジスタｌＯのキーアドレス部との−ｊｋ
　Ｇ　Ａｍべ、比較器３１はレベル１のアドレスアレイ
２１から続出されたキーアドレスとアトｌメスレジスタ
ｌ（）のキーアドレス部との一致を調べ、各々のレベル
に対応してアドレスレジスタ１０のストアアドレスがキ
ャッシュメモリに登録されているか否かを検出する。

登録がされていると検出された場合、レベルに対応して
比較器３０または比較器３１からヒツト信号３０１゜３
１１が出力される。このヒツト信号３０１．３１１はア
ドレスレジスタ１０のストアアドレスがストアアドレス
バッファ６０に格納されると同時にヒソトレへルバノフ
ァ６１に格納される。また、制御部５０内には、ストア
アドレスバッファ６０に格納された各ストアアドレスに
対応してそのストアアドレスのストアデータを実際にデ
ータアレイに登録すべきか否かを指示する複数のキャソ
ンユメモリ掃き出し指示フラグから成るフラグ群７０が
用意されており、上記ヒント信号３０１，３１１の論理
和信号によって対応するキヤノンユメモリ掃き出し指示
フラグが、“１”にセットされる。

演算部より対応するストアデータが送られストアデータ
バッファ６２に格納さねた後、キャッシュメモリへの掃
き出しが制御部５０によめ起動される。

この際、上記の対応するキャッシュメモリ掃き出し指示
フラグが参照され、“０”であａＣｆキャ。

ツユ、、エリ、の掃き出し処理は実行されない。反対に
キャッシュメモリ掃き出し指示フラグが′１”であると
、ヒットレベルバッファ６１からヒノトレベルｍＷｉ　
（レベル０．レヘルｌの各ヒツト信号）６１１が制御部
５０を介して結線５０１により書込み許可レジスタ１４
ヘセノトされ、同時にストアデータが結線６２１　によ
り書込みレジスタ１３へ送られ、ストアアドレスバッフ
ァ６０に格納されたアドレスのうちデータアレイアドレ
スが結ｖＡ６０１　、選択回路１５を経てデータアレイ
アドレスレジスタ１２へ送られる。なお、選択回路１５
はストアバッファからキヤノンユメモリへのストアデー
タ掃き出しが可能なタイミングにおいて結線６０１を選
択されるよう制御部５０により制御されている。

書込み許可レジスタ１４は２ビツトの容量を有し、ビッ
トＯはレベルＯの書込み指示、ビット１はレベル１の書
込み指示に対応する。ストアオペレーション受付時にお
けるアドレスアレイ２０．２１の参照結果の何れのレベ
ルにも該当するアドレスが登録されていない場合、ヒツ
ト信号３０１．３１１が共にオフとなるため、書込み許
可レジスタ１４に格納されるイ直は“００″となる。従
って、キャッシュメモリ掃き出し指示フラグが“１“で
あっても書込みはレベル０．レヘル１の何れへも実行さ
れない。

反対に、レベル０のアドレスアレイ２０でヒツトした場
合は書込み許可レジスタ１４に格納される値は“０１”
となり掃き出し指示フラグが“１”であればストアデー
タはレベル０のデータアレイ４０へ格納され、レベル１
のアドレスアレイ２１でヒツトした場合は書込み許可レ
ジスタ１４に格納される値は“１０″となり掃き出し指
示フラグが“１”であればストアデータはレベル１のデ
ータアレイ４１へ格納される。

なお、ストアオペレーションはキヤノンユメモリへの掃
き出しと共に主メモリへストアアドレスとストアデータ
が転送され、主メモリにストアが実行されることで完了
する。主メモリへの掃き出しにおいては、ヒットレベル
バッファ６１の内容は無視される。

第２図は制御部５０の実施例の要部ブロック図でアル。

ストアオペレーションのアドレス処理タイミングにおい
て、書込みポインタ８６はストアアドレスバッファ６０
及ヒヒットレベルバッファ６１の登録ワードを指定し、
登録が実行されたときに歩進され次の登録ワードを指定
する。フラグ群７０は前述したようにストアバッファの
ワード対応（即ちストアデータ対応）にキャッシュメモ
リへの掃き出しの必要性を指示するキャッシュメモリ掃
き出し指示フラグＦＧＯ−ＦＧ３から構成されている。

本実施例ではストアバッファの格納最大ワード数を４と
しであるため、上記フラグ群７０は４個のフラグから構
成されている。上記ストアオペレーションのアドレス処
理タイミングにおいて、ヒント信号３０１．３１１　の
論理和信号がオア回路８７でとられ、その結果が”ｌｏ
の場合デコーダ８８により登録ワードが指定され、該当
するキャッシュメモリ掃き出し指示フラグがセットされ
る。例えば書込みポインタ８６の値が“０１”ならばキ
ャッシュメモリ掃き出し指示フラグＦＧＩがセットされ
る。

後にストアデータが準備され前述のキャッシュメモリへ
の掃き出しが制御部５０で起動されると、ストアアドレ
スバッファ６０及びヒソトレへルハソファ６１の続出し
ワードを指定する読出しポインタ８０の出力を受けて選
択回路８９が該当するキャッシュメモリ掃き出し指示フ
ラグの内容を選択して結縁８９１上に出力する。この出
力が“０”の場合、書込み許可レジスタ１４へ転送する
値（結′！１Ａ５０１上の値）は′００”となり、デー
タアレイへの書込みは抑止される。一方、結線８９１上
の出力が“■”の場合、ヒットレベルハンファ６１の出
力６１１が結線５０１へ送られて書込み許可レジスタ１
４にセットされ、その値に従ってデータアレイ４０．４
１にストアデータが前述のようにして書込まれる。読出
しポインタ８０によりキャッシュメモリ掃き出し指示フ
ラグＦＧＯ〜ＦＧ３が上記のように参照された場合、読
出しポインタ８０は歩進され次のワードの続出しに備え
ると共に、参照されたキャッシュメモリ掃き出し指示フ
ラグをデコーダ８１及びオア回路８２〜８５の何れかを
通してリセットする・ 第２図の消去信号８２０〜８５０はストアアドレスがス
トアアドレスバッフ７６０に格納されたタイミングから
データアレイ４０．４１への掃き出し起動タイミングの
間に例えば他系のキャッシュメモリ制御装置からのセッ
ト処理要求等によって上記ストアアドレスがアドレスア
レイ上の登録から消された場合、データアレイへの掃き
出し処理を抑止するために準備されている。この消去信
号８２０〜８５０は制御部５０によりストアアドレスバ
ッファ６０の各登録ストアアドレスと他系からのセット
処理対象アドレスとの比較等により生成され、例えばワ
ードＯに登録されているアドレスがキャッシュメモリ上
の登録から消されるという事象が生起した場合は、消去
信号８２０が“１”となりオア回路８２を通しキャッシ
ュメモリ掃き出し指示フラグＦＧＯをリセットする。こ
のようにしてキャッシュメモリへの掃き出しの必要性は
常時フラグ群７０により制御される。

〔発明の効果〕

以上説明したように、本発明は、ストアオペレーション
の対象アドレスを受付りた際にアドレスアレイを参照し
てヒツト情報をヒットレベルバッファに格納しておくの
で、後に準備されるストアデータのキャッシュメモリへ
の掃き出し時には上記ヒノトレへルバソファを参照すれ
ば登録すべきデータアレイのレベルを知ることができ、
従来のようにストアデータのキヤ、ンユメモリへの掃き
出し時に再びストアアドレスを７ドレスレジスタにセッ
トしてアドレスアレイを参照する必要がなくなり、後続
するオペレーションの実行を妨げる頻度を低下すること
ができる。従って、ストアオペレーション性能を向上す
ることができる効果がある。また、ストアデータの掃き
出し時にアドレスアレイの参照が不要になる分、掃き出
しを高速に行なうことができる効果もある。

また、ストアオペレーションに応じてストアバッファに
格納されたストアデータのキャッシュメモリへの登録実
行の必要性を管理するフラグと、そのストアオペレーシ
ョンの月象゛アドレスがキャ７ソユメモリ上から消去さ
れた場合に前記フラグを登録不要に変更する手段とを設
けたので、ストアアドレスがストアアドレスバッファに
格納されたタイミングからデータアレイへの掃き出し起
動タイミングの間に上記ストアアドレスがアドレスアレ
イ上から消去されるような事象が生起することがあって
も、上記フラグを参照するだけでストアデータの登録実
行の可否を判別できる効果がある。

【図面の簡単な説明】 第１図は本発明の実施例のブロック図、第２図は制御部
５０の実施例の要部ブロック図および、 第３図は従来のキャソンユメモｌノ制御装置のブロック
図である。 図において、１０はアドレスレジスタ、１１はオペレー
ションレジスタ、１２はデータアレイアドレスレジスタ
、１３は占込みレジスタ、１４は書込み許可レジスター
２０はレベル０のアドレスアレイ、２１はレベルｌのア
ドレスアレイ、４０はレベルＯのデータアレイ、４１は
レベル１のデータアレイ、５０は制ネ卸部、６０はスト
アアドレスバッファ、６１はヒ、トレベルハノファ、６
２はストアデータバッファ、７０はフラグ群、ＦＧＯ−
ＦＧ３はキャッンユメモリ掃き出し指示フラグである。

Claims (1)

1. 【特許請求の範囲】 複数のレベルから構成され主メモリの写しを格納するキ
   ャッシュメモリとストアオペレーションの対象アドレス
   及び対象データを一時的に格納するストアバッファとを
   有するキャッシュメモリ制御装置におけるストア処理方
   式において、 ストアオペレーションの対象アドレスが前記キャッシュ
   メモリに登録されているか否かをレベル毎に検出した結
   果をストアオペレーションの受付時に格納しておくヒッ
   トレベルバッファと、前記ストアオペレーションに応じ
   て前記ストアバッファに格納されたストアデータの前記
   キャッシュメモリへの登録実行の必要性を管理するフラ
   グと、 前記ストアオペレーションの対象アドレスが前記キャッ
   シュメモリ上から消去された場合に前記フラグを登録不
   要に変更する手段とを備え、前記ストアオペレーション
   の対象データを前記ストアバッファから前記キャッシュ
   メモリへ登録するタイミングにおいて前記フラグの内容
   を参照して登録実行の必要性を判別すると共に前記ヒッ
   トレベルバッファの内容を参照して登録すべきキャッシ
   ュメモリのレベルを得るように構成されたことを特徴と
   するキャッシュメモリ制御装置におけるストア処理方式
   。