JP3278564B2 - 命令キャッシュ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令キャッシュ、
特に、複数のラインを連続して読めるノンブロックタイ
プの命令キャッシュに関するものである。

【０００２】

【従来の技術】命令キャッシュにおいて、キャッシュに
ミスヒットしたら、一般に２ⁿ （ｎは自然数）ワードか
らなる１ライン分の命令をメモリから読み出して、それ
らをキャッシュに書き込んでから、キャッシュから命令
フェッチを行い、次にまたキャッシュにミスヒットした
らメモリから１ライン読み出すというブロッキング方式
よりも、一旦、キャッシュにミスヒットすると複数のラ
インを連続して読み出すノンブロッキング方式の方が有
利であることが分かっており、ノンブロッキング方式の
命令キャッシュが多く採用されている。そのノンブロッ
キングキャッシュにおいて、パイプラインストールなど
によりキャッシュへの読み込みタイミングと命令フェッ
チとのタイミングがずれてしまっても、キャッシュへの
読み込みと命令フェッチが継続して並行に行えるよう
に、図２に示すよう工夫が行われている。図２は、従来
の命令キャッシュを示す構成図である。図２に示すよう
に、フェッチアドレスレジスタ１は、中央処理装置（以
下、ＣＰＵと呼ぶ）がフェッチしようとしている命令の
アドレスを保持するレジスタである。通常は、実行しよ
うするプログラム上では、命令がシーケンシャルに並ん
でいるので、ある命令がフェッチされると、フェッチア
ドレスレジスタ１には、インクリメンタ（以下、ＩＮＣ
と呼ぶ）２により＋１ワード加算されたアドレスが取り
込まれる。この取り込まれるタイミングは、フェッチア
ドレス保持信号Ｌによって決められる。一方、分岐する
場合は、プログラムの命令コードが示す分岐先のアドレ
スがＣＰＵで算出されて、そのアドレスがＣＰＵから与
えられて、分岐信号Ｂに基づいて、選択回路（以下、Ｍ
ＵＸと呼ぶ）３で選択されて、フェッチアドレスレジス
タ１に保持される。

【０００３】フェッチアドレスレジスタ１に保持された
フェッチアドレスＦＡは、ＭＵＸ９を通して、タグメモ
リ１０のＡ端子に送られる。タグメモリ１０のＡ端子に
入力されたアドレスにより選択された、Ｄ_out 端子より
出力されたデータと、フェッチアドレスＦＡとを比較器
（以下、ＣＭＰと呼ぶ）１２で比較して、命令キャッシ
ュのデータメモリ１８に要求する命令がある（ヒット）
か否かが判断される。データメモリ１８にない（ミスヒ
ットだった）場合、そのミスヒットだった命令を含む１
ラインの第１ワードから順々にデータメモリ１８に読み
込む。まず、フェッチアドレスレジスタ１に保持された
フェッチアドレスＦＡは、ＭＵＸ４を通って、メモリア
ドレスレジスタ５に保持される。このメモリアドレスレ
ジスタ５に保持されたメモリアドレスＭＡによりメモリ
アクセスが行われ、ミスヒットしたラインの第１ワード
の命令がラインバッファ１７に保持される。メモリアド
レスＭＡは、引き続き、ＩＮＣ６により＋１ワード加算
されたアドレスに更新され、プログラムが格納されたメ
モリへのメモリアクセスを行い、次の命令をラインバッ
ファ１７に保持する。これを繰り返す。一方、メモリア
ドレスレジスタ５に保持されたメモリアドレスＭＡの上
位２８ビット（ラインのアドレスを示す）は、キャッシ
ュアドレスレジスタ７にも保持される。メモリから読み
込まれた命令は、１ライン分がラインバッファ１７に保
持されると、データメモリ１８に書き込まれる。データ
メモリ１８に書き込まれる時のアドレスは、キャッシュ
アドレスレジスタ７よりＭＵＸ１６を通して、供給され
る。同時にタグメモリ１０にも書き込まれる。タグメモ
リ１０のＡ端子とＤ_in 端子には、キャッシュアドレスレ
ジスタ７よりＭＵＸ９を通じて供給される。

【０００４】ラインバッファ１７に保持された命令は、
その命令のアドレスがフェッチアドレスレジスタ１に保
持されるフェッチアドレスＦＡと一致すれば、ＣＰＵへ
もtoCPU(Data)を通して送られる。この場合、キャッシ
ュアドレスレジスタ７に保持されたアドレスとフェッチ
アドレスＦＡが一致するか否かをＣＭＰ１４にて判断す
る。この時、ラインバッファ有効フラグ１３から供給さ
れた信号により、既にラインバッファ１７にメモリから
読み込まれたか否かを判別して、読み込まれていれば、
ヒット信号ＨＩＴをアサートする。さらに、ラインバッ
ファ１７に保持された１ライン分の命令がデータメモリ
１８に書き込まれると、メモリアドレスＭＡの上位２８
ビットを保持するスライドバッファタグ１１に保持され
る。スライドバッファタグ１１に保持されていたアドレ
スとフェッチアドレスＦＡが一致するか否かをＣＭＰ１
５にて判断して、一致していれば、ヒット信号ＨＩＴを
アサートする。この時、ラインバッファ有効フラグ１３
から供給された信号により、新たな命令がメモリから読
み込まれラインバッファ１７に上書きされていないかを
判別して、上書きされていなければ、ヒット信号ＨＩＴ
をアサートする。この２つの機構によりラインバッファ
１７に保持された命令が、フェッチアドレスレジスタ１
に保持されたアドレスの指す命令であった場合、たと
え、命令フェッチが何らかの理由により遅れても命令フ
ェッチを続けることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
命令キャッシュにおいて、以下のような課題があった。
アドレスが３２ビット長だった場合、二つのＣＭＰ１
４，１５は、その全てを比較しなければならず、また、
スライドバッファタグ１１にもそのアドレスを保持しな
ければならないので、少なくとも２８ビットのレジスタ
と二つの２８ビットのＣＭＰ１４，１５、及び有効無効
を判断する組み合わせ回路が必要で小さくならないとい
う問題点があった。

【０００６】

【課題を解決するための手段】本発明では、前記課題を
解決するために、以下の回路を備えている。即ち、メモ
リ上の命令のコピーを保持するキャッシュメモリと、前
記キャッシュメモリに書き込むために一時的に前記メモ
リからの２ⁿ 個の１ラインの命令を保持する２ⁿ 個のラ
インバッファと、前記キャッシュメモリに書き込む前の
状態を示し、前記各ラインバッファにフェッチしようと
する命令のアドレスが示すラインの命令が保持されて有
効であるか否かを示す２ⁿ ビットの第１のラインバッフ
ァ有効フラグと、前記キャッシュメモリに書き込んだ後
の状態を示し、前記各ラインバッファが次のラインの命
令で上書きされて無効であるか否かを示す２ⁿビットの
第２のラインバッファ有効フラグとを備えている。そし
て、前記フェッチしようとしている命令のアドレスが示
すラインと前記ラインバッファに読み込み中のラインが
一致することを示す第１の状態と、前記フェッチしよう
としている命令のアドレスが示すラインが前記ラインバ
ッファに読み込み中のラインの一つ前の読み込みが完了
したラインであることを示す第２の状態と、前記フェッ
チしようとしている命令のアドレスが示すラインと前記
ラインバッファに読み込み中のラインではなく、かつ、
前記フェッチしようとしている命令がラインバッファに
存在しないことを示す第３の状態とを保持するモードレ
ジスタと、前記第１と第２のラインバッファ有効フラグ
とフェッチしようとしているアドレスとに基づいて、第
１、第２、第３の状態の遷移を制御する制御回路とを備
えている。さらに、前記モードレジスタが第１の状態を
示し、前記ラインバッファ有効フラグがフェッチしよう
としている命令に対応するラインバッファが有効である
ことを示した時、又は前記モードレジスタが第２の状態
を示した時に、ヒット信号をアサートして、前記モード
レジスタが第３の状態を示した時にヒット信号をネゲー
トするラインバッファ有効判定回路を備えている。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態の命令キャッシュを示
す構成図であり、図２中の要素と共通する要素には共通
の符号を付してある。本発明の第１の実施形態の命令キ
ャッシュが従来の命令キャッシュと異なる点は、スライ
ドバッファタグ１１と、キャッシュアドレスレジスタ７
に保持されたアドレスとフェッチアドレスＦＡを比較す
るＣＭＰ１４と、スライドバッファタグ１１に保持され
たアドレスとフェッチアドレスＦＡを比較するＣＭＰ１
５とを無くして、フェッチアドレスＦＡが示すラインが
ラインバッファに読み込み中のラインと一致を示す状
態、フェッチアドレスＦＡが示すラインがラインバッフ
ァに読み込み中のラインの一つ前のラインを示す状態な
どを示すモードレジスタＭＲと、ラインバッファ有効フ
ラグ１３とモードレジスタＭＲが示す状態に基づいて、
ヒット信号ＨＩＴをアサートもしくはネゲートするライ
ンバッファ有効判定回路３１とを設けたことである。即
ち、本第１の実施形態の命令キャッシュは、フェッチア
ドレスレジスタ１、ＩＮＣ２、ＭＵＸ３，４、メモリア
ドレスレジスタ５、キャッシュアドレスレジスタ７、Ｉ
ＮＣ８、ＭＵＸ９、タグメモリ１０、ＣＭＰ１２、ライ
ンバッファ有効フラグ１３、ＭＵＸ１６、ラインバッフ
ァ１７、データメモリ１８、ＭＵＸ１９、命令デコーダ
２０、ラインバッファ有効判定回路３１、及び制御回路
３２を備えている。

【０００８】ＣＰＵからのアドレス（from CPU(Addres
s))、ＩＮＣ２の出力、及び分岐信号Ｂは、ＭＵＸ３の
入力に接続されている。ＭＵＸ３の出力は、フェッチア
ドレスレジスタ１の入力に接続されている。フェッチア
ドレス保持信号Ｌは、フェッチアドレスレジスタ１の入
力、及び制御回路３２の入力に接続されている。フェッ
チアドレスレジスタ１の出力であるフェッチアドレスＦ
Ａは、ＩＮＣ２の入力、ＭＵＸ４、ＭＵＸ９に接続され
ている。フェッチアドレスレジスタ１の出力であるフェ
ッチアドレスＦＡの下位２ビットＦＡ［３：２］は、ラ
インバッファ有効判定回路３１、及び制御回路３２の入
力に接続されている。データメモリ１８に記憶するアド
レスを示すフェッチアドレスＦＡのインディクスは、Ｍ
ＵＸ１６に接続されている。ラインバッファ有効フラグ
１３の出力は、ラインバッファ有効判定回路３１、及び
制御回路３２の入力に接続されている。ＭＵＸ４の出力
は、メモリアドレスレジスタ５の入力に接続されてい
る。メモリアドレスレジスタ５の出力であるメモリアド
レスＭＡは、命令を保持するメモリのアドレス端子(to
Memory(Address))、及びＩＮＣ６に接続されている。メ
モリアドレスＭＡのラインを示すＭＡ［３１：４］は、
キャッシュアドレスレジスタ７の入力に接続されてい
る。ＩＮＣ６の出力は、ＭＵＸ４の入力に接続されてい
る。

【０００９】キャッシュアドレスレジスタ７の出力は、
ＩＮＣ８、ＭＵＸ９、及びＭＵＸ１６の入力に接続され
ている。ＩＮＣ８の出力は、ＭＵＸ９の入力に接続され
ている。ＭＵＸ９の出力のうちタグを示す出力は、タグ
メモリ１０のＤ_in端子に接続され、ＭＵＸ９の出力のう
ちインディクスを示す出力は、タグメモリ１０のＡ端子
に接続されている。ＣＭＰ１２の入力は、タグメモリ１
０のＤ_out 端子、及びＭＵＸ９の出力に接続されてい
る。ＣＭＰ１２の出力は、ＯＲゲート３３の一方の入
力、及びＯＲゲート３４の入力に接続されている。モー
ドレジスタＭＲの出力であるモードMODEは、ラインバッ
ファ有効判定回路３１、及びＯＲゲート３４の入力に接
続されている。ラインバッファ有効判定回路３１の出力
は、ＯＲゲート３３の他方の入力に接続されている。Ｏ
Ｒゲート３３からは、ヒット信号ＨＩＴがＣＰＵに出力
される。メモリのデータ端子(from Memory(Data)) は、
ラインバッファ１７の入力に接続されている。ラインバ
ッファ１７の出力は、データメモリ１８のＤ_in端子、及
びＭＵＸ１９の入力に接続されている。データメモリ１
８のＤ_out 端子は、ＭＵＸ１９の入力に接続されてい
る。ＭＵＸ１９の出力は、命令デコーダ２０の入力及び
ＣＰＵ(to CPU(Data))に接続されている。

【００１０】命令デコーダ２０の出力は、ＯＲゲート３
４の入力に接続されている。ＯＲゲート３４の出力は、
キャッシュへの読み込み継続フラグＲＣＦに接続されて
いる。制御回路３２には、システムクロックＣＬＫが接
続されている。フェッチアドレスレジスタ１は、例え
ば、３２ビットのレジスタであり、ＣＰＵがフェッチし
ようとしている命令のアドレスを保持するレジスタであ
る。メモリアドレスレジスタ５は、例えば、３２ビット
のレジスタであり、命令を保持するメモリからプログラ
ムを読み込むアドレスを保持するレジスタである。キャ
ッシュアドレスレジスタ７は、メモリアドレスＭＡの上
位２８ビットＭＡ［３１：４］を保持するレジスタであ
る。タグメモリ１０とデータメモリ１８はキャシュメモ
リである。タグメモリ１０は、キャッシュの１ラインに
関する情報のうち、フェッチアドレスＦＡのインディク
スをアドレスとして、そのアドレス領域に有効無効フラ
グとフェッチアドレスＦＡの上位ビットであるタグを保
持するメモリである。また、データメモリ１８は、ライ
ンバッファ１７に保持された１ラインの命令をそのライ
ンが示すインディクスをアドレスして、そのアドレス領
域にラインバッファ１７に保持された命令を保持するメ
モリである。

【００１１】ラインバッファ１７は、メモリから読み込
んだ命令を一時的に保持するバッファであり、例えば、
１ラインを４ワードとすると、３２ビット×４の構成で
あり、その構成する各ラインバッファをラインバッファ
０〜ラインバッファ３と表記する。ラインバッファ有効
フラグ１３は、例えば、１ラインを４ワードとすると、
４ビットのＬＢＶ１（第１のラインバッファ有効フラ
グ）とＬＢＶ２（第２のラインバッファ有効フラグ）と
より構成されている。ＬＢＶ１は、データメモリ１８に
書き込まれる前の状態において、ラインバッファ０〜３
が有効であるか否かを示すレジスタである。ＬＢＶ２
は、データメモリ１８に書き込まれた後の状態におい
て、ラインバッファ０〜３が次のラインの命令で上書き
されずに有効であるか否かを示すレジスタである。ライ
ンバッファ有効判定回路３１は、ラインバッファ有効フ
ラグ１３とモードレジスタＭＲのモードMODEから、フェ
ッチアドレスＦＡが示す命令をラインバッファ１７が保
持していれば、ヒット信号ＨＩＴをアサートして、保持
していなければヒット信号ＨＩＴをネゲートする回路で
ある。

【００１２】命令デコーダ２０は、メモリから読み込ん
だ命令をデコードして、分岐命令であるかを判別するも
のである。制御回路３２は、モードレジスタＭＲの設定
するモードの設定、ＭＵＸ９，１６，１９の制御などを
行う回路である。図３は、図１中のラインバッファとデ
ータメモリとＭＵＸを示す構成図である。図３に示すよ
うに、ラインバッファ１７−１〜１７−４の出力はトラ
イステート回路４０−１〜４０−４の入力に接続されて
いる。トライステート回路４０−１〜４０−４のハイイ
ンピーダンス状態を制御する制御電極には、図示しない
が制御回路３２から出力されるバッファリード信号ＢＲ
が接続されている。ラインバッファ１７−１〜１７−４
の３２ビット×４の出力は、データメモリ１８のＤ _in 端
子に接続されている。データメモリ１８のＤ _out 端子に
は、トライステート回路４１の入力が接続されている。
トライステート回路４１のハイインピーダンス状態を制
御する制御電極には、バッファリード信号ＢＲの反転信
号が接続されている。トライステート回路４１の３２ビ
ット×４（＝１２８）の出力は、ＭＵＸ１９の入力に接
続されている。フェッチアドレスＦＡの下位２ビットＦ
Ａ［３：２］は、選択信号としてＭＵＸ１９に接続され
ている。ＭＵＸ１９の３２ビットの出力はＣＰＵ(to CP
U(Data))に接続されている。

【００１３】以下、図４〜図８を参照しつつ、図１の動
作を説明する。図４は、キャッシュからの命令フェッチ
を示す図であり、太い黒線は制御の流れを示している。
システムのリセット中、タグメモリ１０の有効無効を示
すビットは全て無効を示すように設定されている。シス
テムのリセット後、ＣＰＵは、最初の命令をフェッチし
ようとする。フェッチアドレスレジスタ１に保持された
アドレスは、図４に示すように、ＭＵＸ９を通して、タ
グメモリ１０に供給される。しかし、全てが無効である
ので、タグメモリ１０の端子Ｄ_out とＭＵＸ９を通じて
供給されたアドレスのタグとをＣＭＰ１２で比較し、そ
の結果、ヒット信号ＨＩＴは、ネゲートされ、ミスヒッ
トを示す。一方、ヒットした時のため、フェッチアドレ
スレジスタ１に保持されたフェッチアドレスＦＡはＭＵ
Ｘ１６に供給され、データメモリ１８から読み出した１
ラインの命令のうち一つがＭＵＸ１９で選択され、ＣＰ
Ｕに送る。しかし、ミスヒットした場合、ＣＰＵに送ら
れた命令は正しくないので、フェッチされない。図５
は、キャッシュへの読み込み開始を示す図であり、太い
黒線は制御の流れを示している。ミスヒットを示すヒッ
ト信号ＨＩＴが制御回路３２に供給され、図５に示すよ
うに、命令を保持するメモリからの読み込みを開始す
る。フェッチアドレスＦＡは、メモリアドレスレジスタ
５に保持されて、メモリアドレスＭＡがメモリに送られ
る。

【００１４】図６は、キャッシュへの読み込みとライン
バッファからのフェッチを示す図であり、太い黒線は制
御の流れを示している。まず、ミスヒットしたラインの
１ライン分の命令をラインバッファ１７に読み込む。例
えば、図６に示すように、0x00000000（最初の0xは１６
進数を示す）の１ワード（３２ビット）を読み込み、ラ
インバッファ０に読み込む。メモリアドレスＭＡは、Ｉ
ＮＣ６及びＭＵＸ４を通り、該メモリアドレスＭＡが次
のワードのアドレス0x00000004に更新され、そのアドレ
スの１ワードを読み込み、ラインバッファ１に保持す
る。同様に、アドレス0x00000008の１ワードを読み込
み、ラインバッファ２に保持し、さらにアドレス0x0000
000cの１ワードを読み込み、ラインバッファ３に保持す
る。これら１ラインのアクセス中にメモリアドレスＭＡ
の上位２８ビットは、キャッシュアドレスレジスタ７に
保持される。ラインバッファ１７に４ワードが保持され
ると、キャッシュアドレスレジスタ７に保持されていた
アドレスのインデックスに従って、ラインバッファ１７
に保持された内容と共に、タグメモリ１０及びデータメ
モリ１８に書き込む。制御回路３２は、キャッシュへの
読み込み継続フラグＲＣＦを参照して、ラインバッファ
１７にメモリから命令が読み出されている間は、バッフ
ァリード信号ＢＲを“１”にして、ラインバッファ１７
にメモリから命令の読み出し停止されると、バッファリ
ード信号ＢＲを“０”にする。

【００１５】図７は、ラインバッファとデータメモリの
出力Ｄ_out の選択を示す図である。図７に示すように、
ＭＵＸ１９は、バッファリード信号ＢＲが“０”の時、
フェッチアドレスＦＡの下位２ビットＦＡ［３：２］が
“００”の時は、Ｄ_out [127:96]、ＦＡ［３：２］が
“０１”の時は、Ｄ_out [95:64] 、ＦＡ［３：２］が
“１０”の時は、Ｄ_out [63:32] 、ＦＡ［３：２］が
“１１”の時は、Ｄ_out [31:0]を選択し、バッファリー
ド信号ＢＲが“１”の時、フェッチアドレスＦＡの下位
２ビットＦＡ［３：２］が“００”の時は、ラインバッ
ファ０の出力、ＦＡ［３：２］が“０１”の時は、ライ
ンバッファ１の出力、ＦＡ［３：２］が“１０”の時
は、ラインバッファ２の出力、ＦＡ［３：２］が“１
１”の時は、ラインバッファ３の出力を選択して、ＣＰ
Ｕ(to CPU(Data))に出力する。停止条件が満たされなけ
れば、キャッシュへの読み込み継続フラグＲＣＦが
“１”を示して、順々に、次のラインも、その次のライ
ンもタグメモリ１０及びデータメモリ１８に書き込む。
この時、後述するように、同時にフェッチアドレスＦＡ
が示す命令がラインバッファ１７上にあるか否かを判定
して、ラインバッファ１７上にあれば、ＣＰＵ(to CPU
(Data))へその命令を供給する。停止条件が満たされる
と、次のラインはラインバッファ１７には読み込まな
い。そして、フェッチアドレスレジスタ１に保持された
フェッチアドレスＦＡは、再び、タグメモリ１０に供給
されて、ＣＭＰ１２でヒット・ミスヒットが判定され
る。ヒットした場合、データメモリ１８から該当する命
令を読み出して、ＣＰＵ(to CPU(Data))へその命令を供
給する。そして、次のアドレスがフェッチアドレスレジ
スタ１に保持されて、図４に示すと同様に行う。ミスヒ
ットした場合は、上述したように、メモリからの読み込
みが行われる。

【００１６】図８は、キャッシュへの読み込みとライン
バッファからのフェッチのタイミングを示す図である。
図８に示すように、一つ前のラインの第４ワード0x0000
122cがラインバッファ３に読み込まれると、タグメモリ
１０及びデータメモリ１８にラインバッファ１７に保持
された１ラインの情報が書き込まれ、次のラインの第１
ワード0x00001230、第２ワード0x00001234、第３ワード
0x00001238、及び第４ワード0x0000123cの命令がライン
バッファ１７にメモリから読み出される。このラインを
ラインバッファ１７に読み込み中に停止条件が満たされ
て、キャッシュへの読み込み継続フラグＲＣＦが“０”
になると、そのラインの第４ワード0x0000123cがライン
バッファ３に読み込まれ、そして、タグメモリ１０及び
データメモリ１８にその１ラインの情報が書き込まれた
後、ラインバッファ１７への読み出しが停止して、以降
は、キャッシュからの読み込みが行われる。尚、図８中
のＬＢＶ１、ＬＢＶ２、及びモードMODEについては、後
述する。図８において、ヒット信号ＨＩＴが複数クロッ
クに１回しかアサートされないのは次の理由による。Ｃ
ＰＵは、命令をフェッチすると、直ちに、フェッチアド
レス保持信号ＬによってフェッチアドレスＦＡを更新し
て、次の命令フェッチを要求する。しかし、メモリアク
セスには、何クロックもかかるのが普通であり、メモリ
アクセスが完了するまでは、ラインバッファ１７にはヒ
ットしない。

【００１７】また、ＣＰＵからのフェッチアドレスＦＡ
の要求が何等かの理由によって遅れると、ラインバッフ
ァ１７の命令がデータメモリ１８に書き込まれて、ライ
ンバッファ１７に新たなラインの命令が読み込まれ上書
きされて行き、フェッチアドレスＦＡが要求される前に
上書きされた場合には、そのラインバッファ１７はヒッ
トしない。さらに、ラインバッファ１７への読み込みを
停止している場合は、ラインバッファ１７上でヒットを
判定する必要はない。そこで、ＬＢＶ１、ＬＢＶ２及び
制御回路３２により状態の遷移を制御して、その状態を
モードレジスタＭＲに保持して、ＬＢＶ１、ＬＢＶ２、
及びモードレジスタＭＲが保持するモードMODEから、ラ
インバッファ有効判定回路３１は、ラインバッファ１７
上でフェッチアドレスＦＡがヒットしたか否かを判定し
て、ヒットすれば、ヒット信号ＨＩＴをアサートし、ヒ
ットしなければ、ヒット信号ＨＩＴをネゲートする。以
下、ラインバッファ有効フラグ１３、ラインバッファ有
効判定回路３１、及び制御回路３２によるモードレジス
タＭＲへのモードMODEの設定の動作を説明する。図９及
び図１０は、上記動作を説明するためのタイムチャート
である。

【００１８】図９は、フェッチアドレスＦＡがＡ〜Ａ＋
１８，Ｂの場合であり、フェッチアドレスＡ＋ｃにおい
て何らかの理由によってフェッチが１クロック遅れた
（１クロックだけのパイプラインストール）ので、次の
フェッチ命令（Ａ＋１０）が遅れて要求され、フェッチ
アドレスＢで分岐したため、現在アクセス中のラインで
終了する場合を示している。図１０は、フェッチアドレ
スＦＡがＡ〜Ａ＋１０の場合であり、フェッチアドレス
Ａ＋１０において、パイプラインストールが４クロック
以上続いてしまい、ラインバッファ１７からフェッチす
る前に上書きされてしまった場合を示している。図９及
び図１０に示すように、フェッチアドレスＡの命令がデ
ータメモリ１８にない（ミスヒットだった）場合、その
ミスヒットだった命令を含む１ラインの第１ワードから
メモリのアクセスを開始して、ラインバッファ１７に読
み込んで行く。この時、ラインバッファ有効フラグ１３
のＬＢＶ１とＬＢＶ２は、次のように変化する。

【００１９】例えば、キャッシュからの命令フェッチを
行なっている場合には、これらのＬＢＶ１及びＬＢＶ２
のビットを常にリセットしておいて、キャッシュのミス
ヒット後にリセットを外す。これにより、キャッシュミ
スヒットすると、ＬＢＶ１とＬＢＶ２の初期値は、共に
全てのビットが０になる。命令がメモリから読み出され
て、順次、ラインバッファ１７の第１〜第４までに保持
されると、その保持されたＬＢＶ１のビットは、有効を
示す“１”となり、保持されたラインバッファ１７に対
応するＬＢＶ２のビットは無効を示す“０”になる。図
９及び図１０に示すように、例えば、フェッチアドレス
Ａのデータがラインバッファ０に読み込まれると、ＬＢ
Ｖ１＝“１０００”、ＬＢＶ２＝“００００”となり、
フェッチアドレスＡ＋１のデータがラインバッファ１に
読み込まれると、ＬＢＶ１＝“１１００”、ＬＢＶ２＝
“００００”となる。第４ワードまでラインバッファ１
７に保持されると、メモリアドレスレジスタ５に保持さ
れたメモリアドレスＭＡは次のラインを示すので、ＬＢ
Ｖ１＝“００００”、ＬＢＶ２＝“１１１１”となる。

【００２０】図９及び図１０に示すように、例えば、フ
ェッチアドレスＡ〜Ａ＋３のデータがラインバッファ１
７に保持されると、ＬＢＶ１＝“００００”、ＬＢＶ２
＝“１１１１”となる。続いて、次の１ラインの命令が
メモリより順次読み出されて、前の１ラインのラインバ
ッファ１７に読み込まれていたデータが上書きされる
と、上書きしたラインバッファ１７に対応するＬＢＶ１
のビットが有効を示す“１”となり、上書きされたＬＢ
Ｖ２のビットは無効を示す“０”になる。図９及び図１
０に示すように、例えば、フェッチアドレスＡ＋１０の
データがラインバッファ０に読み込まれると、ＬＢＶ１
＝“１０００”、ＬＢＶ２＝“０１１１”となり、ＬＢ
Ｖ２のビット値が０に対応するラインバッファ０が上書
きされたことを示している。一方、制御回路３２は、以
下のモードレジスタＭＲからモードMODEを出力する。

【００２１】図１１は、モード状態の遷移を示すモード
状態遷移図である。図１１に示すように、キャッシュミ
スした直後は、状態Ｓ０（モードMODE＝“０”）であ
る。この状態Ｓ０は、フェッチアドレスＦＡがラインバ
ッファ１７に読み込み中のラインと同じラインにある命
令を指していることを示す。分岐信号ＢによりＣＰＵか
ら(from CPU(Address)) のアドレスを選択するために、
分岐信号Ｂがアサートされると、状態Ｓ０あるいは状態
Ｓ１から状態Ｓ２（例えば、図９ではモードMODE＝
“２”）に遷移する。この状態Ｓ２は、フェッチアドレ
スＦＡがラインバッファ１７に読み込み中のラインとま
ったく違う命令を指していること、つまりフェッチアド
レスＦＡが示すラインとラインバッファ１７に読み込み
中のラインではなく、かつ、フェッチアドレスＦＡが示
す命令がラインバッファ１７に存在しないことを示す。
モードMODEが状態Ｓ０の時に、第４ワードまでラインバ
ッファ１７に保持（図中では、ＬＴＬＢ４と表記してい
る。制御回路３２内では、メモリからの読み込み制御を
行っているので、ラインバッファ１７の第４ワードに読
み込まれるタイミングは、制御回路３２により制御され
る）すると、状態Ｓ１（例えば、モードMODE＝“１”)
に遷移する。

【００２２】この状態Ｓ１は、フェッチアドレスＦＡが
ラインバッファ１７に読み込み中のラインの一つ前のラ
インにある命令を指していることを示す。このような状
態は、ラインバッファ１７の書き込みに対し、命令フェ
ッチが１クロック以上遅れることにより生じる。例え
ば、図９中のフェッチアドレスＡ＋ｃがそのような場合
であり、Ａ＋ｃにおいて、モードMODEが状態Ｓ０から状
態Ｓ１に遷移する。モードMODEが状態Ｓ１の時に、分岐
信号ＢがアサートされずにフェッチアドレスＦＡの下位
２ビット（ＦＡ ［３：２］）が“００”に変化する
と、状態Ｓ０に変化する。これは、フェッチアドレスＦ
Ａがラインバッファ１７へ読み込んでいるラインと同じ
ラインを指すためである。モードMODEが状態Ｓ１の時
に、フエッチアドレスＦＡの下位２ビットが指すＬＢＶ
２のビット（図７中では、ＬＢＶ２［ＦＡ［３：２］］
で表記している）が“０”に変すると、状態Ｓ２に遷移
する。また、モードMODEが状態Ｓ１の時に、第４ワード
までラインバッファ１７に保持されると、状態Ｓ２（例
えば、図１０ではモードMODE＝“３”）に遷移する。こ
の状態Ｓ２は、フェッチアドレスＦＡに示される命令を
ラインバッファ１７にある命令を読む前に、新しい命令
でラインバッファ１７が書き換えられてしまったこと、
つまりフェッチアドレスＦＡが示すラインと、ラインバ
ッファ１７に読み込み中のラインではなく、かつ、フェ
ッチアドレスＦＡが示す命令がラインバッファ１７にな
いことを示す。

【００２３】図１０において、フェッチアドレスＡ＋１
０でパイプラインストールなどにより、命令フェッチが
持たされる場合は、ラインバッファ０に保持されていた
フェッチアドレスＡ＋１０の命令が、Ａ＋２０の命令に
よって書き換えられてしまう。この時、モードMODEが状
態Ｓ２に遷移するので、フェッチアドレスＡ＋１０のラ
インがラインバッファ１７にある命令を読む前に、新し
い命令でラインバッファ１７が書き換えられてしまった
ことが分かる。状態Ｓ２に遷移した場合、制御回路３２
のキャッシュへの読み込み継続フラグＲＣＦがクリアさ
れ、現在読み込み中のラインの読み込みが完了すると、
それ以上の読み込みを継続しない。そして、終了、例え
ば、状態Ｓ０に遷移する。キャッシュへの読み込み継続
フラグＲＣＦがクリアされる条件としては、以下のもの
がある。命令デコーダ２０の命令デコードの結果、無条
件分岐命令があったので、これ以上の読み込みを中止す
る場合と、次のラインがキャッシュメモリにある場合
と、上述したように、モードMODEが状態Ｓ２に遷移した
場合とである。ラインバッファ有効判定回路３１は、ラ
インバッファ有効フラグ１３とモードMODEとを参照し
て、以下に示すようにヒット信号ＨＩＴをアサートもし
くはネゲートする。

【００２４】図１２は、図１中のラインバッファ有効判
定回路３１の構成を示す図であり、Verilog-HDL 言語で
記述したものである。以下、図１２を参照しつつ、ライ
ンバッファ有効判定回路３１の動作を説明する。モード
MODEが状態Ｓ０の場合、フェッチアドレスＦＡの下位２
ビットＦＡ［３：２］が指すＬＢＶ１のビットが“１”
ならば、フェッチアドレスＦＡの指す命令がラインバッ
ファ１７に保持されているので、ヒット信号ＨＩＴをア
サートする。フェッチアドレスＦＡの下位２ビットＦＡ
［３：２］が指すＬＢＶ１のビットが“０”になるの
は、例えば、メモリからの読み出しに何クロックもかか
り、フェッチアドレスＦＡの示すアドレスの命令がまだ
ラインバッファ１７に読み込まれていないことを意味す
る。図８において、ワード0x00001230にフェッチアドレ
スＦＡが変化して直ちに、ヒット信号ＨＩＴはアサート
されない。ＬＢＶ１が“００００”から“１０００”に
変化すると（つまり、ＬＢＶ１［ＦＡ［３：２］］が
“１”）、ヒット信号ＨＩＴがアサートされる。モード
MODEが状態Ｓ１の場合、フェッチアドレスＦＡの指す命
令がラインバッファ１７のいずれかに保持されているの
で、ヒット信号ＨＩＴをアサートする。図９において
は、フェッチアドレスＡ＋８、Ａ＋１０の命令がライン
バッファ１７にあるので、ヒット信号ＨＩＴがアサート
され、図１０においては、フェッチアドレスＡ＋ｃの命
令がラインバッファ１７にあるので、ヒット信号ＨＩＴ
がアサートされる。

【００２５】上記以外の場合、フェッチアドレスＦＡの
指す命令がラインバッファ１７に保持されていないの
で、ヒット信号ＨＩＴをネゲートする。図９において
は、フェッチアドレスＡ＋１ｃの命令がフェッチアドレ
スＢへの分岐命令とすると、命令デコーダ２０によりそ
の命令がデコードされて、モードMODEが状態Ｓ２に遷移
した場合である。図１０においては、フェッチアドレス
Ａ＋１０がパイプラインストームなどにより、ラインバ
ッファ０が保持するアドレスＡ＋１０の命令が、アドレ
スＡ＋２０の命令により書き換えられて、モードMODEが
状態Ｓ２に遷移した場合である。以上説明したように、
本第１の実施形態によれば、従来のスライドバッファタ
グ１１として用いる２８ビットのレジスタ、ヒット・ミ
スヒットを判定する二つの２８ビットのＣＭＰ１４，１
５といくつかの組み合わせ回路が、モードMODEとして用
いる２ビットのモードレジスタＭＲ、及びラインバッフ
ァ１７の有効無効を判断するラインバッファ有効判定回
路３１のわずかな組み合わせ回路に置き換わり、大幅な
回路の削減が可能である。

【００２６】第２の実施形態 図１３は、本発明の第２の実施形態の命令キャッシュを
示す構成図であり、図１中の要素と共通する要素には共
通の符号を付してある。本発明の第２の実施形態の命令
キャッシュが第１の実施形態の命令キャッシュと異なる
点は、ラインバッファ有効フラグ１３の代わりに、新た
にメモリから読み込んだ命令を次にどこに置くかを示す
バッファ境界レジスタ５１を２ビットで構成して回路構
成を簡単にしたことである。即ち、本第２の実施形態の
命令キャッシュは、フェッチアドレスレジスタ１、ＩＮ
Ｃ２、ＭＵＸ３，４、メモリアドレスレジスタ５、キャ
ッシュアドレスレジスタ７、ＩＮＣ８、ＭＵＸ９、タグ
メモリ１０、ＣＭＰ１２、ＭＵＸ１６、ラインバッファ
１７、データメモリ１８、ＭＵＸ１９、命令デコーダ２
０、バッファ境界レジスタ５１、ラインバッファ有効判
定回路５２、及び制御回路５３とを備えている。バッフ
ァ境界レジスタ５１は、２ビットのレジスタである。バ
ッファ境界レジスタ５１の出力は、ラインバッファ有効
判定回路５２及び制御回路５３の入力に接続されてい
る。フェッチアドレスＦＡの下位２ビットＦＡ［３：
２］は、ラインバッファ有効判定回路５２及び制御回路
５３の入力に接続されている。モードレジスタＭＲの出
力であるモードMODEは、ラインバッファ有効判定回路５
２の入力に接続されている。

【００２７】以下、図１３の動作を説明する。第２の実
施形態の命令キャッシュは、第１の実施形態の命令キャ
ッシュとは、バッファ境界レジスタ５１、ラインバッフ
ァ有効判定回路５２、及び制御回路５３が異なるので、
この異なる部分の動作を説明する。バッファ境界レジス
タ５１は、次の読み込むラインバッファ１７の位置（つ
まり、４個のラインバッファ０〜３のうちどれである
か）を示すレジスタである。本第２の実施形態では、１
ラインが４ワードの場合を示しているので、読み込む位
置（以下、ＬＢＷＰと表記する）は、０〜３を示すこと
ができる２ビットで指定できる。このバッファ境界レジ
スタ５１は、以下のように動作する。キャッシュミスヒ
ットした直後の初期値は０である。ラインバッファ０に
第１ワードが読み込まれれば、１になる。ラインバッフ
ァ１に第２ワードが読み込まれば、２になる。ラインバ
ッファ２に第３ワードが読み込まれば、３になる。ライ
ンバッファ３に第４ワードが読み込まれば、０になる。
以後、これを繰り返す。このバッファ境界レジスタ５１
を使用した場合、モードMODEは、次のように遷移する。
図１４は、モード状態の遷移を示すモード状態遷移図で
ある。

【００２８】以下、この図を参照しつつ、モードMODEの
遷移の説明をする。図１４に示すように、キャッシュミ
スした直後は、状態Ｓ０（モードMODE＝“０”）であ
る。この状態Ｓ０は、フェッチアドレスＦＡがラインバ
ッファ１７に読み込み中のラインと同じラインにある命
令を指していることを示す。分岐などにより分岐信号Ｂ
によりＣＰＵから(from CPU(Address)) のアドレスを選
択するために、分岐信号Ｂがアサートされると、状態Ｓ
０あるいは状態Ｓ１から状態Ｓ２（例えば、モードMODE
＝“２”）に遷移する。この状態Ｓ２は、フェッチアド
レスＦＡがラインバッファ１７に読み込み中のラインと
まったく違う命令を指していること、つまり、フェッチ
アドレスＦＡが示すラインとラインバッファ１７に読み
込み中のラインではなく、かつ、フェッチアドレスＦＡ
が示す命令がラインバッファ１７にないことを示す。モ
ードMODEが状態Ｓ０の時に、第４ワードまでラインバッ
ファ１７に保持（図中では、ＬＴＬＢ４と表記してい
る）したことを示す、ＬＢＷＰの値が３から０になる
と、状態Ｓ１（例えば、モードMODE＝“１”) に遷移す
る。モードMODEが状態Ｓ１の時に、フェッチアドレスＦ
Ａの下位２ビット（ＦＡ［３：２］）が“００”に変化
すると、状態Ｓ０に変化する。これは、フェッチアドレ
スＦＡがラインバッファ１７へ読み込んでいるラインと
同じラインを指すためである。

【００２９】モードMODEが状態Ｓ１の時に、フェッチア
ドレスＦＡの下位２ビットＦＡ［３：２］がＬＢＷＰの
指す値より小さくなると、状態Ｓ２に遷移する。また、
モードMODEが状態Ｓ１の時に、第４ワードまでラインバ
ッファ１７に保持されると、状態Ｓ２に遷移する。この
状態Ｓ２は、フェッチアドレスＦＡがラインバッファ１
７にある命令を読む前に、新しい命令でラインバッファ
１７が書き換えられてしまったこと、つまり、フェッチ
アドレスＦＡが示すラインとラインバッファ１７に読み
込み中のラインではなく、かつ、フェッチアドレスＦＡ
が示す命令がラインバッファ１７にないことを示す。状
態Ｓ２に遷移した場合、制御回路５３のキャッシュへの
読み込み継続フラグＲＣＦがクリアされ、現在読み込み
中のラインの読み込みが完了すると、それ以上の読み込
みを継続しない。そして、終了、例えば、状態Ｓ０に遷
移する。ラインバッファ有効判定回路５２は、バッファ
境界レジスタ５１とモードレジスタＭＲに設定されたモ
ードMODEとを参照して、以下に示すようにヒット信号Ｈ
ＩＴをアサートもしくはネゲートする。図１５は、図１
３中のラインバッファ有効判定回路５２の構成を示す図
であり、Verilog-HDL 言語で記述したものである。

【００３０】以下、図１５を参照しつつ、ラインバッフ
ァ有効判定回路５２の動作を説明する。モードMODEが０
の場合、フェッチアドレスＦＡの下位２ビットＦＡ
［３：２］がＬＢＷＰよりも小さければ、フェッチアド
レスＦＡの指す命令がラインバッファ１７に保持されて
いるので、ヒット信号ＨＩＴをアサートする。モードMO
DEが１の場合、フェッチアドレスＦＡの指す命令がライ
ンバッファ１７のいずれかに保持されているので、ヒッ
ト信号ＨＩＴをアサートする。上記以外の場合、フェッ
チアドレスＦＡの指す命令がラインバッファ１７に保持
されていないので、ヒット信号ＨＩＴをネゲートする。
以上説明したように、本第２の実施形態によれば、バッ
ファ境界レジスタ５１を２ビットで構成したので、第１
の実施形態よりも更に構成が簡単になる。また、１ライ
ンの命令のラインバッファ１７への読み込みを制御する
ために、制御回路５３内に次に読み込んだ命令を置くラ
インバッファ１７の位置を示すレジスタを設けているの
で、このレジスタまたはバッファ境界レジスタ５１のど
ちらか一方を削減することができる。

【００３１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （１） 上記実施形態では、１ラインが４ワードの場合
を説明したが、１ラインが２ⁿ の場合にも適用可能であ
り、この場合は、第１の実施形態のＬＢＶ１及びＬＢＶ
２を２ⁿ ビット構成として、フェッチアドレスＦＡの下
位ｎビットＦＡ［ｎ−１：２］をラインバッファ有効判
定回路３１、及び制御回路３２に入力するようにすれば
よい。また、第２の実施形態のバッファ境界レジスタ５
１をｎビットで構成すればよい。 （２） 上記実施形態では、命令を３２ビットとした
が、８ビット、１６ビット、６４ビットなどに適用可能
である。例えば、１６ビットの場合でも適用可能であ
る。この場合は、フェッチアドレスＦＡの下位２ビット
をＦＡ［２：１］として、ラインバッファ有効判定回路
３１，５２、及び制御回路３２，５３に入力するように
すればよい。

【００３２】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ラインバッファ有効フラグ又はバッ
ファ境界レジスタと、モードレジスタの値に基づいて、
ラインバッファ有効判定回路によりラインバッファのヒ
ットを判定するようにしたので、回路構成が簡単にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の命令キャッシュの構
成図である。

【図２】従来の命令キャッシュの構成図である。

【図３】図１中のラインバッファとデータメモリとＭＵ
Ｘを示す構成図である。

【図４】キャッシュからの命令フェッチを示す図であ
る。

【図５】キャッシュへの読み込み開始を示す図である。

【図６】キャッシュへの読み込みとラインバッファから
のフェッチを示す図である。

【図７】ラインバッファとデータメモリのＤ_out の選択
を示す図である。

【図８】キャッシュへの読み込みとラインバッファから
のフェッチのタイミングを示す図である。

【図９】タイムチャート（その１）である。

【図１０】タイムチャート（その２）である。

【図１１】モード状態遷移図である。

【図１２】図１中のラインバッファ有効判定回路（Veri
log-HDL 言語）の構成を示す図である。

【図１３】本発明の第２の実施形態の命令キャッシュの
構成図である。

【図１４】モード状態遷移図である。

【図１５】図１３中のラインバッファ有効判定回路（Ve
rilog-HDL 言語）の構成を示す図である。

【符号の説明】

１ フェッチアドレスレジスタ ５ メモリアドレスレジスタ ７ キャッシュアドレスレジスタ １０ タグメモリ １３ ラインバッファ有効フラグ １８ データメモリ ３１，５２ ラインバッファ有効判定回路 ３２，５３ 制御回路５１ バッファ境界レジスタ ＭＲ モードレジスタ ＲＣＦ キャッシュへの読み込み継続フラ
グ

フロントページの続き (56)参考文献 特開 平２−61737（ＪＰ，Ａ) 特開 昭64−29953（ＪＰ，Ａ) 特開 平１−12933（ＪＰ，Ａ) 特開 平２−125347（ＪＰ，Ａ) 特開 昭63−195751（ＪＰ，Ａ) 特開 昭63−249240（ＪＰ，Ａ) 特開 昭61−220047（ＪＰ，Ａ) 特開 昭54−151331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メモリ上の命令のコピーを保持するキャ
   ッシュメモリと、 前記キャッシュメモリに書き込むために一時的に前記メ
   モリからの２ⁿ （ｎ≧１の整数）個の１ラインの命令を
   保持する２ⁿ 個のラインバッファと、 前記キャッシュメモリに書き込む前の状態を示し、フェ
   ッチしようとする命令のアドレスが示すラインの命令が
   前記各ラインバッファに保持されて有効であるか否かを
   示す２ⁿ ビットの第１のラインバッファ有効フラグと、 前記キャッシュメモリに書き込んだ後の状態を示し、前
   記各ラインバッファが次のラインの命令で上書きされて
   無効であるか否かを示す２ⁿ ビットの第２のラインバッ
   ファ有効フラグと、 前記フェッチしようとしている命令のアドレスが示すラ
   インと前記ラインバッファに読み込み中のラインが一致
   することを示す第１の状態と、前記フェッチしようとし
   ている命令のアドレスが示すラインが前記ラインバッフ
   ァに読み込み中のラインの一つ前のラインであることを
   示す第２の状態と、前記フェッチしようとしている命令
   のアドレスが示すラインと前記ラインバッファに読み込
   み中のラインではなく、かつ、前記フェッチしようとし
   ている命令がラインバッファに存在しないことを示す第
   ３の状態とを保持するモードレジスタと、 前記第１と第２のラインバッファ有効フラグとフェッチ
   しようとしているアドレスとに基づいて、前記第１、第
   ２、第３の状態の遷移を制御する制御回路と、 前記モードレジスタが前記第１の状態を示し、前記ライ
   ンバッファ有効フラグがフェッチしようとしている命令
   に対応するラインバッファが有効であることを示した
   時、又は前記モードレジスタが前記第２の状態を示した
   時に、ヒット信号をアサートして、前記モードレジスタ
   が前記第３の状態を示した時にヒット信号をネゲートす
   るラインバッファ有効判定回路とを、 備えたことを特徴とする命令キャッシュ。
2. 【請求項２】 メモリ上の命令のコピーを保持するキャ
   ッシュメモリと、 前記キャッシュメモリに書き込むために一時的に前記メ
   モリからの２ⁿ 個の１ラインの命令を保持する２ⁿ 個の
   ラインバッファと、 前記どのラインバッファに次の命令を読み込むかその位
   置を示すバッファ境界レジスタと、 前記フェッチしようとしている命令のアドレスが示すラ
   インと前記ラインバッファに読み込み中のラインが一致
   することを示す第１の状態と、前記フェッチしようとし
   ている命令のアドレスが示すラインが前記ラインバッフ
   ァに読み込み中のラインの一つ前のラインであることを
   示す第２の状態と、前記フェッチしようとしている命令
   のアドレスが示すラインと前記ラインバッファに読み込
   み中のラインではなく、かつ、前記フェッチしようとし
   ている命令がすでにラインバッファに存在しないことを
   示す第３の状態とを保持するモードレジスタと、 前記バッファ境界ビットとフェッチしようとしているア
   ドレスとに基づいて、前記第１、第２、第３の状態の遷
   移を制御する制御回路と、 前記モードレジスタが前記第１の状態を示し、前記バッ
   ファ境界ビットがフェッチしようとしている命令に対応
   するラインバッファに命令が読み込まれており有効であ
   ることを示した時、又は前記モードレジスタが前記第２
   の状態を示した時にヒット信号をアサートして、前記モ
   ードレジスタが前記第３の状態を示した時にヒット信号
   をネゲートするラインバッファ有効判定回路とを、 備えたことを特徴とする命令キャッシュ。