JPH08339331A

JPH08339331A - キャッシュメモリー

Info

Publication number: JPH08339331A
Application number: JP7144974A
Authority: JP
Inventors: Yutaka Takahashi; 豊高橋
Original assignee: ALPS LSI TECHNOL KK
Current assignee: ALPS LSI TECHNOL KK
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 1996-12-24

Abstract

(57)【要約】【目的】占有面積，消費電流が少なく低コストであっ
て、組み込み型プロセッサに適したキャッシュメモリー
を提供する。【構成】ＣＰＵから送られるアドレスＡＤは、８組の
タグレジスタから成るタグブロック４へ入力される。該
アドレスがタグヒットすると、ヒットセット信号ＨＳと
アドレスＡＤを元にデータメモリー１０を読み出し、バ
リッドビットＶが有効である場合、該メモリーの出力デ
ータＣＤをラッチしてＣＰＵへ送出する。一方、ミスヒ
ットの場合、ＬＲＵシフタ６が決定するレジスタ番号Ｌ
ＲＵのタグにアドレスＡＤを登録し、アドレスＣＩＮＤ
ＥＸＱをＦＩＦＯ９に蓄えて、アドレスＩＡＤＤＲと外
部要求信号ＣＥＸＴＲＥＱを送出して主記憶をアクセス
する。その後、信号ＣＦＲＤＹが返った時点で書き込み
信号ｎＣＷＥを上げフェッチデータＦＤＡＴＡをＲＡＭ
・１０ｒへ書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、組み込み型コントロー
ラ向けのプロセッサに搭載するのに適したキャッシュメ
モリーに関する。

【０００２】

【従来の技術】従来より、主記憶装置の性能を等価的に
高速なものとすることを狙って、キャッシュメモリーが
幅広く利用されている。このようなキャッシュメモリー
に対して主記憶のデータをマッピングするキャッシュ構
成として、セクタ方式，ダイレクトマッピング方式，フ
ルアソシアティブ方式，セットアソシアティブ方式など
が良く知られている。これらの方式の中でもセットアソ
シアティブ方式は主流の一つであって、コスト，性能を
加味した結果として４ウェイセットアソシアティブの構
成を採用したプロセッサは数多い。一般に、キャッシュ
メモリーには、当該キャッシュメモリーの中のブロック
が主記憶装置のどの領域に対応しているかを示すアドレ
スを保持するためのタグメモリーがライン毎に設けられ
ている。

【０００３】さらに、主記憶のブロック数と比較した場
合、タグメモリーには少数のブロックのアドレスしか保
持することができない。従って、プログラムの実行が進
むにつれて、現在タグメモリー内に保持しているアドレ
スを、新たに読み出した主記憶ブロックのアドレスで順
次置換してゆく必要が生じてくる。その際、置き換える
べきタグメモリーのエントリを決定するために、ＬＲＵ
（Least Recently Used）アルゴリズムが使用される。
そして、この置き換えアルゴリズムを実現するために、
一般にはタグメモリーの各エントリにＬＲＵ用のビット
が設けられている。

【０００４】

【発明が解決しようとする課題】ところで、ナビゲーシ
ョンシステム，プリンタといった機器に搭載される、い
わゆる組み込み用途向けのプロセッサについては、チッ
プ面積や消費電力などに対する要求が厳しいことが多
い。そのため、この種のプロセッサに内蔵するキャッシ
ュとしては、低消費電力であって、チップ上の占有面積
が小さく従って低コストであることが望ましい。

【０００５】ところが、従来の一般的なキャッシュメモ
リーは、高速で高価なプロセッサへ接続することを想定
していることが多く、従ってシステム性能の向上に有利
な構成を優先して採用している場合が多い。そのため、
キャッシュメモリー自体の規模が大きくなって、消費電
力，チップ面積が増大し、組み込み用途には不向きであ
った。また、上述したように、セットアソシアティブ方
式，ダイレクトマッピング方式のいずれにあっても、タ
グメモリーを各ライン毎に必要とする。従って、特に、
ヒット率で有利なセットアソシアティブ方式を採用しよ
うとした場合にあっては、そのセット数を増やすことが
困難であった。

【０００６】また、上記のように、従来においては、タ
グメモリーのエントリ毎にＬＲＵ用のビットを設けてい
たため、エントリの数が増えるにつれてタグメモリーの
容量の増大が看過できないほど大きくなっていた。さら
に、キャッシュメモリーの容量を増やすと、これに対応
させてタグメモリーを増設する必要があり、占有面積，
消費電流の点で著しく不利になっていた。このように、
一般的なキャッシュメモリーを組み込み用途のプロセッ
サに適用するにあたっては、様々な課題が存在してい
た。本発明は上記の点に鑑みてなされたものであり、そ
の目的は、組み込み型プロセッサに適した、占有面積，
消費電流が少なく低コストなキャッシュメモリーを提供
することにある。

【０００７】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、主記憶装置のデータ読み
出し／書き込みの単位よりも大きなサイズを持つブロッ
クを単位として、該主記憶装置のデータの写しを保持す
るデータメモリーと、前記データメモリーの各ブロック
に対応して、該ブロックの元データが格納された前記主
記憶装置上の領域の先頭アドレスのブロック番号部を保
持するタグレジスタと、前記主記憶装置に対するアクセ
スアドレスのブロック番号部が、前記タグレジスタの内
容と一致するかどうかを判定するアドレス比較手段とを
具備したことを特徴としている。

【０００８】また、請求項２記載の発明は、請求項１記
載の発明において、前記ブロックのサイズを５１２バイ
トとしたことを特徴としている。また、請求項３記載の
発明は、請求項１又は２記載の発明において、前記タグ
レジスタには互いに異なる番号が与えられており、使用
された最新のタグレジスタ番号を入力として、最も使用
されていないタグレジスタ番号を出力するシフタと、前
記アクセスアドレスのブロック番号部が前記タグレジス
タの何れかに一致した場合には一致したタグレジスタの
番号を選択し、前記何れのタグレジスタにも一致しなか
った場合には前記シフタの出力を選択して、選択された
タグレジスタ番号を前記使用された最新のタグレジスタ
番号として出力する選択手段とを具備したことを特徴と
している。

【０００９】また、請求項４記載の発明は、請求項３記
載の発明において、前記シフタは、シフトクロックに同
期してシフトするレジスタ群であって、前記タグレジス
タ番号を保持する番号レジスタを直列に接続してなるレ
ジスタ群と、前記番号レジスタが保持するタグレジスタ
番号と、前記使用された最新のタグレジスタ番号を比較
する番号比較手段と、前記番号レジスタ毎に設けられ、
該番号レジスタ又は該番号レジスタよりも前段の番号レ
ジスタの何れかにおいて、前記両タグレジスタ番号が一
致した場合に、該番号レジスタの次段の番号レジスタに
前記シフトクロックが入るのを禁止するクロック制御手
段とから成ることを特徴としている。

【００１０】

【作用】請求項１記載の発明によれば、主記憶装置に対
するアクセスアドレスのブロック番号部とタグレジスタ
の内容とをアドレス比較手段で比較して、一致した場合
には、該タグレジスタに対応するデータメモリのブロッ
クを主記憶装置のデータの代わりに使用し、一致しなか
った場合には主記憶装置に格納された元データを使用す
る。

【００１１】また、請求項３記載の発明によれば、アク
セスアドレスのブロック番号部がタグレジスタの何れか
に一致した場合には、一致したタグレジスタの番号を使
用された最新のタグレジスタ番号として出力する。一
方、何れのタグレジスタにも一致しなかった場合には、
シフタの出力である最も使用されていないタグレジスタ
の番号を置き換えて使用することとし、該タグレジスタ
の番号を最新のタグレジスタ番号として出力する。

【００１２】また、請求項４記載の発明によれば、番号
レジスタ群をシフトクロックに同期してシフトする際
に、各番号レジスタの内容と使用された最新のタグレジ
スタ番号を番号比較手段で比較して、双方のタグレジス
タ番号が一致した場合には、一致が見られた番号レジス
タよりも後段の番号レジスタがシフトされないようにク
ロック制御手段で制御する。

【００１３】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。まず初めに、本発明によるキャッシュメ
モリーの概要について述べておく。一般に、キャッシュ
する命令，データのアクセスについてはアドレスに連続
性がある。特に、組み込み用途で使用されるアプリケー
ションにあってはその傾向が顕著であって、プログラム
がシーケンシャルに流れることが多い。従って、プログ
ラムの実行過程では分岐などが発生することもあるが、
メモリーマップ上におけるプログラムの実行アドレスの
履歴はある程度の塊と見なせる場合が多い。

【００１４】本発明はこのような組み込み用途のアプリ
ケーションが有する特質に着目したものである。すなわ
ち、上記のようにアドレスが連続して変化することか
ら、全てのライン毎にタグメモリーのアドレスを持つ必
要性が薄く、ある程度のアドレス範囲全体に対して１つ
のタグアドレスを持つようにしても性能に与える影響は
ほとんどない。従って、１つのタグアドレスがカバーす
るブロックのサイズを大きくすることにより、タグメモ
リーに保持しているアドレスのビット幅を節約すること
が可能となる。

【００１５】そこで、本実施例においては、各キャッシ
ュセットにアドレスを保持するタグレジスタを１つだけ
用意することにした。その結果として、以下に詳述する
ように、キャッシュメモリーは４Ｋバイトの容量を持つ
８ウェイセットアソシアティブメモリーの構成となっ
た。すなわち、タグのアドレスは８セットだけ必要とな
るだけで、タグメモリーの大幅な削減が可能となってい
る。これにより、面積と消費電流の面で有利な構成とす
ることができる。さらに、キャッシュのヒット率（従っ
て性能）に関しても、従来と同程度かこれを上回るもの
が得られる。

【００１６】なお、プログラムの走行中に発生する分岐
などを考慮した場合、タグレジスタを１個だけ設ける構
成ではヒット率が悪いことが予想された。そこで、本実
施例によるキャッシュメモリーでは、タグレジスタを８
個用意することとした。また、次に述べる理由から、各
タグレジスタに対応するメモリーブロックの大きさを５
１２バイトに決定した。

【００１７】組み込み用途の様々なアプリケーションを
走行させ、分岐先のアドレスを求めて統計を取った結
果、図２に示すような分布が得られた。同図において、
縦軸は各種分岐命令の出現率（出現頻度）である。ま
た、横軸は、分岐先のアドレスと分岐命令（同図の横軸
の「０」が分岐命令に相当する）との間の相対的なアド
レスを意味している。すなわち、横軸の各数字は、各相
対アドレスを２の累乗で表した場合の、累乗部分の数字
を示している。そして、この数字が正数である場合は分
岐命令よりも後ろのアドレスに分岐することを意味し、
負数である場合は分岐命令よりも前のアドレス（たとえ
ばループの先頭に戻るような場合）に分岐することを意
味している。たとえば、横軸の値が「４」であれば、分
岐先のアドレスは、分岐命令に対して２⁴（＝１６）の
間だけ後ろのアドレスに分岐することを意味する。ま
た、「−５」であれば、分岐命令に対して２⁵（＝３
２）だけ前のアドレスに分岐することを意味する。

【００１８】また、系列１〜３は分岐の種類を示してお
り、系列１（Ｓ１）はディレイドブランチ（Delayed Br
anch）によるもの、系列２（Ｓ２）はサブルーチン，関
数呼び出し等によるもの、系列３（Ｓ３）はこれら以外
の一般的な条件分岐命令，無条件分岐命令によるもので
ある。

【００１９】この図からわかるように、約７割の分岐先
がアドレス幅で８ビット（−２５６〜＋２５６）の範囲
内に入っている。この範囲を越えるものは、系列２のサ
ブルーチン・関数呼び出しなどに限定されているが、こ
の種の分岐は一般の分岐命令に比較して出現頻度が少な
く、あまり考慮する必要はない。以上のことから、８ビ
ットのアドレス範囲を１ブロックに収められるようにキ
ャッシュメモリーを構成すれば、かなりの確率で分岐先
のアドレスが当該分岐命令と同一ブロックに収まるよう
に制御することが可能となる。加えて、上述したように
タグレジスタを８個設けるようにしたため、７回までの
分岐であれば命令をキャッシュ上に置くことができる。

【００２０】次に、本実施例によるキャッシュメモリー
の構成を説明する。以下では便宜上、命令キャッシュを
前提として説明する。従って、プロセッサからキャッシ
ュメモリーに対するアクセスは読み出し動作に限られる
が、本実施例をデータキャッシュに対して応用すること
は何らの問題も存在しない。なお、以下では、信号名の
先頭に「ｎ」が付与された場合、その信号は「ｎ」を付
与しない元の信号の反転信号を表わす。例えば、後述す
る信号ｎＩＤＸＣＫはクロックＩＤＸＣＫを反転した信
号を意味している。

【００２１】図１は、本実施例によるキャッシュメモリ
ーの構成を示すブロック図であって、同図に示すキャッ
シュブロック１の回路は、すべて１チップ上に搭載され
ている。また、キャッシュブロック１の内部の全ての回
路は、位相が互いに１８０゜だけ異なる２相のクロック
ＴＭ，クロックＴＶ（何れも図示略）に基づいて動作す
る。

【００２２】さて、図１において、アドレスＡＤＲＳ
は、図示しないＣＰＵ（中央処理装置）が、該ＣＰＵの
アドレスバス上に送出するメモリーアドレスである。こ
こで、本実施例における主記憶装置は一時に４バイト
（１ワード）を読み書きすることが可能である。従っ
て、キャッシュブロック１に与えられるメモリーアドレ
スは、アドレスＡＤＲＳの下位２ビットを除いた３０ビ
ットのアドレス、すなわちワードアドレスとなる。

【００２３】ラッチ２は、アドレスラッチパルス（以
下、アドレスパルスと呼ぶ）ＡＬＡＴの立ち上がりタイ
ミングでアドレスＡＤＲＳを取り込み、アドレスＡＤと
して出力する。ラッチ３は、クロックｎＩＤＸＣＫの立
ち上がり（従って、クロックＩＤＸＣＫの立ち下がり）
タイミングで上記のアドレスＡＤを取り込み、アドレス
ＩＡＤＤＲとして外部バスＢＵＳへ送出する。

【００２４】タグブロック４は、アドレスＡＤの上位２
３ビットをもとに、ＣＰＵから送出されたメモリーアド
レスがキャッシュメモリーにヒットしたかミスヒットし
たかを判定するタグメモリーである。すなわち、主記憶
装置は論理的に５１２バイトを単位とするブロックで分
割されていると考えられる。これらのブロックには、ア
ドレスＡＤの上位２３ビットで指定されるブロック番号
が付与されており、このブロック番号をもとにして、あ
る主記憶のブロックがキャッシュメモリーに存在するか
をタグブロック４で決定する。

【００２５】このタグブロック４は８個のタグレジスタ
（図１では図示省略）などから構成されており、アドレ
スＡＤ［３１：９］が何れかのタグレジスタにヒットし
た場合にヒット信号ＴＡＧＨＩＴとして”１”を出力す
る。その際、いずれのタグレジスタにヒットしたかを示
す３ビットのヒットセット信号ＨＳを出力する。なお、
このタグブロック４の詳細な回路構成については後述す
る。

【００２６】ラッチ５は、ヒット信号ＴＡＧＨＩＴをク
ロックＩＤＸＣＫの立ち上がりで捉えて、ヒット信号Ｃ
ＴＡＧＨＩＴとして出力する。ＬＲＵシフタ６（ＬＲＵ
shifter 6）は、クロックＬＲＵＣＬＫのパルスが出た
場合に、周知のＬＲＵアルゴリズムに基づいて、最も使
用されていないタグレジスタのレジスタ番号ＬＲＵを決
定して出力する。このレジスタ番号ＬＲＵは、キャッシ
ュミスヒットが発生した場合に置き換えるべきタグレジ
スタの番号を意味している。

【００２７】実際には、ＬＲＵシフタ６は３ビット幅の
レジスタが８個によって構成されたシフトレジスタとそ
の他の周辺回路から構成されている。ここで、クロック
ＬＲＵＣＬＫは、クロックＩＤＸＣＫの立ち上がりの後
で、次に出るクロックＴＶの立ち上がりに同期して出る
ようになっている。なお、ＬＲＵシフタ６の構成の詳細
は後述する。

【００２８】マルチプレクサ７は、ヒット信号ＣＴＡＧ
ＨＩＴの値に応じて、ヒットセット信号ＨＳとレジスタ
番号ＬＲＵとを切り替えて出力する。すなわち、ヒット
信号ＣＴＡＧＨＩＴが”１”であってタグにヒットした
場合は、ヒットしたタグレジスタの番号であるヒットセ
ット信号ＨＳを選択する。一方、ヒット信号ＣＴＡＧＨ
ＩＴが”０”であってタグにミスヒットした場合は、次
に書き込むべきタグレジスタの番号、すなわちレジスタ
番号ＬＲＵを選択する。これは、ミスヒットした場合
は、ＬＲＵアルゴリズムに基づいて決定されるタグレジ
スタに対してアドレスＡＤの上位２３ビットの内容を登
録するとともに、該タグレジスタに相当するキャッシュ
メモリーのブロックに対して主記憶から読みだしたデー
タの内容を書き込む必要が生じるからである。

【００２９】ミキサ８は、マルチプレクサ７が選択した
３ビットのレジスタ番号の後ろに、アドレスＡＤの下位
７ビットを結合して、１０ビット幅のアドレスＣＩＮＤ
ＥＸＱを出力する。すなわち、３ビットのレジスタ番号
がアドレスＣＩＮＤＥＸＱのビット９〜７に相当し、ア
ドレスＡＤの下位７ビットがアドレスＣＩＮＤＥＸＱの
ビット６〜０に相当する。

【００３０】ＦＩＦＯ９（First In First Out 9）は、
クロックＩＤＸＣＫの立ち上がりをトリガとしてアドレ
スＣＩＮＤＥＸＱを順次取り込み、アドレスＣＩＮＤＥ
Ｘとして「先入れ先出し」順に出力するバッファであ
る。このアドレスＣＩＮＤＥＸは後述するデータメモリ
ーへのアクセスアドレスとして使用される。本実施例に
おいて、ＦＩＦＯ９は直列に並べられた４つのレジスタ
ＦＩＦＯ＃０〜ＦＩＦＯ＃３（何れも詳細は図示略）か
ら構成されている。これらレジスタのうち、レジスタＦ
ＩＦＯ＃０が出力段に最も近く配置され、レジスタＦＩ
ＦＯ＃３が入力段に最も近く配置されている。また、Ｆ
ＩＦＯ９へ入力されたアドレスＣＩＮＤＥＸＱは必ずレ
ジスタＦＩＦＯ＃０，ＦＩＦＯ＃１，ＦＩＦＯ＃２，Ｆ
ＩＦＯ＃３の順に書き込み／読み出しが行われる。

【００３１】また、これらの各レジスタに対応して有効
ビットＦＩＦＯＶ（図示略）が設けられている。そし
て、上記の４個のレジスタのうち、あるレジスタにデー
タが書き込まれた場合、外部要求信号ＣＥＸＴＲＥＱの
立ち上がりのタイミングで、当該レジスタに対応する有
効ビットＦＩＦＯＶが”１”に設定され、該レジスタの
内容が有効となったことを表示する。そして、有効ビッ
トＦＩＦＯＶは、対応するレジスタに関する主記憶アク
セスが完了した時点で”０”に戻される。

【００３２】さらに、ＦＩＦＯ動作を実現するために、
レジスタＦＩＦＯ＃０〜ＦＩＦＯ＃３の各々に対応して
信号ＦＩＦＯｒｄ０〜ＦＩＦＯｒｄ３（図示略）が存在
し、これらの信号の何れか１つだけが”１”となって、
対応するレジスタの出力を選択して出力端子へ送出する
ようになっている。

【００３３】なお、図１によればＦＩＦＯ９の段数は４
段となっているが、ＦＩＦＯ９の実質的な深さは外部バ
スＢＵＳのウェイトサイクルによって決定される。そし
て、ＦＩＦＯ９に書き込まれた深さ分のアドレスについ
て、すべての主記憶の読み出しが行われるまでは、次の
メモリーアドレスに対する読み出し要求は待たされるよ
うになっている。本実施例においては、ウェイトサイク
ルはクロックＴＭ（あるいはクロックＴＶ）の１サイク
ル分（又は後述する別のタイミング例では２サイクル
分）であって、アドレスが２つ（又は３つ）入力される
とＦＩＦＯ９は一杯となり、それ以上アドレスが入らな
いように制御される。

【００３４】データメモリー１０は主記憶の内容のコピ
ーを保持したメモリー装置である。このデータメモリー
１０は、４キロバイトの容量を持つＲＡＭ・１０ｒ（Ra
ndomAccess Memory 10r）と、当該ＲＡＭ・１０ｒの５
１２バイトを単位とするブロック毎に設けられた、１ビ
ット×８個のバリッドビットＶを保持するＲＡＭ・１０
ｖから構成されている。

【００３５】ＲＡＭ・１０ｒは１０ビット幅のアドレス
端子ＡＩＮ、書き込み制御端子ＷＥ、３２ビット幅のデ
ータ入力端子ＤＩＮおよびデータ出力端子ＤＯＵＴを有
する。このＲＡＭ・１０ｒは、ワード（＝４バイト）を
単位として、書き込み制御端子ＷＥの値に応じてデータ
入力端子／データ出力端子からデータを読み書きするこ
とができる。ＲＡＭ・１０ｒの読み出しデータは、アド
レス端子ＡＩＮの内容が確定してからクロックＴＶの１
クロック分の時間が経過した後に有効となる。また、こ
のＲＡＭ・１０ｒの各ブロックは上述した８個のタグレ
ジスタに対応しており、論理的には容量１２８ワード×
８個のブロックから構成されているとみなすことができ
る。

【００３６】また、主記憶からＲＡＭ・１０ｒに対して
書き込みがなされる場合、１ブロック（＝５１２バイ
ト）分のデータが一度に書き込まれるのではなく、ＣＰ
Ｕがデータを必要とした時点で書き込みが行われるよう
になっている。というのは、分岐命令を実行した場合な
どにおいては、ＣＰＵが当該１ブロック分のすべてのデ
ータを使用する（換言すれば、ブロック内の全命令を実
行する）とは限らず、従って、一度にブロック全体の書
き込みを行うことは性能の観点からして得策ではないか
らである。

【００３７】さらに、アドレス端子ＡＩＮへ入力される
アドレスＣＩＮＤＥＸはワード単位のアドレスであっ
て、そのビット９〜７がブロックの番号に相当し、ま
た、そのビット６〜０が各ブロック内の相対ワードアド
レスに相当する。そして、アドレス端子ＡＩＮで指定さ
れたワードの内容が、データＣＤとしてデータ出力端子
ＤＯＵＴ読み出されると、該ワードが属するブロックの
バリッドビットＶがＲＡＭ・１０ｖから同時に読み出さ
れる。

【００３８】リセット回路１１は、タグブロック４のい
ずれかのタグレジスタの内容を置き換えるに際して、こ
のタグレジスタに対応するＲＡＭ・１０ｒのブロックの
バリッドビットＶをリセットすることで、該ブロックの
データの内容を無効状態とする。書込制御回路１２は、
外部バスＢＵＳから送出されたデータ有効信号ＣＦＲＤ
Ｙをもとにして、ＲＡＭ・１０ｒに対する書き込み信号
ｎＣＷＥを作成する。このデータ有効信号ＣＦＲＤＹ
は、外部バスＢＵＳを経て送出されたフェッチデータＦ
ＤＡＴＡの内容が確定したことを示す信号である。ここ
で、フェッチデータＦＤＡＴＡはキャッシュミスした際
に主記憶から読み出されるデータである。

【００３９】アンドゲート１３は、ＲＡＭ・１０ｖから
出力されたバリッドビットＶとヒット信号ＣＴＡＧＨＩ
Ｔとの論理積をとって出力する。この出力信号は、ＣＰ
Ｕから与えられたメモリーアドレスに対したタグ，デー
タの双方が有効であることを意味している。制御回路１
４は、アンドゲート１３の出力信号をもとにして、外部
要求信号ＣＥＸＴＲＥＱ及びデータ有効信号ｎＣＲＥＡ
ＤＹを作成する。ここで、外部要求信号ＣＥＸＴＲＥＱ
は外部バスＢＵＳに対する外部要求信号であって、キャ
ッシュにミスヒットした場合の主記憶に対する読み出し
要求信号である。また、データ有効信号ｎＣＲＥＡＤＹ
は、本キャッシュブロック１の出力データであるデータ
ＣＤＡＴＡ（後述）の内容が有効となったことを示す信
号である。

【００４０】マルチプレクサ１５は、データ有効信号Ｃ
ＦＲＤＹに応じて、外部バスＢＵＳから送られてきた主
記憶のフェッチデータＦＤＡＴＡとＲＡＭ・１０ｒの読
み出しデータであるデータＣＤのうちの何れか１つを選
択して出力する。すなわち、データ有効信号ＣＦＲＤＹ
が”１”である場合はフェッチデータＦＤＡＴＡが選択
され、”０”である場合はデータＣＤが選択される。

【００４１】ラッチ１６は、マルチプレクサ１５が出力
したデータを、データ有効信号ｎＣＲＥＡＤＹの立ち下
がりタイミング又はデータ有効信号ＣＦＲＤＹの立ち上
がりタイミングで捉え、データＣＤＡＴＡとして出力す
る。なお、以上述べた、データＣＤＡＴＡ，外部要求信
号ＣＥＸＴＲＥＱ，データ有効信号ｎＣＲＥＡＤＹは何
れもＣＰＵへ送られる信号である。

【００４２】次に、図３を参照して、上述したタグブロ
ック４の構成について詳述する。同図において、図１と
同一の意味を有する信号には同一の符号を付してあり、
ここではその説明を省略する。図３に示すタグブロック
４には、２３ビット分のアドレスを保持する８個のレジ
スタ３１-0，３１-1，………，３１-7が設けられてお
り、各レジスタは２３個の一般的なＤタイプラッチから
構成されている。これらのラッチにおいて、ｃｋはクロ
ック入力端子，Ｄはデータ入力端子，Ｒはリセット端
子，Ｑはデータ出力端子である。

【００４３】デコーダ３２は、３ビットのレジスタ番号
ＬＲＵをデコードすることにより、レジスタ３１-0〜３
１-7に対する書き込み動作にあたって、何れか１つのレ
ジスタを選択するためのものである。つまり、レジスタ
番号ＬＲＵの値に応じて次に述べる８個のアンドゲート
の入力のいずれか１つに”１”を出力する。アンドゲー
ト３３-0，３３-1，………，３３-7は、デコーダ３２の
出力と、書き込みイネーブルパルスである書き込みタグ
ＷＥＴＡＧの論理積をとって、レジスタ３１-0〜３１-7
の何れか１つのｃｋ端子へ書き込みパルスを送出する。

【００４４】コンパレータ３４-0，３４-1，………，３
４-7の各々は、アドレスＡＤのビット３１〜９と、レジ
スタ３１-0，３１-1，………，３１-7の２３ビットのア
ドレスの内容とをビット単位に比較する。各コンパレー
タは、さらに、有効状態又は無効状態を表示するバリッ
ドビットを保持するラッチ（図示略）を有している。初
期状態（リセット直後）において、これらのバリッドビ
ットはすべて無効状態（”０”）となっている。また、
このバリッドビットは、対応するレジスタにアドレスＡ
Ｄの内容が書き込まれた場合に有効状態（”１”）に設
定される。そして、各コンパレータは、上記の比較結果
が全ビットの一致を示しており、同時に、該コンパレー
タ内のバリッドビットが有効状態である場合にだけ”
１”を出力する。なお、コンパレータ３４-0，３４-1，
………，３４-7の全出力の論理和を取った結果が、図１
に示したヒット信号ＴＡＧＨＩＴとなる。

【００４５】エンコーダ３５は、コンパレータ３４-0，
３４-1，………，３４-7の出力をもとに、アドレスＡＤ
と同一のアドレスを有するレジスタの番号を求めてヒッ
トセット信号ＨＳを作成する。すなわち、アドレスＡＤ
がコンパレータ３４-0の内容と一致した場合にはヒット
セット信号ＨＳとして「０」を出力し、コンパレータ３
４-1の内容と一致した場合は「１」を出力し、………、
コンパレータ３４-7の内容と一致した場合は「７」を出
力する。

【００４６】次に、図４を参照して、上述したＬＲＵシ
フタ６の構成について詳述する。同図において、図１と
同一の意味を有する信号には同一の符号を付してあり、
ここではその説明を省略する。ＬＲＵシフタ６には、直
列に接続された８個のレジスタ４１-0〜４１-7が含まれ
る。これらのレジスタのうち、出力（レジスタ番号ＬＲ
Ｕ）に最も近いものがレジスタ４１-0であり、入力（マ
ルチプレクサ７の出力）に最も近いものがレジスタ４１
-7である。また、例えば、レジスタ４１-7の出力がレジ
スタ４１-6の入力に接続されている。

【００４７】各レジスタは、３ビット幅のレジスタ番号
の各ビットに対応した同種のラッチ３個から構成されて
いる。これらのラッチは、比較機能を有するＤタイプの
ラッチであって、Ｄはデータ入力端子，Ｑはデータ出力
端子，ｃｋはクロック入力端子，Ｓ／Ｒは出力端子Ｑを
各々”１”／”０”に強制するセット／リセット入力端
子，ｃｏｍｐは比較結果の出力端子、ｃｉｎは共通入力
端子である。なお、実際のラッチはＳ端子とＲ端子の両
方の端子を持っているが、煩雑となるのを避けるため
に、リセット信号ｒｅｓｅｔが接続された端子だけを図
示してある。

【００４８】ここで、ｃｏｍｐ端子に出力される比較結
果は、共通入力端子ｃｉｎとデータ入力端子ＤとのＥＮ
ＯＲ（exclusive NOR ）論理を取ったものとなる。つま
り、両端子に入力される値が一致した場合にｃｏｍｐ端
子へ”１”が出力される。また、これらのレジスタ４１
-0〜４１-7は、初期化時においてリセット信号ｒｅｓｅ
ｔが”１”となることで、それぞれ０〜７に初期化され
る。

【００４９】一方、アンドゲート４２-0〜４２-7は、各
々レジスタ４１-0〜４１-7を構成する３個のラッチのｃ
ｏｍｐ端子の全出力結果の論理積を演算して出力する。
つまり、各レジスタの共通入力端子ｃｉｎとデータ入力
端子Ｄの全３ビットが完全に一致したかどうかを判定す
るためのゲートである。また、４３-1〜４３-6はオアゲ
ート，４４-1〜４４-7は一方の入力にインバータが接続
されたアンドゲートである。これらのゲートの働きによ
り、（入力段に近い方の）前段のレジスタのうち、共通
入力端子ｃｉｎとデータ入力端子Ｄが一致するレジスタ
が１つでもあった場合に、当該レジスタのｃｋ端子へク
ロックＬＲＵＣＬＫが入るのを禁止する造りになってい
る。

【００５０】次に、上記構成によるキャッシュメモリー
の動作を説明する。図５は、本実施例によるキャッシュ
メモリーの動作を示す第１のタイミングチャートであ
る。同図では、５回のメモリーアクセスが行われる場合
について示してある。これらメモリーアクセスのうち、
１回目と５回目のメモリーアクセスはキャッシュにヒッ
トし、２回目〜４回目のメモリーアクセスはミスヒット
している。さらに言うと、２回目のメモリーアクセスは
タグにヒットしない場合であり、３回目と４回目のメモ
リーアクセスは、タグにヒットしたがデータが無効状態
であった場合である。

【００５１】ここで、前提条件として、図３に示すタグ
ブロック４内のレジスタ３１-0〜レジスタ３１-7の内容
が、各々「ａ１８，ａ１７，ａ１６，ａ５，ａ４，ａ
３，ａ１２，ａ１」となっているものとする。また、こ
れらのレジスタに対応する各コンパレータ内部のバリッ
ドビットはすべて有効状態であるとする。さらに、ＬＲ
Ｕシフタ６内部のレジスタ４１-7〜４１-0の内容は、入
力段に近い順に「１，５，７，４，３，０，２，６」と
なっているとする（なお、以後も入力段に近い順にＬＲ
Ｕシフタ６の内容を列挙する）。

【００５２】なお、図５において、左の欄の「キャッシ
ュの状態」の項目はキャッシュメモリーの状態を表して
おり、「MISS」は、タグにヒットしなかったか、タグに
はヒットしたがデータが無効状態であった場合を言う。
また「HIT」は、タグにヒットしなおかつデータも有効
であった場合を言う。さらに、「WRITE」はキャッシュ
（ＲＡＭ・１０ｒ）に対する書き込みがされることを意
味している。

【００５３】まず、時刻ｔ1 において、ＣＰＵは、クロ
ックＴＭが立ち上がる前にアドレスバスへ最初のメモリ
ーアドレスを送出し、これによりアドレスＡＤＲＳの値
が「ａ１」に確定する。ここで、以下に示すように、こ
のアドレス「ａ１」はタグにヒットすると共に、データ
メモリー１０内のデータ自体も有効なものである。次
に、時刻ｔ2 において、アドレスラッチ信号ＡＬＡＴの
立ち上がりでラッチ２がアドレスＡＤＲＳの内容をラッ
チするとアドレスＡＤの値が「ａ１」となる。そして、
このアドレスの値をもとにタグブロック４でタグが引か
れる。

【００５４】すなわち、図３のコンパレータ３４-0〜３
４-7は、それぞれレジスタ３１-0〜３１-7に保持された
アドレスとアドレス「ａ１」とを比較する。この場合、
レジスタ３１-7の内容が「ａ１」であり、さらに該レジ
スタに対応したバリッドビットも有効状態であるため、
コンパレータ３４-7の出力だけが”１”となり、その他
のコンパレータの出力はすべて”０”となる。これによ
り、エンコーダ３５は、ヒットセット信号ＨＳとしてレ
ジスタ３１-7に対応した値「７」を生成する。また、こ
のとき同時に、図１のヒット信号ＴＡＧＨＩＴが”１”
となる。

【００５５】次に、時刻ｔ3 においてクロックＩＤＸＣ
Ｋが立ち上がると、ラッチ５がヒット信号ＴＡＧＨＩＴ
をラッチして、ヒット信号ＣＴＡＧＨＩＴが”１”とな
る。これにより、マルチプレクサ７の出力がヒットセッ
ト信号ＨＳ側へ切り替わる。すると、アドレスＣＩＮＤ
ＥＸＱとして、ヒットセット信号ＨＳの値「７」の後ろ
にアドレス「ａ１」の下位７ビットを連結した値（以
後、「ａｘ１」とする）が出力される。またこの時、ア
ドレスＣＩＮＤＥＸＱがＦＩＦＯ９に入力されてレジス
タＦＩＦＯ＃０の内容が「ａｘ１」となる。このように
して、アドレスＣＩＮＤＥＸが「ａｘ１」に確定する
と、データメモリー１０の読み出し動作が開始される。

【００５６】そして、時刻ｔ4 において、データＣＤと
して、ＲＡＭ・１０ｒの「ａｘ１」番地の内容「ｄ１」
が読み出されてくる。また同時に、ＲＡＭ・１０ｒのブ
ロックのうち「ａｘ１」番地の属する７番目のブロック
に対応するＲＡＭ・１０ｖの内容が読み出され、バリッ
ドビットＶに”１”が出力される。従って、アドレス
「ａ１」に対して、タグとデータメモリーの双方にヒッ
トしたこととなってアンドゲート１３の出力が”１”と
なる。

【００５７】また、時刻ｔ4から少し遅れた時刻ｔ5にお
いて、クロックＬＲＵＣＬＫが出る。ここで、この時点
のＬＲＵシフタ６のレジスタ４１-7〜４１-0の内容は
「１，５，７，４，３，０，２，６」である。そして、
各レジスタでは、該レジスタが保持しているデータとマ
ルチプレクサ７の出力値「７」とが比較される。この場
合、レジスタ４１-5の内容が「７」であるため、アンド
ゲート４２-0〜４２-7のうち、アンドゲート４２-5の出
力だけが”１”となる。これにより、オアゲート４３-1
〜４３ー5の出力がすべて”１”となり、その結果とし
て、アンドゲート４４-1〜４４-5の出力がすべて”０”
となって、レジスタ４１-0〜４１-4についてはクロック
ＬＲＵＣＬＫの入力が禁止される。

【００５８】一方、アンドゲート４２-6，４２−７の出
力は何れも”０”であるから、アンドゲート４４-6，４
４-7の出力はクロックＬＲＵＣＬＫをスルーで通す。す
なわち、クロックＬＲＵＣＬＫが入ると、レジスタ４１
-5〜４１ー7にだけクロックが入って、レジスタ４１-6の
内容がレジスタ４１ー5へ、レジスタ４１ー7の内容がレジ
スタ４１ー6へ、マルチプレクサ７の出力データがレジス
タ４１ー7へそれぞれ同時にセットされる。このようにし
て、入力段から数えて３段分のレジスタの内容が出力段
側へ１段分だけシフトして、入力段のレジスタには該Ｌ
ＲＵシフタ６の入力値「７」が設定されてＬＲＵ動作を
実現することができる。これにより、ＬＲＵシフタ６の
内容は「７，１，５，４，３，０，２，６」となる。

【００５９】他方、上述したようにアンドゲート１３の
出力が”１”になると、制御回路１４は、時刻ｔ6 のク
ロックＴＭの立ち上がりでデータ有効信号ｎＣＲＥＡＤ
Ｙを”１”とする。また、このアドレスについては主記
憶に対するアクセスが発生しておらず、データ有効信号
ＣＦＲＤＹは”０”のままである。そのため、マルチプ
レクサ１５はＲＡＭ・１０ｒの出力側のデータＣＤを選
択して出力する。そして、ラッチ１６はデータ有効信号
ｎＣＲＥＡＤＹの立ち下がりでデータＣＤを取り込み、
データＣＤＡＴＡとして「ｄ１」をＣＰＵへ送出する。
ＣＰＵは、データ有効信号ｎＣＲＥＡＤＹが”１”とな
ったことで、キャッシュメモリーのデータが有効となっ
たことを認識してデータＣＤＡＴＡの値「ｄ１」をデー
タバスから取り込む。

【００６０】次に、ＣＰＵがアドレスＡＤＲＳとして
「ａ２」番地をアクセスすると、上記と同じ時刻ｔ6 に
おいて、ラッチ２にアドレス値「ａ２」が取り込まれ、
アドレスＡＤに「ａ２」が出力される。ここで、以下に
示すように、このアドレス「ａ２」はタグにミスヒット
するアドレスである。このアドレス「ａ２」でタグブロ
ック４を引くと、該アドレスの値は図３に示すレジスタ
３１-0〜３１-7の何れとも一致せず、コンパレータ３４
-0〜３４-7はいずれも”０”を出力する。これにより、
ヒット信号ＴＡＧＨＩＴが”０”となり、時刻ｔ7 でヒ
ット信号ＣＴＡＧＨＩＴが”０”となる。そして、マル
チプレクサ７はＬＲＵシフタ６の出力側を選択して、こ
の時点におけるレジスタ番号ＬＲＵの値「６」の後ろに
アドレスＡＤの下位７ビットを結合したアドレス（以
下、「ａｘ２」と呼ぶ）がアドレスＣＩＮＤＥＸＱとし
て出力され、アドレス値「ａｘ２」がレジスタＦＩＦＯ
＃０に書き込まれる。

【００６１】次に、時刻ｔ8 において、ヒット信号ＣＴ
ＡＧＨＩＴの立ち下がりをトリガとして書き込みタグＷ
ＥＴＡＧが”１”となり、ミスヒットしたアドレスに関
してタグブロック４への登録が開始される。この時点で
はレジスタ番号ＬＲＵに「６」が出力されており、図３
のデコーダ３２は該レジスタ番号ＬＲＵをデコードし
て、アンドゲート３３-6に対応する出力だけを”１”と
する。これにより、レジスタ３１-6にだけクロックが入
り、アドレスＡＤの値「ａ２」がレジスタ３１ー6に取り
込まれる。この時同時に、該レジスタに対応するタグの
バリッドビットが有効状態に設定される。以上のように
して、ミスヒットしたアドレスがタグブロック４に登録
される。さらに、リセット回路１１は、ＲＡＭ・１０ｖ
のバリッドビットのうちレジスタ番号ＬＲＵ「６」に対
応したビットをリセットする。これにより、データメモ
リー１０の６番目のブロックに対するデータが無効とな
る。

【００６２】次に、時刻ｔ9 において、ラッチ３がクロ
ックＩＤＸＣＫの立ち下がりでアドレスＡＤを取り込
み、アドレスＩＡＤＤＲとして「ａ２」が外部バスＢＵ
Ｓへ送出される。さらに、時刻ｔ10において、クロック
ＬＲＵＣＬＫが出て、その際のヒット信号ＣＴＡＧＨＩ
Ｔが”０”であることから、ＬＲＵシフタ６の入力には
レジスタ番号ＬＲＵの値「６」がそのまま戻される。こ
の場合、ＬＲＵシフタ６内の全レジスタにクロックが入
るので、クロックＬＲＵＣＬＫに同期してＬＲＵシフタ
６内のレジスタ全体の内容が１段分だけそのままシフト
する。結局ＬＲＵシフタ６の内容は「６，７，１，５，
４，３，０，２」となる。

【００６３】一方、ヒット信号ＣＴＡＧＨＩＴが”０”
であるためアンドゲート１３の出力は”０”となる。こ
れにより、時刻ｔ11において、制御回路１４は外部要求
信号ＣＥＸＴＲＥＱを”１”として主記憶に対する読み
出し要求をＣＰＵへ送出する。ＣＰＵは、この要求を受
理して、前述したアドレスＩＡＤＤＲの値「ａ２」番地
に対する読み出し要求を主記憶装置へ送る。また、信号
ＥＸＴＲＥＱが出ることにより、ＦＩＦＯＶ０が”１”
に設定されてレジスタＦＩＦＯ＃０の内容が有効状態と
なる。

【００６４】次に、ＣＰＵがアドレスＡＤＲＳとして
「ａ３」番地をアクセスすると、上記と同じ時刻ｔ11に
おいて、ラッチ２にアドレス値「ａ３」が取り込まれ、
アドレスＡＤとして「ａ３」が出力される。ここで、以
下に示すように、このアドレス「ａ３」はタグにはヒッ
トするが、データメモリー１０には該アドレスに対応し
たデータが登録されていない。

【００６５】このアドレス「ａ３」でタグブロック４を
引くと、図３のレジスタ３１-5にヒットするため、上記
と同様の動作によりタグヒット信号ＴＡＧＨＩＴが”
１”となり、ヒットセット信号ＨＳが”５”となる。こ
れにより、時刻ｔ12においてヒット信号ＣＴＡＧＨＩＴ
が”１”となる。そして、ヒットセット信号ＨＳの値
「５」の後ろにアドレスＡＤの下位７ビットを結合した
アドレス（以下、「ａｘ３」と呼ぶ）がアドレスＣＩＮ
ＤＥＸＱとして出力され、クロックＩＤＸＣＫの立ち上
がりでアドレス値「ａｘ３」がレジスタＦＩＦＯ＃１に
書き込まれる。

【００６６】次に、時刻ｔ13において、ラッチ３がアド
レスＡＤを取り込んで、アドレスＩＡＤＤＲとして「ａ
３」が外部バスＢＵＳへ送出される。また、時刻ｔ14に
おいてクロックＬＲＵＣＬＫが出るが、その際、ＬＲＵ
シフタ６の入力はヒットセット信号ＨＳの値「５」であ
り、従って、ＬＲＵシフタ６の内容は「５，６，７，
１，４，３，０，２」となる。

【００６７】さらに、この時、アドレスＣＩＮＤＥＸと
して値「ａｘ３」が出力され、データメモリー１０の読
み出しが行われて、該アドレスに対するバリッドビット
Ｖとして”０”が読み出されて、アンドゲート１３の出
力が”０”となる。すると、制御回路１４は、時刻ｔ15
において外部要求信号ＣＥＸＴＲＥＱを”１”として主
記憶アクセス要求をＣＰＵへ送出する。これにより、Ｃ
ＰＵはアドレスＩＡＤＤＲの値「ａ３」番地へ読み出し
要求を行う。さらに、この時、ＦＩＦＯＶ１が”１”に
設定され、レジスタＦＩＦＯ＃１が有効となる。これに
より、ＦＩＦＯ９が一杯となり、以後のＣＰＵによるメ
モリーアクセスは、ＦＩＦＯ９に溜まったアドレスがす
べて捌けるまで保留される。

【００６８】次に、時刻ｔ16において、アドレス「ａ
２」に対する主記憶の読み出しが完了して、データ有効
信号ＣＦＲＤＹが”１”となる。その際、フェッチデー
タＦＤＡＴＡとして、アドレスａ２の内容である「ｄ
２」が得られる。また、マルチプレクサ１５は、フェッ
チデータＦＤＡＴＡを選択して出力し、この出力データ
がラッチ１６でラッチされて、データＣＤＡＴＡとして
「ｄ２」がＣＰＵへ送出される。

【００６９】また、アドレス「ａ２」のアクセスが完了
したことにより、信号ＦＩＦＯＶ０が”０”となるとと
もに、信号ＦＩＦＯｒｄ０が”１”となってレジスタＦ
ＩＦＯ＃０の内容「ａｘ２」がアドレスＣＩＮＤＥＸと
して出力される。さらに、データ有効信号ＣＦＲＤＹの
立ち上がりをトリガとして、書込制御回路１２が書き込
み信号ｎＣＷＥを”１”とする。これにより、ＲＡＭ・
１０ｒの「ａｘ２」番地に対して、主記憶から読み出さ
れたデータ「ｄ２」が書き込まれる。さらに、制御回路
１４は、時刻ｔ17においてデータ有効信号ｎＣＲＥＡＤ
Ｙを”１”として、ＣＰＵはデータＣＤＡＴＡの値「ｄ
２」の取り込みを行う。

【００７０】続いて、時刻ｔ18において、アドレス「ａ
３」に対する主記憶の読み出しが完了すると、フェッチ
データＦＤＡＴＡとして値「ｄ３」が得られ、このデー
タがラッチ１６にラッチされてＣＰＵへ送出される。ま
た、信号ＦＩＦＯＶ１が”０”に戻り、信号ＦＩＦＯｒ
ｄ１が”１”となってレジスタＦＩＦＯ＃１の内容「ａ
ｘ３」がＣＩＮＤＥＸとして出力される。そして、信号
ｎＣＷＥが”１”となってＲＡＭ・１０ｒのａｘ３番地
に対してデータ「ｄ３」が書き込まれる。そして、時刻
ｔ19において、データ有効信号ｎＣＲＥＡＤＹが”１”
となってＣＰＵがデータＣＤＡＴＡの内容「ｄ３」を読
み取る。

【００７１】次に、時刻ｔ20において、ＣＰＵは新たな
アドレス「ａ４」に対するアクセスを開始する。このア
ドレスに対しては、以下に示すように、上述したアドレ
ス「ａ３」と同様に動作する。まず、アドレスＡＤとし
て「ａ４」が出力される。このアドレスでタグブロック
４を引くと、レジスタ３１-4にヒットして、タグヒット
信号ＴＡＧＨＩＴが”１”に、ヒットセット信号ＨＳ
が”４”となり、ヒット信号ＣＴＡＧＨＩＴが”１”と
なる。そして、ヒットセット信号ＨＳの値「４」の後ろ
にアドレスＡＤの下位７ビットを結合したアドレス（以
下、「ａｘ４」と呼ぶ）がアドレスＣＩＮＤＥＸＱとし
て出力され、時刻ｔ21においてクロックＩＤＸＣＫが立
ち上がると、アドレス「ａｘ４」がレジスタＦＩＦＯ＃
０へ書き込まれる。

【００７２】次に、時刻ｔ22において、ラッチ３にアド
レスＡＤが取り込まれ、アドレスＩＡＤＤＲとして「ａ
４」が外部バスＢＵＳへ送出される。また、時刻ｔ23に
おいて、クロックＬＲＵＣＬＫが出てＬＲＵシフタ６の
内容が「４，５，６，７，１，３，０，２」となる。一
方で、アドレス「ａｘ４」に対するデータメモリー１０
の読み出しが行われて、該アドレスに対するバリッドビ
ットＶとして”０”が読み出され、アンドゲート１３の
出力が”０”となる。そして、時刻ｔ24において、外部
要求信号ＣＥＸＴＲＥＱが”１”となって、ＣＰＵはア
ドレスＩＡＤＤＲの値「ａ４」番地へ主記憶の読み出し
要求を行う。さらにこの時、ＦＩＦＯＶ０が”１”に設
定される。

【００７３】また、同じく時刻ｔ24において、ＣＰＵは
アドレス「ａ５」に対するアクセスを開始する。する
と、アドレス「ａ４」の場合と同様にして、アドレスＡ
Ｄに「ａ５」でタグブロック４を引くと、レジスタ３１
-3にヒットして、タグヒット信号ＴＡＧＨＩＴが”１”
に、ヒットセット信号ＨＳが”３”になる。そして、ヒ
ットセット信号ＨＳの値「３」の後ろにアドレスＡＤの
下位７ビットを結合したアドレス（以下、「ａｘ５」と
呼ぶ）がアドレスＣＩＮＤＥＸＱとして出力され、時刻
ｔ25においてクロックＩＤＸＣＫが立ち上がると、アド
レスａｘ５がレジスタＦＩＦＯ＃１に書き込まれ、アド
レス「ａｘ５」に対してデータメモリー１０の読み出し
要求がなされる。

【００７４】次に、時刻ｔ26において、クロックＬＲＵ
ＣＬＫが出てＬＲＵシフタ６の内容が「３，４，５，
６，７，１，０，２」となる。また、ＲＡＭ・１０ｒの
ａｘ５番地の内容が読み出されて、データＣＤに「ｄ
５」が出力されると共に、バリッドビットＶとして”
１”が読み出される。これにより、アンドゲート１３の
出力が”１”となるが、この時点では先にアクセス要求
を行ったアドレス「ａ４」に対する主記憶アクセスがま
だ完了していない。そこで、制御回路１４はデータ有効
信号ｎＣＲＥＡＤＹを”１”としないように制御する。
このような状態を読み出し保留（read pending）状態と
呼ぶ。

【００７５】そうした場合、時刻ｔ27においてＦＩＦＯ
Ｖ１が”１”に設定されて、アドレス「ａ５」に対する
要求が一旦レジスタＦＩＦＯ＃１へ入れられる。そし
て、時刻ｔ28において、アドレス「ａ４」に対する主記
憶アクセスが完了すると、データ有効信号ＣＦＲＤＹ
が”１”となり、フェッチデータＦＤＡＴＡにデータ
「ｄ４」が得られ、次いで、データＣＤＡＴＡが「ｄ
４」となる。さらに、信号ＦＩＦＯｒｄ０が”１”とな
り、アドレスＣＩＮＤＥＸの値が「ａｘ４」に切り替わ
って、書き込み信号ｎＣＷＥが出て、データ「ｄ４」が
ＲＡＭ・１０ｒのａｘ４番地へ書き込まれる。さらに、
時刻ｔ29においてｎＣＲＥＡＤＹが”１”となって、Ｃ
ＰＵがデータＣＤＡＴＡの内容「ｄ４」を読み取る。

【００７６】次に、上述したタイミングとは異なる第２
のタイミングに基づいた動作について説明を行う。図６
は、この動作を説明するための第２のタイミングチャー
トである。ここで、同図においても、図５同様、５回の
メモリーアクセスが行われる場合について示してある。
但し、図５と場合とは異なり、３回目のメモリーアクセ
ス（アドレスＡＤＲＳの内容が「ａ３」）がタグ，デー
タメモリーの何れにもヒットする。また、主記憶のウェ
イトサイクルは２サイクルであって、ＦＩＦＯ９の実質
的な深さは３段となっている。

【００７７】次に、図６に基づくキャッシュメモリーの
動作につき、図５と異なる部分を中心にして説明する。
なお、図６の時刻ｔ51〜ｔ52の動作は図５の時刻ｔ1 〜
ｔ13の動作と同じであるため、その説明を省略する。ま
ず、時刻ｔ52において、アドレス「ａ３」に対するキャ
ッシュの読み出しが完了して、データＣＤに値「ｄ３」
が得られる。しかし、この時点ではアドレス「ａ２」に
対する主記憶の読み出しが完了しておらず、上記と同様
の理由で読み出し保留状態となる。これにより、時刻ｔ
53において、信号ＦＩＦＯＶ１が”１”となって、アド
レス「ａ３」に対する要求がレジスタＦＩＦＯ＃１に蓄
えられる。

【００７８】次に、時刻ｔ54において、アドレスＡＤが
「ａ４」となる。上述したように、このアドレスはタグ
にヒットするから、時刻ｔ55において、ヒットセット信
号ＨＳが「４」に、アドレスＣＩＮＤＥＸＱが「ａｘ
４」になる。その際、アドレス「ａｘ４」はデータメモ
リー１０に存在しないため、バリッドビットＶとして”
０”が読み出される。そして、時刻ｔ56において、アド
レスＡＤがラッチ３に取り込まれてアドレスＩＡＤＤＲ
が「ａ４」となる。その後、時刻ｔ57において、制御回
路１４が外部要求信号ＣＥＸＴＲＥＱを”１”にする
と、主記憶の「ａ４」番地に対する読み出し要求がＣＰ
Ｕを介して行われる。

【００７９】次いで、時刻ｔ58において、信号ＦＩＦＯ
Ｖ２が”１”となってアドレス「ａ４」に対する要求が
レジスタＦＩＦＯ＃２に蓄えられ、これでＦＩＦＯ９が
一杯になる。またこの時、アドレス「ａ２」に対する主
記憶の読み出しが完了して、フェッチデータＦＤＡＴＡ
に値「ｄ２」が得られ、信号ＦＩＦＯＶ０が”０”とな
る。さらに、信号ＦＩＦＯｒｄ０が出て、アドレスＣＩ
ＮＤＥＸがアドレス「ａ２」に対応する値「ａｘ２」へ
切り替わり、ＲＡＭ・１０ｒのａｘ２番地へデータ「ｄ
２」が書き込まれる。その後、時刻ｔ59において、信号
ｎＣＲＥＡＤＹが”０”となってＣＰＵがデータＣＤＡ
ＴＡの値「ｄ２」の取り込みを行う。

【００８０】次に、時刻ｔ60において、信号ＦＩＦＯｒ
ｄ１が”１”となり、これに伴って信号ＦＩＦＯＶ１
が”０”に戻る。また、アドレスＣＩＮＤＥＸが「ａｘ
３」へ切り替わって、先ほど保留しておいたアドレス
「ａ３」に関する読み出し処理が再開される。すなわ
ち、アドレス「ａｘ３」について、再度ＲＡＭ・１０ｒ
の内容が読み出され、続く時刻ｔ61においてデータＣＤ
に値「ｄ３」が得られる。そして、時刻ｔ62において、
信号ｎＣＲＥＡＤＹが”０”となって、データＣＤＡＴ
Ａの内容「ｄ３」をＣＰＵが取り込む。

【００８１】その後、時刻ｔ63でアドレス「ａ４」に対
する主記憶の読み出しが完了すると、フェッチデータＦ
ＤＡＴＡの内容がラッチされて、データＣＤＡＴＡが
「ｄ４」となる。またこの時、信号ＦＩＦＯｒｄ２が出
てアドレスＣＩＮＤＥＸが「ａｘ４」に切り替わり、デ
ータ「ｄ４」がＲＡＭ・１０ｒのａｘ４番地へ書き込ま
れる。さらに、時刻ｔ64で信号ｎＣＲＥＡＤＹが”０”
となって、ＣＰＵがデータＣＤＡＴＡの内容「ｄ４」の
読み取りを行う。なお、時刻ｔ65以降のアドレス「ａ
５」に対する読み出しについては、例えばアドレス「ａ
１」に関する動作と同じであって、容易にその動作を理
解できるため、その説明を省略する。

【００８２】このように、本実施例によるキャッシュメ
モリーは、プロセッサに内蔵した構成とすることができ
る。このようにすると、プロセッサの外部バスに接続さ
れた様々な装置（例えばシリアル入出力装置やビデオボ
ード）の影響を受けずにキャッシュメモリーを構成する
ことが可能となる。また、組み込み型のプロセッサで
は、ＣＰＵ，固定プログラムが格納されたＲＯＭ（Read
Only Memory），装置を制御するシステム等が接続され
ているだけであって非常にコンパクトな構成であるた
め、キャッシュを内蔵させることは非常に有用である。

【００８３】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、主記憶装置のデータ読み出し／書き込みの
単位よりも大きなサイズを持つブロックを単位としてデ
ータメモリーを構成すると共に、タグレジスタに主記憶
上のアドレスのブロック番号部だけを保持するようにし
たので、タグレジスタの容量を大幅に削減することが可
能となり、消費電流が少なく占有面積の小さなキャッシ
ュメモリーを構成できるという効果が得られる。

【００８４】また、請求項２記載の発明によれば、ブロ
ックのサイズを５１２バイトとしたので、組み込み用途
のアプリケーションプログラムの実行中に分岐が発生し
たとしても、分岐先の大部分が分岐命令と同一のブロッ
ク上に存在することとなり、キャッシュミスヒットの確
率を低減することが可能となるという効果が得られる。

【００８５】また、請求項３又は４記載の発明によれ
ば、番号レジスタ群をシフトクロックに同期してシフト
する際に、各番号レジスタの内容と使用された最新のタ
グレジスタ番号を番号比較手段で比較して、双方のタグ
レジスタ番号が一致した場合には、一致が見られた番号
レジスタよりも後段の番号レジスタがシフトされないよ
うにしたので、タグメモリーに専用のビットを設けるこ
となくＬＲＵアルゴリズムに基づいたタグレジスタの置
換処理が実現でき、従って、タグメモリーの容量の削減
が可能となって、消費電流が少なく占有面積の小さなキ
ャッシュメモリーを構成できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例によるキャッシュメモリー
の構成を示すブロック図である。

【図２】組み込み用途のアプリケーションにおいて、
分岐命令実行時の分岐先のアドレス範囲の分布を表わし
た図である。

【図３】同実施例によるキャッシュメモリーを構成す
るタグブロック４の詳細な回路図である。

【図４】同実施例によるキャッシュメモリーを構成す
るＬＲＵシフタ６の詳細な回路図である。

【図５】同実施例によるキャッシュメモリーの動作を
表わす第１のタイミングチャートである。

【図６】同実施例によるキャッシュメモリーの動作を
表わす第２のタイミングチャートである。

【符号の説明】

１…キャッシュブロック、４…タグブロック、６…ＬＲ
Ｕシフタ、７…マルチプレクサ、９…ＦＩＦＯ、１０…
データメモリー、１０ｒ，１０ｖ…ＲＡＭ、１１…リセ
ット回路、３１-0〜３１-7…レジスタ、３２…デコー
ダ、３３-0〜３３-7…アンドゲート、３４-0〜３４-7…
コンパレータ、３５…エンコーダ、４１-0〜４１-7…レ
ジスタ、４２-0〜４２-7…アンドゲート、４３-1〜４３
-7…オアゲート、４４-1〜４４-7…アンドゲート

Claims

【特許請求の範囲】

【請求項１】主記憶装置のデータ読み出し／書き込み
の単位よりも大きなサイズを持つブロックを単位とし
て、該主記憶装置のデータの写しを保持するデータメモ
リーと、前記データメモリーの各ブロックに対応して、該ブロッ
クの元データが格納された前記主記憶装置上の領域の先
頭アドレスのブロック番号部を保持するタグレジスタ
と、前記主記憶装置に対するアクセスアドレスのブロック番
号部が、前記タグレジスタの内容と一致するかどうかを
判定するアドレス比較手段とを具備したことを特徴とす
るキャッシュメモリー。
【請求項２】前記ブロックのサイズを５１２バイトと
したことを特徴とする請求項１記載のキャッシュメモリ
ー。
【請求項３】前記タグレジスタには互いに異なる番号
が与えられており、使用された最新のタグレジスタ番号を入力として、最も
使用されていないタグレジスタ番号を出力するシフタ
と、前記アクセスアドレスのブロック番号部が前記タグレジ
スタの何れかに一致した場合には一致したタグレジスタ
の番号を選択し、前記何れのタグレジスタにも一致しな
かった場合には前記シフタの出力を選択して、選択され
たタグレジスタ番号を前記使用された最新のタグレジス
タ番号として出力する選択手段とを具備したことを特徴
とする請求項１又は２記載のキャッシュメモリー。
【請求項４】前記シフタは、シフトクロックに同期してシフトするレジスタ群であっ
て、前記タグレジスタ番号を保持する番号レジスタを直
列に接続してなるレジスタ群と、前記番号レジスタが保持するタグレジスタ番号と、前記
使用された最新のタグレジスタ番号を比較する番号比較
手段と、前記番号レジスタ毎に設けられ、該番号レジスタ又は該
番号レジスタよりも前段の番号レジスタの何れかにおい
て、前記両タグレジスタ番号が一致した場合に、該番号
レジスタの次段の番号レジスタに前記シフトクロックが
入るのを禁止するクロック制御手段とから成ることを特
徴とする請求項３記載のキャッシュメモリー。