JP2003030129A - データバッファ - Google Patents
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
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Abstract
(57)【要約】
【課題】 数バイト単位でデータを処理するソフトウェ
アプログラムから、十数バイトのブロック単位でのデー
タ転送に最適化されたメモリやコプロセッサへのデータ
転送の効率を高め、以てシステム性能を向上させる。 【解決手段】 転送先アドレスを初期アドレスとして保
持するための初期アドレスレジスタ１３を設け、ユニー
クなアドレスが割り当てられた入力データレジスタ１１
へのデータ書き込みにより、書き込まれたデータを予め
設定された転送先データサイズのデータブロックにまと
める。
アプログラムから、十数バイトのブロック単位でのデー
タ転送に最適化されたメモリやコプロセッサへのデータ
転送の効率を高め、以てシステム性能を向上させる。 【解決手段】 転送先アドレスを初期アドレスとして保
持するための初期アドレスレジスタ１３を設け、ユニー
クなアドレスが割り当てられた入力データレジスタ１１
へのデータ書き込みにより、書き込まれたデータを予め
設定された転送先データサイズのデータブロックにまと
める。
Description
【０００１】
【発明の属する技術分野】本発明は、ブロック単位での
データ転送に最適化されたメモリやコプロセッサへのデ
ータ転送の効率を高める手段を提供するデータバッファ
に関するものである。
データ転送に最適化されたメモリやコプロセッサへのデ
ータ転送の効率を高める手段を提供するデータバッファ
に関するものである。
【０００２】
【従来の技術】近年のマイクロプロセッサ等の高性能化
によりデータ転送能力の高いメモリインタフェースが必
要となった。メモリのデータ転送能力を向上させるため
には、そのビット幅を広げる方法とデータ転送レートを
上げる方法とがある。
によりデータ転送能力の高いメモリインタフェースが必
要となった。メモリのデータ転送能力を向上させるため
には、そのビット幅を広げる方法とデータ転送レートを
上げる方法とがある。
【０００３】しかしながら、半導体プロセスの微細化に
よりメモリ容量も増大しており、保持するメモリ量を増
やすことなくデータ転送能力を向上させるためには、そ
のビット幅を広げず、むしろ狭めながら転送サイクル時
間を短くする必要がある。
よりメモリ容量も増大しており、保持するメモリ量を増
やすことなくデータ転送能力を向上させるためには、そ
のビット幅を広げず、むしろ狭めながら転送サイクル時
間を短くする必要がある。
【０００４】このような背景の中、ＳＤＲＡＭやＲＤＲ
ＡＭといった１００ＭＨｚを超える高速同期転送能力を
持つメモリと、これらのメモリに対応したメモリインタ
フェースとが開発された。これらのメモリは、そのデバ
イス内部で大きなビット幅でデータをアクセスし、デー
タブロック単位でデータをバッファリングし、数クロッ
クから数十クロックの連続したサイクルで出力すること
で高速なデータ転送を可能にしている。したがって、こ
れらのメモリはデータ転送能力（スループット）が高い
が、アドレス入力してから該当するブロックデータの最
初のデータがアクセスできるまでの時間（レイテンシ）
が大きいという特徴がある。したがって、これらの高速
同期転送を行うメモリに対しては、これらのメモリが扱
うブロックより小さいサイズのデータアクセスを頻繁に
行うと、メモリ転送能力を低くし、むしろシステム性能
を低下させるという問題が発生する。
ＡＭといった１００ＭＨｚを超える高速同期転送能力を
持つメモリと、これらのメモリに対応したメモリインタ
フェースとが開発された。これらのメモリは、そのデバ
イス内部で大きなビット幅でデータをアクセスし、デー
タブロック単位でデータをバッファリングし、数クロッ
クから数十クロックの連続したサイクルで出力すること
で高速なデータ転送を可能にしている。したがって、こ
れらのメモリはデータ転送能力（スループット）が高い
が、アドレス入力してから該当するブロックデータの最
初のデータがアクセスできるまでの時間（レイテンシ）
が大きいという特徴がある。したがって、これらの高速
同期転送を行うメモリに対しては、これらのメモリが扱
うブロックより小さいサイズのデータアクセスを頻繁に
行うと、メモリ転送能力を低くし、むしろシステム性能
を低下させるという問題が発生する。
【０００５】この問題を解決するために、ＳＤＲＡＭや
ＲＤＲＡＭのインタフェースはメモリのブロックサイズ
に適したバッファメモリを持っており、連続するデータ
アクセスに対して現在のデータアクセスと次のデータア
クセスとのアドレスが連続する場合には、これらのデー
タアクセスを１つにまとめることによってデータ転送能
力を高める工夫がなされている。ただし、この工夫は、
命令やデータのプリフェッチを伴うアクセスや、ＤＭＡ
コントローラ等による読み出しや書き込み動作のそれぞ
れが時間的に連続している場合にのみ有効である。一般
的なシステムでは命令フェッチ、データアクセス、ＤＭ
Ａアクセスが競合し合うため、大規模かつ複雑なインタ
フェースに見合った効果が得られない。
ＲＤＲＡＭのインタフェースはメモリのブロックサイズ
に適したバッファメモリを持っており、連続するデータ
アクセスに対して現在のデータアクセスと次のデータア
クセスとのアドレスが連続する場合には、これらのデー
タアクセスを１つにまとめることによってデータ転送能
力を高める工夫がなされている。ただし、この工夫は、
命令やデータのプリフェッチを伴うアクセスや、ＤＭＡ
コントローラ等による読み出しや書き込み動作のそれぞ
れが時間的に連続している場合にのみ有効である。一般
的なシステムでは命令フェッチ、データアクセス、ＤＭ
Ａアクセスが競合し合うため、大規模かつ複雑なインタ
フェースに見合った効果が得られない。
【０００６】
【発明が解決しようとする課題】デジタルテレビや携帯
機器におけるメディアデータ処理結果や画像データの座
標計算処理結果をグラフィックス処理用のコプロセッサ
へ転送する場合を例としたデータ転送の効率向上が、本
発明が解決しようとする課題である。
機器におけるメディアデータ処理結果や画像データの座
標計算処理結果をグラフィックス処理用のコプロセッサ
へ転送する場合を例としたデータ転送の効率向上が、本
発明が解決しようとする課題である。
【０００７】例にあげた演算処理は大量のデータと大規
模な演算とを必要とするため、長い時間単位では連続し
たアドレスへのデータ転送でありながら、短い時間の単
位では連続性がなく、従来技術で述べた、複数のデータ
アクセスを１つにまとめる工夫をしたメモリインタフェ
ースも、その効果が望めない。更に、演算処理結果の書
き込みの遅延が長いため、新たな演算処理に必要とする
メモリデータの読み出しが待たされることになり、シス
テム性能を更に低下させることになる。
模な演算とを必要とするため、長い時間単位では連続し
たアドレスへのデータ転送でありながら、短い時間の単
位では連続性がなく、従来技術で述べた、複数のデータ
アクセスを１つにまとめる工夫をしたメモリインタフェ
ースも、その効果が望めない。更に、演算処理結果の書
き込みの遅延が長いため、新たな演算処理に必要とする
メモリデータの読み出しが待たされることになり、シス
テム性能を更に低下させることになる。
【０００８】本発明は、上記課題を解決するものであ
り、ＣＰＵ等の演算器から、ブロック単位のデータ転送
に最適化されたメモリやコプロセッサへのデータ転送の
効率を高め、以てシステム性能を高めることができるデ
ータバッファを提供することを目的とする。
り、ＣＰＵ等の演算器から、ブロック単位のデータ転送
に最適化されたメモリやコプロセッサへのデータ転送の
効率を高め、以てシステム性能を高めることができるデ
ータバッファを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、問題となるデータは書き込み後に同じプ
ログラムから参照されることがなく、連続したアドレス
への書き込みであり、しかもその書き込みが時間的に連
続していないという特徴を利用する。つまり、本発明で
は、ユニークなアドレスが割り当てられた入力データレ
ジスタへのデータ書き込みにより、書き込まれたデータ
を予め設定された転送先データサイズ（Ｎバイト：例え
ばＮ＝１６）のデータブロックにまとめるための手段を
具備する。
に、本発明は、問題となるデータは書き込み後に同じプ
ログラムから参照されることがなく、連続したアドレス
への書き込みであり、しかもその書き込みが時間的に連
続していないという特徴を利用する。つまり、本発明で
は、ユニークなアドレスが割り当てられた入力データレ
ジスタへのデータ書き込みにより、書き込まれたデータ
を予め設定された転送先データサイズ（Ｎバイト：例え
ばＮ＝１６）のデータブロックにまとめるための手段を
具備する。
【００１０】具体的に説明すると、請求項１記載の発明
は、データバスを介して与えられた転送先アドレスを初
期アドレスとして保持するための初期アドレスレジスタ
と、同データバスを介して与えられたＭバイト（Ｍは１
以上の整数）のデータ入力を最大ｋ個（ｋは２以上の整
数）まで保持するための入力データレジスタと、データ
バッファ書き込み信号が与えられた際に、アドレスバス
上のアドレスが初期アドレスレジスタを指定するアドレ
スである場合にはデータバス上の転送先アドレスが初期
アドレスレジスタに書き込まれ、同アドレスバス上のア
ドレスが入力データレジスタを指定するアドレスである
場合にはデータバス上のＭバイトのデータが入力データ
レジスタに書き込まれるように、同アドレスバス上のア
ドレスをデコードするためのアドレスデコーダと、入力
データレジスタに蓄積された最大Ｎバイト（Ｎ＝ｋＭ）
のデータブロックのサイズを表す蓄積データサイズを保
持するための蓄積データサイズレジスタと、転送すべき
データブロックを保持するための出力データレジスタ
と、転送すべきデータブロックの先頭アドレスを保持す
るためのブロックアドレスレジスタと、転送すべきデー
タブロックのサイズを表すブロックサイズを保持するた
めのブロックサイズレジスタと、初期アドレスレジスタ
から転送された初期アドレスを初期値とし、かつブロッ
クサイズに応じて更新されるブロックアドレスを保持す
るためのブロックアドレスカウンタと、データバス上の
Ｍバイトのデータ入力が入力データレジスタに書き込ま
れる毎に蓄積データサイズをＭバイトずつ更新し、初期
アドレスがＮバイト境界アドレス（Ｎで割り切れるアド
レス）である場合には、ブロックサイズレジスタのブロ
ックサイズをＮバイトに設定し、蓄積データサイズがＮ
バイトに達するのを待って、入力データレジスタに蓄積
されたＮバイトのデータブロックを出力データレジスタ
へ転送させ、ブロックアドレスカウンタが保持している
ブロックアドレスをブロックアドレスレジスタへ転送さ
せ、かつ出力データレジスタに保持されたＮバイトのデ
ータブロックが転送されるようにブロックデータ書き込
み要求信号をアサートし、蓄積データサイズを０にリセ
ットし、かつブロックアドレスカウンタが保持している
ブロックアドレスをＮバイトだけ更新させるためのシー
ケンスコントローラとを備えたことを特徴とする。
は、データバスを介して与えられた転送先アドレスを初
期アドレスとして保持するための初期アドレスレジスタ
と、同データバスを介して与えられたＭバイト（Ｍは１
以上の整数）のデータ入力を最大ｋ個（ｋは２以上の整
数）まで保持するための入力データレジスタと、データ
バッファ書き込み信号が与えられた際に、アドレスバス
上のアドレスが初期アドレスレジスタを指定するアドレ
スである場合にはデータバス上の転送先アドレスが初期
アドレスレジスタに書き込まれ、同アドレスバス上のア
ドレスが入力データレジスタを指定するアドレスである
場合にはデータバス上のＭバイトのデータが入力データ
レジスタに書き込まれるように、同アドレスバス上のア
ドレスをデコードするためのアドレスデコーダと、入力
データレジスタに蓄積された最大Ｎバイト（Ｎ＝ｋＭ）
のデータブロックのサイズを表す蓄積データサイズを保
持するための蓄積データサイズレジスタと、転送すべき
データブロックを保持するための出力データレジスタ
と、転送すべきデータブロックの先頭アドレスを保持す
るためのブロックアドレスレジスタと、転送すべきデー
タブロックのサイズを表すブロックサイズを保持するた
めのブロックサイズレジスタと、初期アドレスレジスタ
から転送された初期アドレスを初期値とし、かつブロッ
クサイズに応じて更新されるブロックアドレスを保持す
るためのブロックアドレスカウンタと、データバス上の
Ｍバイトのデータ入力が入力データレジスタに書き込ま
れる毎に蓄積データサイズをＭバイトずつ更新し、初期
アドレスがＮバイト境界アドレス（Ｎで割り切れるアド
レス）である場合には、ブロックサイズレジスタのブロ
ックサイズをＮバイトに設定し、蓄積データサイズがＮ
バイトに達するのを待って、入力データレジスタに蓄積
されたＮバイトのデータブロックを出力データレジスタ
へ転送させ、ブロックアドレスカウンタが保持している
ブロックアドレスをブロックアドレスレジスタへ転送さ
せ、かつ出力データレジスタに保持されたＮバイトのデ
ータブロックが転送されるようにブロックデータ書き込
み要求信号をアサートし、蓄積データサイズを０にリセ
ットし、かつブロックアドレスカウンタが保持している
ブロックアドレスをＮバイトだけ更新させるためのシー
ケンスコントローラとを備えたことを特徴とする。
【００１１】請求項２記載の発明は、初期アドレスレジ
スタに新たな転送先アドレスを設定することなく入力デ
ータレジスタにデータを書き込むことにより、連続した
転送先への新たなブロックデータ転送を実行することを
特徴とする。この発明により、データバッファへのデー
タの書き込み毎に転送先アドレスを指定する必要がな
く、データ転送効率を向上することができる。
スタに新たな転送先アドレスを設定することなく入力デ
ータレジスタにデータを書き込むことにより、連続した
転送先への新たなブロックデータ転送を実行することを
特徴とする。この発明により、データバッファへのデー
タの書き込み毎に転送先アドレスを指定する必要がな
く、データ転送効率を向上することができる。
【００１２】請求項３記載の発明は、初期アドレスレジ
スタに転送先アドレスを設定した時点でブロックデータ
サイズに満たないデータが既に入力データレジスタに書
き込まれている場合には、既に書き込まれているデータ
をまとめてブロックデータとして掃き出すようにブロッ
クデータ書き込み要求信号をアサートすることにより、
データを強制的にメモリへ転送するための手段を備えた
ことを特徴とする。この発明により、ブロックサイズの
整数倍でないデータ転送等で、ソフトウェアからの指示
でデータを強制的に転送することが可能となる。
スタに転送先アドレスを設定した時点でブロックデータ
サイズに満たないデータが既に入力データレジスタに書
き込まれている場合には、既に書き込まれているデータ
をまとめてブロックデータとして掃き出すようにブロッ
クデータ書き込み要求信号をアサートすることにより、
データを強制的にメモリへ転送するための手段を備えた
ことを特徴とする。この発明により、ブロックサイズの
整数倍でないデータ転送等で、ソフトウェアからの指示
でデータを強制的に転送することが可能となる。
【００１３】請求項４記載の発明は、Ｎバイト境界以外
の転送先アドレスを指定したとき、ブロックサイズのバ
イト境界までは入力データレジスタへの書き込み毎にブ
ロックデータ書き込み要求信号をアサートすることで、
例えばＮ＝１６の場合に１６バイト単位以外に４バイト
単位のデータ転送のみが許容されており、８バイト単位
や１２バイト単位のブロック転送手段を持たないメモリ
コントローラに対応することを特徴とする。
の転送先アドレスを指定したとき、ブロックサイズのバ
イト境界までは入力データレジスタへの書き込み毎にブ
ロックデータ書き込み要求信号をアサートすることで、
例えばＮ＝１６の場合に１６バイト単位以外に４バイト
単位のデータ転送のみが許容されており、８バイト単位
や１２バイト単位のブロック転送手段を持たないメモリ
コントローラに対応することを特徴とする。
【００１４】請求項５記載の発明は、請求項４の発明と
は違って、例えばＮ＝１６の場合に１６バイト単位以外
に４バイト単位、８バイト単位、１２バイト単位をも許
容されたブロック転送手段を有するメモリコントローラ
に対応して最適なメモリアクセスを行うために、Ｎバイ
ト境界以外の転送先アドレスを指定したとき、ブロック
サイズのバイト境界までのデータをまとめてブロックデ
ータとし、ブロックデータ書き込み要求信号をアサート
することを特徴とする。
は違って、例えばＮ＝１６の場合に１６バイト単位以外
に４バイト単位、８バイト単位、１２バイト単位をも許
容されたブロック転送手段を有するメモリコントローラ
に対応して最適なメモリアクセスを行うために、Ｎバイ
ト境界以外の転送先アドレスを指定したとき、ブロック
サイズのバイト境界までのデータをまとめてブロックデ
ータとし、ブロックデータ書き込み要求信号をアサート
することを特徴とする。
【００１５】請求項６記載の発明は、データバッファが
２ブロック以上のブロックデータを保持できるようにす
ることで、ＣＰＵからの書き込み速度とブロックデータ
転送速度との間の緩衝を行うことを特徴とする。
２ブロック以上のブロックデータを保持できるようにす
ることで、ＣＰＵからの書き込み速度とブロックデータ
転送速度との間の緩衝を行うことを特徴とする。
【００１６】請求項７記載の発明は、データバッファへ
の書き込みに対しメモリコントローラ等への転送が追い
つかない場合には、入力データレジスタへの書き込みを
禁止するための信号を発生することで、書き込みデータ
の消失を防止することを特徴とする。
の書き込みに対しメモリコントローラ等への転送が追い
つかない場合には、入力データレジスタへの書き込みを
禁止するための信号を発生することで、書き込みデータ
の消失を防止することを特徴とする。
【００１７】
【発明の実施の形態】図１は、本発明の実施形態に係る
データバッファを組み込んだコンピュータシステムの構
成例を示している。このコンピュータシステムは、ＣＰ
Ｕ１と、メモリコントローラ２と、ＳＤＲＡＭ３とを備
え、更にＣＰＵ１とメモリコントローラ２との間にキャ
ッシュメモリ４と、本発明の実施形態に係るデータバッ
ファ５とを備えたものである。このデータバッファ５
は、入力データレジスタ１１と、出力データレジスタ１
２と、初期アドレスレジスタ１３と、ブロックアドレス
カウンタ１４と、ブロックアドレスレジスタ１５と、ブ
ロックサイズレジスタ１６と、アドレスデコーダ１７
と、蓄積データサイズレジスタ１８と、シーケンスコン
トローラ１９とで構成されている。
データバッファを組み込んだコンピュータシステムの構
成例を示している。このコンピュータシステムは、ＣＰ
Ｕ１と、メモリコントローラ２と、ＳＤＲＡＭ３とを備
え、更にＣＰＵ１とメモリコントローラ２との間にキャ
ッシュメモリ４と、本発明の実施形態に係るデータバッ
ファ５とを備えたものである。このデータバッファ５
は、入力データレジスタ１１と、出力データレジスタ１
２と、初期アドレスレジスタ１３と、ブロックアドレス
カウンタ１４と、ブロックアドレスレジスタ１５と、ブ
ロックサイズレジスタ１６と、アドレスデコーダ１７
と、蓄積データサイズレジスタ１８と、シーケンスコン
トローラ１９とで構成されている。
【００１８】図１のデータバッファ５は、ＣＰＵアドレ
スバス（ＣＡＤＤ）と、ＣＰＵデータバス（ＣＤＡＴ
Ａ）と、データバッファ書き込み信号（ＣＷＲ）とで、
ＣＰＵ１に接続されている。ＣＰＵ１がＣＷＲをアサー
トすると、アクセスされたアドレスをアドレスデコーダ
１７がデコードし、初期アドレスレジスタ１３へアドレ
スを、入力データレジスタ１１へデータをそれぞれ書き
込むことができる。具体的に説明すると、アドレスデコ
ーダ１７は、ＣＷＲがアサートされた時点でＣＡＤＤの
値が初期アドレスレジスタ１３を指定している場合に
は、初期アドレス書き込み信号（ＩＡＷ）をアサートす
ることで、ＣＤＡＴＡ上のアドレスデータを初期アドレ
スレジスタ１３へ転送する。また、アドレスデコーダ１
７は、ＣＷＲがアサートされた時点のＣＡＤＤの値が入
力データレジスタ１１を指定している場合には、データ
書き込み信号（ＤＷ）をアサートすることで、ＣＤＡＴ
Ａ上のデータを入力データレジスタ１１へ転送する。更
に、アドレスデコーダ１７は、ＣＰＵ１によるデータバ
ッファ５の初期化アクセスをＣＡＤＤの値から検知した
とき、シーケンスコントローラ１９へのリセット信号
（ＲＳＴ）をアサートする機能をも有するものである。
スバス（ＣＡＤＤ）と、ＣＰＵデータバス（ＣＤＡＴ
Ａ）と、データバッファ書き込み信号（ＣＷＲ）とで、
ＣＰＵ１に接続されている。ＣＰＵ１がＣＷＲをアサー
トすると、アクセスされたアドレスをアドレスデコーダ
１７がデコードし、初期アドレスレジスタ１３へアドレ
スを、入力データレジスタ１１へデータをそれぞれ書き
込むことができる。具体的に説明すると、アドレスデコ
ーダ１７は、ＣＷＲがアサートされた時点でＣＡＤＤの
値が初期アドレスレジスタ１３を指定している場合に
は、初期アドレス書き込み信号（ＩＡＷ）をアサートす
ることで、ＣＤＡＴＡ上のアドレスデータを初期アドレ
スレジスタ１３へ転送する。また、アドレスデコーダ１
７は、ＣＷＲがアサートされた時点のＣＡＤＤの値が入
力データレジスタ１１を指定している場合には、データ
書き込み信号（ＤＷ）をアサートすることで、ＣＤＡＴ
Ａ上のデータを入力データレジスタ１１へ転送する。更
に、アドレスデコーダ１７は、ＣＰＵ１によるデータバ
ッファ５の初期化アクセスをＣＡＤＤの値から検知した
とき、シーケンスコントローラ１９へのリセット信号
（ＲＳＴ）をアサートする機能をも有するものである。
【００１９】一方、データバッファ５は、メモリアドレ
スバス（ＭＡＤＤ）と、メモリデータバス（ＭＤＡＴ
Ａ）と、メモリアクセスデータサイズバス（ＭＤＳ）
と、ブロックデータ書き込み要求信号（ＢＤＷＲ）と
で、メモリコントローラ２に接続されている。メモリコ
ントローラ２は、同じくＭＡＤＤと、ＭＤＡＴＡと、Ｍ
ＤＳとによって接続されるキャッシュメモリ４からのメ
モリ読み出し信号（ＭＲＤ）及びメモリ書き込み信号
（ＭＷＲ）によるアクセス要求と、データバッファ５か
らのＢＤＷＲによるアクセス要求とを調停してＳＤＲＡ
Ｍ３へのデータ書き込み及びＳＤＲＡＭ３からのデータ
読み出しを行う。
スバス（ＭＡＤＤ）と、メモリデータバス（ＭＤＡＴ
Ａ）と、メモリアクセスデータサイズバス（ＭＤＳ）
と、ブロックデータ書き込み要求信号（ＢＤＷＲ）と
で、メモリコントローラ２に接続されている。メモリコ
ントローラ２は、同じくＭＡＤＤと、ＭＤＡＴＡと、Ｍ
ＤＳとによって接続されるキャッシュメモリ４からのメ
モリ読み出し信号（ＭＲＤ）及びメモリ書き込み信号
（ＭＷＲ）によるアクセス要求と、データバッファ５か
らのＢＤＷＲによるアクセス要求とを調停してＳＤＲＡ
Ｍ３へのデータ書き込み及びＳＤＲＡＭ３からのデータ
読み出しを行う。
【００２０】ＣＰＵ１は、ＣＡＤＤで指定したアドレス
に対してキャッシュ読み出し信号（ＣＡＲ）をアサート
することで、キャッシュメモリ４からＣＤＡＴＡを介し
てデータを読み出すことができる。また、ＣＰＵ１は、
キャッシュメモリ４から読み出したデータを用いて演算
し、演算結果をデータバッファ５へ書き込むことができ
る。更に、ＣＰＵ１は、ＣＡＤＤで指定したアドレスに
対してキャッシュ書き込み信号（ＣＡＷ）をアサートす
ることで、ＣＤＡＴＡを介してキャッシュメモリ４へデ
ータを書き込むこともできる。
に対してキャッシュ読み出し信号（ＣＡＲ）をアサート
することで、キャッシュメモリ４からＣＤＡＴＡを介し
てデータを読み出すことができる。また、ＣＰＵ１は、
キャッシュメモリ４から読み出したデータを用いて演算
し、演算結果をデータバッファ５へ書き込むことができ
る。更に、ＣＰＵ１は、ＣＡＤＤで指定したアドレスに
対してキャッシュ書き込み信号（ＣＡＷ）をアサートす
ることで、ＣＤＡＴＡを介してキャッシュメモリ４へデ
ータを書き込むこともできる。
【００２１】以下に、本発明のデータバッファ５の動作
を図２〜図５を用いて説明する。説明の便宜上、ＣＰＵ
１からの書き込み単位が４バイトであり、ブロックデー
タサイズが１６バイトの場合を例としており、ＣＤＡＴ
Ａは４バイト（３２ビット）であり、入力データレジス
タ１１からの出力であるブロックデータ（ＢＤ）及び出
力データレジスタ１２の出力であるＭＤＡＴＡは１６バ
イト（１２８ビット）で構成されている。また、データ
バッファ５のリセットはアドレスＡ０で、初期アドレス
レジスタ１３の書き込みはアドレスＡ１で、入力データ
レジスタ１１の書き込みはアドレスＡ２でそれぞれアク
セスできるものとする。
を図２〜図５を用いて説明する。説明の便宜上、ＣＰＵ
１からの書き込み単位が４バイトであり、ブロックデー
タサイズが１６バイトの場合を例としており、ＣＤＡＴ
Ａは４バイト（３２ビット）であり、入力データレジス
タ１１からの出力であるブロックデータ（ＢＤ）及び出
力データレジスタ１２の出力であるＭＤＡＴＡは１６バ
イト（１２８ビット）で構成されている。また、データ
バッファ５のリセットはアドレスＡ０で、初期アドレス
レジスタ１３の書き込みはアドレスＡ１で、入力データ
レジスタ１１の書き込みはアドレスＡ２でそれぞれアク
セスできるものとする。
【００２２】図２は、データバッファ５におけるアドレ
ス生成アルゴリズムを示している。ステップＳ０では、
アドレスデコーダ１７がデータバッファ５の初期化アク
セスのアドレスＡ０をデコードし、ＲＳＴをアサートす
ることで、シーケンスコントローラ１９は、蓄積データ
サイズレジスタ１８への蓄積データサイズリセット信号
（ＡＤＲ）をアサートし、入力データレジスタ１１に蓄
積されたデータブロックのサイズを表す蓄積データサイ
ズ（ＡＤＳ）を０に初期化する。ステップＳ１でデータ
バッファ５への書き込みが初期アドレスレジスタ１３に
対する初期アドレス（ＩＡＤＤ）の書き込みであった場
合には、ステップＳ２でＡＤＳの値が０であるかを判断
する。ＡＤＳの値が０以外の場合、既に蓄積されている
データが存在することを示している。この場合、ブロッ
クサイズ（ＢＳ）をＡＤＳの値に更新し、ブロックデー
タ更新信号（ＢＤＵ）をアサートし、ＢＤＷＲをアサー
トすることで蓄積データをメモリコントローラ２に転送
する（ステップＳ３）。ＡＤＳの値が０である場合、蓄
積されているデータが存在しないことを示しており、ス
テップＳ４へと制御を移す。ステップＳ４では、ＡＤＳ
の値を０に再設定し、ブロックアドレス書き込み信号
（ＢＡＷ）をアサートすることでブロックアドレスカウ
ンタ１４のブロックアドレス（ＢＡ）をＩＡＤＤに設定
する。次にステップＳ５では、ＩＡＤＤが１６バイト境
界のアドレスであるかを判断する。１６バイト境界値で
ない場合には、ステップＳ６でデータバッファ５へのデ
ータ書き込みサイズ（設計時の固定サイズ）である４バ
イトにＢＳを設定する。１６バイト境界である場合に
は、ステップＳ７においてＢＳを１６バイトに設定す
る。ステップＳ６及びステップＳ７からステップＳ１へ
戻る。
ス生成アルゴリズムを示している。ステップＳ０では、
アドレスデコーダ１７がデータバッファ５の初期化アク
セスのアドレスＡ０をデコードし、ＲＳＴをアサートす
ることで、シーケンスコントローラ１９は、蓄積データ
サイズレジスタ１８への蓄積データサイズリセット信号
（ＡＤＲ）をアサートし、入力データレジスタ１１に蓄
積されたデータブロックのサイズを表す蓄積データサイ
ズ（ＡＤＳ）を０に初期化する。ステップＳ１でデータ
バッファ５への書き込みが初期アドレスレジスタ１３に
対する初期アドレス（ＩＡＤＤ）の書き込みであった場
合には、ステップＳ２でＡＤＳの値が０であるかを判断
する。ＡＤＳの値が０以外の場合、既に蓄積されている
データが存在することを示している。この場合、ブロッ
クサイズ（ＢＳ）をＡＤＳの値に更新し、ブロックデー
タ更新信号（ＢＤＵ）をアサートし、ＢＤＷＲをアサー
トすることで蓄積データをメモリコントローラ２に転送
する（ステップＳ３）。ＡＤＳの値が０である場合、蓄
積されているデータが存在しないことを示しており、ス
テップＳ４へと制御を移す。ステップＳ４では、ＡＤＳ
の値を０に再設定し、ブロックアドレス書き込み信号
（ＢＡＷ）をアサートすることでブロックアドレスカウ
ンタ１４のブロックアドレス（ＢＡ）をＩＡＤＤに設定
する。次にステップＳ５では、ＩＡＤＤが１６バイト境
界のアドレスであるかを判断する。１６バイト境界値で
ない場合には、ステップＳ６でデータバッファ５へのデ
ータ書き込みサイズ（設計時の固定サイズ）である４バ
イトにＢＳを設定する。１６バイト境界である場合に
は、ステップＳ７においてＢＳを１６バイトに設定す
る。ステップＳ６及びステップＳ７からステップＳ１へ
戻る。
【００２３】一方、ステップＳ１においてデータバッフ
ァ５への書き込みが入力データレジスタ１１への書き込
みである場合、ステップＳ８において蓄積データサイズ
インクリメント信号（ＡＤＩ）のアサートによりＡＤＳ
を４バイト分更新する。ステップＳ９では、ＢＳの値に
より２通りの制御を選択する。
ァ５への書き込みが入力データレジスタ１１への書き込
みである場合、ステップＳ８において蓄積データサイズ
インクリメント信号（ＡＤＩ）のアサートによりＡＤＳ
を４バイト分更新する。ステップＳ９では、ＢＳの値に
より２通りの制御を選択する。
【００２４】まず、ＢＳの値が１６バイトを示している
場合には、ステップＳ１０へと移りＡＤＳの値により１
６バイトのデータが蓄積されているかを判断する。ＡＤ
Ｓの値が１６バイトを示している場合には、ステップＳ
１１でＢＤＷＲをアサートし、ＭＤＳを１６バイトの値
を示す信号とすることで蓄積データをメモリコントロー
ラ２に転送する。ステップＳ１２では、ＡＤＲのアサー
トによりＡＤＳの値を０に再設定し、かつブロックアド
レス更新信号（ＢＡＵ）のアサートによりＢＡの値を転
送されたバイト数分の１６だけインクリメントする。一
方、ステップＳ１０でＡＤＳの値が１６バイトを示して
いない場合には、ステップＳ１へ戻る。
場合には、ステップＳ１０へと移りＡＤＳの値により１
６バイトのデータが蓄積されているかを判断する。ＡＤ
Ｓの値が１６バイトを示している場合には、ステップＳ
１１でＢＤＷＲをアサートし、ＭＤＳを１６バイトの値
を示す信号とすることで蓄積データをメモリコントロー
ラ２に転送する。ステップＳ１２では、ＡＤＲのアサー
トによりＡＤＳの値を０に再設定し、かつブロックアド
レス更新信号（ＢＡＵ）のアサートによりＢＡの値を転
送されたバイト数分の１６だけインクリメントする。一
方、ステップＳ１０でＡＤＳの値が１６バイトを示して
いない場合には、ステップＳ１へ戻る。
【００２５】ステップＳ９でＢＳの値が４バイトを示し
ている場合には、ステップＳ１３でＢＤＷＲをアサート
し、ＭＤＳを４バイトの値を示す信号とすることで蓄積
データをメモリコントローラ２に転送し、ステップＳ１
４へ制御を移す。ステップＳ１４では、ＡＤＲのアサー
トによりＡＤＳの値を０に再設定し、かつＢＡＵのアサ
ートによりＢＡの値を転送されたバイト数分の４だけイ
ンクリメントする。ステップＳ１５では、ＢＡの値がイ
ンクリメントされたことにより、ＢＡの値が１６バイト
境界のアドレスを示している場合には、以降のデータ転
送を１６バイト単位で行うためにステップＳ１６でＢＳ
の値を１６バイトに設定する。そうでない場合には、Ｂ
Ｓを変更しないでステップＳ１へ戻る。
ている場合には、ステップＳ１３でＢＤＷＲをアサート
し、ＭＤＳを４バイトの値を示す信号とすることで蓄積
データをメモリコントローラ２に転送し、ステップＳ１
４へ制御を移す。ステップＳ１４では、ＡＤＲのアサー
トによりＡＤＳの値を０に再設定し、かつＢＡＵのアサ
ートによりＢＡの値を転送されたバイト数分の４だけイ
ンクリメントする。ステップＳ１５では、ＢＡの値がイ
ンクリメントされたことにより、ＢＡの値が１６バイト
境界のアドレスを示している場合には、以降のデータ転
送を１６バイト単位で行うためにステップＳ１６でＢＳ
の値を１６バイトに設定する。そうでない場合には、Ｂ
Ｓを変更しないでステップＳ１へ戻る。
【００２６】次に、図３のタイミング図を用いてデータ
バッファ５の動作例を説明する。アドレスデコーダ１７
はＣＡＤＤの値により、ＣＰＵ１がアクセスしようとし
ているのが初期アドレスレジスタ１３であることを認識
し、ＩＡＷをアサートすることで時刻ｔ３１において初
期アドレスレジスタ１３に値１０００（ＨＥＸ：１６進
数）が書き込まれ、ＩＡＤＤが１０００（ＨＥＸ）とな
る。シーケンスコントローラ１９は、ＩＡＷがアサート
されたことで、ＢＡＷをアサートし、ブロックアドレス
カウンタ１４に１０００（ＨＥＸ）を書き込む。次に、
ＣＰＵ１はＣＡＤＤに値Ａ２、ＣＤＡＴＡに値Ｄ２を出
力し、ＣＷＲをアサートする。アドレスデコーダ１７は
ＣＡＤＤの値により、ＣＰＵ１がアクセスしようとして
いるのが入力データレジスタ１１であることを認識し、
ＤＷをアサートすることで時刻ｔ３２において入力デー
タレジスタ１１に値Ｄ２が書き込まれ、ＢＤがＤ２とな
る。更に、時刻ｔ３３に値Ｄ３が、時刻ｔ３４に値Ｄ４
が、更に時刻ｔ３５に値Ｄ５が書き込まれたことで、入
力データレジスタ１１に１６バイトのデータが書き込ま
れたことになる。シーケンスコントローラ１９は、入力
データレジスタ１１への書き込み毎にＡＤＩをアサート
し、蓄積データサイズレジスタ１８の値を４バイト分加
えた値に更新する。シーケンスコントローラ１９から、
出力データレジスタ１２とブロックアドレスレジスタ１
５とブロックサイズレジスタ１６とに対して、ＢＤＵが
アサートされ、時刻ｔ３６にＭＡＤＤが１０００（ＨＥ
Ｘ）となり、ＭＤＡＴＡが１２８ビットデータの［Ｄ
５，Ｄ４，Ｄ３，Ｄ２］となり、ＭＤＳが１６バイトを
示す信号となる。この際、シーケンスコントローラ１９
は、ＢＤＷＲをアサートすることで、メモリコントロー
ラ２に対し、データの書き込みを要求する。更に、シー
ケンスコントローラ１９は、ＢＡＵにより１６バイト分
のアドレス更新コマンドを発行することで、アドレス１
０００（ＨＥＸ）に１６バイト分を加えた１０１０（Ｈ
ＥＸ）にＢＡを更新させる（時刻ｔ３７）。したがっ
て、ＣＰＵ１は、初期アドレスレジスタ１３に新たな転
送先アドレスを設定することなく各々４バイトの４個の
値を入力データレジスタ１１に次々と書き込むことによ
り、これら４個の値からなる１６バイトデータをＳＤＲ
ＡＭ３のアドレス１０１０（ＨＥＸ）へ転送させること
ができる。
バッファ５の動作例を説明する。アドレスデコーダ１７
はＣＡＤＤの値により、ＣＰＵ１がアクセスしようとし
ているのが初期アドレスレジスタ１３であることを認識
し、ＩＡＷをアサートすることで時刻ｔ３１において初
期アドレスレジスタ１３に値１０００（ＨＥＸ：１６進
数）が書き込まれ、ＩＡＤＤが１０００（ＨＥＸ）とな
る。シーケンスコントローラ１９は、ＩＡＷがアサート
されたことで、ＢＡＷをアサートし、ブロックアドレス
カウンタ１４に１０００（ＨＥＸ）を書き込む。次に、
ＣＰＵ１はＣＡＤＤに値Ａ２、ＣＤＡＴＡに値Ｄ２を出
力し、ＣＷＲをアサートする。アドレスデコーダ１７は
ＣＡＤＤの値により、ＣＰＵ１がアクセスしようとして
いるのが入力データレジスタ１１であることを認識し、
ＤＷをアサートすることで時刻ｔ３２において入力デー
タレジスタ１１に値Ｄ２が書き込まれ、ＢＤがＤ２とな
る。更に、時刻ｔ３３に値Ｄ３が、時刻ｔ３４に値Ｄ４
が、更に時刻ｔ３５に値Ｄ５が書き込まれたことで、入
力データレジスタ１１に１６バイトのデータが書き込ま
れたことになる。シーケンスコントローラ１９は、入力
データレジスタ１１への書き込み毎にＡＤＩをアサート
し、蓄積データサイズレジスタ１８の値を４バイト分加
えた値に更新する。シーケンスコントローラ１９から、
出力データレジスタ１２とブロックアドレスレジスタ１
５とブロックサイズレジスタ１６とに対して、ＢＤＵが
アサートされ、時刻ｔ３６にＭＡＤＤが１０００（ＨＥ
Ｘ）となり、ＭＤＡＴＡが１２８ビットデータの［Ｄ
５，Ｄ４，Ｄ３，Ｄ２］となり、ＭＤＳが１６バイトを
示す信号となる。この際、シーケンスコントローラ１９
は、ＢＤＷＲをアサートすることで、メモリコントロー
ラ２に対し、データの書き込みを要求する。更に、シー
ケンスコントローラ１９は、ＢＡＵにより１６バイト分
のアドレス更新コマンドを発行することで、アドレス１
０００（ＨＥＸ）に１６バイト分を加えた１０１０（Ｈ
ＥＸ）にＢＡを更新させる（時刻ｔ３７）。したがっ
て、ＣＰＵ１は、初期アドレスレジスタ１３に新たな転
送先アドレスを設定することなく各々４バイトの４個の
値を入力データレジスタ１１に次々と書き込むことによ
り、これら４個の値からなる１６バイトデータをＳＤＲ
ＡＭ３のアドレス１０１０（ＨＥＸ）へ転送させること
ができる。
【００２７】次に、図４を用いて、データバッファ５に
ついて、入力データレジスタ１１にブロックサイズの１
６バイトに満たないデータ、例えば４バイトのデータが
残っている状態で初期アドレスレジスタ１３への書き込
みが発生した場合の動作について説明する。時刻ｔ４１
にアドレスＡ１でアクセスされる初期アドレスレジスタ
１３に１０００（ＨＥＸ）が書き込まれた。次に、時刻
ｔ４２にアドレスＡ２でアクセスされる入力データレジ
スタ１１に対しデータＤ２が書き込まれた。この時点で
は、アドレス１０００（ＨＥＸ）を先頭とするブロック
データの一部として、ブロックサイズである１６バイト
の４分の１に相当する４バイトのデータＤ２が入力デー
タレジスタ１１に存在する。この状態で、時刻ｔ４３に
初期アドレスレジスタ１３に新たなブロックアドレス１
０２０（ＨＥＸ）が書き込まれた。この初期アドレスレ
ジスタ１３への書き込みにより、シーケンスコントロー
ラ１９は時刻ｔ４３にＢＤＵをアサートする結果、時刻
ｔ４４にＭＡＤＤが１０００（ＨＥＸ）に、ＭＤＡＴＡ
がＤ２に、更にＭＤＳが４バイトを示す信号となる。こ
の際、シーケンスコントローラ１９は、ＢＤＷＲをアサ
ートすることで、メモリコントローラ２に対し、データ
の書き込みを要求する。
ついて、入力データレジスタ１１にブロックサイズの１
６バイトに満たないデータ、例えば４バイトのデータが
残っている状態で初期アドレスレジスタ１３への書き込
みが発生した場合の動作について説明する。時刻ｔ４１
にアドレスＡ１でアクセスされる初期アドレスレジスタ
１３に１０００（ＨＥＸ）が書き込まれた。次に、時刻
ｔ４２にアドレスＡ２でアクセスされる入力データレジ
スタ１１に対しデータＤ２が書き込まれた。この時点で
は、アドレス１０００（ＨＥＸ）を先頭とするブロック
データの一部として、ブロックサイズである１６バイト
の４分の１に相当する４バイトのデータＤ２が入力デー
タレジスタ１１に存在する。この状態で、時刻ｔ４３に
初期アドレスレジスタ１３に新たなブロックアドレス１
０２０（ＨＥＸ）が書き込まれた。この初期アドレスレ
ジスタ１３への書き込みにより、シーケンスコントロー
ラ１９は時刻ｔ４３にＢＤＵをアサートする結果、時刻
ｔ４４にＭＡＤＤが１０００（ＨＥＸ）に、ＭＤＡＴＡ
がＤ２に、更にＭＤＳが４バイトを示す信号となる。こ
の際、シーケンスコントローラ１９は、ＢＤＷＲをアサ
ートすることで、メモリコントローラ２に対し、データ
の書き込みを要求する。
【００２８】次に、図５を用いて、データバッファ５に
ついて、初期アドレスレジスタ１３に対し、ブロックデ
ータサイズの１６バイト境界ではない、１００８（ＨＥ
Ｘ）を設定した場合の動作について説明する。時刻ｔ５
１にアドレスＡ１でアクセスされる初期アドレスレジス
タ１３に１００８（ＨＥＸ）が書き込まれた。次に、時
刻ｔ５２にアドレスＡ２でアクセスされる入力データレ
ジスタ１１に対しデータＤ２が書き込まれた。この時点
で、シーケンスコントローラ１９は、ＩＡＤＤの値１０
０８（ＨＥＸ）が１６バイト境界でないことを認識す
る。更にシーケンスコントローラ１９は、ＢＤＵをアサ
ートし、ＢＤをＤ２に更新し、ＢＡＵにより４バイト分
のアドレス更新コマンドを発行することで、アドレス１
００８（ＨＥＸ）に４バイト分を加えた１００Ｃ（ＨＥ
Ｘ）にＢＡを更新させる。
ついて、初期アドレスレジスタ１３に対し、ブロックデ
ータサイズの１６バイト境界ではない、１００８（ＨＥ
Ｘ）を設定した場合の動作について説明する。時刻ｔ５
１にアドレスＡ１でアクセスされる初期アドレスレジス
タ１３に１００８（ＨＥＸ）が書き込まれた。次に、時
刻ｔ５２にアドレスＡ２でアクセスされる入力データレ
ジスタ１１に対しデータＤ２が書き込まれた。この時点
で、シーケンスコントローラ１９は、ＩＡＤＤの値１０
０８（ＨＥＸ）が１６バイト境界でないことを認識す
る。更にシーケンスコントローラ１９は、ＢＤＵをアサ
ートし、ＢＤをＤ２に更新し、ＢＡＵにより４バイト分
のアドレス更新コマンドを発行することで、アドレス１
００８（ＨＥＸ）に４バイト分を加えた１００Ｃ（ＨＥ
Ｘ）にＢＡを更新させる。
【００２９】更にＢＤＵにより、時刻ｔ５３にはＭＡＤ
Ｄが１００８（ＨＥＸ）に、ＭＤＡＴＡがＤ２に、更に
ＭＤＳが４バイトを示す信号となる。この際、シーケン
スコントローラ１９は、ＢＤＷＲをアサートすること
で、メモリコントローラ２に対し、データの書き込みを
要求する。時刻ｔ５４にも入力データレジスタ１１に対
しデータＤ３が書き込まれた。この時点でも、シーケン
スコントローラ１９はＢＤＵをアサートし、ＢＤをＤ３
に更新し、シーケンスコントローラ１９がＢＡＵにより
４バイト分のアドレス更新コマンドを発行することで、
ブロックアドレスカウンタ１４を、アドレス１００Ｃ
（ＨＥＸ）に４バイト分を加えた１０１０（ＨＥＸ）に
更新させる。更に、ＢＤＵにより、時刻ｔ５５にはＭＡ
ＤＤが１００Ｃ（ＨＥＸ）に、ＭＤＡＴＡがＤ３に、更
にＭＤＳが４バイトを示す信号となる。この際、シーケ
ンスコントローラ１９は、ＢＤＷＲをアサートすること
で、メモリコントローラ２に対し、データの書き込みを
要求する。この後、時刻ｔ５６と時刻ｔ５７にも入力デ
ータレジスタ１１への書き込みが行われるが、ＢＡの値
が１６バイト境界を示していることで、シーケンスコン
トローラ１９はＢＤＵをアサートすることなくデータＤ
４，Ｄ５を入力データレジスタ１１に蓄積させ、既に述
べた動作に従って、１６バイトのブロックデータが揃っ
た時点でメモリコントローラ２に対してブロックデータ
の書き込み要求を行う。
Ｄが１００８（ＨＥＸ）に、ＭＤＡＴＡがＤ２に、更に
ＭＤＳが４バイトを示す信号となる。この際、シーケン
スコントローラ１９は、ＢＤＷＲをアサートすること
で、メモリコントローラ２に対し、データの書き込みを
要求する。時刻ｔ５４にも入力データレジスタ１１に対
しデータＤ３が書き込まれた。この時点でも、シーケン
スコントローラ１９はＢＤＵをアサートし、ＢＤをＤ３
に更新し、シーケンスコントローラ１９がＢＡＵにより
４バイト分のアドレス更新コマンドを発行することで、
ブロックアドレスカウンタ１４を、アドレス１００Ｃ
（ＨＥＸ）に４バイト分を加えた１０１０（ＨＥＸ）に
更新させる。更に、ＢＤＵにより、時刻ｔ５５にはＭＡ
ＤＤが１００Ｃ（ＨＥＸ）に、ＭＤＡＴＡがＤ３に、更
にＭＤＳが４バイトを示す信号となる。この際、シーケ
ンスコントローラ１９は、ＢＤＷＲをアサートすること
で、メモリコントローラ２に対し、データの書き込みを
要求する。この後、時刻ｔ５６と時刻ｔ５７にも入力デ
ータレジスタ１１への書き込みが行われるが、ＢＡの値
が１６バイト境界を示していることで、シーケンスコン
トローラ１９はＢＤＵをアサートすることなくデータＤ
４，Ｄ５を入力データレジスタ１１に蓄積させ、既に述
べた動作に従って、１６バイトのブロックデータが揃っ
た時点でメモリコントローラ２に対してブロックデータ
の書き込み要求を行う。
【００３０】図６は、図５の変形例を示している。図５
の場合には１６バイト単位以外に４バイト単位のみのブ
ロック転送がメモリコントローラ２により許容されるも
のとしたが、１６バイト単位以外に４バイト単位、８バ
イト単位、１２バイト単位のブロック転送が許容される
場合には、データバッファ５をこれに対応させ得る。図
６でも、初期アドレスレジスタ１３に対し、ブロックデ
ータサイズの１６バイト境界ではない、１００８（ＨＥ
Ｘ）を設定したものとする。
の場合には１６バイト単位以外に４バイト単位のみのブ
ロック転送がメモリコントローラ２により許容されるも
のとしたが、１６バイト単位以外に４バイト単位、８バ
イト単位、１２バイト単位のブロック転送が許容される
場合には、データバッファ５をこれに対応させ得る。図
６でも、初期アドレスレジスタ１３に対し、ブロックデ
ータサイズの１６バイト境界ではない、１００８（ＨＥ
Ｘ）を設定したものとする。
【００３１】図６によれば、時刻ｔ６１にアドレスＡ１
でアクセスされる初期アドレスレジスタ１３に１００８
（ＨＥＸ）が書き込まれた。次に、時刻ｔ６２にアドレ
スＡ２でアクセスされる入力データレジスタ１１に対し
データＤ２が書き込まれた。この時点で、ＢＤがＤ２に
更新される。時刻ｔ６３にも入力データレジスタ１１に
対しデータＤ３が書き込まれた。この時点で、ＢＤがＤ
３，Ｄ２に更新され、シーケンスコントローラ１９はＢ
ＤＵをアサートする。時刻ｔ６４にはＭＡＤＤが１００
８（ＨＥＸ）に、ＭＤＡＴＡがＤ３，Ｄ２に、更にＭＤ
Ｓが８バイトを示す信号となる。この際、シーケンスコ
ントローラ１９は、ＢＤＷＲをアサートすることで、メ
モリコントローラ２に対し、データの書き込みを要求す
る。この後、時刻ｔ６５と時刻ｔ６６にも入力データレ
ジスタ１１への書き込みが行われるが、ＢＡの値が１６
バイト境界を示していることで、シーケンスコントロー
ラ１９はＢＤＵをアサートすることなくデータＤ４，Ｄ
５を入力データレジスタ１１に蓄積し、既に述べた動作
に従って、１６バイトのブロックデータが揃った時点で
シーケンスコントローラ１９はメモリコントローラ２に
対してブロックデータの書き込み要求を行う。
でアクセスされる初期アドレスレジスタ１３に１００８
（ＨＥＸ）が書き込まれた。次に、時刻ｔ６２にアドレ
スＡ２でアクセスされる入力データレジスタ１１に対し
データＤ２が書き込まれた。この時点で、ＢＤがＤ２に
更新される。時刻ｔ６３にも入力データレジスタ１１に
対しデータＤ３が書き込まれた。この時点で、ＢＤがＤ
３，Ｄ２に更新され、シーケンスコントローラ１９はＢ
ＤＵをアサートする。時刻ｔ６４にはＭＡＤＤが１００
８（ＨＥＸ）に、ＭＤＡＴＡがＤ３，Ｄ２に、更にＭＤ
Ｓが８バイトを示す信号となる。この際、シーケンスコ
ントローラ１９は、ＢＤＷＲをアサートすることで、メ
モリコントローラ２に対し、データの書き込みを要求す
る。この後、時刻ｔ６５と時刻ｔ６６にも入力データレ
ジスタ１１への書き込みが行われるが、ＢＡの値が１６
バイト境界を示していることで、シーケンスコントロー
ラ１９はＢＤＵをアサートすることなくデータＤ４，Ｄ
５を入力データレジスタ１１に蓄積し、既に述べた動作
に従って、１６バイトのブロックデータが揃った時点で
シーケンスコントローラ１９はメモリコントローラ２に
対してブロックデータの書き込み要求を行う。
【００３２】以上、図３〜図６を用いてデータバッファ
５の動作例を説明してきたが、ＣＰＵ１によるデータバ
ッファ５へのアクセスは、必ずしも時間的に連続してい
なくてよい。例えば、図３中の時刻ｔ３１と時刻ｔ３２
との間にＣＰＵ１によるキャッシュメモリ４へのアクセ
スが入ってもよい。図１のデータバッファ５は、自己へ
のアクセス要求をいつでもアドレスデコーダ１７で判別
することができる。
５の動作例を説明してきたが、ＣＰＵ１によるデータバ
ッファ５へのアクセスは、必ずしも時間的に連続してい
なくてよい。例えば、図３中の時刻ｔ３１と時刻ｔ３２
との間にＣＰＵ１によるキャッシュメモリ４へのアクセ
スが入ってもよい。図１のデータバッファ５は、自己へ
のアクセス要求をいつでもアドレスデコーダ１７で判別
することができる。
【００３３】なお、図１に示すとおり、シーケンスコン
トローラ１９は、入力データレジスタ１１が保持できる
最大サイズのデータを既に保持していることをＡＤＳに
より認識したとき、ＣＰＵ１による当該入力データレジ
スタ１１への書き込みを禁止するようにデータ書き込み
禁止信号（ＣＩＮＨ）を発生する。これにより、データ
の消失を未然に防止することができる。
トローラ１９は、入力データレジスタ１１が保持できる
最大サイズのデータを既に保持していることをＡＤＳに
より認識したとき、ＣＰＵ１による当該入力データレジ
スタ１１への書き込みを禁止するようにデータ書き込み
禁止信号（ＣＩＮＨ）を発生する。これにより、データ
の消失を未然に防止することができる。
【００３４】２ブロック以上のブロックデータを保持で
きるように出力データレジスタ１２にＦＩＦＯ構成を採
用してもよい。これに伴ってブロックアドレスレジスタ
１５及びブロックサイズレジスタ１６にもＦＩＦＯ構成
を採用すればよい。ＣＰＵ１が実行する複数のプロセス
の各々がメモリ資源を必要とする場合には、個々のプロ
セスのためにそれぞれ図１中のデータバッファ５を設け
ればよい。
きるように出力データレジスタ１２にＦＩＦＯ構成を採
用してもよい。これに伴ってブロックアドレスレジスタ
１５及びブロックサイズレジスタ１６にもＦＩＦＯ構成
を採用すればよい。ＣＰＵ１が実行する複数のプロセス
の各々がメモリ資源を必要とする場合には、個々のプロ
セスのためにそれぞれ図１中のデータバッファ５を設け
ればよい。
【００３５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ユニークなアドレスが割り当てられた入力データレ
ジスタへのデータ書き込みにより、書き込まれたデータ
を予め設定された転送先データサイズのデータブロック
にまとめることとしたので、例えば数バイト単位でデー
タを処理するソフトウェアプログラムから、十数バイト
のブロック単位でのデータ転送に最適化されたメモリや
コプロセッサへのデータ転送の効率を高め、以てシステ
ム性能を高めることができるデータバッファを提供する
ことができる。
ば、ユニークなアドレスが割り当てられた入力データレ
ジスタへのデータ書き込みにより、書き込まれたデータ
を予め設定された転送先データサイズのデータブロック
にまとめることとしたので、例えば数バイト単位でデー
タを処理するソフトウェアプログラムから、十数バイト
のブロック単位でのデータ転送に最適化されたメモリや
コプロセッサへのデータ転送の効率を高め、以てシステ
ム性能を高めることができるデータバッファを提供する
ことができる。
【図１】本発明の実施形態に係るデータバッファを組み
込んだコンピュータシステムの構成例を示すブロック図
である。
込んだコンピュータシステムの構成例を示すブロック図
である。
【図２】図１中のデータバッファにおけるアドレス生成
アルゴリズムを示すフローチャート図である。
アルゴリズムを示すフローチャート図である。
【図３】図１中のデータバッファの動作例を示すタイミ
ング図である。
ング図である。
【図４】図１中のデータバッファの他の動作例を示すタ
イミング図である。
イミング図である。
【図５】図１中のデータバッファの更に他の動作例を示
すタイミング図である。
すタイミング図である。
【図６】図５の変形例を示すタイミング図である。
１ ＣＰＵ
２ メモリコントローラ
３ ＳＤＲＡＭ
４ キャッシュメモリ
５ データバッファ
１１ 入力データレジスタ
１２ 出力データレジスタ
１３ 初期アドレスレジスタ
１４ ブロックアドレスカウンタ
１５ ブロックアドレスレジスタ
１６ ブロックサイズレジスタ
１７ アドレスデコーダ
１８ 蓄積データサイズレジスタ
１９ シーケンスコントローラ
ＡＤＩ 蓄積データサイズインクリメント信号
ＡＤＲ 蓄積データサイズリセット信号
ＡＤＳ 蓄積データサイズ
ＢＡ ブロックアドレス
ＢＡＵ ブロックアドレス更新信号
ＢＡＷ ブロックアドレス書き込み信号
ＢＤ ブロックデータ
ＢＤＵ ブロックデータ更新信号
ＢＤＷＲ ブロックデータ書き込み要求信号
ＢＳ ブロックサイズ
ＣＡＤＤ ＣＰＵアドレスバス
ＣＡＲ キャッシュ読み出し信号
ＣＡＷ キャッシュ書き込み信号
ＣＤＡＴＡ ＣＰＵデータバス
ＣＩＮＨ データ書き込み禁止信号
ＣＷＲ データバッファ書き込み信号
ＤＷ データ書き込み信号
ＩＡＤＤ 初期アドレス
ＩＡＷ 初期アドレス書き込み信号
ＭＡＤＤ メモリアドレスバス
ＭＤＡＴＡ メモリデータバス
ＭＤＳ メモリアクセスデータサイズバス
ＭＲＤ メモリ読み出し信号
ＭＷＲ メモリ書き込み信号
ＲＳＴ リセット信号
Claims (7)
- 【請求項１】 ブロック単位でのデータ転送のためのデ
ータバッファであって、 データバスを介して与えられた転送先アドレスを初期ア
ドレスとして保持するための初期アドレスレジスタと、 前記データバスを介して与えられたＭバイト（Ｍは１以
上の整数）のデータ入力を最大ｋ個（ｋは２以上の整
数）まで保持するための入力データレジスタと、 データバッファ書き込み信号が与えられた際に、アドレ
スバス上のアドレスが前記初期アドレスレジスタを指定
するアドレスである場合には、前記データバス上の転送
先アドレスが前記初期アドレスレジスタに書き込まれ、
前記アドレスバス上のアドレスが前記入力データレジス
タを指定するアドレスである場合には、前記データバス
上のＭバイトのデータが前記入力データレジスタに書き
込まれるように、前記アドレスバス上のアドレスをデコ
ードするためのアドレスデコーダと、 前記入力データレジスタに蓄積された最大Ｎバイト（Ｎ
＝ｋＭ）のデータブロックのサイズを表す蓄積データサ
イズを保持するための蓄積データサイズレジスタと、 転送すべきデータブロックを保持するための出力データ
レジスタと、 前記転送すべきデータブロックの先頭アドレスを保持す
るためのブロックアドレスレジスタと、 前記転送すべきデータブロックのサイズを表すブロック
サイズを保持するためのブロックサイズレジスタと、 前記初期アドレスレジスタから転送された初期アドレス
を初期値とし、かつ前記ブロックサイズに応じて更新さ
れるブロックアドレスを保持するためのブロックアドレ
スカウンタと、 前記データバス上のＭバイトのデータ入力が前記入力デ
ータレジスタに書き込まれる毎に前記蓄積データサイズ
をＭバイトずつ更新し、前記初期アドレスがＮバイト境
界アドレス（Ｎで割り切れるアドレス）である場合に
は、前記ブロックサイズレジスタのブロックサイズをＮ
バイトに設定し、前記蓄積データサイズがＮバイトに達
するのを待って、前記入力データレジスタに蓄積された
Ｎバイトのデータブロックを前記出力データレジスタへ
転送させ、前記ブロックアドレスカウンタが保持してい
るブロックアドレスを前記ブロックアドレスレジスタへ
転送させ、かつ前記出力データレジスタに保持されたＮ
バイトのデータブロックが転送されるようにブロックデ
ータ書き込み要求信号をアサートし、前記蓄積データサ
イズを０にリセットし、かつ前記ブロックアドレスカウ
ンタが保持しているブロックアドレスをＮバイトだけ更
新させるためのシーケンスコントローラとを備えたこと
を特徴とするデータバッファ。 - 【請求項２】 請求項１記載のデータバッファにおい
て、 前記シーケンスコントローラは、前記初期アドレスレジ
スタへの新たな転送先アドレスの書き込みなしに、前記
更新されたブロックアドレスを用いて次のｋ個のＭバイ
トデータ入力の転送のための処理を続行する機能を更に
備えたことを特徴とするデータバッファ。 - 【請求項３】 請求項１又は２に記載のデータバッファ
において、 前記シーケンスコントローラは、前記データバス上の転
送先アドレスが前記初期アドレスレジスタに書き込まれ
た時点で前記蓄積データサイズが０でない場合には、前
記ブロックサイズレジスタのブロックサイズを前記蓄積
データサイズの値に更新し、前記入力データレジスタに
蓄積されたデータブロックを前記出力データレジスタへ
転送させ、前記ブロックアドレスカウンタが保持してい
るブロックアドレスを前記ブロックアドレスレジスタへ
転送させ、前記出力データレジスタに保持されたデータ
ブロックが転送されるようにブロックデータ書き込み要
求信号をアサートし、かつ前記蓄積データサイズを０に
リセットする機能を更に備えたことを特徴とするデータ
バッファ。 - 【請求項４】 請求項１〜３のいずれか１項に記載のデ
ータバッファにおいて、 前記シーケンスコントローラは、前記初期アドレスがＮ
バイト境界アドレス（Ｎで割り切れるアドレス）でない
場合には、前記ブロックサイズレジスタのブロックサイ
ズをＭバイトに設定し、前記データバス上のＭバイトの
データ入力が前記入力データレジスタに書き込まれる毎
に、前記入力データレジスタに蓄積されたＭバイトのデ
ータブロックを前記出力データレジスタへ転送させ、前
記ブロックアドレスカウンタが保持しているブロックア
ドレスを前記ブロックアドレスレジスタへ転送させ、前
記出力データレジスタに保持されたＭバイトのデータブ
ロックが転送されるようにブロックデータ書き込み要求
信号をアサートし、前記ブロックアドレスカウンタが保
持しているブロックアドレスをＭバイトだけ更新させ、
かつ前記蓄積データサイズを０にリセットした後に、前
記ブロックアドレスがＮバイト境界アドレスになった時
点で前記ブロックサイズレジスタのブロックサイズをＮ
バイトに変更する機能を更に備えたことを特徴とするデ
ータバッファ。 - 【請求項５】 請求項１〜３のいずれか１項に記載のデ
ータバッファにおいて、 前記シーケンスコントローラは、前記初期アドレスがＮ
バイト境界アドレス（Ｎで割り切れるアドレス）でない
場合には、前記ブロックアドレスカウンタが保持してい
るブロックアドレスと前記蓄積データサイズとの和がＮ
バイト境界アドレスになるのを待って、前記ブロックサ
イズレジスタのブロックサイズを設定し、前記入力デー
タレジスタに蓄積されたデータブロックを前記出力デー
タレジスタへ転送させ、前記ブロックアドレスカウンタ
が保持しているブロックアドレスを前記ブロックアドレ
スレジスタへ転送させ、前記出力データレジスタに保持
されたデータブロックが転送されるようにブロックデー
タ書き込み要求信号をアサートし、前記蓄積データサイ
ズを０にリセットし、かつ前記ブロックアドレスカウン
タが保持しているブロックアドレスを前記蓄積データサ
イズの値だけ更新させる機能を更に備えたことを特徴と
するデータバッファ。 - 【請求項６】 請求項１〜５のいずれか１項に記載のデ
ータバッファにおいて、 前記出力データレジスタは、複数のデータブロックを同
時に保持できる容量を有することを特徴とするデータバ
ッファ。 - 【請求項７】 請求項１〜６のいずれか１項に記載のデ
ータバッファにおいて、 前記シーケンスコントローラは、前記蓄積データサイズ
が既に最大値であるＮバイトを示している場合には、前
記入力データレジスタへの書き込みを禁止するようにデ
ータ書き込み禁止信号を発生する機能を更に備えたこと
を特徴とするデータバッファ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211710A JP2003030129A (ja) | 2001-07-12 | 2001-07-12 | データバッファ |
| US10/193,277 US6801988B2 (en) | 2001-07-12 | 2002-07-12 | Data buffer for block unit data transfer to SDRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001211710A JP2003030129A (ja) | 2001-07-12 | 2001-07-12 | データバッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003030129A true JP2003030129A (ja) | 2003-01-31 |
Family
ID=19046974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211710A Pending JP2003030129A (ja) | 2001-07-12 | 2001-07-12 | データバッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6801988B2 (ja) |
| JP (1) | JP2003030129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004791A (ja) * | 2010-06-16 | 2012-01-05 | Yokogawa Electric Corp | フィールド通信システム |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004031943A1 (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp. | データプロセッサ |
| US20050240717A1 (en) * | 2004-04-27 | 2005-10-27 | Via Technologies, Inc. | Interleaved Mapping Method of Block-Index-To-SDRAM-Address for Optical Storage (CD/DVD) System |
| US8432409B1 (en) | 2005-12-23 | 2013-04-30 | Globalfoundries Inc. | Strided block transfer instruction |
| US8368710B1 (en) * | 2005-12-29 | 2013-02-05 | Globalfoundries Inc. | Data block transfer to cache |
| JP2015179328A (ja) * | 2014-03-18 | 2015-10-08 | 株式会社東芝 | データ転送装置、データ受信システムおよびデータ受信方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69735614T2 (de) | 1996-10-18 | 2006-09-07 | Matsushita Electric Industrial Co., Ltd., Kadoma | Datenübertragungsgerät und Datenübertragungssystem zur Arbitrierung von mehreren E/A Ports in DMA |
| JPH10154125A (ja) | 1996-11-26 | 1998-06-09 | Toshiba Corp | Ｄｍａデータ転送装置および同装置を使用した動画像復号化装置並びにｄｍａデータ転送制御方法 |
-
2001
- 2001-07-12 JP JP2001211710A patent/JP2003030129A/ja active Pending
-
2002
- 2002-07-12 US US10/193,277 patent/US6801988B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012004791A (ja) * | 2010-06-16 | 2012-01-05 | Yokogawa Electric Corp | フィールド通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6801988B2 (en) | 2004-10-05 |
| US20030014601A1 (en) | 2003-01-16 |
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