JP2000172563A - 部分キャッシュ・クリ―ニングを用いるコンピュ―タ回路システムと方法 - Google Patents

Abstract

(57)【要約】 【課題】 ミスヒットが発生したキャッシュメモリを高
速でクリーニングする回路、システムおよび方法を開示
する。 【解決手段】 本システムは所定の数のラインをもつキ
ャッシュメモリ１２ｂを含む。この方法は、複数の書込
みアドレスに対応する位置のキャッシュメモリにデータ
を書込み（ステップ６４）、メモリ１２ｂに対して選択
した数のラインをクリーニングする（ステップ６８）。
選択した数のラインをクリーニングするステップは、該
ライン内のデータに対応するダーティ・インジケータを
調べ、該ライン内のデータがダーティであることを該イ
ンジケータが表示すると、該データを該ラインから別の
メモリにコピーする。最終的には、選択したクリーニン
グするラインの数は、前記所定のライン数より少なくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本実施例は、１つまたはそれ
以上のキャッシュメモリを実現する計算機使用環境に関
する。

【０００２】

【発明が解決しようとする課題】キャッシュ回路は、
（たとえば、マイクロプロセッサなど）現代の計算シス
テムにおいて、情報にアクセスするために必要な時間の
潜在的な長さを短縮することによって、システムの性能
を高めるために頻繁に使用される重要な構成要素であ
る。普通、キャッシュ回路には、一般にランダムアクセ
スメモリ（RAM）であるタグメモリなど、各種の構成要
素が含まれている。タグＲＡＭは、一般に個別のキャッ
シュ・データＲＡＭに格納されたキャッシュデータに対
応する、いわゆるタグ情報を格納する。タグ情報には
（たとえば、外部メモリ構造体のような）何らかの別の
メモリデバイス内でキャッシュに入れられたデータ（ca
ched data）を見つけることができる実際のアドレスの
ように、キャッシュに入れられたデータに対応する各種
の特長が含まれている。回路の他の構成要素は、タグＲ
ＡＭに関連しているヒット検出回路である。（Ｎウエイ
・セット・アソシアティヴ・キャッシュ回路（N-way se
t associative cache circuit）にはこの回路がｎ個あ
る）ヒット検出回路は、タグ情報の一部として格納され
ている実際のアドレスと、着信アドレス（incoming add
ress）を比較する。この比較が一致すると、キャッシュ
回路にヒットがあるという。つまり、キャッシュ・デー
タＲＡＭから、この着信アドレスで探索されるデータを
直接検索することができ、反対にこの比較が一致しなけ
れば、キャッシュ回路でミスがあるという。つまり、こ
の着信アドレスで探索されるデータはキャッシュ・デー
タＲＡＭの中に位置していないか、何らかの別の理由で
あてにできない。キャッシュ・ミスの場合は、メイン・
メモリ（つまり外部メモリ）など、メモリ階層の上位メ
モリか、システムの上位レベルに位置している別のキャ
ッシュメモリからデータを検索しなければならない。し
たがって、キャッシュ・ミスの後のデータアクセスは、
キャッシュ・ヒットの場合のアクセス時間に比較して、
非常に長い時間が必要になる。実際、外部メモリから検
索するためのアクセスの場合、キャッシュ・ヒットが発
生したときのアクセス時間に比較すると、所要時間はか
なり長くなるであろう。

【０００３】上述の説明は、キャッシュ・メモリが有利
であると一般に考えられていることを示しているが、計
算機および計算機使用環境がさらに複雑になると、キャ
ッシュ動作をもっと詳細に精査して、さらに能率が追加
するか否かを決定する必要がある。この点に関し、本発
明者は、キャッシュ回路のある種の動作のコンテクスト
において、いくつかのクロックサイクルを減少させるこ
とができることを確認している。キャッシュ動作に関連
して使用されるクロックサイクルを減少させると、シス
テムの速度が改善する。またこのクロックサイクルの減
少は、携帯形コンピュータなど、多くの現代のシステム
で大きな問題になっているシステム全体の電力消費を減
少させることにもなる。

【０００４】

【発明が解決しようとする課題】１つの好適実施例の中
に、計算システムを動作させる方法がある。この計算シ
ステムにはキャッシュ・メモリが含まれており、このキ
ャッシュ・メモリには所定の数のキャッシュ・ラインが
ある。最初にこの方法は、複数の書込みアドレスに対し
て、その複数の書込みアドレスのそれぞれに対応する位
置にあるキャッシュ・メモリにデータを書込む。次にこ
の方法は、キャッシュ・メモリ内の選択した数のライン
をクリーニングする。クリーニングするステップは、選
択した数のラインのそれぞれに対して、そのラインにお
けるデータに対応するダーティ・インジケータを評価し
て、ダーティ・インジケータがそのライン内のデータが
ダーティであることを示している場合は、そのラインか
ら他のメモリにデータをコピーする。最終的に、選択さ
れたクリーニングするラインの数は、所定のキャッシュ
・ラインの数より少ない。また、その他の回路、システ
ムおよび方法が開示されているとともに請求の範囲に明
記されている。

【０００５】

【発明の実施の形態】図１は、一般的な無線データプラ
ットホーム１０の好適実施例を示しており、この無線デ
ータプラットホームの中で、この本明細書中に説明され
ている各種のキャッシュの実施例を実現することができ
るとともに、この無線データプラットホームは、たとえ
ば、スマートホン（Smartphone）または携帯コンピュー
タの実現に使用することができる。無線データ・プラッ
トホーム１０には、それぞれ対応する命令メモリ管理ユ
ニット（ＭＭＵ）１２ｃ、１２ｄを備えた命令キャッシ
ュ１２ａおよびデータキャッシュ１２ｂを有する汎用
（ホスト）プロセッサ１２が含まれており、バッファ回
路１２ｅおよび動作コア１２ｆも示されているが、これ
らの回路はすべてシステムバスＳＢＵＳを使用して交信
する。ＳＢＵＳには、データＳＢＵＳｄ、アドレスＳＢ
ＵＳａおよび制御ＳＢＵＳｃの導線が含まれている。
（示されていない）自身の内部キャッシュを有するディ
ジタル信号プロセッサ（ＤＳＰ）１４ａおよび周辺装置
インターフェース１４ｂがＳＢＵＳに接続されている。
示されていないが、ディジタル・アナログ変換器（DA
Ｃ）またはネットワークインターフェースを含む各種周
辺装置を周辺装置インターフェース１４ｂに接続するこ
とができる。ＤＳＰ１４ａおよび周辺装置インターフェ
ース１４ｂは、ＤＭＡインターフェース１６に接続され
ており、ＤＭＡインターフェース１６はさらにＤＭＡコ
ントローラ１８に接続されている。またＤＭＡコントロ
ーラ１８は、ＬＣＤまたはビデオディスプレー２２と交
信するビデオまたはＬＣＤコントローラ２０と同様、Ｓ
ＢＵＳに接続されている。ＤＭＡコントローラ１８は、
アドレスバス２４ａ、データバス２４ｄおよび制御バス
２４ｃを介してメイン・メモリに接続されているが、こ
の好適実施例のメインメモリは同期ダイナミックランダ
ムアクセスメモリ（ＳＤＲＡＭ）２４である。同様にＤ
ＭＡコントローラ１８は、アドレスバス２６ａ、データ
バス２６ｄおよび制御バス２６ｃを介して、１つ（また
は複数）のフラッシュメモリ２６に接続されている。

【０００６】無線データ・プラットホーム１０の一般的
動作の側面は、無線データ・プラットホーム１０が汎用
プロセッサ１２とＤＳＰ１４ａとの双方を使用している
ことを説明することによって、本発明の概念と関連して
理解される。このように、１つのメモリを共用する複数
のコアがあるので、後で説明する本発明の方法は、マル
チコアシステムなどのシステム性能に各種の改善をもた
らすことが理解できるであろう（これは、無線データ・
プラットホーム１０とは別のシステムの場合であっても
よい）。また、以下に説明する本発明の側面の多くは、
単一プロセッサシステムの動作を改善することもできる
ことに注意されたい。

【０００７】次に本好適実施例のキャッシュの側面に注
意を向けると、図２は、例として、図１の汎用プロセッ
サ１２のデータキャッシュ１２ｂのアーキテクチャを示
している。これの構造を詳細に説明する前に、本発明の
各種の教示は、命令キャッシュ１２ａ、ＤＳＰ１４ａの
１つまたは両方のキャッシュ、または（たとえば、一体
化されたキャッシュのような）プラットホーム１０内の
さらに別のキャッシュなど、他のキャッシュと関連して
実現されうることが理解されるはずである。また、以下
に説明する本発明の各種教示は、キャッシュ・メモリの
恩恵を受けるであろうスマートホン、ＰDA、パームトッ
プコンピュータ、ノートブックコンピュータ、デスクト
ップコンピュータなどを含む処理装置とともに使用され
うる。最後に、データキャッシュ１２ｂに関して各種の
詳細が以下に示されるが、（たとえば、セット・アソシ
エーション、アレイ・サイズ、アドレスおよび記憶装置
の長さなど）これらの詳細の多くは、説明を判りやすく
する目的にすぎないことに注意されたい。

【０００８】次に図２に示すデータ・キャッシュ１２ｂ
の詳細に注目すると、データ・キャッシュ１２ｂには、
メモリアドレスを受信するキャッシュ制御装置２８が含
まれているが、この場合のメモリアドレスは３２ビット
のデータアドレスDA[31:0]の一部分であり、この受信さ
れる部分には、メモリアドレスを受信するキャッシュ制
御装置２８が、３２ビットのアドレスのビット「4」か
らビット「11」を受信することを示すビット「[11:4]」
と、これと同様、３２ビットのアドレスのビット「0」
からビット「1」を受信することを示すビットDA[1:0]と
が含まれている。キャッシュ制御装置２８は、バーチャ
ル・タグ・アレイ３０vに接続されており、データ・ア
レイ３２のラインに対応するタグを格納する。この点と
後で行う考察の説明に関しては、バーチャル・タグ・ア
レイ３０vはデータ・アレイ３２の中の各ラインのダー
ティ・ビットを格納するが、この場合、ダーティ・デー
タの表示は、データ・アレイ３２にもってこられたデー
タが変更されたが、メモリシステム（たとえば、メイン
・メモリ）の上位メモリに、その変更されたコピーが出
力されていないことを表していることは、キャッシュ技
術において公知である。またデータ・アレイ３２の各ラ
インに対応して含まれている表示は、ＬＲＵインジケー
タ・アレイ３４内のＬＲＵビット（最近少しも使用され
ていないことを示すビット）および有効性インジケータ
・アレイ３６内の有効性ビットである。

【０００９】好適実施例においては、データ・キャッシ
ュ１２ｂは２ウエイセットアソシアティブキャッシュ
（２way set associative cache）として配列されてい
るので、タグ・アレイ３０vには、それぞれ２つのプレ
イン３０ａv、３０ｂvがある。同様にデータ・アレイ３
２には、２つのメモリプレイン３２ａ、３２ｂがある。
図示の実施例においては、各プレイン３２ａ、３２ｂは
１０２４×３２ビット（すなわち４バイト）であるか
ら、１６バイトのラインを形成するためには４つの連続
したアドレスを必要とする。プレイン３０ａv、３０ｂv
の出力は、それぞれの比較器３８ａ、３８ｂに出力され
る。DA[31:12]も両比較器３８ａ、３８ｂに接続されて
いる。各比較器３８ａ、３８ｂは、それぞれウエイ１ヒ
ット（Hit way1）およびウエイ２ヒット（Hit way2）と
命名された１ビットの出力を発生させる。ウエイ１ヒッ
ト信号およびウエイ２ヒット信号は、それぞれの転送ゲ
ート４０ａ、４０ｂの制御入力に接続され、各転送ゲー
トは、出力としてアドレスが指定されたデータ・アレイ
３２ビットのデータDD[31:0]を与える。

【００１０】セットアソシアティブキャッシュの動作は
当技術では公知であるから、キャッシュ・クリーニング
・プロセスに、より詳細に関連して後で行う考察で理解
できる詳細な説明のコンテクストを与えるために、ここ
では読取り動作だけについて要約されている。読取り動
作に注目すると、メモリアクセスのためにアドレスDA[3
1:0]が受信されると、アドレスビットDA[11:4]は、バー
チャル・タグ・アレイ３０vの各プレインプレイン３０
ａv、３０ｂvへのアドレスとして使用される。各プレイ
ン３０ａv、３０ｂvは、そのアドレスに対応して、タグ
・ビットＴａｇ＿DA[31:12]を出力するが、この場合、
そのタグにはデータ・アレイ３２に格納されるデータの
アドレスの表示が含まれている。次にビットDA[31:12]
は、一致（すなわちヒット）するか否かを決定するため
比較器３８ａ、３８ｂを介してそのタグと比較され、一
致する場合は、比較器３８ａ、３８ｂのどちらかの出力
が、それぞれウエイ１ヒット信号またはウエイ２ヒット
信号を動作可能にする。この同じプロセス中に、この例
ではビットDA[11:4]になっているアドレスのインデック
ス部がデータ・アレイのプレイン３２ａ、３２ｂに適用
される。したがって、両プレインが、そのインデックス
からの情報を出力して、ウエイ１ヒット信号またはウエ
イ２ヒット信号が動作可能になると、出力データDD[31:
0]としてこれらのプレインのどれか１つの出力が現れ
る。いうまでもなく、キャッシュミスが発生すると（つ
まり、ウエイ１ヒット信号もウエイ２ヒット信号も動作
可能にならないと）、メモリ階層におけるキャッシュ１
２ｂより上位のメモリからアドレス指定された情報が探
索される。最後にタグメモリ内の各メモリアドレスに、
アレイ・インジケータ３６内の対応する有効性ビットが
あるようになることを想起されたい。これらのビット
は、キャッシュ内の対応する位置にあるデータが有効で
あるか否かを表示する。ＬＲＵアレイ・インジケータ３
４内のビットは、キャッシュミスの後、プレイン３２
ａ、３２ｂのどのラインを更新するか決定する。

【００１１】データ・キャッシュ１２ｂにはキャッシュ
・クリーン機能も含まれているが、この機能は、次に図
３のブロック図によって最初に機能的に詳細に説明する
ように、キャッシュ動作の能率を大幅に改善することが
できる。特に図３は、キャッシュ・クリーン機能に関す
る限り、キャッシュ制御装置２８を非常に詳細に示して
いる。キャッシュ制御装置２８には、I_MAXと命名され
たアドレスの値を格納するためのアドレス・レジスタ４
２が含まれており、後で判るように、このアドレス・レ
ジスタ４２は、次に説明する追加回路によって制御さ
れ、データアドレス・インデックス（つまりDA[11:4]）
のいくつかのコピーを格納する。アドレス・レジスタ４
２のアドレス入力は転送ゲート（passgate）４４の出力
に接続されており、このゲートには、アドレス・インデ
ックスDA[11:4]を受信するために接続されているデータ
入力がある。また、アドレス・インデックスDA[11:4]は
比較器４６の入力に接続されており、さらに比較器４６
はアドレス・レジスタ４２に格納されたI_MAXの値を受
信するように接続されている。以下、詳細に説明する理
由から、データ・キャッシュ１２ｂへの書込みに応答し
てキャッシュヒットが発生すると、比較器４６は、I_MA
Xの値が着信アドレス・インデックスDA[11:4]より大き
いか否かを決定し、大きい場合は、転送ゲート４４の制
御入力を動作可能にするので、その時の着信アドレス・
インデックスDA[11:4]がアドレス・レジスタ４２にコピ
ーされて、I_MAXの値を更新する。

【００１２】図３について補足すると、キャッシュ制御
装置２８にはキャッシュ・クリーン処理回路４８が含ま
れており、この回路４８は、バーチャル・タグ・アレイ
３０vから与えられる１つの入力としてダーティ・ビッ
トを受信するために接続されているとともに、以下、詳
細に説明する機能を動作可能にするＣＡＣＨＥ＿ＣＬＥ
ＡＮ信号を受信するために接続されている。実際にＣＡ
ＣＨＥ＿ＣＬＥＡＮ信号は、レジスタ４２内のI_MAXの
値をクリアーするために接続されることに注意された
い。またレジスタ４２内のI_MAXの値は、キャッシュ・
クリーン処理回路４８に対する入力である。キャッシュ
・クリーン処理回路４８の構造は、次に述べる図４、５
の説明から判るように、キャッシュ・クリーン処理回路
４８の機能が与えられている各種の代替回路から当業者
によって選択されうる。

【００１３】図４は、全体を参照番号５０で示す方法の
流れ図を示しており、この流れ図はデータ・アレイ３２
の書込みに関するキャッシュ制御装置２８の好適動作を
説明しているが、かかる方法の大部分は、図３に示す回
路ブロックの動作を介して達成される。方法５０はステ
ップ５２で開始し、ここで（レジスタ４２内の）I_MAX
の値がゼロにクリアーされる。好適実施例においては、
ＣＡＣＨＥ＿ＣＬＥＡＮ信号を立ち上げることによっ
て、このステップを達成することができることに注意さ
れたい。さらにこの点について、本実施例が、コンテク
ストスイッチを含む動作に関連して改善をもたらしてい
ることは、方法５０の考察の結論によって理解できるで
あろう。示されていないが、実際にステップ５２は、第
１のコンテクストスイッチに対する応答に伴うデータ・
キャッシュ１２ｂの初期化の重要な役割であろう。コン
テクストスイッチは当業者には公知の用語であるにして
も、これらの代替方法を説明した後では、コンテクスト
スイッチの意味を吟味することは、本明細書の読者のた
めに役立つであろう。コンテクストスイッチは、オペレ
ーティングシステムによって頻繁に実行される外部割り
込みまたはクロックタイマーの満了など、いろいろな事
象（events）に応答して発生する。このスイッチがプロ
セスの変更に関連していることは、プラットホーム１０
または各種動作が複数のプロセスに分かれている、他の
プロセッサに制御されるシステムの中で判ることであ
る。各プロセスは各種の事項（matters）によって定義
されており、しかもこれらの事項には、プロセスによっ
て使用されるメモリの領域、プロセスの入出力マッピン
グ、アドレス変換のようなプロセスのメモリ管理、およ
び通常は汎用レジスタに格納される値を特長づけるプロ
セスが含まれることが多い。コンテクストスイッチは、
現在のプロセスが新しいプロセスに変更される場合に発
生する。このため、次のプロセス（または、いくつかの
別のプロセス）が正しく動作するように、この最新のプ
ロセスに関するこれらの側面のそれぞれを説明する情報
を格納する必要がある場合、現在の最新プロセスである
ことが、もう一度切り替えられると、そのプロセスが再
び最新プロセスになるように、この情報を検索すること
ができる。

【００１４】次に方法５０に戻ると、ステップ５２の
後、流れはステップ５４に続く。ステップ５４は、デー
タ・キャッシュ１２ｂを含むメモリシステムに書込みア
ドレスが発行されることを表している。したがって、図
１を簡単に振り返ってみると、ＳＤＲＡＭ２４にデータ
を書込むためコア１２ｆがアドレスを発行するとステッ
プ５２の実例が発生するのであるから、ＳＤＲＡＭ２４
は、下位レベルにあるデータ・キャッシュ１２ｂを含む
メモリシステムの中では上位にあることに注意された
い。次に方法５０はステップ５４からステップ５６に続
く。

【００１５】ステップ５６は、ステップ５４で発行され
た書込みアドレスに応答して、データ・キャッシュ１２
ｂでヒットが発生するか否かを決定する。キャッシュヒ
ットが発生しないと（つまりキャッシュミスが発生する
と）、方法５０はステップ５６からステップ５８に続
く。逆に、キャッシュヒットが発生すると、方法５０は
ステップ５６からステップ６０に続く。これらの代替経
路のそれぞれを以下に説明する。

【００１６】ステップ５８の場合に注目するとともに、
キャッシュミスに応答してステップ５８が発生すること
を認識すると、ステップ５８は、キャッシュ技術で公知
の方法と同様に単独で動作する。特にステップ５８は、
データ・キャッシュ１２ｂ以外の記憶回路の中のアドレ
ス位置にデータを書込む。たとえばプラットホーム１０
においては、この書込みはＳＤＲＡＭ２４内の適切なア
ドレスに対して行われる。

【００１７】キャッシュヒットが発生すると実行される
ステップ６０の場合に注目すると、ステップ６０は、現
在のアドレス・インデックスDA[11:4]の値がI_MAXの値
より大きいか否かを決定する。しばらく図３に戻ると、
ステップ６０の動作は比較器４６によって達成されうる
ことに注意されたい。アドレス・インデックスDA[11:4]
の値がI_MAXの値より大きい場合、方法５０はステップ
６０からステップ６２に続き、そうでない場合は、方法
５０はステップ６４に進むが、まずステップ６２の動作
を検討した後、これについて以下に説明する。アドレス
・インデックスDA[11:4]の値がI_MAXの値より大きいた
め、すでに到達しているステップ６２は、新しいI_MAX
の値として、最新のアドレス・インデックスDA[11:4]を
格納する。この点について、２つの事項に注意された
い。第１に、I_MAXの値がステップ５２でクリアーされ
てから、初めてステップ６０に到達し、かつアドレス・
インデックスDA[11:4]の値がゼロでない場合、ステップ
６０は、この方法の流れをステップ６２に移しているは
ずであるから、I_MAXの値は、最新のアドレス・インデ
ックスまで増加している。第２に再び図３に戻ると、ス
テップ６２は、比較器４６の出力と、転送ゲート４４に
対する比較器４６の制御とによって実行される。特にス
テップ６０を実行する際、比較器４６が、DA[11:4]がI_
MAXの値以上になっていると決定すると、レジスタ４２
にDA[11:4]がコピーされて、DA[11:4]が、I_MAXの新し
い値になるように、比較器４６の出力が転送ゲート４４
を動作可能にする。次に方法５０はステップ６２からス
テップ６４に続く。

【００１８】ステップ６４は、ステップ５４で指定され
たアドレスで、データ・アレイ３２に問題のデータを書
込む。また、バーチャル・タグ・アレイ３０v内のダー
ティ・ビットと書込まれたデータに対応するキャッシュ
・ラインとは、ダーティの状態に設定される。次に方法
５０はステップ６４からステップ６６に続く。ステップ
６６は待ち合わせ状態を表しており、ここで、方法５０
は２つの事象のうちの１つを待ち合わせるが、その２つ
の事象は、別の書込みアドレスまたはコンテクストスイ
ッチの発行である。別の書込みアドレスが発行される
と、方法５０はステップ６６からステップ５４に戻る。
そのとき、先行ステップが再び発生し、新しく発行され
た書込みアドレスのインデックスがI_MAXの最新の値よ
り大きい場合、そのインデックスがI_MAXの新しい値に
なるであろうことは、当業者には理解できるであろう。
実際にこのループ動作は、連続する多数の書込みに対し
て発生し、そのたびに先行ステップが動作するため、I_
MAXは増加するであろう。次に最新のコンテクストスイ
ッチの効果に注目すると、方法５０は、先行ステップが
続き、ステップ６６からステップ６８に続くので、この
時のI_MAXの値は、最後のコンテクストスイッチ以降か
つ最新のコンテクストスイッチの前に書込まれているア
ドレス・インデックスの最大値を表すことは、上述のこ
とから理解されるはずである。

【００１９】ステップ６８はキャッシュクリーンプロセ
スを表しているが、後で判るように、このキャッシュク
リーンプロセスは、従来の技術とは対照的に性能と効率
を劇的に改善することができる。詳細に説明すると、ス
テップ６８は以下のことを表している。すなわち、I_MA
Xに等しいＬの値から小さくなり、Ｌの値が０に等しく
なるまでのＬのループに対してステップ７０が発生し
て、Ｌに等しいアドレスをもつ各キャッシュ・ラインが
クリーニングされることを表している。換言すると、Ｌ
の値は、I_MAXから始まって小さくなり、０に等しくな
るときまでの間一貫して、ステップ６８にくるたびに小
さくなり、流れは、ステップ７０のクリーニング動作に
続き、次の反復のためステップ６８に戻ってループす
る。ステップ７０に注目すると、キャッシュ・ラインの
クリーニングは当業者には公知であり、そのラインのタ
グ（または複数のタグ）を評価して、そのライン内のど
のデータがダーティであるか否かを決定することが含ま
れている。本実施例におけるこの動作は、ＣＡＣＨＥ＿
ＣＬＥＡＮ信号によって動作可能になる図３のキャッシ
ュ・クリーン処理回路４８によって制御される。このプ
ロセスは、そのラインにダーティ・データが含まれてい
るか否かを決定し、含まれている場合は、そのデータ
（またはライン全体）が上位メモリに書込まれる。それ
とは反対に、所定のラインに対してそのラインのダーテ
ィ・ビット（または複数のダーティ・ビット）が、その
ライン全体がクリーンなことを示していると、そのダー
ティ・ビット（または複数のダーティ・ビット）に対応
するデータ・ラインは、上位メモリに書出されない。

【００２０】上記の説明から、詳細にはI_MAXとステッ
プ６８、７０の効果から、コンテクストスイッチの後、
データ・キャッシュ１２ｂがクリーニングされるが、ク
リーニングプロセスはキャッシュのアドレス０から、コ
ンテクストスイッチの前に書込まれた（つまりI_MAXに
格納された）最上位キャッシュアドレスまでを対照にし
ているにすぎないことは、当業者には理解されるはずで
ある。この方法は、例を示すことによってよく理解され
るであろう。ステップ５２の後、それぞれのインデック
ス・アドレス０、２、４、６および８に対し、連続する
５つのキャッシュ書込みがあり、これらの書込みの後に
コンテクストスイッチがあるとする。したがって、この
時点のI_MAXの値は８に等しく、ステップ６８、７０
は、コンテクストスイッチに応答して、アドレス０から
アドレス３２までのデータ・アレイ３２をクリーニング
するにすぎない。次に、かかる動作は従来の技術とまっ
たく異なることに注意されたい。特に従来の技術におい
ては、コンテクストスイッチに応答して全キャッシュが
クリーニングされる。したがって、各キャッシュ・ライ
ンの内容がダーティであるか否かを決定するために、各
キャッシュ・ラインが評価され、ダーティな場合は、そ
れらのダーティの内容を上位メモリに書出す。この違い
があるので、本発明の実施例がかなり能率的になること
は、当業者には理解されるはずである。説明のためと、
５つの連続アドレスの例に戻る手段として、キャッシュ
には２５５までのアドレスが含まれているものとする。
かかる場合、従来の技術は、９から２５５までのアドレ
スのそれぞれを評価してクリーニングするため、余計な
時間を使うであろうが、アドレス指定できるラインごと
に１つクロックサイクルがある以上、そうなることは当
然である。これとは反対に、好適実施例は、キャッシュ
全体より小さいどこかのポイントでクリーニング動作を
停止するが、説明したばかりの実施例における中止ポイ
ントは、コンテクストの変更以前に書込まれた最上位ア
ドレスのクリーニングが終了した後である（現在の例で
は、そのアドレスは８である）。したがって、クリーニ
ング動作に必要な全クロックサイクルの数を大幅に減少
させることができ、このクロックサイクル数の減少によ
って全体の電力消費量も低減する。また、プラットホー
ム１０に実際に起きる環境のように、頻繁にコンテクス
トスイッチが発生する環境では、各コンテクストスイッ
チが発生するたびに、好適実施例の能率が累積される。
コンテクストスイッチが発生する合間に数回のキャッシ
ュ書込みがあるにすぎない場合は、この総合的能率は非
常に有効であると断言できる。

【００２１】またステップ６８に関する上記考察から、
ステップ６８はアドレス０までクリーニングプロセスを
進めることに注意されたい。この方法は、キャッシュの
大きさから独立しているので望ましい方法である。した
がってどんな場合でも、このような方法に対しては、ア
ドレス０までのクリーニング動作が終了すると、ダーテ
ィ・データをもつラインがメイン・メモリに書出される
ことが想定される。しかし、このような観察ができるた
め、アドレス０のデータまたはアドレス０に近いデータ
が変化しているように思われない場合には、２つの代替
方法が使用できることに注意されたい。この２つの代替
方法のそれぞれを以下に説明する。

【００２２】上で考察したI_MAXの方法の第１の代替方
法においては、所定のコンテクストスイッチに対してキ
ャッシュヒットを発生させる最低位のアドレス・インデ
ックスを決定するため第２のアドレスの値が確定され、
I_MAXの値とともにこの第２の値が使用される。したが
って、この第２の値をI_MINと命名することにすると、
当初この値を大きな値（たとえば、キャッシュの最上位
のアドレス）に設定し、所定のコンテクストスイッチ中
にキャッシュヒットを発生する最低位のアドレス・イン
デックスの値まで小さくしてもよい。したがって、例と
して、キャッシュの最上位インデックス・アドレスは２
５５であり、それぞれのインデックス・アドレス８、１
６、２４、３２および４０に対して連続する５つのキャ
ッシュ書込みがあり、これらの書込みの後にコンテクス
トスイッチがあるものとする。この例においては、当初
I_MAXは０に等しく、I_MINは２５５に等しい。５回のア
クセスに基づいて、I_MAXは、４０に等しくなるまでア
クセスのたびに大きくなる。これに反し、アドレス８へ
の最初のアクセスは、I_MINの値を値８まで小さくする
けれども、残りのアクセスは、I_MINの更新された値よ
り上位のインデックス・アドレスであるため、残りのア
クセスはその値に影響を及ぼさないであろう。この代替
方法を結論すると、ステップ７０が、I_MINのアドレス
からI_MAXのアドレスまでの間の全ラインであり、か
つ、これらのアドレスを含む全ラインをクリーニングし
て、キャッシュ内のラインの全数よりも少ない、いくつ
かのラインを再びクリーニングするように、ステップ６
０が修正されるであろう。

【００２３】上で考察したI_MAXの方法の第２の代替方
法においては、所定のコンテクストスイッチにキャッシ
ュヒットを発生させる最低位のアドレス・インデックス
を決定するため異なるアドレスの値が確定され、この異
なる値は、単独で使用されるとともに、キャッシュの最
上位アドレスまでクリーニングするために使用される。
簡単にいうと、これは、I_MAXの値を使用するプロセス
と正反対の動作である。ここでも、この異なるアドレス
の値をI_MINと命名することにすると、当初この値を大
きな値（たとえば、キャッシュの最上位のアドレス）に
設定し、所定のコンテクストスイッチ中にキャッシュヒ
ットを発生する最低位のアドレス・インデックスの値ま
で小さくしてもよい。しかし、ステップ６８が実行され
ると、ステップ７０が、I_MINのアドレス値から、キャ
ッシュの最上位、つまりキャッシュの最上位アドレスま
での全てのラインをクリーニングするように、ステップ
６８が修正されるであろう。

【００２４】I_MAXの値の観点から制限的なループ動作
になるため、本発明の範囲に、図５に示すような別の実
施例が含まれる。方法５０ａと示されているこの代替方
法においては、図３の比較器４６の機能が使用されるの
ではなく、コンテクストスイッチの時点のI_MAXの値を
決定するために、最新のコンテクストに関連していて、
オペレーティングシステムによって保持されているアド
レスの値が使用される。この違いは、ステップ７２につ
いて以下に説明されているが、図５に示す残りのステッ
プは、図４に示すステップと同じである。

【００２５】方法５０ａを参照すると、ステップ５２か
らステップ６６は上で考察済みなので、ここでは詳細に
説明しない。このため、ステップ７２に注目すると、ス
テップ７２はI_MAXの値を設定するが、ここではその値
は、オペレーティングシステムで何か実行中にアクセス
可能な値に基づいて設定される。特にある種のオペレー
ティングシステムは、所定のコンテクストに対してキャ
ッシュ・ラインの最大の値を保持している。したがっ
て、ステップ６６の条件を満たすと、オペレーティング
システムは、終了中の（つまり、そこからスイッチが発
生中の）コンテクストスイッチに対応するキャッシュ・
ラインの最上位アドレスを使用できるようになるであろ
う。ステップ７２は、このキャッシュ・ラインの最上位
アドレスに等しいI_MAXの値を設定する。このように、
方法５０ａがステップ６８に続く場合であって、このキ
ャッシュ・ラインの最上位アドレスがキャッシュ・ライ
ンの全数より小さいという条件の場合、ステップ６８お
よびステップ７０によって発生するループ動作は、再び
データ・キャッシュ・ラインをクリーニングするので、
このキャッシュのクリーニングされるラインの数は、キ
ャッシュ・ラインの全数より小さい。

【００２６】上記諸実施例が、コンテクストスイッチの
後のキャッシュ・クリーニング動作に関連するクロック
サイクルの数を減少させ、従来の技術に各種の改善をも
たらすことは、上記説明から理解できるであろう。本実
施例を詳細に説明してきたが、上記教示に加え、本発明
の範囲から逸脱せずに上述の説明に対する各種の代替、
修正または変更ができることに注意されたい。たとえ
ば、好適実施例におけるコンテクストスイッチの発生
は、I_MAXのリセットをトリガすることであるととも
に、その後に連いて発生するコンテクストスイッチに応
答して、I_MAXのリセットを限定することであるが、何
らかの別の事象によって最初の事象が発生すると、I_MA
Xの値をリセットし、第２の事象が発生すると、I_MAXの
値の上方向の調整を終了して、その後で、どれか最小の
アドレスから、最後に退避された I_MAXの値まで、キャ
ッシュを再びクリーニングすることは、当業者ならば確
認することができるであろう。別の例として、図４、５
は、流れ図を介して一般的な逐次形方法を示している
が、これらのステップを実行する状態マシンのように、
かかる動作を実現するために各種の回路を使用できるた
め、この流れ図に示すような逐次形ではなく、流れが各
状態から別の代替状態になりうることは理解されるはず
である。さらに別の例として、各種側面を示すためにデ
ータ・キャッシュ１８ｂが使用されてきたが、本発明の
教示の多くは、各種の別のキャッシュアーキテクチャに
も応用される。さらに最後の例として、プラットホーム
１０は説明のためにすぎず、プラットホーム１０はさら
に修正されうることと、また多くの創造的な側面が、１
つまたはそれ以上のキャッシュメモリを有する別のシス
テムで実現されうることも理解されるはずである。した
がって、前記説明、これらの例、および本発明の教示を
得た当業者によって確かめることができるその他の事項
は、請求の範囲によって定義されているように、本発明
の範囲を示すために役立つはずである。

【図面の簡単な説明】

【図１】本実施例を実現することができる無線データ・
プラットホームのブロック図を示す図。

【図２】図１のプラットホームおよび他のプロセス装置
において使用することができるキャッシュのアーキテク
チャのブロック図を示す図。

【図３】図２のキャッシュ制御装置の各部分のブロック
図を示す図であって、これらの部分は、この好適実施例
のキャッシュをクリーニングする方法に使用される。

【図４】図１の汎用プロセッサのコンテクストスイッチ
中に生起するキャッシュ・クリーンに関連して必要にな
るクロックサイクルを減少させる第１の実施例の流れ図
を示す図であって、キャッシュ・クリーンの程度は、コ
ンテクストスイッチの前にキャッシュに書込まれた最上
位のアドレスによって決定される。

【図５】図１の汎用プロセッサのコンテクストスイッチ
中に生起するキャッシュクリーンに関連して必要になる
クロックサイクルを減少させる第２の実施例の流れ図を
示す図であって、キャッシュクリーンの程度は、コンテ
クストスイッチの前にキャッシュに書込むためにオペレ
ーティングシステムに使用できる最上位のアドレスによ
って決定される。

【符号の説明】

１０ データ・プラットホーム １２ プロセッサ １２ａ 命令キャッシュ １２ｂ データ・キャッシュ １２ｃ、１２ｄ 命令メモリ管理ユニット（ＭＭＵ） １２ｅ 入力バッファ回路 １２ｆ 動作コア １４ａ ＤＳＰコア １４ｂ 周辺装置インターフェース １６ ＤＭＡインターフェース １８ ＤＭＡコントローラ １８ａ ＦＩＦＯ １８ｂ 記憶装置 １８ｃ タイマー ２０ ビデオまたはＬＣＤコントローラ ２２ ＬＣＤまたはビデオ ２４ メイン・メモリ（同期ＤＲＡＭ） ２４ａ、２６ａ アドレス・バス ２４ｂ、２６ｂ データ・バス ２４ｃ、２６ｃ 制御バス ２６ フラッシュメモリ ２８ キャッシュ制御装置 ３０ａｖ、３０ｂｖ バーチャル・タグ・アレイのメモ
リプレイン ３０ｖ バーチャル・タグ・アレイ ３２ データ・アレイ ３２ａ，３２ｂ データ・アレイのメモリプレイン ３４ ＬＲＵインジケータ・アレイ ３６ 有効性インジケータ・アレイ ３８ａ、３８ｂ 比較器 ４０ａ、４０ｂ、４４ 転送ゲート ４２ アドレス・レジスタ ４６ 比較器 ４８ キャッシュ・クリーン処理回路 ５０ 方法 ６４ キャッシュメモリにデータを書込み、状態をダー
テイに設定するステップ ６８ キャッシュメモリの選択されたラインをクリーニ
ングするステップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジ ラッセール フランス国 フルジュ，サン ジャン ド カンヌ，リュ ドュ マルソー 29 (72)発明者 ドミニク ダンベルノ フランス国 ビュヌーブ ルブ，レ ラ リバル バチマン ベー，シュマン バッ セ ジネスティエール 47

Claims (3)

【特許請求の範囲】
1. 【請求項１】 所定の数のキャッシュ・ラインを含む計
   算システムを作動させる方法であって、 第１に、複数の書込みアドレスに対して、前記複数の書
   込みアドレスのそれぞれに対応する位置のキャッシュメ
   モリにデータを書込むステップと、 第２に、前記キャッシュメモリの選択された数のライン
   をクリーニングするステップであって、前記選択された
   数のラインに対して、 前記ライン内のデータに対応するダーティ・インジケー
   タを評価するステップと、 前記ダーティ・インジケータが、前記ライン内のデータ
   がダーティであることを示している場合、前記ラインか
   ら別のメモリにデータをコピーするステップと、を含む
   前記クリーニングするステップと、を含む方法におい
   て、前記選択されたラインの数は、所定のキャッシュ・
   ラインの数より少ない方法。
2. 【請求項２】 所定の数のキャッシュ・ラインを含む計
   算システムを作動させる方法であって、 アドレス・インジケータに値を格納するステップと、 複数の書込みアドレスに対して、 前記複数の書込みアドレスのそれぞれに対応する位置の
   キャッシュメモリにデータを書込むステップと、 前記複数の書込みアドレスのそれぞれに応答して、前記
   書込みアドレスが、前記アドレス・インジケータに格納
   されているアドレスより大きい場合に、前記書込みアド
   レスに等しい値を設定するステップにおいて、前記アド
   レス・インジケータ内の値が、前記複数の書込みアドレ
   スを終了するときの最終の値を表す、前記設定するステ
   ップと、 計算システムによるコンテクストスイッチに応答して、
   前記キャッシュメモリ内の選択された数のラインをクリ
   ーニングするステップであって、 前記ライン内のデータに対応するダーティ・インジケー
   タを評価するステップと、 前記ダーティ・インジケータが、前記ライン内のデータ
   がダーティであることを示している場合、前記ラインか
   ら別のメモリにデータをコピーするステップと、を含む
   前記クリーニングするステップと、を含む方法におい
   て、 前記キャッシュメモリ内の選択された数のラインを前記
   クリーニングするステップは、前記キャッシュメモリの
   アドレス０から最終値までの間でかつ前記最終値を含む
   前記キャッシュメモリの全ラインをクリーニングする方
   法。
3. 【請求項３】 計算システムであって、 所定の数のキャッシュ・ラインを有するキャッシュメモ
   リと、 複数の書込みアドレスに応答して、前記複数の書込みア
   ドレスのそれぞれに対応する位置のキャッシュメモリに
   データを書込むための回路と、 前記キャッシュメモリの選択された数のラインをクリー
   ニングするための回路であって、前記選択された数のラ
   インのそれぞれに対して、 前記ライン内のデータに対応するダーティ・インジケー
   タを評価するための回路と、 前記ダーティ・インジケータが、前記ライン内のデータ
   がダーティであることを示している場合、前記ラインか
   ら別のメモリにデータをコピーするための回路と、を含
   むクリーニングする前記回路と、を含む計算システムに
   おいて、 前記選択されたラインの数が、所定のキャッシュ・ライ
   ンの数より少ない計算システム。